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JP5377755B2 - 表示パネル - Google Patents

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Description

本発明は、液晶パネルなどの表示パネルに関し、特に、走査信号線駆動回路を一体に形成した表示パネルに関する。
表示装置を小型化する方法として、表示領域に配設される走査信号線（ゲート線）を駆動する走査信号線駆動回路（ゲートドライバ回路）を表示パネルに一体に形成する方法が知られている。この方法を採用した表示パネルは、ゲートドライバモノリシック方式の表示パネルとも呼ばれる。
これとは別に、走査信号線駆動回路を表示領域の両側に設ける方法が、従来から知られている。例えば特許文献１には、図１１に示す液晶表示装置が記載されている。図１１に示す液晶表示装置は、複数の画素回路７１、複数の走査信号線７２、複数の映像信号線７３、走査信号線駆動回路７４、７５、および、映像信号線駆動回路７６を備えている。画素回路７１、走査信号線７２、および、映像信号線７３は、表示領域７７の内部に配置される。走査信号線駆動回路７４は、表示領域７７の一辺に沿って配置され、走査信号線７２の一端（図１１では左端）に接続される。走査信号線駆動回路７５は、表示領域７７の対向する辺に沿って配置され、走査信号線７２の他端（図１１では右端）に接続される。走査信号線７２は、２個の走査信号線駆動回路７４、７５によって両端から駆動される。
日本国特開２００２−３５８０５１号公報
上記の従来技術を組み合わせれば、走査信号線駆動回路を表示領域の両側に一体に形成した表示パネルを得ることができる。しかしながら、従来技術を組み合わせた表示パネル（以下、従来の一体型表示パネルという）には、走査信号線駆動回路を含む半導体チップを実装する表示パネル（以下、非一体型表示パネルという）との間に互換性がないという問題がある。
図１２を参照して、この問題を詳細に説明する。図１２では、走査信号線は、横方向に伸延するものとする。非一体型表示パネル８０では、走査信号線駆動回路を含む半導体チップ８２は、パネルの一方の端（図１２では左端）に実装される。このため、非一体型表示パネル８０では、表示領域８１の中心Ｐ１はパネルの中心線からずれた位置にある。
一方、従来の一体型表示パネル９０では、表示領域９１の両側に同じ構成を有する走査信号線駆動回路９２、９３が対称に設けられる。このため、従来の一体型表示パネル９０では、表示領域９１の中心Ｐ２はパネルの中心線上にある。このように非一体型表示パネル８０と従来の一体型表示パネル９０の間では、表示領域の中心位置が異なる。したがって、例えば、非一体型表示パネル８０に合わせて筐体などを設計した表示装置では、非一体型表示パネル８０に代えて従来の一体型表示パネル９０をそのまま使用することができないという問題が発生する。
また、走査信号線駆動回路を一体に形成した表示パネルには、配線間リークや断線が発生しやすく、歩留まりが低下するという問題もある。
それ故に、本発明は、走査信号線駆動回路を一体に形成した表示パネルであって、非一体型表示パネルと互換性があるものを提供することを目的とする。
本発明の第１の局面は、走査信号線駆動回路を一体に形成した表示パネルであって、
２次元状に配置された複数の画素回路、および、所定方向に伸延する複数の走査信号線を含む表示領域と、
前記画素回路と同じ工程で前記表示領域の第１の辺に沿って形成され、前記走査信号線を駆動する第１の走査信号線駆動回路と、
前記画素回路と同じ工程で前記表示領域の前記第１の辺に対向する第２の辺に沿って形成され、前記第１の走査信号線駆動回路と共に前記走査信号線を駆動する第２の走査信号線駆動回路とを備え、
前記第１および第２の走査信号線駆動回路の間では、短手方向のサイズ（すなわち、回路の配置領域の前記走査信号線の伸延方向のサイズ）が異なり、
前記画素回路は、前記走査信号線の伸延方向の位置に応じて異なるサイズを有する構成要素を含み、
前記第１および第２の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い一の画素回路において、前記構成要素のサイズが最大または最小となることを特徴とする。
本発明の第２の局面は、本発明の第１の局面において、
前記画素回路は、書き込み制御トランジスタと、前記書き込み制御トランジスタの制御端子と一方の導通端子との間に設けられた補正用容量とを含み、
前記補正用容量のサイズは、前記走査信号線の伸延方向の位置に応じて異なり、前記第１および第２の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い一の画素回路において最大となることを特徴とする。
本発明の第３の局面は、本発明の第１の局面において、
前記第１および第２の走査信号線駆動回路は、前記走査信号線に印加する電位を決定する信号制御部、および、前記信号制御部で決定された電位を前記走査信号線に印加する出力部を含む単位回路を多段接続したシフトレジスタと、前記シフトレジスタに電源電位および制御信号を供給する複数の幹配線とを含むことを特徴とする。
本発明の第４の局面は、本発明の第３の局面において、
前記出力部は、前記走査信号線にハイレベル電位を印加するプルアップ用トランジスタと、前記走査信号線にローレベル電位を印加するプルダウン用トランジスタとを含み、
前記第１および第２の走査信号線駆動回路の間では、前記プルアップ用トランジスタおよび前記プルダウン用トランジスタのうち、少なくとも一方のサイズが異なることを特徴とする。
本発明の第５の局面は、本発明の第３の局面において、
前記出力部は、前記走査信号線に電位を印加するトランジスタの制御端子に設けられたブートストラップ容量を含み、
前記第１および第２の走査信号線駆動回路の間では、前記ブートストラップ容量の容量が異なることを特徴とする。
本発明の第６の局面は、本発明の第３の局面において、
前記第１および第２の走査信号線駆動回路の間では、前記信号制御部に含まれるトランジスタのサイズが異なることを特徴とする。
本発明の第７の局面は、本発明の第３の局面において、
前記第１および第２の走査信号線駆動回路の間では、前記幹配線の幅が異なることを特徴とする。
本発明の第８の局面は、本発明の第７の局面において、
前記第１および第２の走査信号線駆動回路の間では、前記幹配線に含まれる電源用幹配線の幅が異なることを特徴とする。
本発明の第９の局面は、本発明の第７の局面において、
前記第１および第２の走査信号線駆動回路の間では、前記幹配線に含まれるクロック用幹配線の幅が異なることを特徴とする。
本発明の第１０の局面は、本発明の第３の局面において、
前記第１および第２の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の幅が異なることを特徴とする。
本発明の第１１の局面は、本発明の第３の局面において、
前記第１および第２の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の間隔が異なることを特徴とする。
本発明の第１の局面によれば、走査信号線駆動回路を表示領域の両側に、その配置領域が非対称になるように設けることにより、非一体型表示パネル（走査信号線駆動回路を含む半導体チップを実装する表示パネル）と表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。また、表示領域の中心と表示パネルの中心が一致しない製品を設計する場合、特に走査信号線駆動回路を狭い領域に配置する場合（いわゆる、狭額縁の場合）には、走査信号線駆動回路を表示領域の両側に、その配置領域が非対称になるように設けることが望ましい。このような場合に、走査信号線駆動回路に含まれる配線の幅や間隔を好適に決定することにより、配線間リークや断線を低減し、表示パネルの歩留まりを改善することができる。
また、画素回路に含まれる構成要素のサイズを走査信号線の伸延方向の位置に応じて変化させ、短手方向のサイズが小さいほうの走査信号線駆動回路に近い画素回路において最大または最小にすることにより、走査信号線駆動回路を表示領域の両側に非対称に設けた場合でも、走査信号線の伸延方向の位置に応じて好適な補正を行い、画素回路に所望の電圧を書き込み、表示品位の低下を防止することができる。
本発明の第２の局面によれば、画素回路に含まれる補正用容量のサイズを走査信号線の伸延方向の位置に応じて変化させ、短手方向のサイズが小さいほうの走査信号線駆動回路に近い画素回路において最大にすることにより、走査信号線駆動回路を表示領域の両側に非対称に設けた場合でも、走査信号線の伸延方向の位置に応じて好適な補正を行い、画素回路に所望の電圧を書き込み、表示品位の低下を防止することがきる。
本発明の第３の局面によれば、シフトレジスタと幹配線を含む走査信号線駆動回路を表示領域の両側に非対称に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。また、走査信号線駆動回路に含まれる配線の幅や間隔を好適に決定することにより、表示パネルの歩留まりを改善することができる。
本発明の第４の局面によれば、プルアップ用トランジスタやプルダウン用トランジスタのサイズが異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。
本発明の第５の局面によれば、ブートストラップ容量の容量が異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。
本発明の第６の局面によれば、信号制御部に含まれるトランジスタのサイズが異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。
本発明の第７〜第９の局面によれば、幹配線、電源用幹配線、あるいは、クロック用幹配線の幅が異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。
本発明の第１０または第１１の局面によれば、短手方向のサイズが異なるように走査信号線駆動回路を設計するときに、信号制御部に含まれる配線の幅あるいは間隔を好適に決定することにより、配線間リークや断線を低減し、表示パネルの歩留まりを改善することができる。
第１の参考例に係る表示パネルの概略構成を示す平面図である。 図１に示す表示パネルの表示領域に形成される回路の回路図である。 図１に示す表示パネルに含まれる走査信号線駆動回路の構成を示すブロック図である。 図３に示す走査信号線駆動回路に含まれるシフトレジスタの１段分の構成を示す図である。 第１の参考例に係る表示パネルの効果を説明するための図である。 液晶パネルに含まれる画素回路の回路図である。 図６に示す画素回路における電位の変化を示す信号波形図である。 図６に示す画素回路における電位の変化を示す信号波形図である。 本発明の第１の実施形態に係る表示パネルにおける補正を説明するための図である。 第１の実施形態に係る表示パネルに含まれる画素回路の一部を示すレイアウト図である。 第２の参考例に係る表示パネルの概略構成を示す平面図である。 従来の液晶表示装置の構成を示す図である。 従来の一体型表示パネルの課題を説明するための図である。
（第１の参考例）
図１は、第１の参考例に係る表示パネルの概略構成を示す平面図である。図１に示す表示パネル１０は、表示領域１１、第１の走査信号線駆動回路１２、第２の走査信号線駆動回路１３、および、映像信号線駆動回路のためのチップ実装領域１４を備えた液晶パネルである。以下、ｍおよびｎは２以上の整数であるとする。
図２は、表示領域１１に形成される回路の回路図である。図２に示すように、表示領域１１には、ｍ本の走査信号線Ｇ１〜Ｇｍ、ｎ本の映像信号線Ｓ１〜Ｓｎ、および、（ｍ×ｎ）個の画素回路１５が形成される。走査信号線Ｇ１〜Ｇｍは、互いに平行に配設され、所定方向（図２では横方向）に伸延する。映像信号線Ｓ１〜Ｓｎは、走査信号線Ｇ１〜Ｇｍと直交するように、互いに平行に配設される。（ｍ×ｎ）個の画素回路１５は、走査信号線Ｇ１〜Ｇｍと映像信号線Ｓ１〜Ｓｎの交点近傍に配置される。このように表示領域１１は、２次元状に配置された複数の画素回路１５と、所定方向に伸延する複数の走査信号線Ｇ１〜Ｇｍとを含んでいる。
第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３は、画素回路１５と同じ工程で表示パネル１０に一体に形成される。図１では、横方向が走査信号線Ｇ１〜Ｇｍの伸延方向となる。第１の走査信号線駆動回路１２は、表示領域１１の１辺（図１では左辺）に沿って形成され、走査信号線Ｇ１〜Ｇｍの一端（図１では左端）に接続される。第２の走査信号線駆動回路１３は、表示領域１１の対向する辺（図１では右辺）に沿って形成され、走査信号線Ｇ１〜Ｇｍの他端（図１では右端）に接続される。走査信号線Ｇ１〜Ｇｍは、第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３によって両端から駆動される。
チップ実装領域１４は、表示領域１１の４辺のうち、第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３を形成した辺以外の１辺（図１では下辺）に沿って設けられる。チップ実装領域１４には、映像信号線駆動回路を内蔵した半導体チップ（図示せず）が実装される。映像信号線Ｓ１〜Ｓｎは、半導体チップに内蔵された映像信号線駆動回路によって駆動される。
図３は、第１の走査信号線駆動回路１２の構成を示すブロック図である。図３に示すように、第１の走査信号線駆動回路１２は、複数の幹配線１６と、ｍ個の単位回路２０を多段接続したシフトレジスタ１７とを含んでいる。図３に示す幹配線１６には、ローレベル電源配線ＶＳＳ、クロック配線ＣＫ、ＣＫＢが含まれる。ローレベル電源配線ＶＳＳはシフトレジスタ１７にローレベル電源電位を供給し、クロック配線ＣＫ、ＣＫＢはシフトレジスタ１７にクロック信号を供給する。なお、幹配線１６は、ハイレベル電源配線ＶＤＤや、３本以上のクロック配線や、フローティング電極の電位を所定レベルにリセットするための信号配線などを含んでいてもよい。
図４は、シフトレジスタ１７の１段分の構成を示す図である。図４に示すように、単位回路２０は、信号制御部２１と出力部２２を含んでいる。信号制御部２１には、前段の単位回路２０から出力されたセット信号と、次段の単位回路２０から出力されたリセット信号とが入力される。また、信号制御部２１には、幹配線１６から電源電位や制御信号（例えば、クロック信号）が供給される。信号制御部２１は、これらの入力信号に基づき、走査信号線Ｇｉに印加する電位を決定する。信号制御部２１は、第１の出力端子Ｎｕと第２の出力端子Ｎｄを有し、走査信号線Ｇｉにハイレベル電位を印加するときには第１の出力端子Ｎｕにハイレベル電位を印加し、走査信号線Ｇｉにローレベル電位を印加するときには第２の出力端子Ｎｄにハイレベル電位を印加する。
出力部２２は、プルアップ用トランジスタ２３、プルダウン用トランジスタ２４、および、ブートストラップ容量２５を含んでいる。プルアップ用トランジスタ２３のドレイン端子はクロック配線ＣＫまたはハイレベル電源配線ＶＤＤに接続され、ソース端子は走査信号線Ｇｉに接続され、ゲート端子は信号制御部２１の第１の出力端子Ｎｕに接続される。プルダウン用トランジスタ２４のソース端子はローレベル電源配線ＶＳＳに接続され、ドレイン端子は走査信号線Ｇｉに接続され、ゲート端子は信号制御部２１の第２の出力端子Ｎｄに接続される。ブートストラップ容量２５は、プルアップ用トランジスタ２３のゲート端子に設けられる。
第１の出力端子Ｎｕにハイレベル電位が印加されると、プルアップ用トランジスタ２３はオン状態になり、走査信号線Ｇｉにはクロック配線ＣＫまたはハイレベル電源配線ＶＤＤからハイレベル電位が印加される。第２の出力端子Ｎｄにハイレベル電位が印加されると、プルダウン用トランジスタ２４はオン状態になり、走査信号線Ｇｉにはローレベル電源配線ＶＳＳからローレベル電位が印加される。このようにプルアップ用トランジスタ２３は走査信号線Ｇｉにハイレベル電位を印加し、プルダウン用トランジスタ２４は走査信号線Ｇｉにローレベル電位を印加する。走査信号線Ｇｉ上の信号は、前段の単位回路２０にリセット信号として供給され、次段の単位回路２０にセット信号として供給される。
プルアップ用トランジスタ２３のゲート端子には、ブートストラップ容量２５が設けられている。このため、プルアップ用トランジスタ２３のソース電位が変化したときに、ブートストラップ容量２５を介してプルアップ用トランジスタ２３のゲート電位は大きく突き上げられ、プルアップ用トランジスタ２３の出力インピーダンスは小さくなる。このようにブートストラップ容量２５は、ハイレベル電位の供給を補助する。なお、ブートストラップ容量をプルアップ用トランジスタ２３のソース端子に接続する構成に代えて、ブートストラップ容量をクロック配線に接続された配線と接続する構成や、信号制御部２１に含まれる端子と接続する構成なども可能である。
第２の走査信号線駆動回路１３は、第１の走査信号線駆動回路１２と同じ構成を有する（図３を参照）。ただし、第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３の間では、内蔵するトランジスタのサイズや配線の幅などが異なり、短手方向（図１では横方向）のサイズが異なる。
より詳細には、表示パネル１０は、第１の走査信号線駆動回路１２の短手方向のサイズが、第２の走査信号線駆動回路１３の短手方向のサイズよりも大きくなるように構成される。このためには、第１の走査信号線駆動回路１２に含まれるプルアップ用トランジスタ２３のサイズを、第２の走査信号線駆動回路１３に含まれるプルアップ用トランジスタ２３のサイズよりも大きくしてもよい。あるいは、第１の走査信号線駆動回路１２に含まれるプルダウン用トランジスタ２４のサイズを、第２の走査信号線駆動回路１３に含まれるプルダウン用トランジスタ２４のサイズよりも大きくしてもよい。あるいは、第１の走査信号線駆動回路１２に含まれるブートストラップ容量２５のサイズを、第２の走査信号線駆動回路１３に含まれるブートストラップ容量２５のサイズよりも大きくしてもよい。あるいは、第１の走査信号線駆動回路１２の信号制御部２１に含まれるトランジスタのサイズを、第２の走査信号線駆動回路１３の信号制御部２１に含まれるトランジスタのサイズよりも大きくしてもよい。
あるいは、第１の走査信号線駆動回路１２に含まれる幹配線１６の幅を、第２の走査信号線駆動回路１３に含まれる幹配線１６の幅よりも太くしてもよい。この場合、第１の走査信号線駆動回路１２に含まれる電源用幹配線の幅を、第２の走査信号線駆動回路１３に含まれる電源用幹配線の幅よりも太くしてもよく、第１の走査信号線駆動回路１２に含まれるクロック用幹配線の幅を、第２の走査信号線駆動回路１３に含まれるクロック用幹配線の幅よりも太くしてもよい。これらの方法は、単独で適用してもよく、任意に組み合わせて適用してもよい。これにより、短手方向のサイズが異なる２個の走査信号線駆動回路が得られ、表示パネル１０には２個の走査信号線駆動回路が表示領域１１の両側に非対称に設けられる。
また、短手方向のサイズが異なるように２個の走査信号線駆動回路を設計するときに、第１の走査信号線駆動回路１２の信号制御部２１に含まれる配線の幅を、第２の走査信号線駆動回路１３の信号制御部２１に含まれる配線の幅よりも太くしてもよい。あるいは、第１の走査信号線駆動回路１２の信号制御部２１に含まれる配線の間隔を、第２の走査信号線駆動回路１３の信号制御部２１に含まれる配線の間隔よりも大きくしてもよい。
以下、図５を参照して、本参考例に係る表示パネル１０の効果を説明する。図１２を参照して説明したように、従来の一体型表示パネル９０では、同じサイズの走査信号線駆動回路９２、９３を表示領域９１の両側に対称に設けるために、表示領域９１の中心Ｐ２はパネルの中心線上にある。このため、非一体型表示パネル８０と従来の一体型表示パネル９０の間では、表示領域の中心位置が異なる。したがって、従来の一体型表示パネル９０には、非一体型表示パネル８０との間に互換性がないという問題がある。
これに対して、本参考例に係る表示パネル１０では、図５に示すように、第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３は、表示領域１１の両側に非対称に設けられる。このため、非一体型表示パネル８０と表示領域の中心位置が揃うように、第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３を設計することができる。このとき、表示領域１１の中心Ｐ３は、パネルの中心線からずれた位置にある。したがって、本参考例に係る表示パネル１０によれば、非一体型表示パネル８０との間で表示領域の中心位置を一致させて、非一体型表示パネル８０との間の互換性を確保することができる。
また、短手方向のサイズが異なるように２個の走査信号線駆動回路を設計するときに、信号制御部２１に含まれる配線の幅や間隔を好適に決定することにより、配線間リークや断線を低減し、表示パネルの歩留まりを改善することができる。
（第１の実施形態）
第１の実施形態では、走査信号線駆動回路を表示領域の両側に非対称に設けた液晶パネルにおいて、フリッカを防止する方法を説明する。まず、図６、図７Ａおよび図７Ｂを参照して、フリッカの発生原理を説明する。図６は、液晶パネルに含まれる画素回路の回路図である。図６に示す画素回路３０は、書き込み制御トランジスタ３１、および、液晶容量３２を含んでいる。書き込み制御トランジスタ３１のゲート端子は走査信号線Ｇｉに接続され、ソース端子は映像信号線Ｓｊに接続され、ドレイン端子は液晶容量３２の一方の電極（以下、画素電極３３という）に接続される。液晶容量３２の他方の電極には、共通電位Ｖｃｏｍが印加される。
図７Ａおよび図７Ｂは、画素回路３０における電位の変化を示す信号波形図である。図７Ａおよび図７Ｂには、走査信号線Ｇｉ、映像信号線Ｓｊ、および、画素電極３３の電位の変化が記載されている。図７Ａに示すように、走査信号線Ｇｉの電位がハイレベルからローレベルに変化したとき、画素電極３３の電位は引き込みによってΔＶ１だけ低下する。このときの電位の低下量ΔＶ１は、次式（１）で与えられる。
ΔＶ１＝ＶＧp-p×Ｃｇｓ／Ｃｔ …（１）
ただし、式（１）において、ＶＧp-p は走査信号線Ｇｉの電位の変化量、Ｃｇｓは書き込み制御トランジスタ３１のゲート−ドレイン間の容量、Ｃｔは書き込み制御トランジスタ３１のドレイン端子に付随する容量の合計である。Ｃｔには、液晶容量３２やＣｇｓの他に、液晶容量３２と並列に設けられた蓄積容量や書き込み制御トランジスタ３１のソース−ドレイン間の容量などが含まれる。
走査信号線Ｇｉが長くなると、走査信号線Ｇｉ上の信号に鈍りが発生する。図７Ｂに示すように、走査信号線Ｇｉの電位が緩慢にローレベルに変化した場合、書き込み制御トランジスタ３１がオフ状態になるまでの間に、画素電極３３には映像信号線Ｓｊの電位が再び書き込まれる。このため、図７Ａに示す場合と図７Ｂに示す場合とでは、書き込み完了時の画素電極３３の電位が異なり、最適な共通電位Ｖｃｏｍも異なる。ところが、すべての画素回路３０に同じ共通電位Ｖｃｏｍが供給されるので、供給された共通電位Ｖｃｏｍが最適ではない画素回路３０ではフリッカが発生する。
ここで、第１の参考例に係る表示パネル１０において、第１の走査信号線駆動回路１２の短手方向のサイズを第２の走査信号線駆動回路１３の短手方向のサイズよりも大きくするために、第１の走査信号線駆動回路１２に含まれるトランジスタ（例えば、プルアップ用トランジスタ２３など）のサイズを第２の走査信号線駆動回路１３に含まれるトランジスタのサイズよりも大きくした場合を考える。この場合、第１の走査信号線駆動回路１２の駆動能力は、第２の走査信号線駆動回路１３の駆動能力よりも大きくなる。このため、図８に示すように、走査信号線Ｇｉの中点Ｍよりも第２の走査信号線駆動回路１３に近い位置Ｘにおいて、走査信号線Ｇｉ上の信号の鈍りは最大となり、共通電位Ｖｃｏｍの最適値は最大となる。
第１の実施形態に係る表示パネルは、第１の参考例に係る表示パネル１０と同じ構成を有する。ただし、第１の実施形態に係る表示パネルでは、画素回路は走査信号線Ｇｉの伸延方向の位置に応じて異なるサイズを有する補正用容量を含み、補正用容量のサイズは第２の走査信号線駆動回路１３に近い画素回路において最大となる。ここでは、書き込み制御トランジスタのゲート−ドレイン間の容量を補正用容量として使用する場合について説明する。
図９は、本実施形態に係る表示パネルに含まれる画素回路の一部を示すレイアウト図である。図９に示すように、ゲート領域４２、ソース領域４３、ドレイン領域４４、および、半導体領域４５を配置することにより、書き込み制御トランジスタ４１が形成される。ゲート領域４２は走査信号線Ｇｉと一体に形成され、ソース領域４３は映像信号線Ｓｊと一体に形成される。ドレイン領域４４は、コンタクトホール４６を介して画素電極（図示せず）に接続される。また、ドレイン領域４４と重なる位置に、ゲート領域４２と一体に補正用領域４７が形成される。補正用領域４７とドレイン領域４４が重なる部分のサイズは、走査信号線Ｇｉの伸延方向の位置に応じて異なり、第２の走査信号線駆動回路１３に近い画素回路（図８において位置Ｘにある画素回路）において最大となる。
以下、本実施形態に係る表示パネルの効果を説明する。補正用領域４７とドレイン領域４４が重なる部分のサイズが大きいほど、書き込み制御トランジスタ４１のゲート−ドレイン間の容量は大きくなり、走査信号線Ｇｉの電位が変化したときの画素電極の電位の低下量ΔＶ１も大きくなる。このために、補正用領域４７のサイズが大きいほど、最適な共通電位Ｖｃｏｍは低くなる。また、上述したように、補正用領域４７のサイズは、走査信号線Ｇｉの伸延方向の位置に応じて異なり、第２の走査信号線駆動回路１３に近い画素回路において最大となる。
したがって、走査信号線Ｇｉ上の信号が鈍るために最適な共通電位Ｖｃｏｍが変化する場合でも、補正用領域４７のサイズを好適に変化させて共通電位Ｖｃｏｍの変化分を補償することにより、最適な共通電位Ｖｃｏｍを一定にしたり、あるいは、最適な共通電位Ｖｃｏｍの変化分を小さくすることができる（図８を参照）。よって、２個の走査信号線駆動回路を表示領域の両側に非対称に設けた場合でも、走査信号線Ｇｉの伸延方向の位置に応じて好適な補正を行い、画素回路に所望の電圧を書き込むことができる。これによりフリッカを防止して、表示品位の低下を防止することができる。
なお、以上の説明では、書き込み制御トランジスタ４１のゲート−ドレイン間の容量を補正用容量として使用する場合について説明した。これに代えて、画素回路に含まれる他の構成要素のサイズを走査信号線Ｇｉの伸延方向の位置に応じて変化させ、短手方向のサイズが小さいほうの走査信号線駆動回路に近い画素回路において、当該構成要素のサイズが最大または最小となるようにしてもよい。例えば、画素電極と走査信号線が重なる部分の面積や、走査信号線からの分岐配線とドレイン領域からの分岐配線が重なる部分の面積などを変化させてもよい。この変形例に係る表示パネルでも、同じ効果が得られる。
（第２の参考例）
図１０は、第２の参考例に係る表示パネルの概略構成を示す平面図である。図１０に示す表示パネル５０は、第１の参考例に係る表示パネル１０と同様に、表示領域１１、第１の走査信号線駆動回路１２、第２の走査信号線駆動回路１３、および、映像信号線駆動回路用のチップ実装領域１４を備えた液晶パネルである。本参考例の構成要素のうち、第１の参考例と同一の要素については、同一の参照符号を付して説明を省略する。
図１０には、表示パネル５０に配設される幹配線、映像信号線駆動回路を内蔵した半導体チップ５３、および、表示パネル５０に接続されるフレキシブルプリント基板５４が記載されている。表示パネル５０の外部には、ＤＣ／ＤＣ変換回路や表示制御回路（図示せず）が設けられる。これらの回路の出力信号は、フレキシブルプリント基板５４を介して、第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３に供給される。
第１の走査信号線駆動回路１２と第２の走査信号線駆動回路１３は、幹配線を含んでいる。第１の走査信号線駆動回路１２に含まれる幹配線と第２の走査信号線駆動回路１３に含まれる幹配線とを接続するために、表示パネル５０は接続配線５１を備えている。表示領域１１の４辺のうち、１辺に沿って第１の走査信号線駆動回路１２が形成され、他の１辺に沿って第２の走査信号線駆動回路１３が形成され、さらに他の１辺に沿ってチップ実装領域１４が設けられている。接続配線５１は、表示領域１１の残余の辺（図１０では上辺）に沿って配設される。また、接続配線５１は、表示領域１１に配設される映像信号線Ｓ１〜Ｓｎと交差しないように配設される。接続配線５１の一端は第１の走査信号線駆動回路１２に含まれる幹配線に接続され、接続配線５１の他端は第２の走査信号線駆動回路１３に含まれる幹配線に接続される。
表示パネル５０には、フレキシブルプリント基板５４上の配線（図示せず）と第１の走査信号線駆動回路１２に含まれる幹配線とを接続する配線５２が設けられている。これに対して、フレキシブルプリント基板５４上の配線と第２の走査信号線駆動回路１３に含まれる幹配線とを接続する配線は設けられていない。表示パネル５０の外部から第１の走査信号線駆動回路１２には、配線５２を経由して電源電位および制御信号が供給される。表示パネル５０の外部から第２の走査信号線駆動回路１３には、配線５２、第１の走査信号線駆動回路１２に含まれる幹配線、および、接続配線５１を経由して電源電位および制御信号が供給される。
以上に示すように、本参考例に係る表示パネル５０は、第１の走査信号線駆動回路１２に含まれる幹配線と第２の走査信号線駆動回路１３に含まれる幹配線とを接続する接続配線５１を備えている。したがって、走査信号線駆動回路と表示パネル５０の外部とを接続する配線を削減し、表示パネル５０に接続するフレキシブルプリント基板５４の幅を狭くして、フレキシブルプリント基板５４のコストを低減することができる。
また、接続配線５１は、表示領域１１の４辺のうち、第１の走査信号線駆動回路１２、第２の走査信号線駆動回路１３、および、チップ実装領域１４を設けた辺以外の辺に沿って配設されている。したがって、表示領域１１に配設される映像信号線Ｓ１〜Ｓｎと交差しないように接続配線５１を配設し、映像信号線Ｓ１〜Ｓｎに付随する負荷を低減して、表示品位の低下を防止することができる。
なお、第１の実施形態では、本発明を適用した表示パネルの例として液晶パネルについて説明したが、本発明は液晶パネル以外の表示パネルにも適用できる。
本発明の表示パネルは、非一体型表示パネルと互換性があるという特徴を有するので、液晶パネルなど各種の表示パネルに利用することができる。
１０、５０…表示パネル
１１…表示領域
１２…第１の走査信号線駆動回路
１３…第２の走査信号線駆動回路
１４…チップ実装領域
１５…画素回路
１６…幹配線
１７…シフトレジスタ
２０…単位回路
２１…信号制御部
２２…出力部
２３…プルアップ用トランジスタ
２４…プルダウン用トランジスタ
２５…ブートストラップ容量
４１…書き込み制御トランジスタ
４７…補正用領域
５１…接続配線

Claims (11)

  1. 走査信号線駆動回路を一体に形成した表示パネルであって、
    ２次元状に配置された複数の画素回路、および、所定方向に伸延する複数の走査信号線を含む表示領域と、
    前記画素回路と同じ工程で前記表示領域の第１の辺に沿って形成され、前記走査信号線を駆動する第１の走査信号線駆動回路と、
    前記画素回路と同じ工程で前記表示領域の前記第１の辺に対向する第２の辺に沿って形成され、前記第１の走査信号線駆動回路と共に前記走査信号線を駆動する第２の走査信号線駆動回路とを備え、
    前記第１および第２の走査信号線駆動回路の間では、短手方向のサイズが異なり、
    前記画素回路は、前記走査信号線の伸延方向の位置に応じて異なるサイズを有する構成要素を含み、
    前記第１および第２の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い一の画素回路において、前記構成要素のサイズが最大または最小となることを特徴とする、表示パネル。
  2. 前記画素回路は、書き込み制御トランジスタと、前記書き込み制御トランジスタの制御端子と一方の導通端子との間に設けられた補正用容量とを含み、
    前記補正用容量のサイズは、前記走査信号線の伸延方向の位置に応じて異なり、前記第１および第２の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い一の画素回路において最大となることを特徴とする、請求項１に記載の表示パネル。
  3. 前記第１および第２の走査信号線駆動回路は、前記走査信号線に印加する電位を決定する信号制御部、および、前記信号制御部で決定された電位を前記走査信号線に印加する出力部を含む単位回路を多段接続したシフトレジスタと、前記シフトレジスタに電源電位および制御信号を供給する複数の幹配線とを含むことを特徴とする、請求項１に記載の表示パネル。
  4. 前記出力部は、前記走査信号線にハイレベル電位を印加するプルアップ用トランジスタと、前記走査信号線にローレベル電位を印加するプルダウン用トランジスタとを含み、
    前記第１および第２の走査信号線駆動回路の間では、前記プルアップ用トランジスタおよび前記プルダウン用トランジスタのうち、少なくとも一方のサイズが異なることを特徴とする、請求項３に記載の表示パネル。
  5. 前記出力部は、前記走査信号線に電位を印加するトランジスタの制御端子に設けられたブートストラップ容量を含み、
    前記第１および第２の走査信号線駆動回路の間では、前記ブートストラップ容量の容量が異なることを特徴とする、請求項３に記載の表示パネル。
  6. 前記第１および第２の走査信号線駆動回路の間では、前記信号制御部に含まれるトランジスタのサイズが異なることを特徴とする、請求項３に記載の表示パネル。
  7. 前記第１および第２の走査信号線駆動回路の間では、前記幹配線の幅が異なることを特徴とする、請求項３に記載の表示パネル。
  8. 前記第１および第２の走査信号線駆動回路の間では、前記幹配線に含まれる電源用幹配線の幅が異なることを特徴とする、請求項７に記載の表示パネル。
  9. 前記第１および第２の走査信号線駆動回路の間では、前記幹配線に含まれるクロック用幹配線の幅が異なることを特徴とする、請求項７に記載の表示パネル。
  10. 前記第１および第２の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の幅が異なることを特徴とする、請求項３に記載の表示パネル。
  11. 前記第１および第２の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の間隔が異なることを特徴とする、請求項３に記載の表示パネル。
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