JP5365108B2 - 半導体集積回路 - Google Patents
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Description
外部から供給される前記中央処理装置を前記スリープモードから高速動作を行うアクティブモードに復帰するための割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段(23)と、
外部から供給されるデータを前記エッジ検出信号の供給により、前記割込み信号の発生と略同一タイミングで保持するデータ保持手段(22)を有し、
前記割込み信号によって前記中央処理装置(21)がスリープモードからアクティブモードとなった後に前記データ保持手段(22)の保持するデータを前記中央処理装置(21)に読込む。
図1は、本発明の半導体集積回路であるフューエルゲージICを用いた電池パックの一実施形態の構成図を示す。同図中、電池パックは、リチウムイオン電池11と、フューエルゲージIC12と、保護IC13を有している。電池パックは、電源端子15,16及び通信端子17が携帯電話、デジタルカメラ等の電池使用機器に接続され、また、充電時には電源端子15,16が充電回路に接続される。
図2は、レジスタ回路及びエッジ検出回路の一実施形態の回路構成図を示す。同図中、ステイタスデータの1ビット目が供給される端子12eはトライステートバッファ31を介してデータバスDB1に接続され、データバスDB1によりインタフェース回路24の端子D1に接続されている。また、データバスDB1はラッチ回路32の入力端子に接続され、ラッチ回路32の出力端子はトライステートバッファ33を介して端子12eに接続され、ラッチ回路32の制御端子にはインタフェース回路24の端子WEからイネーブル信号WEが供給されている。
12 フューエルゲージIC
13 保護IC
15,16 電源端子
17 通信端子
21 CPU
22 レジスタ回路
23 エッジ検出回路
24 インタフェース回路
31,33,34,36 トライステートバッファ
32,35,37,41,42 ラッチ回路
40 単安定マルチバイブレータ
Claims (3)
- 内蔵する中央処理装置がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、
外部から供給される前記中央処理装置を前記スリープモードから高速動作を行うアクティブモードに復帰するための割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段と、
外部から供給されるデータを前記エッジ検出信号の供給により、前記割込み信号の発生と略同一タイミングで保持するデータ保持手段を有し、
前記割込み信号によって前記中央処理装置がスリープモードからアクティブモードとなった後に前記データ保持手段の保持するデータを前記中央処理装置に読込むことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路は、電池の充放電電流を検出して積算することで電池残量を算出することを特徴とする半導体集積回路。
- 請求項2記載の半導体集積回路において、
前記外部から供給されるデータは、外部回路のステイタスデータであることを特徴とする半導体集積回路。
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