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JP5359264B2 - 半導体装置 - Google Patents

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Description

この発明は、パワーデバイスなどのスイッチング素子の駆動制御などに用いられる制御用IC等の半導体装置に関する。
近年、モータ制御用のインバータやスイッチング電源に用いられるMOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)またはIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)などのパワーデバイスを駆動させるIC(Integrated Circuit:集積回路)として、数百ボルトクラスの高耐圧IC(以下HVIC:High Voltage Integrated Circuitとする)が実用化されつつある。
図10は、従来の共振形ハーフブリッジ電源について示す回路構成図である。図10に示すように、従来の共振形ハーフブリッジ電源は、HVIC150を備えており、HVIC150の出力端子が、ワイヤ配線などによってMOSFET1、2に接続されている。そして、このHVIC150が、MOSFET1、2のゲートに駆動信号を与えることで、MOSFET1、2を駆動させる。
図10においては、高電位側MOSFET1のドレイン端子は、第1配線3に接続されている。第1配線3には、約400V〜500V程度の直流の高電圧が印加される。また、低電位側MOSFET2のソース端子は、グランド(以下、GNDとする)に接続されている。そして、高電位側MOSFET1のソース端子と、低電位側MOSFET2のドレイン端子とは、第2配線4によって接続されている。
ここで、第2配線4の電位は、高電圧電源の高電位側の電位をVIN、低電位側の電位をGNDとした場合、MOSFET1およびMOSFET2のスイッチングに応じて、GND〜VINの間を変動する電位となる。したがって、高電位側MOSFET1を駆動させるためには、GND〜VINの間で変動する電位を基準電位としてゲートを駆動させる浮遊基準回路が必要となる。また、この浮遊基準回路と、GNDレベルを基準電位とする低電位基準回路(GND基準回路)内の制御回路と、の間にレベルシフト回路が必要となる。このため、浮遊基準回路とレベルシフト回路を内蔵したHVIC150が提案されている。
図11は、図10におけるHVICの内部構成について示すブロック図である。図11に示すように、HVIC150は、1つのA基板151に設けられており、制御回路201と、駆動回路202と、浮遊基準回路203と、第1レベルシフト回路(以下、レベルアップ回路とする)210と、第2レベルシフト回路(以下、レベルダウン回路とする)211と、を備えている。また、HVIC150におけるゲート駆動回路を備えた浮遊基準回路203および駆動回路202の出力端子は、それぞれ高電位側MOSFET1および低電位側MOSFET2のゲート電極にワイヤ配線などで電気的に接続されている。なお、制御回路201および駆動回路202は、GNDを基準電位とするGND基準回路212である。
制御回路201は、MOSFET1、2をON/OFFさせるための制御信号(以下、ON/OFF信号とする)を生成する。また、制御回路201は、浮遊基準回路203からアラーム信号やウォーニング信号を受信する。
浮遊基準回路203は、VIN側に接続されている高電位側MOSFET1のゲート端子に駆動信号を与える回路であり、MOSFETのスイッチングに応じて変動する出力電位を基準とする回路である。すなわち、浮遊基準回路203は、制御回路201で生成されたMOSFETのON/OFF信号を、レベルアップ回路210を介して受信し、受信したON/OFF信号に応じて高電位側MOSFET1をON/OFFさせる。
さらに、浮遊基準回路203は、MOSFET1を対象とする温度検出や過電流保護、低電圧保護などの機能を有しており、これらの検出情報に基づいて高電位側MOSFET1をOFFにする。また、例えばこれらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路211を介して、制御回路201に送信する。
駆動回路202は、制御回路201で生成されたMOSFETのON/OFF信号を受信し、受信したON/OFF信号に応じて低電位側MOSFET2をON/OFFさせる。レベルアップ回路210は、制御回路201で生成されたMOSFETのON/OFF信号を、GND基準からGNDより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路203に出力する。
レベルアップ回路210は、高耐圧NMOSFET204と、第1レベルシフト抵抗(第1抵抗)205と、を備えている。第1レベルシフト抵抗205は、高耐圧NMOSFETのドレイン端子に接続されている。レベルアップ回路210においては、高耐圧NMOSFET204のゲート端子がソース端子に対して、しきい値以上の正電位にバイアスされると、高耐圧NMOSFET204がON状態となり、第1レベルシフト抵抗205に電流が流れて信号電圧が発生する。この信号電圧は、浮遊基準の信号レベルに変換されたON/OFF信号として浮遊基準回路203に供給される。
レベルダウン回路211は、浮遊基準回路203で発生した浮遊基準の信号電圧をGND基準の信号電圧に変換し、制御回路201に出力する。すなわち、レベルダウン回路211は、高耐圧PMOSFET207と、高耐圧PMOSFET207のドレイン端子に接続された第2レベルシフト抵抗(第2抵抗)208を備えている。レベルダウン回路211においては、高耐圧PMOSFET207のゲート端子がソース端子に対して、しきい値以下の負電位にバイアスされると、高耐圧PMOSFET207がON状態となり、第2レベルシフト抵抗208に電流が流れて信号電圧が発生する。この信号電圧は、GND基準の信号レベルに変換されたアラーム信号やウォーニング信号として制御回路201に供給される。
図12は、従来のHVICを半導体基板に形成したときの要部を示す概略図である。図12においては、単一の基板151上にGND基準回路212と浮遊基準回路203とレベルシフト回路とが設けられている。
図12に示すように、浮遊基準回路203は、耐圧構造部(HVJT:高耐圧終端接合構造)206に囲まれている。図12において、レベルアップ回路210は、GND基準の高耐圧NMOSFET204と、浮遊基準の第1レベルシフト抵抗205と、によって構成されている。ここで、GND基準の高耐圧NMOSFET204のドレイン部分は、HVJT206と類似の構造209によって耐圧が確保されている。そして、この高耐圧NMOSFET204のドレインパッド部と、第1レベルシフト抵抗205とが、ドレイン配線により電気的に接続されている。
また、図12において、レベルダウン回路211は、浮遊基準の高耐圧PMOSFET207と、GND基準の第2レベルシフト抵抗208と、によって構成されている。そして、この高耐圧PMOSFET207のドレインパッド部と、第2レベルシフト抵抗208とが、アルミ配線等により電気的に接続されている。また、高耐圧PMOSFET207のドレイン部分は、HVJT206と類似の構造216によって耐圧が確保されている。さらに、浮遊基準回路203は、HVJT206によって、GND基準回路212から電気的に絶縁されている。
このように、GND基準回路212と、浮遊基準回路203と、レベルシフト回路210、211と、を1つのチップに集積する場合、浮遊基準回路203およびレベルシフト回路210、211が高耐圧である必要がある。したがって、十分な耐圧を得るためには、耐圧構造の幅を広く取らなければならず、チップ面積が増大するという問題がある。
このような問題を解決するため、GND基準回路と浮遊基準回路とを別の基板に形成する方法が提案されている(例えば、下記特許文献1参照。)。図13および図15は、従来の浮遊基準回路とGND基準回路とを別の基板に設けたHVICの構造の一例について示す概略図である。また、図14および図16は、従来の浮遊基準回路とGND基準回路とを別の基板に設けたHVICの構造の一例について示す概略側面図である。
図13または図14に示すように、制御回路や駆動回路を備えたGND基準回路を有するA基板161は、第1リードフレーム163のダイパッド部に載置されており、浮遊基準回路303を有するB基板162は、第2リードフレーム164のダイパッド部に載置されている。レベルアップ回路の高耐圧NMOSFET304は、A基板161に設けられており、レベルダウン回路の高耐圧PMOSFET307は、B基板162に設けられている。第1リードフレーム163および第2リードフレーム164の電位は、GNDである。負電圧時には、B基板162の電位が負電位になるため、第1リードフレーム163と第2リードフレーム164が繋がっている場合は、寄生動作によりA基板161から第1リードフレーム163を介してB基板162へ寄生電流が流れ、A基板161に形成される制御回路が誤動作を起こす場合がある。この誤動作を防止するために、A基板161が載置されるダイパッド部と、B基板162が載置されるダイパッド部とを、分割する必要がある。
また、図15または図16に示すように、レベルシフト回路を構成する高耐圧NMOSFET404および高耐圧PMOSFET407は、GND基準回路を有するA基板171に設けられている。この場合、浮遊基準回路403を有するB基板172が載置された第2リードフレーム174の電位は、GNDからVINまでの間を取り得る。従って、A基板171が載置されるダイパッド部と、B基板172が載置されるダイパッド部とを、分割する必要がある。
他の方法としては、同一のSOI(シリコン・オン・インシュレータ)基板に設けられたGND基準回路と浮遊基準回路とを、トレンチによって分離し、GND基準回路と浮遊基準回路とを電気的に接続する配線を、トレンチの上に跨るように設ける方法が提案されている(例えば、下記特許文献2参照。)。
また、制御回路と同一のSOI基板に設けられたゲート駆動回路をトレンチで囲み、制御回路とゲート駆動回路とを分離し、レベルシフト回路を構成する高耐圧NMOSFETのドレイン電極をトレンチの内側に設け、そのゲート電極およびソース電極をトレンチの外側に設ける方法が提案されている(例えば、下記特許文献3参照。)。
さらに、GND基準回路と浮遊基準回路とを、それぞれ別のSOI基板上に形成する方法が提案されている(例えば、下記特許文献4参照。)。
特開2001−237381号公報 特開2005−123512号公報 特開2005−64472号公報 特許第4000976号公報
しかしながら、上述した特許文献1の技術では、浮遊基準回路が自己分離によって形成されているため、浮遊基準回路内に寄生素子が備わってしまう。これによって、低電位側MOSFETがONするときに、浮遊基準回路がGND基準よりさらに負の電圧まで振れてしまうという問題がある。また、負の電圧まで振れること(以下、負電圧時の寄生動作とする)を防ぐ必要ために、例えば外付けダイオードが必要になり、コストが増大するという問題がある。
また、浮遊基準回路が形成された半導体基板(以下浮遊基板という)と、GND基準回路が形成された半導体基板(以下GND基板という)とを、別のダイパッド部に接着する必要があり、リードフレームを切り離さなければならない。したがって、例えば実装時に浮遊基板とGND基板とを共に樹脂封止する際、浮遊基板と、GND基板とを、固定させるのに特別な技術が必要になるという問題がある。
また、上述した特許文献2〜4の技術によれば、GND基準回路などの、耐圧構造を必要としない回路を、耐圧構造を必要とする浮遊基準回路と同様に高価なSOI基板に形成するため、コストが増大するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、寄生動作を抑制し、コストを抑えることができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置は、高電圧電源の高電位側に主端子の一方が接続され、この主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置である。この半導体装置は、高電圧電源の低電位側GNDレベルを電位の基準とするGND基準回路と、高電圧電源のGND電位から高電位の間を変動する電位を基準とする浮遊基準回路と、を備えている。そして、GND基準回路が第1基板に設けられ、浮遊基準回路が、第1基板とは異なる第2基板に設けられている。また、第2基板がSOI基板であることを特徴とする。
また、請求項2の発明にかかる半導体装置は、請求項1に記載の発明において、第1基板は第1の半導体基板であり、第1の半導体基板の裏面に金属材料を備えている。また、第2基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第2の半導体基板であり、支持基板の裏面に金属材料を備えていることを特徴とする。
また、請求項3の発明にかかる半導体装置は、請求項1または2に記載の発明において、第1基板および第2基板が、同一のリードフレーム上に載置されていることを特徴とする。
また、請求項4の発明にかかる半導体装置は、請求項1〜3のいずれか一つに記載の発明において、GND基準回路と、浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする。
また、請求項5の発明にかかる半導体装置は、請求項4に記載の発明において、レベルシフト回路は、第2基板に設けられたNチャネルMOSFETと、第2基板に設けられ、NチャネルMOSFETのドレインに接続された第1抵抗と、を備えている。このレベルシフト回路は、GND基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
また、請求項6の発明にかかる半導体装置は、請求項5に記載の発明において、NチャネルMOSFETのドレインと、第1抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
また、請求項7の発明にかかる半導体装置は、請求項4に記載の発明において、レベルシフト回路は、第2基板に設けられた2つのNチャネルMOSFETと、第2基板に設けられ、NチャネルMOSFETのドレインにそれぞれ接続された、2つのPチャネルMOSFETと、を備えている。このレベルシフト回路は、GND基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
また、請求項8の発明にかかる半導体装置は、請求項7に記載の発明において、NチャネルMOSFETのドレインと、PチャネルMOSFETのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
また、請求項9の発明にかかる半導体装置は、請求項4〜8のいずれか一つに記載の発明において、レベルシフト回路は、第2基板に設けられたPチャネルMOSFETと、第1基板に設けられ、PチャネルMOSFETのドレインに接続された第2抵抗と、を備えている。このレベルシフト回路は、浮遊基準回路からの信号をGND基準回路に設けられた制御回路に出力することを特徴とする。
また、請求項10の発明にかかる半導体装置は、請求項9に記載の発明において、PチャネルMOSFETのドレインと、第2抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
また、請求項11の発明にかかる半導体装置は、請求項4に記載の発明において、レベルシフト回路は、第1基板に設けられたNチャネルMOSFETと、第2基板に設けられ、NチャネルMOSFETのドレインに接続された第1抵抗と、を備えている。このレベルシフト回路は、GND基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
また、請求項12の発明にかかる半導体装置は、請求項11に記載の発明において、NチャネルMOSFETのドレインと、第1抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
また、請求項13の発明にかかる半導体装置は、請求項4に記載の発明において、レベルシフト回路は、第1基板に設けられた2つのNチャネルMOSFETと、第2基板に設けられ、NチャネルMOSFETのドレインにそれぞれ接続された、2つのPチャネルMOSFETと、を備えている。このレベルシフト回路は、GND基準回路に設けられた制御回路からの信号を浮遊基準回路に出力することを特徴とする。
また、請求項14の発明にかかる半導体装置は、請求項13に記載の発明において、NチャネルMOSFETのドレインと、PチャネルMOSFETのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
また、請求項15の発明にかかる半導体装置は、請求項4〜8、11〜14のいずれか一つに記載の発明において、レベルシフト回路は、第1基板に設けられたPチャネルMOSFETと、第1基板に設けられ、PチャネルMOSFETのドレインに接続された第2抵抗と、を備えている。このレベルシフト回路は、浮遊基準回路からの信号をGND基準回路に設けられた制御回路に出力することを特徴とする。
また、請求項16の発明にかかる半導体装置は、請求項15に記載の発明において、前記PチャネルMOSFETのドレインと、第2抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする。
また、請求項17の発明にかかる半導体装置は、請求項15または16に記載の発明において、PチャネルMOSFETのソースおよびゲートが、それぞれ異なる配線によって浮遊基準回路と電気的に接続されていることを特徴とする。
上述した各請求項の発明によれば、低電圧回路であるGND基準回路が安価な基板に設けられ、かつ高耐圧が必要な浮遊基準回路がSOI基板に設けられている。したがって、高耐圧が必要な部分のみSOI基板に形成するため、高価なSOI基板を最小限の面積に抑えることができる。これによって、コストの増加を抑えることができる。また、浮遊基準回路がSOI基板によって、GND基準回路から絶縁されるので、例えばSOI基板にNチャネルのMOSFETが設けられていても、寄生動作を抑制することができる。
また、請求項3の発明によれば、GND基準回路が設けられた基板と、浮遊基準回路が設けられたSOI基板を、同一のリードフレームに載置することができる。このため、半導体装置の実装時に、樹脂をモールドする際に、特別な技術が必要なく、容易にモールドを行うことができる。
また、請求項4の発明によれば、GND基準回路または浮遊基準回路に出力される信号電圧を、それぞれの回路に適した信号レベルに変換することができる。
本発明にかかる半導体装置によれば、寄生動作を抑制し、コストを抑えることできるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態1)
図1は、実施の形態1にかかる半導体装置について示す概略図である。また、図2は、図1に示す半導体装置の回路ブロック図である。さらに、図3は、実施の形態1にかかる半導体装置の2つの基板をリードフレーム上に設置した概略側面図である。
図1または図2に示すように、実施の形態1にかかる半導体装置は、制御回路11によって生成されたON/OFF信号によって、モータ制御用のインバータやスイッチング電源に用いられる高電圧電源の高電位側VINと出力端子OUTの間に接続された高電位側MOSFET1および出力端子OUTと高電圧電源の低電位側GNDの間に接続された低電位側MOSFET2を駆動させるためのHVIC100である。また、図1〜図3に示すように、半導体材料からなる支持基板503上に酸化膜504を介して半導体基板505を貼り合せたSOI基板であるB基板(第2基板)102には、半導体基板505に高電圧電源のGND電位からVINの間を変動する電位を基準とする浮遊基準回路13と、第1レベルシフト抵抗(第1抵抗)15と、高耐圧NMOSFET14と、高耐圧PMOSFET17と、が設けられている。また、SOI基板より安価な一般的なポリッシュドウェハ等から製作された半導体基板501からなるA基板(第1基板)101には、高電圧電源のGND電位を基準とするGND基準回路33には、制御回路11と、駆動回路12とを備え、第2レベルシフト抵抗(第2抵抗)18と、が設けられている。GND基準回路33の低電圧電源の高電位側はVDDであり、低電位側はGNDとなる。
なお、A基板101の裏面には金属材料層502が形成される。B基板102においては、支持基板503の酸化膜504を形成する面と反対側の裏面に金属材料層506が形成される。これらの金属材料層502、506は、半導体素子の電極を形成する際に用いる材料により形成されることができる。そして、これらの金属材料層502、506は、接地用の電極として用いられる。
なお、B基板102においては、浮遊基準回路13、高耐圧NMOSFET14、高耐圧PMOSFET17は、それぞれ絶縁分離用トレンチ16、19、20で囲まれており、高耐圧化されている。また、第1レベルシフト抵抗15は、浮遊基準回路13を囲む絶縁分離用トレンチ16内に設けられている。
制御回路11は、GNDを基準電位とする回路であり、A基板101に設けられている。制御回路11は、高電位側MOSFET1および低電位側MOSFET2へのON/OFF信号を生成する。また、制御回路11は、浮遊基準回路13によって生成されたアラーム信号やウォーニング信号を受信し、受信したアラーム信号やウォーニング信号に基づいて、所定の警告動作などの制御を行う。
浮遊基準回路13は、GND〜VINの間を変位する電位を基準とする回路である。浮遊基準回路13内のゲート駆動回路は、制御回路11によって生成された高電位側MOSFET1のON/OFF信号をレベルアップ回路31を介して受信し、受信したON/OFF信号に応じて高電位側MOSFET1をON/OFFさせる。
駆動回路12は、GNDを基準電位とする回路であり、制御回路11で生成された低電位側MOSFET2のON/OFF信号を受信し、受信したON/OFF信号に応じて低電位側MOSFET2をON/OFFさせる。なお、制御回路11および駆動回路12は、GNDを基準電位とするGND基準回路33に形成されるため、A基板101に設けられている。
レベルアップ回路31は、高耐圧NMOSFET14と、第1レベルシフト抵抗15と、によって構成され、制御回路11で生成されたMOSFETのON/OFF信号を、GND基準からGNDより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路13に出力する。
レベルアップ回路31においては、GND基準回路33と、高耐圧NMOSFET14のゲートパッド部Gとは、ワイヤボンド等による配線によって電気的に接続されている。そして、高耐圧NMOSFET14のドレインパッド部Dと、第1レベルシフト抵抗15と、がワイヤボンド等による配線によって電気的に接続されている。これによって、制御回路11で発生したGND基準の信号を浮遊基準の信号電圧に変換し、浮遊基準回路13に出力することができる。
レベルダウン回路32は、高耐圧PMOSFET17と、第2レベルシフト抵抗18によって構成され、浮遊基準回路13で発生したアラーム信号やウォーニング信号などの浮遊基準の信号をGND基準の信号電圧に変換し、制御回路11に出力する。
レベルダウン回路32においては、浮遊基準回路13と、高耐圧PMOSFET17のゲートパッド部Gとは、ワイヤボンド等による配線によって電気的に接続されている。そして、高耐圧PMOSFET17のドレインパッド部Dと、第2レベルシフト抵抗18とは、ワイヤボンド等による配線によって電気的に接続されている。これによって、浮遊基準回路13で発生した浮遊基準の信号をGND基準の信号電圧に変換し、制御回路11に出力することができる。
また、図3に示すように、A基板101とB基板102はリードフレーム103の同一のダイパッド部に載置されており、リードフレーム103の電位は、GNDである。また、B基板102において、支持基板503と、半導体基板505とに、挟まれた酸化膜04が、BOX(埋め込み絶縁)層となる。支持基板503の電位がGNDとなり、BOX(埋め込み絶縁膜)層において電圧を担うことができる。また、B基板102には誘電体分離領域が形成されている。この誘電体分離構造が設けられていることによって、ダイパッド部を分割しなくても、寄生動作が起こらない。図1に示したように、高耐圧NMOSFET14のソースはGNDであるため、B基板102のSOI層(半導体基板505)にGND電位を供給する必要がある。
(変形例)
つぎに、実施の形態1にかかるHVICの変形例について説明する。図4は、実施の形態1にかかるHVICの変形例の構造について示す概略図である。図4に示すように、変形例のHVIC110においては、B基板112に高耐圧PMOSFETが設けられていなく、A基板111に第2レベルシフト抵抗が設けられていない。すなわち、実施の形態1にかかるHVIC100から、レベルダウン回路32を省いた構成となっている(図2参照)。このような構成は、例えばスイッチング素子などの、過電流や温度の上がりすぎなどを考慮しなくてもよい装置に適用することができる。
実施の形態1によれば、低電圧回路であるGND基準回路33が安価な基板に設けられ、かつ高耐圧が必要な浮遊基準回路13とレベルシフト回路(レベルアップ回路31)がSOI基板に設けられている。したがって、安価な基板においては、耐圧構造を必要とする領域が不要になるためチップサイズが最小限に抑えられる。また、高耐圧が必要な部分のみSOI基板に形成するため、高価なSOI基板を最小限の面積に抑えることができる。これによって、コストの増加を抑えることができる。さらに、例えば浮遊基準回路13の4倍程度の面積の大きい制御回路11を安価なA基板に設けることで、さらにSOI基板を用いる面積を小さくすることができる。
また、浮遊基準回路13をSOI基板に形成することで、このSOI基板とGND基準回路33の設けられた安価な基板とを同一のリードフレームに接着することができる。このため、例えば実装時などに樹脂をモールドする際に、特別な技術が必要なく、容易にモールドを行うことができる。
また、SOI基板を用いることで、リードフレームを分割することなく完全にGND基準回路33と浮遊基準回路13とを絶縁分離できるので、浮遊基準回路33の電圧レベルが変動する際に生じるノイズの影響をGND基準回路13に与えないようにすることができる。
(実施の形態2)
図5は、実施の形態2にかかる半導体装置の構造について示す概略図である。図5に示すように、実施の形態2にかかる半導体装置(HVIC)120においては、B基板122の浮遊基準回路43を囲む分離用トレンチ46内に設けられたPMOSFET45aおよびPMOSFET45bと、B基板122に分離用トレンチ46の外側に設けられた高耐圧NMOSFET44aおよび高耐圧NMOSFET44bと、によってレベルアップ回路が構成されている。すなわち、実施の形態1にかかる半導体装置(HVIC)100における第1レベルシフト抵抗15(図1参照)の代わりに、PMOSFET45aおよびPMOSFET45bが設けられている。
浮遊基準回路43、高耐圧NMOSFET44aおよびNMOSFET44bは、それぞれ絶縁分離用トレンチ46、49a、49bに囲まれており、高耐圧化されている。なお、PMOSFET45aおよびPMOSFET45bは、高耐圧でなくてよい。
PMOSFET45aおよびPMOSFET45bは、高耐圧NMOSFET44aおよび高耐圧NMOSFET44bのドレインパッド部Dにワイヤボンド等の配線によって電気的に接続されている。高耐圧NMOSFET44aおよびNMOSFET44bのゲートパッド部Gは、A基板121に設けられたGND基準回路42にワイヤボンド等の配線によって電気的に接続されている。
PMOSFET45aおよびPMOSFET45bは、Vfloatからの信号によって、交互にスイッチングを行う、たすきがけの構造となっている。すなわち、PMOSFET45aまたはPMOSFET45bのどちらか一方がONのとき、他方はOFFとなる。
さらに、PMOSFET45aと、PMOSFET45bとには、それぞれツェナーダイオードが接続されていてもよい。その理由は、PMOSFET45aまたはPMOSFET45bのソース−ゲート間がON状態になると、低電位に引っ張られるが、この際ゲート耐圧を越えないように、クランプを行うためである。その他の構成は、実施の形態1と同様のため、説明を省略する。
実施の形態2によれば、実施の形態1と同様の効果を得ることができる。また、レベルアップ回路に抵抗素子を用いないため、実施の形態1に比べて、消費電力を抑えることができる。
(実施の形態3)
図6は、実施の形態3にかかる半導体装置の構造について示す概略図である。図7は、図6に示す半導体装置の回路ブロック図である。また、図8は、実施の形態3にかかる半導体装置の2つの基板をリードフレーム上に設置した概略側面図である。
図6または図7に示すように、実施の形態3にかかる半導体装置(HVIC)130においては、レベルアップ回路71を構成する高耐圧NMOSFET64と、レベルダウン回路72を構成する高耐圧PMOSFET67と、がB基板132ではなく、A基板131に設けられている。
すなわち、レベルアップ回路71は、A基板131に設けられた高耐圧NMOSFET64と、B基板132の浮遊基準回路63を囲む分離用トレンチ66内に設けられた第1レベルシフト抵抗15と、によって構成され、レベルダウン回路72は、A基板131に設けられた高耐圧PMOSFET67と、A基板131に設けられた第2レベルシフト抵抗18と、によって構成されている。なお、A基板131には、GND基準回路73が設けられている。
ここで、第1レベルシフト抵抗15と、高耐圧NMOSFET64のドレインパッド部Dとが、ワイヤボンド等の配線によって電気的に接続されている。また、B基板132に設けられた浮遊基準回路63と、高耐圧PMOSFET67のソースパッド部Sおよびゲートパッド部Gと、がそれぞれ異なる配線によって電気的に接続されている。その他の構成は、実施の形態1と同様のため、説明を省略する。なお、図8において、符号603はSOI基板の支持基板であり、符号604は酸化膜(BOX層)であり、符号605はSOI層である。A基板131の裏面には金属材料層02が形成される。B基板132においては、支持基板03の酸化膜604を形成する面と反対側の裏面に金属材料層606が形成される。これらの金属材料層602、606は、半導体素子の電極を形成する際に用いる材料により形成されることができる。そして、これらの金属材料層602、606は、接地用の電極として用いられる。
実施の形態3によれば、実施の形態1と同様の効果を得ることができる。さらに、実施の形態3によれば、安価な基板に、高耐圧で面積の大きいレベルシフト回路を構成する素子を設けることができる。このため、実施の形態1と比べると、さらにSOI基板を用いる面積を小さくすることができる。このため、実施の形態1よりも、さらにコストを抑えることができる。なお、レベルシフト回路を構成する素子を安価な基板に設けた場合でも、浮遊基準回路がSOI基板に設けられているため、浮遊基準回路をリードフレームから絶縁分離することができるので、負電圧時の寄生動作を抑えることができる。
(実施の形態4)
図9は、実施の形態4にかかる半導体装置の構造について示す概略図である。図9に示すように、実施の形態4は、実施の形態1に、実施の形態2および実施の形態3を適用した構成となっている。実施の形態4にかかる半導体装置(HVIC)140においては、B基板142の浮遊基準回路83を囲む分離用トレンチ76内に設けられたPMOSFET75aおよびPMOSFET75bと、A基板141に設けられた高耐圧NMOSFET74aおよび高耐圧NMOSFET74bと、によってレベルアップ回路が構成されている。さらに、レベルダウン回路を構成する高耐圧PMOSFET77が、B基板142ではなく、A基板141に設けられている。なお、A基板141には、GND基準回路82が設けられている。
したがって、レベルダウン回路は、高耐圧PMOSFET77と、A基板141に設けられた第2レベルシフト抵抗18によって構成されている。その他の構成は、実施の形態1〜3と同様のため、説明を省略する。
実施の形態4によれば、実施の形態1〜3と同様の効果を得ることができる。
以上のように、本発明にかかる半導体装置は、スイッチング電源装置に有用であり、特に接地電位基準の回路と、パワーデバイスなどのスイッチングによって変動する浮遊電位を基準とする回路とが混在する半導体装置に適している。
実施の形態1にかかる半導体装置について示す概略図である。 図1に示す半導体装置の回路ブロック図である。 実施の形態1にかかる半導体装置の2つの基板をリードフレーム上に設置した概略側面図である。 実施の形態1にかかるHVICの変形例の構造について示す概略図である。 実施の形態2にかかる半導体装置の構造について示す概略図である。 実施の形態3にかかる半導体装置の構造について示す概略図である。 図6に示す半導体装置の回路ブロック図である。 実施の形態3にかかる半導体装置の2つの基板をリードフレーム上に設置した概略側面図である。 実施の形態4にかかる半導体装置の構造について示す概略図である。 従来の共振形ハーフブリッジ電源について示す回路構成図である。 図10におけるHVICの内部構成について示すブロック図である。 従来のHVICを半導体基板に形成したときの要部を示す概略図である。 従来の浮遊基準回路とGND基準回路とを別の基板に設けたHVICの構造の一例について示す概略図である。 従来の浮遊基準回路とGND基準回路とを別の基板に設けたHVICの構造の一例について示す概略側面図である。 従来の浮遊基準回路とGND基準回路とを別の基板に設けたHVICの構造の一例について示す概略図である。 従来の浮遊基準回路とGND基準回路とを別の基板に設けたHVICの構造の一例について示す概略側面図である。
符号の説明
11 制御回路
12 駆動回路
13 浮遊基準回路
14 高耐圧NMOSFET
15 第1レベルシフト抵抗(第1抵抗)
16、19、20 絶縁分離用トレンチ
17 高耐圧PMOSFET
18 第2レベルシフト抵抗(第2抵抗)
33 GND基準回路
100 HVIC
101 A基板(第1基板)
102 B基板(第2基板)

Claims (17)

  1. 高電圧電源の高電位側に主端子の一方が接続され、当該主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置であり、前記高電圧電源の低電位側GNDレベルを電位の基準とするGND基準回路と、前記高電圧電源のGND電位から高電位の間を変動する電位を基準とする浮遊基準回路と、を備えた半導体装置において、
    前記GND基準回路が第1基板に設けられ、前記浮遊基準回路が、当該第1基板とは異なる第2基板に設けられており、当該第2基板がSOI基板であることを特徴とする半導体装置。
  2. 前記第1基板は第1の半導体基板であり、当該第1の半導体基板の裏面に金属材料を備えており、前記第2基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第2の半導体基板であり、当該支持基板の裏面に金属材料を備えていることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1基板および前記第2基板が、同一のリードフレーム上に載置されていることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記GND基準回路と、前記浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
  5. 前記レベルシフト回路は、
    前記第2基板に設けられたNチャネルMOSFETと、
    前記第2基板に設けられ、前記NチャネルMOSFETのドレインに接続された第1抵抗と、
    を備え、
    前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。
  6. 前記NチャネルMOSFETのドレインと、前記第1抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項5に記載の半導体装置。
  7. 前記レベルシフト回路は、
    前記第2基板に設けられた2つのNチャネルMOSFETと、
    前記第2基板に設けられ、前記NチャネルMOSFETのドレインにそれぞれ接続された、2つのPチャネルMOSFETと、
    を備え、
    前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。
  8. 前記NチャネルMOSFETのドレインと、前記PチャネルMOSFETのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項7に記載の半導体装置。
  9. 前記レベルシフト回路は、
    前記第2基板に設けられたPチャネルMOSFETと、
    前記第1基板に設けられ、前記PチャネルMOSFETのドレインに接続された第2抵抗と、
    を備え、
    前記浮遊基準回路からの信号を前記GND基準回路に設けられた制御回路に出力することを特徴とする請求項4〜8のいずれか一つに記載の半導体装置。
  10. 前記PチャネルMOSFETのドレインと、前記第2抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項9に記載の半導体装置。
  11. 前記レベルシフト回路は、
    前記第1基板に設けられたNチャネルMOSFETと、
    前記第2基板に設けられ、前記NチャネルMOSFETのドレインに接続された第1抵抗と、
    を備え、
    前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。
  12. 前記NチャネルMOSFETのドレインと、前記第1抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項11に記載の半導体装置。
  13. 前記レベルシフト回路は、
    前記第1基板に設けられた2つのNチャネルMOSFETと、
    前記第2基板に設けられ、前記NチャネルMOSFETのドレインにそれぞれ接続された、2つのPチャネルMOSFETと、
    を備え、
    前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。
  14. 前記NチャネルMOSFETのドレインと、前記PチャネルMOSFETのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項13に記載の半導体装置。
  15. 前記レベルシフト回路は、
    前記第1基板に設けられたPチャネルMOSFETと、
    前記第1基板に設けられ、前記PチャネルMOSFETのドレインに接続された第2抵抗と、
    を備え、
    前記浮遊基準回路からの信号を前記GND基準回路に設けられた制御回路に出力することを特徴とする請求項4〜8、11〜14のいずれか一つに記載の半導体装置。
  16. 前記PチャネルMOSFETのドレインと、前記第2抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項15に記載の半導体装置。
  17. 前記PチャネルMOSFETのソースおよびゲートが、それぞれ異なる配線によって前記浮遊基準回路と電気的に接続されていることを特徴とする請求項15または16に記載の半導体装置。
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