JP5359264B2 - 半導体装置 - Google Patents
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Description
図1は、実施の形態1にかかる半導体装置について示す概略図である。また、図2は、図1に示す半導体装置の回路ブロック図である。さらに、図3は、実施の形態1にかかる半導体装置の2つの基板をリードフレーム上に設置した概略側面図である。
つぎに、実施の形態1にかかるHVICの変形例について説明する。図4は、実施の形態1にかかるHVICの変形例の構造について示す概略図である。図4に示すように、変形例のHVIC110においては、B基板112に高耐圧PMOSFETが設けられていなく、A基板111に第2レベルシフト抵抗が設けられていない。すなわち、実施の形態1にかかるHVIC100から、レベルダウン回路32を省いた構成となっている(図2参照)。このような構成は、例えばスイッチング素子などの、過電流や温度の上がりすぎなどを考慮しなくてもよい装置に適用することができる。
図5は、実施の形態2にかかる半導体装置の構造について示す概略図である。図5に示すように、実施の形態2にかかる半導体装置(HVIC)120においては、B基板122の浮遊基準回路43を囲む分離用トレンチ46内に設けられたPMOSFET45aおよびPMOSFET45bと、B基板122に分離用トレンチ46の外側に設けられた高耐圧NMOSFET44aおよび高耐圧NMOSFET44bと、によってレベルアップ回路が構成されている。すなわち、実施の形態1にかかる半導体装置(HVIC)100における第1レベルシフト抵抗15(図1参照)の代わりに、PMOSFET45aおよびPMOSFET45bが設けられている。
図6は、実施の形態3にかかる半導体装置の構造について示す概略図である。図7は、図6に示す半導体装置の回路ブロック図である。また、図8は、実施の形態3にかかる半導体装置の2つの基板をリードフレーム上に設置した概略側面図である。
図9は、実施の形態4にかかる半導体装置の構造について示す概略図である。図9に示すように、実施の形態4は、実施の形態1に、実施の形態2および実施の形態3を適用した構成となっている。実施の形態4にかかる半導体装置(HVIC)140においては、B基板142の浮遊基準回路83を囲む分離用トレンチ76内に設けられたPMOSFET75aおよびPMOSFET75bと、A基板141に設けられた高耐圧NMOSFET74aおよび高耐圧NMOSFET74bと、によってレベルアップ回路が構成されている。さらに、レベルダウン回路を構成する高耐圧PMOSFET77が、B基板142ではなく、A基板141に設けられている。なお、A基板141には、GND基準回路82が設けられている。
12 駆動回路
13 浮遊基準回路
14 高耐圧NMOSFET
15 第1レベルシフト抵抗(第1抵抗)
16、19、20 絶縁分離用トレンチ
17 高耐圧PMOSFET
18 第2レベルシフト抵抗(第2抵抗)
33 GND基準回路
100 HVIC
101 A基板(第1基板)
102 B基板(第2基板)
Claims (17)
- 高電圧電源の高電位側に主端子の一方が接続され、当該主端子の他方が出力端子に接続されたスイッチング素子のゲートを駆動するための半導体装置であり、前記高電圧電源の低電位側GNDレベルを電位の基準とするGND基準回路と、前記高電圧電源のGND電位から高電位の間を変動する電位を基準とする浮遊基準回路と、を備えた半導体装置において、
前記GND基準回路が第1基板に設けられ、前記浮遊基準回路が、当該第1基板とは異なる第2基板に設けられており、当該第2基板がSOI基板であることを特徴とする半導体装置。 - 前記第1基板は第1の半導体基板であり、当該第1の半導体基板の裏面に金属材料を備えており、前記第2基板は支持基板のおもて面に酸化膜を介して半導体層が設けられた第2の半導体基板であり、当該支持基板の裏面に金属材料を備えていることを特徴とする請求項1に記載の半導体装置。
- 前記第1基板および前記第2基板が、同一のリードフレーム上に載置されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記GND基準回路と、前記浮遊基準回路とが、レベルシフト回路を介して接続されていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記レベルシフト回路は、
前記第2基板に設けられたNチャネルMOSFETと、
前記第2基板に設けられ、前記NチャネルMOSFETのドレインに接続された第1抵抗と、
を備え、
前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。 - 前記NチャネルMOSFETのドレインと、前記第1抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項5に記載の半導体装置。
- 前記レベルシフト回路は、
前記第2基板に設けられた2つのNチャネルMOSFETと、
前記第2基板に設けられ、前記NチャネルMOSFETのドレインにそれぞれ接続された、2つのPチャネルMOSFETと、
を備え、
前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。 - 前記NチャネルMOSFETのドレインと、前記PチャネルMOSFETのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項7に記載の半導体装置。
- 前記レベルシフト回路は、
前記第2基板に設けられたPチャネルMOSFETと、
前記第1基板に設けられ、前記PチャネルMOSFETのドレインに接続された第2抵抗と、
を備え、
前記浮遊基準回路からの信号を前記GND基準回路に設けられた制御回路に出力することを特徴とする請求項4〜8のいずれか一つに記載の半導体装置。 - 前記PチャネルMOSFETのドレインと、前記第2抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項9に記載の半導体装置。
- 前記レベルシフト回路は、
前記第1基板に設けられたNチャネルMOSFETと、
前記第2基板に設けられ、前記NチャネルMOSFETのドレインに接続された第1抵抗と、
を備え、
前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。 - 前記NチャネルMOSFETのドレインと、前記第1抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項11に記載の半導体装置。
- 前記レベルシフト回路は、
前記第1基板に設けられた2つのNチャネルMOSFETと、
前記第2基板に設けられ、前記NチャネルMOSFETのドレインにそれぞれ接続された、2つのPチャネルMOSFETと、
を備え、
前記GND基準回路に設けられた制御回路からの信号を前記浮遊基準回路に出力することを特徴とする請求項4に記載の半導体装置。 - 前記NチャネルMOSFETのドレインと、前記PチャネルMOSFETのドレインとが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項13に記載の半導体装置。
- 前記レベルシフト回路は、
前記第1基板に設けられたPチャネルMOSFETと、
前記第1基板に設けられ、前記PチャネルMOSFETのドレインに接続された第2抵抗と、
を備え、
前記浮遊基準回路からの信号を前記GND基準回路に設けられた制御回路に出力することを特徴とする請求項4〜8、11〜14のいずれか一つに記載の半導体装置。 - 前記PチャネルMOSFETのドレインと、前記第2抵抗とが、金属ワイヤによる配線によって電気的に接続されていることを特徴とする請求項15に記載の半導体装置。
- 前記PチャネルMOSFETのソースおよびゲートが、それぞれ異なる配線によって前記浮遊基準回路と電気的に接続されていることを特徴とする請求項15または16に記載の半導体装置。
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