JP5353735B2

JP5353735B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP5353735B2
Application number: JP2010017246A
Authority: JP
Inventors: 政也岡田; 雄斎藤; 誠木山
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2010-01-28
Filing date: 2010-01-28
Publication date: 2013-11-27
Anticipated expiration: 2030-01-28
Also published as: JP2011155221A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, and so on, capable of stably acquiring low on-resistance, having once obtained high mobility of channel and superior breakdown voltage in the longitudinal direction. <P>SOLUTION: In the semiconductor device, a GaN laminate 15 containing an n-type drift layer 4/a p-type layer 6/an n-type surface layer 8 is formed. The GaN laminate has an opening portion 5 and includes a regrowth layer 27, a gate electrode 11, a source electrode 31 and a drain electrode 39. The regrowth layer 27 contains an electron transit layer 22 and an electron supply layer 26, and a channel is a two-dimensional electron gas, and an epitaxial layer having a lattice constant which is smaller than GaN is inserted in at least one of between the p-type layer 6 and the n-type surface layer 8, and between an end surface of the GaN laminate surrounding the opening portion and the regrowth layer. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、大電力のスイッチングに用いられる、オン抵抗が低く、耐圧性能に優れた、縦型の半導体装置およびその製造方法に関するものである。 The present invention relates to a vertical semiconductor device that is used for high-power switching and has low on-resistance and excellent withstand voltage performance, and a method for manufacturing the same.

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作、などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の側面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めてオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。 A switching element for large current is required to have a high reverse breakdown voltage and a low on-resistance. Field effect transistors (FETs) using Group III nitride semiconductors are superior in terms of high voltage resistance, high temperature operation, etc. due to their large band gaps, especially vertical type using GaN-based semiconductors. Transistors have attracted attention as high-power control transistors. For example, by providing an opening in a GaN-based semiconductor and providing a regrowth layer including a two-dimensional electron gas (2DEG) channel on the side of the opening, the mobility is increased and the on-resistance is reduced. A vertical GaN FET has been proposed (Patent Document 1).

特開２００６−２８６９４２号公報JP 2006-286542 A

上記の縦型ＦＥＴにおいては、再成長層を設ける開口部の周囲にガードリングの作用を奏するｐ型ＧａＮ層を挿入する。このため、二次元電子ガスを形成するチャネルの高い移動度を得ながら、ｎｐｎ構造となることから縦方向の耐圧性能を確保することができる。しかし、低いオン抵抗を確保する上で、必ずしも十分な構造となっていない。 In the above-mentioned vertical FET, a p-type GaN layer having a guard ring action is inserted around the opening where the regrowth layer is provided. For this reason, since it becomes an npn structure, obtaining the high mobility of the channel which forms two-dimensional electron gas, the pressure | voltage resistant performance of a vertical direction is securable. However, the structure is not necessarily sufficient to ensure low on-resistance.

本発明は、優れた縦方向耐圧とを得た上で、安定して低いオン抵抗を確保することができる、半導体装置およびその製造方法を提供することを目的とする。 An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can ensure a low on-resistance stably while obtaining an excellent longitudinal breakdown voltage.

本発明の半導体装置は、ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上に位置するｎ型表層、を含むＧａＮ系積層体、に形成されている。このＧａＮ系半導体装置では、ＧａＮ系積層体には、ｎ型ドリフト層に届く開口部が設けられ、開口部を覆うように位置する、チャネルを含む再成長層と、再成長層上に位置するゲート電極と、ＧａＮ系積層体上に位置して再成長層に接するソース電極と、ソース電極とｎ型ドリフト層を挟むように位置するドレイン電極とを備える。再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層の電子供給層との界面に形成される二次元電子ガスであり、開口部を囲むＧａＮ系積層体の端面と再成長層との間に、ＧａＮよりも格子定数が小さいエピタキシャル層が挿入され、エピタキシャル層は、開口部において凹状に窪んで底面を覆いながら開口部を囲むＧａＮ系積層体の端面を覆い再成長層の下地を構成していることを特徴とする。 The semiconductor device of the present invention is formed in a GaN-based stack including an n-type drift layer, a p-type layer located on the n-type drift layer, and an n-type surface layer located on the p-type layer. . In this GaN-based semiconductor device, an opening reaching the n-type drift layer is provided in the GaN-based stacked body, and a regrowth layer including a channel is positioned so as to cover the opening, and is positioned on the regrowth layer. A gate electrode; a source electrode positioned on the GaN-based stacked body and in contact with the regrowth layer; and a drain electrode positioned so as to sandwich the source electrode and the n-type drift layer. Regrown layer includes an electron transit layer and an electron supply layer, the channel is a two-dimensional electron gas formed at the interface between the electron supply layer of the electron transit layer, re the end face of the GaN-based layered body surrounding the open mouth An epitaxial layer having a lattice constant smaller than that of GaN is inserted between the growth layer and the epitaxial layer is recessed in the opening so as to cover the bottom surface and cover the end surface of the GaN-based laminate surrounding the opening, and the regrowth layer. It is characterized in that it constitutes the foundation of .

上記の構成によれば、ＧａＮ系半導体層とくにｐ型層の端面と再成長層との間に、ＧａＮよりも格子定数が小さいエピタキシャル層が挿入されている。これによって、ｐ型層から再成長層への拡散を、ＧａＮより格子定数の小さいエピタキシャル層によって効果的にブロックすることができる。上記のｐ型層は、バックゲート効果を奏してしきい値電圧を正方向にシフトさせてノーマリーオフの実現に寄与し、また縦方向耐圧性能を向上させる。しかし、ｐ型不純物の周囲、とくに上層へのｐ型不純物の拡散があり、オン抵抗を増大する問題があった。上記の構成によって、ノーマリーオフの実現に寄与し、縦方向耐圧性能を向上させながら、再成長層のチャネル、の高抵抗化を防止して、本デバイスのオン抵抗を低く保つことができる。
ここで、ＧａＮより格子定数が小さい第１または第２のエピタキシャル層の格子定数をａｉ（ｉ＝１，２）として、ＧａＮの格子定数をａとしたとき、ａｉ＜ａ、であり、かつ、格子整合条件である、|ａｉ−ａ|／ａ≦０．００２、を満たし、たとえばＡｌＧａＮ、ＡｌＮなどが該当する。 According to the above configuration, between the end face of the G aN based semiconductor layer particularly p-type layer and the regrown layer, the epitaxial layer lattice constant is small is inserted than GaN. Thus, the diffusion of the p-type layer or al regrown layer can be effectively blocked by a small epitaxial layer having a lattice constant than GaN. The p-type layer has a back gate effect, shifts the threshold voltage in the positive direction, contributes to the normally-off, and improves the vertical breakdown voltage performance. However, there is a problem that the p-type impurity is diffused around the p-type impurity, particularly in the upper layer, and the on-resistance is increased. The configuration described above, contribute to the realization of normally-off, while improving the vertical pressure resistance, to prevent the channel of the regrown layer, the high resistance, it is possible to keep the on-resistance of the device low.
Here, when the lattice constant of the first or second epitaxial layer having a lattice constant smaller than that of GaN is ai (i = 1, 2) and the lattice constant of GaN is a, ai <a, and The lattice matching condition | ai−a | /a≦0.002 is satisfied, and for example, AlGaN, AlN, and the like are applicable.

上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。 The above GaN-based laminate is epitaxially grown on a predetermined crystal plane of GaN. The underlying GaN may be a GaN substrate or a GaN film on a support substrate. Furthermore, it is formed on a GaN substrate or the like during the growth of the GaN-based laminate, and in the subsequent process, except for a predetermined thickness portion such as the GaN substrate, only a thin GaN layer base remains in the product state. There may be. The thin underlying GaN layer may be conductive or non-conductive, and the drain electrode can be provided on the front or back surface of the thin GaN layer, depending on the manufacturing process and the structure of the product.
When the GaN substrate or the supporting base remains in the product, the supporting base or the substrate may be conductive or non-conductive. In the case of conductivity, the drain electrode can be directly provided on the back surface (lower) or front surface (upper) of the supporting base or substrate. In the case of non-conductivity, a drain electrode can be provided on the non-conductive substrate and on the conductive layer located on the lower layer side in the semiconductor layer.

ｐ型層とｎ型表層との間に、ＧａＮよりも格子定数が小さい第１のエピタキシャル層を挿入することができる。これによって、再成長層へのｐ型不純物の拡散、およびｎ型表層へのｐ型不純物の拡散を、両方ともに、確実に防止することができる。 Between the p-type layer and the n-type surface layer, a first epitaxial layer lattice constant is smaller than GaN may insert to Rukoto. Thereby, it is possible to reliably prevent the diffusion of the p-type impurity into the regrowth layer and the diffusion of the p-type impurity into the n-type surface layer.

再成長層は、第２のエピタキシャル層を下地層としていない領域がないようにできる。これによって、再成長層内の２ＤＥＧが形成されるチャネルへのｐ型不純物の拡散を確実に防止することができ、チャネルにおけるオン抵抗増大を防止することができる。 The regrowth layer can be formed so that there is no region where the second epitaxial layer is not the underlying layer. Accordingly, it is possible to reliably prevent p-type impurities from diffusing into the channel in which the 2DEG in the regrowth layer is formed, and to prevent an increase in on-resistance in the channel.

上記のＧａＮ系半導体層の範囲に形成された１つのチップであって、開口部が、複数、設けられ、ｐ型層と表層との間に挿入のエピタキシャル層は、開口部ごとに開口されてＧａＮ系半導体層の範囲にわたって位置し、再成長層の下地を構成するエピタキシャル層は、開口部において凹状に窪みながらｎ型表層上においてソース電極に貫通されてＧａＮ系半導体層の範囲にわたって位置する、構成をとることができる。
開口部の壁面に位置する再成長層内のチャネルに電流が流れるので、面積当たりの開口部周囲長によって面積当たり流せる電流量が決まる。上記の１チップの構成をとることで、面積当たりの開口部周囲長を大きくして面積当たりの電流密度を増大させながら、不純物の拡散を防止することができる。その結果、不純物の拡散に起因するオン抵抗の増大を防止することができる。 One chip formed in the range of the GaN-based semiconductor layer, wherein a plurality of openings are provided, and an epitaxial layer inserted between the p-type layer and the surface layer is opened for each opening. The epitaxial layer that is located over the range of the GaN-based semiconductor layer and that forms the foundation of the regrown layer is recessed over the n-type surface layer while being recessed in the opening, and is located over the range of the GaN-based semiconductor layer. Configuration can be taken.
Since current flows through the channel in the regrowth layer located on the wall surface of the opening, the amount of current that can flow per area is determined by the perimeter of the opening per area. By adopting the one-chip configuration described above, it is possible to prevent the diffusion of impurities while increasing the perimeter of the opening per area and increasing the current density per area. As a result, an increase in on-resistance caused by impurity diffusion can be prevented.

ゲート電極およびソース電極を覆うように層間絶縁膜が位置し、ソース電極は、該層間絶縁膜に設けたビアホールを通して該層間絶縁膜上の導電層に接続されている構成をとることができる。これによって、ソース電極の配線とゲート電極の配線とを干渉させずに立体交差させることができるので、これら配線のためのスペースを小さくでき、開口部を密に配置して単位面積当たりの電流を大きくすることができる。また、配線を引き回すことがないので、ソース電極およびゲート電極における電気抵抗を低くすることができる。これによって、低いオン抵抗を得ることができる。 An interlayer insulating film is located so as to cover the gate electrode and the source electrode, and the source electrode can be connected to a conductive layer on the interlayer insulating film through a via hole provided in the interlayer insulating film. As a result, the wiring of the source electrode and the wiring of the gate electrode can be three-dimensionally crossed without interfering with each other, so that the space for these wirings can be reduced, and the openings are arranged closely so that the current per unit area can be reduced. Can be bigger. In addition, since the wiring is not routed, the electrical resistance of the source electrode and the gate electrode can be reduced. Thereby, a low on-resistance can be obtained.

ｐ型層とソース電極とが導電部によって接続されている構成をとることができる。これによってｐ型層の電位をソース電極の電位に設定することができ、電子ブロック層の機能をより向上させ、高い耐圧を得ることができる。 A configuration in which the p-type layer and the source electrode are connected by a conductive portion can be employed. As a result, the potential of the p-type layer can be set to the potential of the source electrode, the function of the electron blocking layer can be further improved, and a high breakdown voltage can be obtained.

開口部が、ハニカム状または畝状に位置するようにできる。これによって、単位面積当たりの開口部の周長を大きくすることができ、大電流を流すことが容易になる。 The opening can be positioned in a honeycomb shape or a hook shape. Thereby, the perimeter of the opening per unit area can be increased, and a large current can be easily passed.

参考としてあげる半導体装置の製造方法では、ＧａＮ系積層体を用いたＧａＮ系半導体装置を製造する。この製造方法は、ｎ型ドリフト層と該ｎ型ドリフト層上に位置するｐ型層とを形成する工程と、ｐ型層上に、ＧａＮよりも格子定数が小さい第１のエピタキシャル層を形成する工程と、第１のエピタキシャル層上にｎ型表層を形成する工程とを備えることを特徴とする。
上記の方法によって、ｐ型層からｎ型表層へのｐ型不純物（Ｍｇなど）の拡散を、第１のエピタキシャル層を挿入するだけで、確実にブロックすることができる。その結果、ｐ型層によるバックゲート効果を得た上で、ｐ型不純物の拡散に起因するオン抵抗の増大を防止することができる。 In a semiconductor device manufacturing method given as a reference, a GaN-based semiconductor device using a GaN-based stacked body is manufactured. In this manufacturing method, an n-type drift layer and a p-type layer located on the n-type drift layer are formed, and a first epitaxial layer having a lattice constant smaller than that of GaN is formed on the p-type layer. And a step of forming an n-type surface layer on the first epitaxial layer.
By the above method, the diffusion of p-type impurities (Mg, etc.) from the p-type layer to the n-type surface layer can be reliably blocked only by inserting the first epitaxial layer. As a result, after obtaining the back gate effect by the p-type layer, it is possible to prevent an increase in on-resistance due to the diffusion of the p-type impurity.

本発明のＧａＮ系半導体装置の製造方法では、ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上にｎ型表層を形成する工程と、ｎ型ドリフト層、ｐ型層およびｎ型表層に、エッチングによって、ｎ型ドリフト層にまで届く開口部をあける工程と、開口部を被覆するようにＧａＮよりも格子定数が小さいエピタキシャル層を形成する工程と、エピタキシャル層上に開口部に沿うように、二次元電子ガスを生成するための再成長層を形成する工程と、ｎ型表層上にソース電極、およびＧａＮ系半導体層の裏面側にドレイン電極、を形成する工程とを備え、エピタキシャル層の形成工程では、再成長層の下地となるように開口部の底部をも覆って、ソース電極から再成長層中の二次元電子ガスを経てｎ型ドリフト層からドレイン電極に至る電子の流れにおいて該電子がエピタキシャル層を通り抜けるようにしたことを特徴とする。
上記の方法によって、ｐ型層から再成長層とくにチャネルへのｐ型不純物（Ｍｇなど）の拡散を、エピタキシャル層を介在させるだけで、確実にブロックすることができる。その結果、ｐ型層によるバックゲート効果を得た上で、ｐ型不純物の拡散に起因するオン抵抗の増大を防止することができる。 In the method of manufacturing the G aN based semiconductor device of the present invention, n-type drift layer, a step of forming a n-type surface layer p-type layer located on the n-type drift layer, and the p-type layer, n-type drift layer, p-type layer and the n-type surface layer, forming by etching, a step of opening the opening reach the n-type drift layer, the lattice constant small house epitaxial layer than GaN so as to cover the opening When, along the opening on the epitaxial layer, the drain on the rear surface side of a step of forming a regrown layer for generating a two-dimensional electron gas, a source electrode on the n-type surface layer, and GaN-based semiconductor layer Forming an electrode, and in the epitaxial layer forming step, the bottom of the opening is also covered so as to be the base of the regrowth layer, and the two-dimensional electron gas in the regrowth layer is passed from the source electrode to n Type drift layer The electron flow to the rain electrode is characterized in that the electrons pass through the epitaxial layer .
By the methods described above, the diffusion of p-type impurities (such as Mg) of the regrown layer, especially channel from the p-type layer, simply by interposing the epitaxial layer, can be reliably blocked. As a result, after obtaining the back gate effect by the p-type layer, it is possible to prevent an increase in on-resistance due to the diffusion of the p-type impurity.

本発明によれば、チャネルの高い移動度と、優れた縦方向耐圧とを得た上で、安定して低いオン抵抗を確保することができる、半導体装置およびその製造方法を得ることができる。 ADVANTAGE OF THE INVENTION According to this invention, after obtaining the high mobility of a channel and the outstanding vertical direction pressure | voltage resistance, the semiconductor device which can ensure low on-resistance stably and its manufacturing method can be obtained.

本発明の実施の形態１における縦型ＧａＮ系ＦＥＴを示し、図２のＩ−Ｉ線に沿う断面図である。FIG. 3 is a cross-sectional view taken along the line II of FIG. 2, showing the vertical GaN-based FET according to Embodiment 1 of the present invention. 図１の半導体装置が形成されているチップのコーナー部の平面図である。It is a top view of the corner part of the chip | tip in which the semiconductor device of FIG. 1 is formed. ソース電極の配線系統を示す図である。It is a figure which shows the wiring system | strain of a source electrode. 開口部の壁面を構成するｎ型ＧａＮ表層の端面における断面拡大図である。It is a cross-sectional enlarged view in the end surface of the n-type GaN surface layer which comprises the wall surface of an opening part. 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）はＧａＮ基板に第１の拡散防止層を含むエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けるためにレジストパターンを形成した状態、を示す図である。1A and 1B show a method of manufacturing the vertical GaN-based FET of FIG. 1, in which FIG. 1A shows a state in which an epitaxial laminated body including a first diffusion prevention layer is formed on a GaN substrate, and FIG. 1B shows a resist pattern for providing an opening. It is a figure which shows the formed state. （ａ）はエッチングによって開口部を設けた状態、（ｂ）はレジストパターンを除去してさらに開口部をエッチングした状態、を示す図である。(A) is the state which provided the opening part by the etching, (b) is a figure which shows the state which removed the resist pattern and further etched the opening part. （ａ）は開口部の表面に第２の拡散防止層および再成長層を、次いで導電部を形成した状態、（ｂ）は、ソース電極、ゲート電極を含むゲート構成体を形成した状態、を示す図である。(A) shows a state in which a second diffusion prevention layer and a regrowth layer are formed on the surface of the opening, and then a conductive part. (B) shows a state in which a gate structure including a source electrode and a gate electrode is formed. FIG. （ａ）は層間絶縁膜を堆積した状態、（ｂ）はソース電極上の層間絶縁膜にビアホールをあけて、ソース電極に導電接続するソース導電層を形成した状態、を示す図である。(A) is the state which deposited the interlayer insulation film, (b) is a figure which shows the state which opened the via hole in the interlayer insulation film on a source electrode, and formed the source conductive layer electrically connected to a source electrode. 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴを示す断面図である。It is sectional drawing which shows the vertical GaN-type FET in Embodiment 2 of this invention. 本発明の実施の形態３における縦型ＧａＮ系ＦＥＴを示す図である。It is a figure which shows the vertical GaN-type FET in Embodiment 3 of this invention. 本発明より前の縦型ＧａＮ系半導体装置を示す断面図である。It is sectional drawing which shows the vertical GaN-type semiconductor device before this invention. 図１１の半導体装置についてＳＩＭＳ分析によって測定したＭｇの深さ方向濃度分布を示す図である。FIG. 12 is a diagram showing a concentration distribution of Mg in the depth direction measured by SIMS analysis for the semiconductor device of FIG. 11.

本発明の半導体装置は、大電流を流すために、低いオン抵抗を有することが重要である。図１１を参照して、ＧａＮ系半導体層の表面からｎ型ドリフト層１０４に届く開口部１０５をあけて、この開口部１０５の壁面および底面を覆うように、再成長層１２７を成膜する。再成長層１２７は電子走行層１２２および電子供給層１２６を含み、チャネルは電子走行層１２２と電子供給層１２６との界面に形成される二次元電子ガス（２ＤＥＧ）である。制御の対象となる電流は、大まかに、ソース電極１３１→チャネル→ｎ型ドリフト層１０４→ドレイン電極１３９、の経路を流れる。
この縦型の半導体装置では、逆耐圧性を高くするために、ｎ型ドリフト層１０４とｎ型表層１０８との間にｐ型層１０６を挿入して電子ブロック層として機能させる。全体的には、ＧａＮ基板または支持体上ＧａＮ層１０１／ｎ型ＧａＮバッファ層１０２／ｎ型ドリフト層１０４／ｐ型層１０６／ｎ型表層１０８、の積層構造をとる。
このような縦型の半導体装置において、ソース電極１３１またはチャネルに近接する表層部において、ｎ型ドリフト層１０４／ｐ型層１０６／ｎ型表層１０８、の積層構造を採用すると、次の問題があることが判明した。 It is important for the semiconductor device of the present invention to have a low on-resistance in order to pass a large current. Referring to FIG. 11, an opening 105 reaching the n-type drift layer 104 from the surface of the GaN-based semiconductor layer is opened, and a regrowth layer 127 is formed so as to cover the wall surface and bottom surface of the opening 105. The regrowth layer 127 includes an electron transit layer 122 and an electron supply layer 126, and the channel is a two-dimensional electron gas (2DEG) formed at the interface between the electron transit layer 122 and the electron supply layer 126. The current to be controlled flows roughly through the path of the source electrode 131 → the channel → the n-type drift layer 104 → the drain electrode 139.
In this vertical semiconductor device, a p-type layer 106 is inserted between the n-type drift layer 104 and the n-type surface layer 108 to function as an electron block layer in order to increase the reverse breakdown voltage. The overall structure is a GaN substrate or GaN layer 101 on the support / n-type GaN buffer layer 102 / n-type drift layer 104 / p-type layer 106 / n-type surface layer 108.
In such a vertical semiconductor device, when the stacked structure of the n-type drift layer 104 / p-type layer 106 / n-type surface layer 108 is employed in the surface layer portion close to the source electrode 131 or the channel, the following problems occur. It has been found.

＜図１１に示す半導体装置の問題＞
図１２は、図１１の半導体装置に対して、再成長層１２７（電子供給層１２６／電子走行層１２２）の表面から、ｎ型表層１０８／ｐ型層１０６／ｎ型ドリフト層１０４の深さ方向に、ＳＩＭＳ(Secondary Ion Mass Spectroscopy：二次イオン質量分析)を行った結果を示す図である。ＳＩＭＳの測定対象はＧａＮにおけるｐ型不純物であるＭｇである。図１１に示す半導体装置では、下から順に、ｎ型ドリフト層１０４／ｐ型層１０６／ｎ型表層１０８、と成膜してゆく。ｐ型層１０６の成膜時には、ｐ型不純物のＭｇをドープする。ｐ型層１０６では、この結果、一定レベルのｐ型不純物濃度を得ることができる。しかし、ＳＩＭＳによれば、ｐ型層１０６だけでなく、ｎ型表層１０８にも、Ｍｇ濃度は傾斜しているが、相当の高濃度の分布を示す。ｎ型表層１０８におけるＭｇは、ｐ型層１０６との界面では、ｐ型層１０６と同じ濃度を持ち、その界面から遠ざかるにつれて直線的な勾配で低下する。また、ｐ型層１０６と下層側で接するｎ型ドリフト層１０４では、Ｍｇの拡散流入による濃度上昇は認められない。ｎ型表層１０８の成膜において、下地は加熱され、成膜途中のｎ型表層１０８は活性状態にある。Ｍｇは、ｐ型層１０６から、ｎ型表層１０８の成膜中で活性状態にある当該ｎ型表層１０８に拡散したものと考えられる。
ｎ型表層１０８に拡散したｐ型不純物は、とうぜん、ｎ型不純物を相殺し、ｎ型キャリア濃度を低下させる。ｎ型表層１０８にはソース電極１３１が設けられ、所定レベル以上の高濃度のｎ型キャリアが存在しないと、オン抵抗は増大し、電力損失を増大させる。
本発明の特徴は、上記の問題を解消することであり、電子ブロック作用を奏するｐ型層を配置して耐圧性能を得た上で、オン抵抗の増大を生じないように、当該ｐ型層に対して、拡散防止のためのエピタキシャル層を被覆することにある。そのエピタキシャル層は、本発明の半導体装置の独特の構造に適合するように配置される。以後の説明において、第１または第２のエピタキシャル層１７，１９は、第１または第２の拡散防止層１７，１９と記す。 <Problem of the semiconductor device shown in FIG. 11>
12 shows the depth of the n-type surface layer 108 / p-type layer 106 / n-type drift layer 104 from the surface of the regrowth layer 127 (electron supply layer 126 / electron transit layer 122) with respect to the semiconductor device of FIG. It is a figure which shows the result of having performed SIMS (Secondary Ion Mass Spectroscopy: secondary ion mass spectrometry) in the direction. The object of SIMS measurement is Mg, which is a p-type impurity in GaN. In the semiconductor device shown in FIG. 11 , the n-type drift layer 104 / p-type layer 106 / n-type surface layer 108 are sequentially formed from the bottom. When forming the p-type layer 106, the p-type impurity Mg is doped. As a result, the p-type layer 106 can obtain a certain level of p-type impurity concentration. However, according to SIMS, not only the p-type layer 106 but also the n-type surface layer 108, the Mg concentration is inclined, but shows a considerably high concentration distribution. Mg in the n-type surface layer 108 has the same concentration as that of the p-type layer 106 at the interface with the p-type layer 106, and decreases with a linear gradient as the distance from the interface increases. In addition, in the n-type drift layer 104 that is in contact with the p-type layer 106 on the lower layer side, no increase in concentration due to Mg inflow is recognized. In the formation of the n-type surface layer 108, the base is heated, and the n-type surface layer 108 in the middle of the film formation is in an active state. It is considered that Mg diffused from the p-type layer 106 to the n-type surface layer 108 in an active state during the formation of the n-type surface layer 108.
The p-type impurity diffused in the n-type surface layer 108 cancels the n-type impurity and lowers the n-type carrier concentration. A source electrode 131 is provided on the n-type surface layer 108, and if there is no high-concentration n-type carrier of a predetermined level or higher, the on-resistance increases and power loss increases.
A feature of the present invention is to eliminate the above-mentioned problem, and after arranging a p-type layer having an electron blocking action to obtain a withstand voltage performance, the p-type layer is prevented from increasing an on-resistance. On the other hand, an epitaxial layer for preventing diffusion is coated. The epitaxial layer is arranged to conform to the unique structure of the semiconductor device of the present invention. In the following description, the first or second epitaxial layers 17 and 19 will be referred to as first or second diffusion prevention layers 17 and 19.

（実施の形態１）
図１は、本発明の実施の形態１におけるＧａＮ系縦型ＦＥＴ１０の断面図である。図２は、この半導体装置が形成されているチップの平面図であり、図１の断面図が全体のなかでどの部分に位置するかを示している。
この縦型ＦＥＴ１０は、ＧａＮ基板１（または導電性支持基体上にＧａＮ層を有する基板１）、ＧａＮ系積層体１５、開口部５、再成長層２７、再成長層２７上のゲート電極１１、ソース電極３１およびドレイン電極３９により構成されている。（ｎ型ドリフト層４／ｐ型層６／ｎ型表層８）と、ｐ型不純物のＭｇ等の拡散を防止するための、第１の拡散防止層１７および第２の拡散防止層１９と、を含むＧａＮ系積層体１５は、チップ１０の全域にわたって形成されている。第１の拡散防止層１７および第２の拡散防止層１９は、ＡｌＮなどＧａを含まない材料で形成される場合もあるが、Ｇａを含まなくても、エピタキシャル成長する場合にはとくに断らない限り、ＧａＮ系積層体１５に含まれるとして、説明する。ｐ型層６とｎ型表層８との間には、上述の第１の拡散防止層１７が挿入されている。
ＧａＮ系半導体層１５の表層部には、表面からｎ型ドリフト層４に届くように開口部５が形成されている。この開口部５の壁面および底面に沿って、第２の拡散防止層１９が成膜されている。第１の拡散防止層１７および第２の拡散防止層の格子定数をａｉ（ｉ＝１，２）として、ＧａＮの格子定数をａとすると、格子定数について条件（１）および（２）を満たす必要がある。
条件（１）：ａｉ＜ａ
条件（２）｜ａｉ−ａ｜／ａ≦０．００２、
条件（１）は、ｐ型不純物の拡散をブロックするための条件であり、条件（２）は、エピタキシャル成長するための格子整合条件である。第１の拡散防止層１７および第２の拡散防止層１９には、上記の条件（１）および（２）を満たす材料である、ＡｌＮ、ＡｌＧａＮ等を用いることができる。
第２の拡散防止層１９上には、再成長層２７がエピタキシャル成長されている。ソース電極３１は、ｎ型ＧａＮ表層８上の所定の位置に形成されているか、または再成長層２７に接する状態で形成されていてもよい。ゲート電極１１は、開口部５の形状が引き継がれた凹部内に形成されている。 (Embodiment 1)
FIG. 1 is a cross-sectional view of a GaN-based vertical FET 10 according to Embodiment 1 of the present invention. FIG. 2 is a plan view of a chip on which the semiconductor device is formed, and shows where the cross-sectional view of FIG. 1 is located in the whole.
The vertical FET 10 includes a GaN substrate 1 (or a substrate 1 having a GaN layer on a conductive support base), a GaN-based stacked body 15, an opening 5, a regrowth layer 27, a gate electrode 11 on the regrowth layer 27, A source electrode 31 and a drain electrode 39 are included. (N-type drift layer 4 / p-type layer 6 / n-type surface layer 8), first diffusion prevention layer 17 and second diffusion prevention layer 19 for preventing diffusion of p-type impurities such as Mg, The GaN-based stacked body 15 including is formed over the entire area of the chip 10. The first diffusion prevention layer 17 and the second diffusion prevention layer 19 may be formed of a material that does not contain Ga, such as AlN. It will be described as being included in the GaN-based laminate 15. Between the p-type layer 6 and the n-type surface layer 8, the first diffusion preventing layer 17 described above is inserted.
An opening 5 is formed in the surface layer portion of the GaN-based semiconductor layer 15 so as to reach the n-type drift layer 4 from the surface. Along the wall surface and the bottom surface of the opening portion 5, the second diffusion preventing layer 19 is deposited. When the lattice constants of the first diffusion prevention layer 17 and the second diffusion prevention layer are ai (i = 1, 2) and the lattice constant of GaN is a, the conditions (1) and (2) are satisfied for the lattice constant. There is a need.
Condition (1): ai <a
Condition (2) | ai-a | /a≦0.002,
Condition (1) is a condition for blocking diffusion of p-type impurities, and condition (2) is a lattice matching condition for epitaxial growth. For the first diffusion prevention layer 17 and the second diffusion prevention layer 19, AlN, AlGaN, or the like, which is a material satisfying the above conditions (1) and (2), can be used.
A regrowth layer 27 is epitaxially grown on the second diffusion barrier layer 19. The source electrode 31 may be formed at a predetermined position on the n-type GaN surface layer 8 or may be formed in contact with the regrowth layer 27. The gate electrode 11 is formed in a recess in which the shape of the opening 5 is inherited.

図１に示すＧａＮ系積層体１５は、ＧａＮ基板１とｎ型ドリフト層４との間にバッファ層が挿入されていないが、バッファ層を挿入してもよく、後で製造法を説明するときは、バッファ層を挿入した例について説明する。上述のように、ＧａＮ系積層体１５は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極３９を設けることができる。図１に示すＧａＮ基板１は、上述のようなＧａＮを含む広範囲の種類の基板の意味に解することとする。
この縦型ＦＥＴ１０では、電子は、ソース電極３１から再成長層２７中のＧａＮ電子走行層２２を通り、ｎ型ＧａＮドリフト層４、ＧａＮ基板１を通ってドレイン電極３９へと、縦方向（厚み方向）に流れる。縦方向（厚み方向）に電流を流すので、Ｍｇ等のｐ型不純物が、他の層に拡散しない限り、大電流を低いオン抵抗で流せる特徴を有する。 In the GaN-based stacked body 15 shown in FIG. 1, no buffer layer is inserted between the GaN substrate 1 and the n-type drift layer 4; however, a buffer layer may be inserted. Will describe an example in which a buffer layer is inserted. As described above, the GaN-based stacked body 15 is epitaxially grown on a predetermined crystal plane of GaN, but the underlying GaN may be a GaN substrate or a GaN film on a support substrate. Furthermore, it is formed on a GaN substrate or the like during the growth of the GaN-based laminate, and in the subsequent process, except for a predetermined thickness portion such as the GaN substrate, only a thin GaN layer base remains in the product state. There may be. The thin underlying GaN layer may be conductive or non-conductive, and the drain electrode can be provided on the front or back surface of the thin GaN layer, depending on the manufacturing process and the structure of the product.
When the GaN substrate or the supporting base remains in the product, the supporting base or the substrate may be conductive or non-conductive. In the case of conductivity, the drain electrode can be directly provided on the back surface (lower) or front surface (upper) of the supporting base or substrate. In the case of non-conductivity, the drain electrode 39 can be provided on the non-conductive substrate and on the conductive layer located on the lower layer side in the semiconductor layer. The GaN substrate 1 shown in FIG. 1 is understood as meaning a wide variety of substrates containing GaN as described above.
In the vertical FET 10, electrons pass from the source electrode 31 through the GaN electron transit layer 22 in the regrowth layer 27, through the n-type GaN drift layer 4 and the GaN substrate 1 to the drain electrode 39 in the vertical direction (thickness). Direction). Since current flows in the vertical direction (thickness direction), a p-type impurity such as Mg can flow a large current with a low on-resistance unless it diffuses into other layers.

ＧａＮ系半導体層１５は、上記のＧａＮ基板１上に、下から順に、（ｎ型ＧａＮドリフト層４／ｐ型ＧａＮ層６／第１のＡｌＧａＮ拡散防止層１７／ｎ型ＧａＮ表層８）の積層構造を持つ。ｐ型ＧａＮ層６は、本実施の形態では開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。開口部５は、上記の説明から分かるように、上記ｐ型ＧａＮ層６の一部を除去して形成されている。また、開口部５は、底面がｎ型ＧａＮドリフト層４に到達するが、貫通はしないように形成されている。ｐ型ＧａＮ層６を開口部５の回りに配置することによって、バックゲート効果によりピンチオフ特性を改善することができる。ｐ型ＧａＮ層６に代えてｐ型ＡｌＧａＮ層を用いれば、バンドギャップをさらに大きくすることができ、縦型ＦＥＴ１０のピンチオフ特性を改善することができる。
上記のｐ型層６は、ＧａＮ層でもＡｌＧａＮ層でも、バックゲート効果によって、ノーマリーオフの実現に寄与する。 The GaN-based semiconductor layer 15 is a stack of (n-type GaN drift layer 4 / p-type GaN layer 6 / first AlGaN diffusion prevention layer 17 / n-type GaN surface layer 8) on the GaN substrate 1 in order from the bottom. With structure. In this embodiment, the p-type GaN layer 6 is conductively connected to the source electrode 31 for each opening 5 by a conductive portion 6 s disposed so as to surround the opening 5. As can be seen from the above description, the opening 5 is formed by removing a part of the p-type GaN layer 6. The opening 5 is formed such that the bottom surface reaches the n-type GaN drift layer 4 but does not penetrate. By arranging the p-type GaN layer 6 around the opening 5, the pinch-off characteristic can be improved by the back gate effect. If a p-type AlGaN layer is used instead of the p-type GaN layer 6, the band gap can be further increased, and the pinch-off characteristics of the vertical FET 10 can be improved.
The p-type layer 6 contributes to normally-off by the back gate effect in both the GaN layer and the AlGaN layer.

本実施の形態では次の点に特徴がある。すなわち、ｐ型層６とｎ型表層８との間に、第１の拡散防止層１７を配置し、また開口部５の壁面および底面、ならびにＧａＮ系半導体層１５上に、第２の拡散防止層１９を配置する。第２の拡散防止層１９は、再成長層２７の下地層となる。
第１の拡散防止層１７によって、ｎ型表層８およびｎ型表層８を経由した再成長層２７へのｐ型不純物の侵入を防止することができる。また第２の拡散防止層１９によって、ｐ型層６の端面から直に再成長層２７に侵入するｐ型不純物をブロックすることができる。第２の拡散防止層１９が、開口部５の壁面およびその周囲の全域を被覆するように配置されれば、再成長層２７へのｐ型不純物の侵入は防止できる。しかし、第２の拡散防止層１９だけでは、ｐ型層６からｎ型表層８へのｐ型不純物の侵入は防止することはできない。この結果、ｎ型表層８におけるｎ型キャリア濃度が低下して、オン抵抗の増大が生じる。したがって、本実施の形態では、第２の拡散防止層１９および第１の拡散防止層１７の両方ともに配置する。これによってｐ型不純物の拡散を、確実に防止して、低いオン抵抗を安定して得ることができる。
さらに、ｐ型ＧａＮ層６は、開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。このソース接地されたｐ型ＧａＮ層６は、ガードリング効果をより安定して発揮することができ、ゲート電極端の耐圧性能をより安定化することができる。 This embodiment is characterized by the following points. That is, the first diffusion prevention layer 17 is disposed between the p-type layer 6 and the n-type surface layer 8, and the second diffusion prevention layer is formed on the wall surface and bottom surface of the opening 5 and the GaN-based semiconductor layer 15. Layer 19 is disposed. The second diffusion prevention layer 19 becomes an underlayer for the regrowth layer 27.
The first diffusion prevention layer 17 can prevent the p-type impurity from entering the regrowth layer 27 via the n-type surface layer 8 and the n-type surface layer 8. The second diffusion prevention layer 19 can block p-type impurities that enter the regrowth layer 27 directly from the end face of the p-type layer 6. If the second diffusion prevention layer 19 is disposed so as to cover the wall surface of the opening 5 and the entire area around it, the p-type impurity can be prevented from entering the regrowth layer 27. However, the penetration of the p-type impurity from the p-type layer 6 to the n-type surface layer 8 cannot be prevented only by the second diffusion prevention layer 19. As a result, the n-type carrier concentration in the n-type surface layer 8 is lowered, and the on-resistance is increased. Therefore, in the present embodiment, both the second diffusion prevention layer 19 and the first diffusion prevention layer 17 are arranged. As a result, diffusion of p-type impurities can be reliably prevented, and a low on-resistance can be stably obtained.
Further, the p-type GaN layer 6 is conductively connected to the source electrode 31 for each opening 5 by a conductive portion 6 s disposed so as to surround the opening 5. The source-grounded p-type GaN layer 6 can exhibit the guard ring effect more stably, and can further stabilize the breakdown voltage performance of the gate electrode end.

図２に示すように、開口部５およびゲート電極１１を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極３１で覆って、細密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる、すなわちオン抵抗を下げることができる。電流は、ソース電極３１→再成長層２７→ｎ型ドリフト層４→ドレイン電極３９、の経路で流れる。ソース電極３１およびその配線と、ゲート電極１１、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、層間絶縁膜３２上に設けられる（図３参照）。図３に示すように、層間絶縁膜３２にはビアホール３２ｈが設けられ、プラグ導電部を含むソース電極３１は、層間絶縁膜３２上のソース導電層３３と導電接続される。このような構造によって、ソース電極３１を含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。 As shown in FIG. 2, the opening 5 and the gate electrode 11 are hexagonal, and the periphery of the gate wiring 12 is covered with the source electrode 31 so as to avoid the gate wiring 12, and fine packing (honeycomb structure) is used. The gate electrode can have a long peripheral length, that is, the on-resistance can be lowered. The current flows through the path of the source electrode 31 → the regrowth layer 27 → the n-type drift layer 4 → the drain electrode 39. The source wiring is provided on the interlayer insulating film 32 so that the source electrode 31 and its wiring and the gate structure composed of the gate electrode 11, the gate wiring 12 and the gate pad 13 do not interfere with each other (see FIG. 3). As shown in FIG. 3, a via hole 32 h is provided in the interlayer insulating film 32, and the source electrode 31 including the plug conductive portion is conductively connected to the source conductive layer 33 on the interlayer insulating film 32. With such a structure, the source structure including the source electrode 31 can have a low electric resistance and a high mobility suitable for a high-power element.
The above hexagonal honeycomb structure can be formed in a bowl shape, and even by arranging the bowl-shaped openings densely, the opening perimeter per area can be increased, and as a result, the current density can be improved. it can.

＜開口部５の壁面＞
次に、開口部５の壁面を構成するｎ型ＧａＮ表層８の端面における断面拡大図を図４に示す。図４に示すように、開口部５の壁面は、複数のほぼ基板面に垂直な面Ｓ_１と、各面Ｓ_１の間を補完するように形成された傾斜した面Ｓ_３とが、開口部５の壁面の傾斜方向（傾斜角度θ）に混在して形成されている。
縦型ＦＥＴ１０では、主面が｛０００１｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛０００１｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ型ＧａＮ表層８における垂直な面Ｓ１は、｛１−１００｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。よって、縦型ＦＥＴ１０においては、ノーマリーオフの実現に貢献する。 <Wall surface of opening 5>
Next, FIG. 4 shows an enlarged cross-sectional view of the end surface of the n-type GaN surface layer 8 constituting the wall surface of the opening 5. As shown in FIG. 4, the wall surface of the opening 5 includes a plurality of surfaces S ₁ that are substantially perpendicular to the substrate surface and inclined surfaces S ₃ that are formed so as to complement each other between the surfaces S _1. They are formed in a mixed manner in the direction of inclination of the wall surface of the portion 5 (inclination angle θ).
In the vertical FET 10, in the case of the GaN substrate 1 whose main surface is the {0001} plane, the hexagonal GaN layer and the AlGaN layer are epitaxially grown with the {0001} plane (hereinafter referred to as C plane) as the growth plane. Yes. Therefore, the vertical plane S1 in the n-type GaN surface layer 8 is a {1-100} plane (hereinafter referred to as m plane). Unlike the C plane, the m plane is a nonpolar plane. For this reason, the GaN electron transit layer 22 and the AlGaN electron supply layer 26 are regrown using the m-plane as a growth surface, so that no piezo electric charge is generated at the heterointerface of the AlGaN 26 / GaN 22. For this reason, the electric field of the direction which reduces the minimum energy of a channel does not arise. Therefore, the vertical FET 10 contributes to the realization of normally-off.

図４における開口部５の側面の傾斜角θが９０度に近いほど、側面における面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてノーマリーオフを実現するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。 As the inclination angle θ of the side surface of the opening 5 in FIG. 4 is closer to 90 degrees, the proportion of the surface S1 on the side surface increases. Therefore, in order to realize normally-off in the vertical FET 10, the inclination angle θ is preferably close to 90 degrees, for example, 60 degrees or more.

＜ｐ型層６＞
ｐ型バリア層６は、バックゲート効果によって、しきい値電圧を正方向にシフトすることができ、ノーマリーオフの実現に貢献することができる。ｐ型ＧａＮ層６における開口部２８の側面についても、図４に示すように、ｎ型ＧａＮ表層８と同様であり、ｍ面が生じ、無極性面を含むものとなる。
ｐ型ＧａＮ層６は、またゲート電極１１等のゲート構成体の端における耐圧性能の不安定化を防止することができる。このゲート電極１１の耐圧性能は、ｐ型ＧａＮ層６がソース電極３１と導電接続されることで、より一層、安定性を向上させることができる。 <P-type layer 6>
The p-type barrier layer 6 can shift the threshold voltage in the positive direction by the back gate effect, and can contribute to the realization of normally-off. As shown in FIG. 4, the side surface of the opening 28 in the p-type GaN layer 6 is the same as the n-type GaN surface layer 8, has an m-plane, and includes a nonpolar plane.
The p-type GaN layer 6 can also prevent the breakdown voltage performance from becoming unstable at the end of the gate structure such as the gate electrode 11. The breakdown voltage performance of the gate electrode 11 can be further improved by the conductive connection of the p-type GaN layer 6 with the source electrode 31.

＜再成長層２７＞
再成長層２７は、ＧａＮ電子走行層２２と電子供給層２６との間に何も含まなくてもよいが、両者の間にＡｌＮ中間層を配置してもよい。ここで、ＧａＮ電子走行層２２には、不純物が添加されていない。一方、ＡｌＧａＮ電子供給層２６には、ｎ型不純物が添加されている。また、ＡｌＧａＮ電子供給層２６は、ＧａＮ電子走行層２２より大きいバンドギャップを有している。これにより、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に２次元電子ガスが形成されることで、よりオン抵抗を低減することができる。
ＡｌＮ中間層を設ける場合、ＡｌＮ中間層は、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６の間の界面での電子の散乱を抑制する。これにより、再成長層２７における電子の移動度を向上させることができる。ひいては、縦型ＦＥＴ１０のオン抵抗を低減することができる。
電子走行層２２および電子供給層２６は、ＧａＮ系半導体として、電子供給層２６のバンドギャップエネルギーが電子走行層２２のそれより大きいという条件付きで、例えばＧａＮ、ＡｌＮ若しくはＩｎＮのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。特に、ＧａＮ電子走行層２２にＧａＮまたはＩｎＧａＮを用い、電子供給層２６にＡｌＧａＮを用いることで、高移動度を確保することが可能となる。 <Regrown layer 27>
The regrowth layer 27 may not include anything between the GaN electron transit layer 22 and the electron supply layer 26, but an AlN intermediate layer may be disposed therebetween. Here, no impurities are added to the GaN electron transit layer 22. On the other hand, an n-type impurity is added to the AlGaN electron supply layer 26. The AlGaN electron supply layer 26 has a larger band gap than the GaN electron transit layer 22. As a result, the two-dimensional electron gas is formed at the interface between the GaN electron transit layer 22 and the AlGaN electron supply layer 26, whereby the on-resistance can be further reduced.
When the AlN intermediate layer is provided, the AlN intermediate layer suppresses scattering of electrons at the interface between the GaN electron transit layer 22 and the AlGaN electron supply layer 26. Thereby, the electron mobility in the regrowth layer 27 can be improved. As a result, the on-resistance of the vertical FET 10 can be reduced.
The electron transit layer 22 and the electron supply layer 26 are, as GaN-based semiconductors, provided that the band gap energy of the electron supply layer 26 is larger than that of the electron transit layer 22, for example, from at least one of GaN, AlN, or InN. A crystal or a mixed crystal may be used. In particular, by using GaN or InGaN for the GaN electron transit layer 22 and using AlGaN for the electron supply layer 26, high mobility can be ensured.

ＡｌＧａＮ電子供給層２６や、該電子供給層２６と電子走行層２２との界面にｐ型不純物が拡散してくることは、このチャネルに対して非常に重大な悪影響を及ぼす。上記の第２の拡散防止層１９を、再成長層２７の全ての範囲で、その下地層となるように配置することで、このようなリスクを回避することができる。すなわち、再成長層２７は、どの領域でも必ず、下地に第２の拡散防止層１９を配置するのが好ましい。 The diffusion of p-type impurities into the AlGaN electron supply layer 26 and the interface between the electron supply layer 26 and the electron transit layer 22 has a very serious adverse effect on the channel. Such a risk can be avoided by disposing the second diffusion preventing layer 19 in the entire range of the regrowth layer 27 so as to be the underlayer. In other words, the regrowth layer 27 is preferably provided with the second diffusion preventing layer 19 as a base in any region.

＜製造方法＞
次に、本実施の形態における半導体装置１０の製造方法を説明する。まず、図５（ａ）に示すように、上記の意味のＧａＮ基板１の上に、バッファ層２／ｎ型ＧａＮドリフト層４／ｐ型ＧａＮ層６／第１のＡｌＧａＮ拡散防止層１７／ｎ型ＧａＮ表層８、のＧａＮ系積層体１５をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。
バッファ層２：厚み０．５μｍ、キャリア濃度１．０×１０^１７ｃｍ^-３、
ｎ型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０^１５ｃｍ^−３
ｐ型ＧａＮ層６：厚み０．５μｍ、キャリア濃度７．０×１０^１７ｃｍ^−３
第１のＡｌＧａＮ拡散防止層１７：厚み５ｎｍ
ｎ型ＧａＮ表層８：厚み０．３μｍ、キャリア濃度２．０×１０^１８ｃｍ^−３ <Manufacturing method>
Next, a method for manufacturing the semiconductor device 10 in the present embodiment will be described. First, as shown in FIG. 5A, the buffer layer 2 / n-type GaN drift layer 4 / p-type GaN layer 6 / first AlGaN diffusion prevention layer 17 / n are formed on the GaN substrate 1 having the above meaning. A GaN-based laminate 15 of the type GaN surface layer 8 is epitaxially grown. For example, MOCVD (metal organic chemical vapor deposition) is used to form these layers. Alternatively, the MBE (molecular beam epitaxial) method may be used instead of the MOCVD method. Thereby, a GaN-based semiconductor layer with good crystallinity can be formed. The film thickness and carrier concentration of each layer are as follows.
Buffer layer 2: thickness 0.5 μm, carrier concentration 1.0 × 10 ¹⁷ cm ⁻³ ,
n-type GaN drift layer 4: thickness 5.0 μm, carrier concentration 5.0 × 10 ¹⁵ cm ⁻³
p-type GaN layer 6: thickness 0.5 μm, carrier concentration 7.0 × 10 ¹⁷ cm ⁻³
First AlGaN diffusion prevention layer 17: thickness 5 nm
n-type GaN surface layer 8: thickness 0.3 μm, carrier concentration 2.0 × 10 ¹⁸ cm ⁻³

次に、図５（ｂ）に示すように、ｎ型ＧａＮ表層８上に、通常の露光技術を用いて、所定領域にレジストマスクパターンＭ１を形成する。ここで形成するレジストマスクパターンＭ１は、その開口部の、平面形状が六角形、断面形状が台形（メサ型）である。ここでは説明しないが、開口部を畝状にする場合は、その開口部の、平面形状が短冊状、断面形状がメサ型とすればよい。
その後、図６（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の一部をエッチングし、開口部５を形成する。これにより、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の端面は、開口部５に露出して開口部の壁面を構成する。この時点で、開口部５の側面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部５の壁面は、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。 Next, as shown in FIG. 5B, a resist mask pattern M1 is formed on the n-type GaN surface layer 8 in a predetermined region using a normal exposure technique. The resist mask pattern M1 formed here has a hexagonal plane shape and a trapezoidal (mesa type) cross-sectional shape of the opening. Although not described here, when the opening is formed in a bowl shape, the planar shape of the opening may be a strip shape and the cross-sectional shape may be a mesa shape.
Thereafter, as shown in FIG. 6A, the n-type GaN surface layer 8 is formed by RIE (Reactive Ion Etching) using high-density plasma generated by using inductively coupled plasma. The p-type GaN barrier layer 6 and a part of the n-type GaN drift layer 4 are etched to form the opening 5. As a result, the end surfaces of the n-type GaN surface layer 8, the p-type GaN barrier layer 6, and the n-type GaN drift layer 4 are exposed to the opening 5 to form the wall surface of the opening. At this time, etching damage has occurred on the side surface of the opening 5 over a depth of several nm (about 1 nm to 20 nm). The wall surface of the opening 5 is an inclined surface of about 10 ° to 90 ° with respect to the substrate surface. The angle of the inclined surface with respect to the substrate surface can be controlled by the gas pressure of chlorine gas used in the RIE method and the flow rate ratio with other gases. When RIE ends, organic cleaning is performed, and the resist mask M1 is removed by ashing or the like.

続いて、水酸化カリウム（ＫＯＨ）水溶液、アンモニア水（ＮＨ_４ＯＨ）、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などの塩基性溶液、のいずれか一つをエッチング液として、開口部境界面の異方性ウエットエッチングを行うことで、高密度プラズマを用いたＲＩＥによって開口部境界面に生じたエッチングダメージを除去するのがよい。またウエットエッチングではなく、ドライエッチングにおけるエッチングレートを１０ｎｍ／ｍｉｎ以下にした低レートまたはマイルドなドライエッチングによっても、上記のエッチングダメージを除去することができる。状況に応じて適切なエッチング法を使い分けるのがよい。同時に、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６の端面の一部にそれぞれのｍ面を露出させる。 Subsequently, using any one of basic solutions such as aqueous potassium hydroxide (KOH), aqueous ammonia (NH ₄ OH), and aqueous TMAH (tetramethylammonium hydroxide) as an etchant, the difference in the opening interface is different. By performing anisotropic wet etching, it is preferable to remove etching damage generated on the boundary surface of the opening by RIE using high-density plasma. Further, the etching damage can be removed not by wet etching but also by low-rate or mild dry etching with an etching rate of 10 nm / min or less in dry etching. It is recommended to use an appropriate etching method according to the situation. At the same time, the m-planes are exposed at part of the end faces of the n-type GaN surface layer 8 and the p-type GaN barrier layer 6.

エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部５の壁面に対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、上記のエッチング液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。 The depth of etching damage varies depending on RIE processing conditions. Further, the ratio of the m-plane to the wall surface of the opening 5 varies depending on the specifications of the vertical FET 10 to be manufactured. Therefore, in consideration of these conditions, the etching may be performed under the etching conditions that can remove the etching damage and obtain a predetermined specification. Note that the etchant for performing anisotropic wet etching is not limited to the above etchant. An appropriate etchant may be used depending on the material of the substrate.

図６（ｂ）の状態での平面図は、図２の状態から、第２のＡｌＧａＮ拡散防止層１７、再成長層２７およびゲート電極１１を除いたものに、概略、類似したものとなる。開口部５は、平面形状が六角形となる。開口部５の壁面は、ｎ型ＧａＮ表層８およびｐ型ＧａＮ層６の端面により構成される。また、開口部５の底面は、ｎ型ＧａＮドリフト層４によって構成される。 The plan view in the state of FIG. 6B is roughly similar to the state of FIG. 2 except for the second AlGaN diffusion prevention layer 17, the regrowth layer 27, and the gate electrode 11. The opening 5 has a hexagonal planar shape. The wall surface of the opening 5 is constituted by the end surfaces of the n-type GaN surface layer 8 and the p-type GaN layer 6. The bottom surface of the opening 5 is constituted by the n-type GaN drift layer 4.

これらに接して覆うように、第２のＡｌＧａＮ拡散防止層１９を成長する。成長の条件等は、次のとおりである。ＭＯＣＶＤを用いて不純物を添加しないＡｌＧａＮ拡散防止層１９を形成する。ＭＯＣＶＤの成長温度は１０８０℃とする。Ａｌ組成比２５％、膜厚５ｎｍとする。Ａｌ組成比、膜厚はＭｇの拡散防止の観点からすれば、これら値に限定されず、ＧａＮよりも格子定数が小さければよい（条件（１））。また、上述の条件（２）を満たすことは前提とされる。例えば、厚み５ｎｍのＡｌＮによっても拡散防止層として機能させることができる。 A second AlGaN diffusion preventing layer 19 is grown so as to be in contact with and cover these. The growth conditions are as follows. An AlGaN diffusion prevention layer 19 to which no impurities are added is formed using MOCVD. The growth temperature of MOCVD is 1080 ° C. The Al composition ratio is 25% and the film thickness is 5 nm. From the viewpoint of preventing Mg diffusion, the Al composition ratio and the film thickness are not limited to these values, and it is sufficient that the lattice constant is smaller than that of GaN (condition (1)). It is assumed that the above condition (2) is satisfied. For example, AlN having a thickness of 5 nm can function as a diffusion preventing layer.

次に、第２のＡｌＧａＮ拡散防止層１９を下地層として再成長層２７を成長させる。再成長層２７は、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６により構成される（図７参照）。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ１００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。
再成長は、開口部５の壁面での成長速度の低下を避けるため、ＧａＮ系半導体層１５の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。 Next, the regrowth layer 27 is grown using the second AlGaN diffusion prevention layer 19 as a base layer. The regrowth layer 27 includes a GaN electron transit layer 22 and an AlGaN electron supply layer 26 (see FIG. 7). An AlN intermediate layer may be inserted between the GaN electron transit layer 22 and the AlGaN electron supply layer 26. In the growth of the regrowth layer 27, first, the GaN electron transit layer 22 to which no impurities are added is formed using MOCVD. The growth temperature in MOCVD is 1020 ° C. When inserting the AlN intermediate layer, the AlN intermediate layer and the AlGaN electron supply layer 26 are formed at a growth temperature of 1080 ° C. As a result, a regrowth layer 27 including the electron transit layer 22, the AlN intermediate layer, and the electron supply layer 26 is formed along the surface of the opening 28. As an example, the thicknesses of the GaN electron transit layer 22, the AlN intermediate layer, and the AlGaN electron supply layer 26 to be formed are 100 nm, 1 nm, and 24 nm, respectively, and the Al composition ratio of the AlGaN electron supply layer 26 is 25%.
The regrowth is preferably formed at a temperature lower than the growth temperature of the GaN-based semiconductor layer 15 and at a high V / III ratio in order to avoid a decrease in the growth rate on the wall surface of the opening 5. Furthermore, when the growth temperature is raised in order to form the intermediate layer and the electron supply layer 26 from the formation of the electron transit layer 22, the temperature is preferably raised in a short time in order to reduce damage to the crystal surface. For example, it is preferable to raise the temperature in a time of 20 minutes or less. Note that the MBE method may be used instead of the MOCVD method.

その後、開口部２８の形成法と同様にレジストを用いて導電部６ｓのパターンを形成し、このレジストパターンをマスクとしてドライエッチングによりｐ型ＧａＮ層６内に届く孔を設ける。そして、このレジストパターンを除去したのち、新たにレジストパターンを形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部６ｓを形成する（図７（ａ）参照）。その後、ｐ型ＧａＮ層とオーミック接触をえるために合金化アニールを行う。導電部６ｓは、平面的にはソース電極にならって、ゲート配線１２の部分を除いて略環状六角形に沿っている。
次いで、ソース電極３１を形成する。ソース電極３１の形成にあたっては、まず、通常の露光技術を用い、導電部６ｓのトップ面を含むソース電極３１の位置に開口部を有するレジストマスクパターンを形成する。次に、導電部６ｓおよび再成長層２７の面上にＴｉ／Ａｌ膜のソース電極３１を形成する（図７（ｂ）参照）。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。この熱処理は、省略して、後述のドレイン電極形成工程における熱処理によって代用しても構わない。この熱処理により、Ｔｉ／Ａｌ膜とｎ型ＧａＮ表層８との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極３１を形成することができる。ソース電極３１としては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であればよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
ドレイン電極３９の形成にあたっては、まず、ウエハ表面をフォトレジストで保護する。ＧａＮ基板１の裏面に蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウエハ表面のフォトレジストを除去する。８５０℃の温度で３０秒間熱処理し、ＧａＮ層を有する基板１とドレイン電極３９の金属が合金を形成し、ＧａＮ基板１とドレイン電極３９がオーミックコンタクトするようにする（図７（ｂ）参照）。 Thereafter, a pattern of the conductive portion 6s is formed using a resist in the same manner as the method of forming the opening 28, and a hole reaching the p-type GaN layer 6 is provided by dry etching using the resist pattern as a mask. Then, after removing the resist pattern, a new resist pattern is formed, an electrode metal is formed by vapor deposition, and a conductive portion 6s is formed by lift-off (see FIG. 7A). Thereafter, alloying annealing is performed to obtain ohmic contact with the p-type GaN layer. The conductive portion 6s follows the substantially hexagonal shape except for the portion of the gate wiring 12, following the source electrode in plan view.
Next, the source electrode 31 is formed. In forming the source electrode 31, first, a resist mask pattern having an opening at the position of the source electrode 31 including the top surface of the conductive portion 6s is formed using a normal exposure technique. Next, a source electrode 31 of a Ti / Al film is formed on the surfaces of the conductive portion 6s and the regrowth layer 27 (see FIG. 7B). Thereafter, heat treatment is performed in a nitrogen atmosphere at a temperature of 800 ° C. for 30 seconds. This heat treatment may be omitted and replaced by a heat treatment in the drain electrode forming step described later. By this heat treatment, an alloy layer is formed at the interface between the Ti / Al film and the n-type GaN surface layer 8. As a result, the source electrode 31 having a good ohmic contact with an ohmic contact resistance of about 0.4 Ωmm can be formed. The source electrode 31 may be any metal that is in ohmic contact with the regrown layer 27 other than Ti / Al. In addition, before depositing Ti / Al as the source electrode S, it is preferable to remove the AlGaN electron supply layer 26 and the AlN intermediate layer by etching by RIE using a chlorine-based gas. In this case, there is no electron barrier by the intermediate layer, and the resistance in the ohmic contact can be reduced to 0.2 Ωmm.
In forming the drain electrode 39, first, the wafer surface is protected with a photoresist. A Ti / Al film is formed on the back surface of the GaN substrate 1 by vapor deposition. The photoresist on the wafer surface is removed. Heat treatment is performed at a temperature of 850 ° C. for 30 seconds so that the metal of the substrate 1 having the GaN layer and the drain electrode 39 forms an alloy so that the GaN substrate 1 and the drain electrode 39 are in ohmic contact (see FIG. 7B). .

ゲート電極１１の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部５に形成した再成長層２７に沿ってＮｉ／Ａｕ膜を形成する（図７（ｂ）参照）。図２に示したゲート配線１２およびゲートパッド１３も、このとき同時に形成するのがよい。なお、ゲート電極１１としては、Ｎｉ／Ａｕ膜以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極１１を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、開口部５内の再成長層２７に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。 In forming the gate electrode 11, first, a photoresist having a predetermined opening is formed using a normal exposure technique. Next, a Ni / Au film is formed along the regrowth layer 27 formed in the opening 5 by using a vapor deposition method and a lift-off method (see FIG. 7B). The gate wiring 12 and the gate pad 13 shown in FIG. 2 are preferably formed at the same time. In addition to the Ni / Au film, the gate electrode 11 may be a metal that forms a Schottky junction with a GaN-based semiconductor such as Pt / Au, Pd / Au, and Mo / Au. Further, before forming the gate electrode 11, for example, an insulating film (not shown) of a silicon film is formed to a thickness of 10 nm along the regrowth layer 27 in the opening 5 by using a CVD method or a sputtering method. Also good. Thereby, it can also be set as the vertical FET which has a MIS-HFET structure. As the insulating film, a silicon nitride film or an aluminum oxide film may be used in addition to the silicon oxide film.

その後、図８（ａ）に示すように、ゲート電極１１と層を変えて、ソース電極３１に配線するために、層間絶縁膜３２を堆積する。次いで、ソース電極３１上の層間絶縁膜３２にビアホール３２ｈをあけ、そのビアホール３２ｈを充填しながら、図８（ｂ）に示すように層間絶縁膜３２上にソース導電層３３を形成する。
以上により図１に示す縦型ＦＥＴ１０が完成する。 Thereafter, as shown in FIG. 8A, an interlayer insulating film 32 is deposited in order to change the gate electrode 11 and the layer and to connect to the source electrode 31. Next, a via hole 32h is formed in the interlayer insulating film 32 on the source electrode 31, and the source conductive layer 33 is formed on the interlayer insulating film 32 as shown in FIG. 8B while filling the via hole 32h.
Thus, the vertical FET 10 shown in FIG. 1 is completed.

なお、ドレイン電極３９をＧａＮ基板１の裏面に形成しているが、ｎ型ＧａＮドリフト層４においてソース電極３１と相対する面にドレイン電極３９を形成するようにしてもよい。例えば、ｎ型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。 Although the drain electrode 39 is formed on the back surface of the GaN substrate 1, the drain electrode 39 may be formed on the surface of the n-type GaN drift layer 4 facing the source electrode 31. For example, an n-type GaN contact layer can be provided between the n-type GaN drift layer 4 and the GaN substrate 1, and a drain electrode connected to the contact layer from the surface side can be formed.

（実施の形態２）
図９は、本発明の実施の形態２における半導体装置１０を示す図である。本実施の形態の半導体装置の特徴は、ｐ型不純物の拡散防止層として第２の拡散防止層１９のみが形成され、この第２の拡散防止層１９が、再成長層２７のすべての範囲にわたって、下地層として配置されている点にある。第１の拡散防止層１７は配置されない。
図１２に示すように、Ｍｇのｎ型表層１０８における濃度分布は傾斜している。このため、ｎ型表層８における表面部分では、ｎ型キャリアは当初設定された濃度が確保される。このため、第２の拡散防止層１９が、再成長層２７の全域にわたって必ず下地層として配置されることで、チャネルへの悪影響を回避することができる。すなわち第２の拡散防止層１９は、開口部５において凹状に窪みながらｎ型表層８上においてソース電極３１に貫通されてＧａＮ系半導体層の範囲全域にわたって配置される。この結果、チャネルにおけるオン抵抗を確実に低く保つことができる。第１の拡散防止層１７は、とりあえずなくてもチャネルへの深刻な悪影響は回避することができる。 (Embodiment 2)
FIG. 9 shows a semiconductor device 10 according to the second embodiment of the present invention. A feature of the semiconductor device of the present embodiment is that only the second diffusion prevention layer 19 is formed as a p-type impurity diffusion prevention layer, and this second diffusion prevention layer 19 extends over the entire range of the regrowth layer 27. It is in the point arrange | positioned as a base layer. The first diffusion preventing layer 17 is not disposed.
As shown in FIG. 12, the concentration distribution of Mg in the n-type surface layer 108 is inclined. For this reason, at the surface portion of the n-type surface layer 8, the n-type carrier has an initially set concentration. For this reason, since the second diffusion preventing layer 19 is always disposed as a base layer over the entire area of the regrowth layer 27, adverse effects on the channel can be avoided. That is, the second diffusion prevention layer 19 is disposed over the entire range of the GaN-based semiconductor layer through the source electrode 31 on the n-type surface layer 8 while being recessed in the opening 5. As a result, the on-resistance in the channel can be reliably kept low. Even if the first diffusion prevention layer 17 is not necessary, a serious adverse effect on the channel can be avoided.

（実施の形態３）
図１０は、参考としてあげる実施の形態３における半導体装置１０を示す図である。本実施の形態の半導体装置の特徴は、ｐ型不純物の拡散防止層として第１の拡散防止層１７のみが形成される点にある。この第１の拡散防止層１７は、開口部５ごとに開口されてＧａＮ系半導体層１５の範囲にわたって配置されている。ｐ型層６の端面から直に再成長層２７に拡散するｐ型不純物の量は、それほど多くはなく、チャネルに大きな悪影響を及ぼしにくいと考えられる場合がある。そのような場合には、第１の拡散防止層１７を配置するだけで、小さな工程変更だけで、効果的にｐ型不純物の拡散を防止することができる。 (Embodiment 3)
FIG. 10 is a diagram showing the semiconductor device 10 according to the third embodiment which is given as a reference . The semiconductor device of the present embodiment is characterized in that only the first diffusion preventing layer 17 is formed as a p-type impurity diffusion preventing layer. The first diffusion prevention layer 17 is opened for each opening 5 and disposed over the range of the GaN-based semiconductor layer 15. The amount of the p-type impurity that diffuses directly from the end face of the p-type layer 6 into the regrowth layer 27 is not so large, and it may be considered that the channel does not have a great adverse effect. In such a case, the diffusion of the p-type impurity can be effectively prevented with only a small process change by disposing the first diffusion prevention layer 17.

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。 The structures of the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is not limited to the scope of these descriptions. The scope of the present invention is indicated by the description of the scope of claims, and further includes meanings equivalent to the description of the scope of claims and all modifications within the scope.

本発明によれば、開口部側面にチャネルを含む再成長層を設け、ゲート電極をチャネル上に配置して、そのゲート電極をｐ型バリア層上に終端させることでゲート電極の耐圧性能を高めることができる。この結果、高い耐圧性能を得ながら、ノーマリーオフで、低いオン抵抗の大電流用の半導体装置を得ることができる。 According to the present invention, the regrowth layer including the channel is provided on the side surface of the opening, the gate electrode is disposed on the channel, and the gate electrode is terminated on the p-type barrier layer, thereby improving the breakdown voltage performance of the gate electrode. be able to. As a result, it is possible to obtain a semiconductor device for large current with low on-resistance and normally off while obtaining high withstand voltage performance.

１ＧａＮ基板、２バッファ層、４ｎ型ＧａＮドリフト層、５開口部、６ｐ型ＧａＮ層、６ｓ導電部、８ｎ型ＧａＮ表層、１０縦型ＧａＮＦＥＴ、１１ゲート電極、１２ゲート配線、１３ゲートパッド、１５ＧａＮ系半導体層、１７第１の拡散防止層、１９第２の拡散防止層、２２ＧａＮ電子走行層、２６ＡｌＧａＮ電子供給層、２７再成長層、３１ソース電極、３２層間絶縁膜、３２ｈ層間絶縁膜のビアホール、３３ソース導電層、３９ドレイン電極、Ｍ１レジストパターン。 1 GaN substrate, 2 buffer layer, 4 n-type GaN drift layer, 5 opening, 6 p-type GaN layer, 6s conductive part, 8 n-type GaN surface layer, 10 vertical GaNFET, 11 gate electrode, 12 gate wiring, 13 gate Pad, 15 GaN-based semiconductor layer, 17 first diffusion prevention layer, 19 second diffusion prevention layer, 22 GaN electron transit layer, 26 AlGaN electron supply layer, 27 regrowth layer, 31 source electrode, 32 interlayer insulation film, 32h Via hole of interlayer insulating film, 33 source conductive layer, 39 drain electrode, M1 resist pattern.

Claims

A GaN-based semiconductor device formed in a GaN-based stacked body including an n-type drift layer, a p-type layer located on the n-type drift layer, and an n-type surface layer located on the p-type layer,
The GaN-based laminate is provided with an opening that reaches the n-type drift layer,
A regrowth layer including a channel positioned to cover the opening;
A gate electrode located on the regrowth layer;
A source electrode located on the GaN-based laminate and in contact with the regrown layer;
A drain electrode located so as to sandwich the source electrode and the n-type drift layer;
The regrowth layer includes an electron transit layer and an electron supply layer, and the channel is a two-dimensional electron gas formed at an interface of the electron transit layer with the electron supply layer,
Between the front Symbol the regrown layer and the end surface of the GaN-based layered body surrounding the opening, the epitaxial layer lattice constant is small is inserted than GaN,
The epitaxial layer is characterized by constituting a base of the GaN-based covering an end face of the laminate the regrown layer surrounding the opening while covering the bottom surface recessed in a concave shape at the opening, the semiconductor device .

The semiconductor device according to claim 1, wherein the regrowth layer has no region where the epitaxial layer covering the end surface is not a base layer.

The epitaxial layer covering the end face of the opening extends to the bottom of the source electrode from the opening, and the regrown layer extends to the bottom of the source electrode with the epitaxial layer as a base layer. The semiconductor device according to claim 1 or 2.

Between the n-type surface layer and the p-type layer, wherein the lattice constant small house epitaxial layer is inserted than GaN, according to any one of claims 1 to 3 semiconductor apparatus.

One chip formed in the range of the GaN-based semiconductor layer, wherein a plurality of the openings are provided, and an epitaxial layer inserted between the p-type layer and the surface layer is opened for each opening. The epitaxial layer located over the range of the GaN-based semiconductor layer and constituting the base of the regrowth layer is penetrated by the source electrode on the n-type surface layer while being recessed in the opening to form the GaN-based semiconductor layer. The semiconductor device according to claim 4 , wherein the semiconductor device is located over a range of the semiconductor layer.

An interlayer insulating film is located so as to cover the gate electrode and the source electrode, and the source electrode is connected to a conductive layer on the interlayer insulating film through a via hole provided in the interlayer insulating film, The semiconductor device according to claim 5 .

Characterized in that said p-type layer and the source electrode are connected by a conductive portion, the semiconductor device according to any one of claims 1-6.

The opening, characterized in that positioned in a honeycomb shape or ridged semiconductor device according to any one of claims 1-7.

A method for manufacturing a GaN-based semiconductor device using a GaN-based stack,
forming an n-type drift layer, a p-type layer located on the n-type drift layer, and an n-type surface layer on the p-type layer;
Opening an opening reaching the n-type drift layer by etching in the n-type drift layer, p-type layer and n-type surface layer;
A step of lattice constant than GaN so as to cover the opening to form a small house epitaxial layer,
Along the opening before it disappeared epitaxial layer, and forming a regrown layer including an electron supply layer and the electron transit layer for generating a two-dimensional electron gas,
Forming a source electrode on the n-type surface layer and a drain electrode on the back side of the GaN-based semiconductor layer,
In the step of forming the epitaxial layer, the bottom of the opening is also covered so as to be the base of the regrowth layer, and from the source electrode, the two-dimensional electron gas in the regrowth layer is passed through the n-type drift layer. A method for manufacturing a semiconductor device, characterized in that electrons flow through the epitaxial layer in the flow of electrons to the drain electrode .