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JP5350878B2 - トレンチゲートパワー半導体装置及びその製造方法 - Google Patents

トレンチゲートパワー半導体装置及びその製造方法 Download PDF

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Description

本発明は、トレンチゲートパワー半導体装置及びその製造方法に関する。
従来、溝の中に埋め込まれたゲート電極（トレンチゲート）によって半導体基板の縦方向に流れる電流のスイッチングを行うトレンチゲートパワーＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。
図１０は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。図１０（ａ）は従来のトレンチゲートパワーＭＯＳＦＥＴ９００の断面図であり、図１０（ｂ）は従来のトレンチゲートパワーＭＯＳＦＥＴ９００の平面図である。
従来のトレンチゲートパワーＭＯＳＦＥＴ９００は、図１０（ａ）に示すように、ｎ−型ドリフト層９１４及びｎ−型ドリフト層９１４の第１主面側に位置するｐ型ボディ層９１６を有する半導体基板９１０と、半導体基板９１０の第１主面側の表面からｎ−型ドリフト層９１４に達するように形成された溝９２０，９２２と、溝９２０，９２２の内周面に形成されたゲート絶縁膜９３０と、溝９２０，９２２の内部にゲート絶縁膜９３０を介して形成されたゲート電極９４０と、ｐ型ボディ層９１６の表面に溝９２０，９２２の側面と接するように形成されたｎ＋型ソース領域９５０と、半導体基板９１０の第１主面側の表面にゲート電極９４０と絶縁された状態で形成されたソース電極９６０と、半導体基板９１０の第２主面側の表面に形成されたドレイン電極９７０とを備える。そして、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、図１０（ｂ）に示すように、溝９２０，９２２として、平面的にみて所定の第１ピッチａでストライプ状に配列された複数本の溝を備える。なお、符号９２２は溝９２０，９２２のうち最も外側の溝を示し、符号９２０は溝９２０，９２２のうち他の溝（２本の溝９２２に挟まれた溝）を示す。また、符号９１２は、ｎ−型ドリフト層９１４の第２主面側に位置するｎ＋型半導体層を示す。半導体基板９１０は、シリコンからなる。
従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、溝９２０，９２２の中に埋め込まれたゲート電極９４０によって半導体基板９１０の縦方向に流れる電流のスイッチングを行うことができるため、プレーナ型のパワーＭＯＳＦＥＴに比べてセルの集積度を大幅に高くすることができ、オン抵抗を大幅に低減することができる。
特開２００２−２９９６１９号公報
しかしながら、本発明者らの実験によれば、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、溝９２０，９２２を形成するための写真工程を実施する過程で、最も外側の溝９２２の部分（特に外側長辺の部分）におけるフォトレジストが、他の溝９２０の部分におけるフォトレジストよりも強く現像される結果、最も外側の溝９２２の部分でフォトレジストの開口幅が所定値よりも広くなったり、最も外側の溝９２２の部分でフォトレジストの開口の形状が所定形状から変形したりするという問題があることがわかった。このような問題があると、最も外側の溝９２２の底面及び側面に形成されるゲート絶縁膜９３０の表面積、膜厚、表面状態などが不均一になるため、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下し、さらにはＥＳＤ耐量も低下する。なお、このような問題は、トレンチゲートパワーＭＯＳＦＥＴを微細化すればするほど、顕著な問題となる。
図１１及び図１２は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００における問題点を説明するために示す図である。図１１（ａ）は上記写真工程を実施する際に用いるフォトマスクＭ９０の平面図であり、図１１（ｂ）は上記写真工程を実施する過程で形成されるフォトレジストＲ９０の平面図である。図１２（ａ）〜図１２（ｄ）は上記写真工程における各工程図である。なお、図１１（ａ）において斜線部はフォトマスクＭ９０において光が通過しない領域を示し、白抜き部はフォトマスクＭ９０において光が通過する領域を示す。また、図１１（ｂ）において斜線部はフォトレジストＲ９０が残存している領域を示し、白抜き部はフォトレジストＲ９０が現像により除去された領域を示す。フォトレジストＲ９０はポジ型レジストである。また、図１２において、符号９１８は、シリコン酸化膜を示し、符号Ｌは露光光を示し、符号Ａ１はフォトレジストＲ９０が現像により所定量を超えて除去された領域を示し、符号Ａ２はシリコン酸化膜９１８がドライエッチングにより所定量を超えて除去された領域を示し、符号Ａ３は半導体基板９１０ドライエッチングにより所定量を超えて除去された領域を示す。
従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、図１２（ａ）〜図１２（ｂ）に示すように、溝９２０，９２２を形成するための写真工程を実施する過程で、最も外側の溝９２２の部分（特に外側長辺の部分）におけるフォトレジストＲ９０が、他の溝９２０の部分におけるフォトレジストＲ９０よりも強く露光される結果、最も外側の溝９２２の部分でフォトレジストＲ９０の開口幅が所定値よりも広くなったり、最も外側の溝９２２の部分でフォトレジストＲ９０の開口の形状が所定形状から変形したりする（図１２（ｂ）の符号Ａ１部分参照。）。また、これに起因して、最も外側の溝９２２の部分でシリコン酸化膜９１８の開口幅が所定値よりも広くなったり、最も外側の溝９２２の部分でシリコン酸化膜９１８の開口の形状が所定形状から変形したりする（図１２（ｃ）の符号Ａ２部分参照。）。さらにまた、これに起因して、最も外側の溝９２２の幅が所定値よりも広くなったり、最も外側の溝９２２の形状が所定形状から変形したりするのである（図１２（ｄ）の符号Ａ３部分参照。）。
その結果、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、複数本の溝９２０，９２２のうち最も外側の溝９２２の底面及び側面に形成されるゲート絶縁膜９３０の表面積、膜厚、表面状態などが不均一になるため、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下し、さらにはＥＳＤ耐量も低下する。
そこで、このような問題を解決するために、複数本の溝９２０，９２２のうち最も外側の溝９２２のさらに外側にダミーの溝（溝の内部の金属層はゲート電極として機能させない。）を形成することが考えられる。このようにすれば、溝９２０，９２２を形成するための写真工程を実施する過程で、最も外側の溝９２２の部分と他の溝９２０の部分との間でフォトレジストＲ９０を同等の条件で露光させることができ、その結果、最も外側の溝９２２の底面及び側面に形成されるゲート絶縁膜９３０の表面積、膜厚、表面状態などを均一にすることができると考えられる。しかしながら、この方法の場合は、トレンチゲートパワーＭＯＳＦＥＴにおける無効領域が大きくなってしまうため、好ましい方法とは言えない。
なお、このような問題は、溝９２０，９２２が微細化（溝９２０，９２２の幅が例えば０．５μｍ。溝９２０，９２２のピッチが例えば３μｍ。）すればするほど大きな問題となる。また、このような問題は、トレンチゲートパワーＭＯＳＦＥＴの場合だけに見られる問題ではなく、トレントゲートを有するＩＧＢＴその他のパワー半導体装置全般に見られる問題である。
そこで、本発明は、このような問題を解決するためになされたもので、従来のトレンチゲートパワー半導体装置よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワー半導体装置を提供することを目的とする。また、そのようなトレンチゲートパワー半導体装置を製造することができるトレンチゲートパワー半導体装置の製造方法を提供することを目的とする。
［１］本発明のトレンチゲートパワー半導体装置は、第１導電型のドリフト層及び前記ドリフト層の第１主面側に位置する第２導電型のボディ層を有する半導体基板と、前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝と、前記溝の内周面に形成されたゲート絶縁膜と、前記溝の内部に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ボディ層の表面に前記溝の側面と接するように形成された第１導電型のソース領域と、前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で形成された第１電極と、前記半導体基板の第２主面側の表面に形成された第２電極とを備え、前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置であって、前記複数本の溝のうち最も外側の溝においては、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝が、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成されていることを特徴とする。
なお、第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで補助溝を形成することとしたのは、第２ピッチが第１ピッチの１．５倍を超える場合には、最も外側の溝の部分と他の溝の部分との間で写真工程を同等の条件で実施することが困難となり好ましくないからであり、また、第２ピッチが第１ピッチの０．５倍未満の場合には、能働領域の面積が狭くなり駆動能力が低下するため好ましくないからである。
［２］本発明のトレンチゲートパワー半導体装置においては、前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることが好ましい。
なお、最も外側の溝からの補助溝の突出量を第１ピッチの０．５倍以上、１．５倍以下の値に設定することとしたのは、最も外側の溝からの補助溝の突出量が第１ピッチの０．５倍未満の場合には、最も外側の溝の部分と他の溝の部分との間で写真工程を同等の条件で実施することが困難となり好ましくないからであり、また、最も外側の溝からの補助溝の突出量が第１ピッチの１．５倍を超える場合には、補助溝の先端部で写真工程を他の部分と同等の条件で実施することが困難となり好ましくないからである。
［３］本発明のトレンチゲートパワー半導体装置においては、前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることが好ましい。
なお、最も外側の溝の先端から補助溝までの距離を第１ピッチの１．５倍以下の値に設定することとしたのは、最も外側の溝の先端から補助溝までの距離が第１ピッチの１．５倍を超える場合には、最も外側の溝の先端部で写真工程を他の部分と同等の条件で実施することが困難となり好ましくないからである。
［４］本発明のトレンチゲートパワー半導体装置においては、前記補助溝の内周面には、前記ゲート絶縁膜と連続して第２ゲート絶縁膜が形成され、前記補助溝の内部には、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極が形成されていることが好ましい。
このように構成したのは、マスクパターンを変更すること以外は従来のトレンチゲートパワー半導体装置の製造方法と全く同様の製造方法でトレンチゲートパワー半導体装置を製造することができるようにするためである。
［５］本発明のトレンチゲートパワー半導体装置においては、前記補助溝は、前記溝と同じ深さを有することが好ましい。
このように構成したのは、マスクパターンを変更すること以外は従来のトレンチゲートパワー半導体装置の製造方法と全く同様の製造方法でトレンチゲートパワー半導体装置を製造することができるようにするためである。
［６］本発明のトレンチゲートパワー半導体装置においては、前記補助溝は、前記溝と同じ幅を有することが好ましい。
このように構成したのは、マスクパターンを変更すること以外は従来のトレンチゲートパワー半導体装置の製造方法と全く同様の製造方法でトレンチゲートパワー半導体装置を製造することができるようにするためである。
［７］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであってもよい。
［８］本発明のトレンチゲートパワー半導体装置の製造方法は、第１導電型のドリフト層を有する半導体基板を準備する半導体基板準備工程と、前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記溝の内部に前記ゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で第１電極を形成する第１電極形成工程と、前記半導体基板の第２主面側の表面に第２電極を形成する第２電極形成工程とを含み、前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記溝形成工程においては、前記複数本の溝のうち最も外側の溝から、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝を、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成することを特徴とする。
なお、本発明のトレンチゲートパワー半導体装置の製造方法においては、第１導電型のドリフト層及びドリフト層の第１主面側に位置する第２導電型のボディ層を有する半導体基板を準備しておき、当該半導体基板における第１主面側の表面からドリフト層に達するように溝を形成することとしてもよいし、第１導電型のドリフト層を有する半導体基板を準備しておき、当該半導体基板における第１主面側の表面から溝を形成し、当該溝の内部にゲート絶縁膜及びゲート電極をさらに形成した後、第１導電型のドリフト層の第１主面側の表面に第２導電型のボディ層を形成することとしてもよい。
［９］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることが好ましい。
［１０］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることが好ましい。
［１１］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記ゲート絶縁膜形成工程においては、前記補助溝の内周面にも、前記ゲート絶縁膜と連続して第２ゲート絶縁膜を形成し、前記ゲート電極形成工程においては、前記補助溝の内部にも、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極を形成することが好ましい。
［１２］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記補助溝は、前記溝と同じ深さを有することが好ましい。
［１３］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記補助溝は、前記溝と同じ幅を有することが好ましい。
［１４］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであってもよい。
なお、本発明において、第１主面とは、半導体基板における第１電極を形成する側の主面をいい、第２主面とは、半導体基板における第２電極を形成する側の主面をいう。
本発明のトレンチゲートパワー半導体装置によれば、複数本の溝のうち最も外側の溝においては、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝が、第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで第１方向に沿って形成されているため、複数本の溝のうち最も外側の溝の部分と他の溝の部分との間で写真工程を同等の条件で実施することが可能となる。その結果、溝を形成するための写真工程を実施する過程で、複数本の溝のうち最も外側の溝の部分でフォトレジストの開口幅が所定値よりも広くなったり、最も外側の溝の部分でフォトレジストの開口の形状が所定形状から変形したりすることがなくなる。このため、複数本の溝のうち最も外側の溝の底面及び側面に形成されるゲート絶縁膜の表面積、膜厚、表面状態などが不均一になることがなくなり、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下したり、ＥＳＤ耐量が低下したりすることがなくなる。その結果、本発明のトレンチゲートパワー半導体装置は、従来のトレンチゲートパワー半導体装置よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワー半導体装置となる。
また、本発明のトレンチゲートパワー半導体装置の製造方法によれば、溝形成工程においては、複数本の溝のうち最も外側の溝から、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝を、第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで第１方向に沿って形成することとしているため、上記したように従来のトレンチゲートパワー半導体装置よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワー半導体装置を製造することが可能となる。
実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果を説明するために示す図である。 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果を説明するために示す図である。 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。 比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００を説明するために示す図である。 比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００を説明するために示す図である。 従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。 従来のトレンチゲートパワーＭＯＳＦＥＴ９００における問題点を説明するために示す図である。 従来のトレンチゲートパワーＭＯＳＦＥＴ９００における問題点を説明するために示す図である。
以下、本発明のトレンチゲートパワー半導体装置及びその製造方法を、図に示す実施形態に基づいてさらに詳細に説明する。
［実施形態］
本実施形態においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明のトレンチゲートパワー半導体装置を説明する。
１．実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００の構成
図１及び図２は、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。図１（ａ）はトレンチゲートパワーＭＯＳＦＥＴ１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図であり、図２（ａ）は図１（ａ）のＢ−Ｂ断面図であり、図２（ｂ）は図１（ａ）のＣ−Ｃ断面図である。
実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、図１（ｂ）に示すように、ｎ−型ドリフト層（第１導電型のドリフト層）１１４及びｎ−型ドリフト層１１４の第１主面側に位置するｐ型ボディ層（第２導電型のボディ層）１１６を有する半導体基板１１０と、半導体基板１１０の第１主面側の表面からｎ−型ドリフト層１１４に達するように形成された溝１２０，１２２と、溝１２０，１２２の内周面に形成されたゲート絶縁膜１３０と、溝１２０，１２２の内部にゲート絶縁膜１３０を介して形成されたゲート電極１４０と、ｐ型ボディ層１１６の表面に溝１２０，１２２の側面と接するように形成されたｎ＋型ソース領域（第１導電型のソース領域）１５０と、半導体基板１１０の第１主面側の表面にゲート電極１４０と絶縁された状態で形成されたソース電極（第１電極）１６０と、半導体基板１１０の第２主面側の表面に形成されたドレイン電極（第２電極）１７０とを備える。そして、図１（ａ）に示すように、溝１２０，１２２として、平面的にみて所定の第１ピッチａでストライプ状に配列された複数本の溝１２０，１２２を備える。第１ピッチａは、例えば３μｍである。
そして、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図１（ａ）に示すように、複数本の溝１２０，１２２のうち最も外側の溝１２２においては、当該溝１２２が延在する第１方向（ｙ方向）に垂直な第２方向（ｘ方向）に沿ってかつ当該溝１２２の外側に向かって突出する複数本の補助溝１２４が、第１ピッチａ以下の値に設定された所定の第２ピッチｂで第１方向（ｙ方向）に沿って形成されている。第２ピッチｂは、第１ピッチａの０．５倍以上、１．５倍以下の値（例えば２．２μｍ）に設定されている。
実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、複数本の溝１２０，１２２のうち最も外側の溝１２２からの補助溝１２４の突出量ｃは、第１ピッチａの０．５倍以上、１．５倍以下の値（例えば２．２μｍ）に設定されている。また、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、複数本の溝１２０，１２２のうち最も外側の溝１２２の先端から補助溝１２４までの距離ｄは、第１ピッチａの０．５倍以上、１．５倍以下の値（例えば２．２μｍ）に設定されている。
実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図２に示すように、補助溝１２４の内周面には、ゲート絶縁膜１３０と連続して第２ゲート絶縁膜１３２が形成され、補助溝１２４の内部には、第２ゲート絶縁膜１３２を介して、ゲート電極１４０と連続する第２ゲート電極１４２が形成されている。
実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図２に示すように、補助溝１２４は、溝１２０，１２２と同じ深さを有する。また実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、補助溝１２４は、溝１２０，１２２と同じ幅を有する。
図３及び図４は、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果を説明するために示す図である。図３（ａ）は写真工程を実施する際に用いるフォトマスクＭ１０の平面図であり、図３（ｂ）は写真工程を実施する過程で形成されるフォトレジストＲ１０の平面図である。図４（ａ）〜図４（ｄ）は写真工程における各工程図である。図３（ａ）において斜線部はフォトマスクＭ１０において光が通過しない領域を示し、白抜き部はフォトマスクＭ１０において光が通過する領域を示す。また、図３（ｂ）において斜線部はフォトレジストＲ１０が残存している領域を示し、白抜き部はフォトレジストＲ１０が現像により除去された領域を示す。フォトレジストＲ１０はポジ型レジストである。また、図４において、符号１１８は、シリコン酸化膜を示し、符号Ｌは露光光を示す。
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図４（ａ）〜図４（ｂ）に示すように、溝１２０，１２２を形成するための写真工程を実施する過程で、最も外側の溝１２２の部分と他の溝１２０の部分との間で写真工程を同等の条件で実施することが可能となる。その結果、最も外側の溝１２２の部分でフォトレジストＲ１０の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でフォトレジストＲ１０の開口の形状が所定形状から変形したりすることがなくなる（図４（ｂ）参照。）。また、これに起因して、最も外側の溝１２２の部分でシリコン酸化膜１１８の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でシリコン酸化膜１１８の開口の形状が所定形状から変形したりすることがなくなる（図４（ｃ）参照。）。さらにまた、これに起因して、最も外側の溝１２２の幅が所定値よりも広くなったり、最も外側の溝１２２の形状が所定形状から変形したりすることがなくなる（図４（ｄ）参照。）。
２．実施形態に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法
図５〜図７は、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００の製造方法を説明するために示す図である。図５（ａ）〜図５（ｅ）、図６（ａ）〜図６（ｄ）及び図７（ａ）〜図７（ｄ）は各工程図である。なお、図５〜図７においては、図１（ａ）のＡ−Ａ断面に相当する部分を示している。実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、以下に示す工程を実施することによって製造することができる。実施形態に係るトレンチゲートパワー半導体装置の製造方法を、以下に示す各工程に沿って説明する。
（１）半導体基板準備工程
まず、ｎ−型ドリフト層１１４、ｎ−型ドリフト層１１４の第１主面側に位置するｐ型ボディ層１１６及びｎ−型ドリフト層１１４の第２主面側に位置するｎ＋型半導体層１１２を有する半導体基板１１０を準備する（図５（ａ）参照。）。半導体基板１１０としては、シリコン基板を用いる。
（２）溝形成工程
次に、半導体基板１１０の第１主面側の表面からｎ−型ドリフト層１１４に達するように溝１２０，１２２を形成する（図５（ｂ）〜図５（ｅ）参照。）。具体的には、図４（ｂ）に示すように、ｐ型ボディ層１１６の表面に熱酸化法及びＣＶＤ法によりシリコン酸化膜１１８（厚さ：例えば０．２μｍ。）を形成した後、フォトレジストＲ１０（厚さ：例えば０．８μｍ。）を形成し、さらにその後、図５（ｃ）に示すように、写真工程を実施することにより、溝形成部分のみを開口させる（図４（ｂ）参照。）を形成する。写真工程を実施するに当たっては、図３（ａ）に示すフォトマスクＭ１０を用いる。その後、図５（ｄ）に示すように、フォトレジストＲ１０の開口部から露出する部分におけるシリコン酸化膜１１８をドライエッチングにより除去するとともにフォトレジストＲ１０を除去し、さらにその後、図５（ｅ）に示すように、シリコン酸化膜１１８をマスクとして半導体基板１１０をドライエッチングすることにより、半導体基板１１０の第１主面側の表面からｎ−型ドリフト層１１４に達するように溝１２０，１２２を形成する。
このとき、フォトマスクとして、補助溝１２４に対応する部分に開口を有するフォトマククＭ１０（図３（ａ）参照。）を用いているため、溝形成工程を終了した半導体基板１１０には、ｎ−型ドリフト層１１４に達するように補助溝１２４も形成されることとなる（図２（ａ）及び図２（ｂ）参照。）。
（３）ゲート絶縁膜形成工程
次に、半導体基板１１０を熱酸化することにより、溝１２０，１２２の内周面にゲート絶縁膜１３０を形成する（図６（ａ）参照。）。
このとき、補助溝１２４の内周面にも、ゲート絶縁膜１３０と連続して第２ゲート絶縁膜１３２が形成されることとなる（図２（ａ）及び図２（ｂ）参照。）。
（４）ゲート電極形成工程
次に、溝１２０，１２２の内部にゲート絶縁膜１３０を介してゲート電極１４０を形成する（図６（ｂ）〜図６（ｄ）参照。）。具体的には、図６（ｂ）に示すように、半導体基板１１０の第１主面側から、高濃度の不純物を含有するポリシリコン１４４を堆積させた後、図６（ｃ）に示すように、ｐ型ボディ層１１６の表面にあるポリシリコン１４４をエッチングにより除去し、その後、図６（ｄ）に示すように、ｐ型ボディ層１１６の表面にあるシリコン酸化膜１１８をエッチングにより除去する。
このとき、補助溝１２４の内部にも、第２ゲート絶縁膜１３２を介して、ゲート電極１４０と連続する第２ゲート電極１４２が形成されることとなる（図２（ａ）及び図２（ｂ）参照。）。
（５）ｎ＋型ソース領域形成工程
次に、ｐ型ボディ層１１６の表面に溝１２０，１２２の側面と接するようにｎ＋型ソース領域（第１導電型のソース領域）１５０を形成する（図７（ａ）及び図７（ｂ）参照。）。具体的には、図７（ａ）に示すように、半導体基板１１０の第１主面側にシリコン酸化膜１４６を形成した後、図７（ｂ）に示すように、ｎ＋型ソース領域１５０に対応する領域に開口を有するマスクＭ１２を形成し、当該マスクＭ１２を介してｎ型不純物イオン（例えばリンイオン）を打ち込み活性化することによって、ｐ型ボディ層１１６の表面に溝１２０，１２２の側面と接するようにｎ＋型ソース領域１５０を形成する。
このとき、図２（ａ）及び図２（ｂ）に示すように、補助溝１２４においても、補助溝１２４の側面と接するようにｎ＋型ソース領域１５０を形成する。
なお、ｐ型ボディ層１１６の表面には、ｎ＋型ソース領域１５０に加えて、ｐ＋型コンタクト領域を別途形成してもよい。また、ｎ＋型ソース領域形成工程は、溝形成工程の前に実施してもよい。
（６）ソース電極及びドレイン電極形成工程
次に、半導体基板１１０の第１主面側の表面にゲート電極１４０と絶縁された状態でソース電極（第１電極）１６０を形成し、半導体基板１１０の第２主面側の表面にドレイン電極（第２電極）１７０を形成する（図７（ｃ）及び図７（ｄ）参照。）。具体的には、マスクＭ１２を除去した後、図７（ｃ）に示すように、ｎ＋型ソース領域１５０の一部及びｐ型ボディ層１１６の部分が開口するマスクＭ１４を用いてシリコン酸化膜１４６をエッチング除去することにより、ゲート電極１４０を覆うようにシリコン酸化膜１４６からなる絶縁膜１４８を形成する。その後マスクＭ１４を除去した後、図７（ｄ）に示すように、半導体基板１１０の第１主面側にソース電極（第１電極）１６０を形成し、半導体基板１１０の第２主面側の表面にドレイン電極（第２電極）１７０を形成する。
上記の工程を順次実施することにより、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造することができる。
３．実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００及び実施形態に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法の効果
実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、複数本の溝１２０，１２２のうち最も外側の溝１２２においては、当該溝１２２が延在する第１方向（ｙ方向）に垂直な第２方向（ｘ方向）に沿ってかつ当該溝１２２の外側に向かって突出する複数本の補助溝１２４が、第１ピッチａの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチｂで第１方向（ｙ方向）に沿って形成されているため、複数本の溝１２０，１２２のうち最も外側の溝１２２の部分と他の溝１２０の部分との間で写真工程を同等の条件で実施することが可能となる。その結果、溝を形成するための写真工程を実施する過程で、複数本の溝１２０，１２２のうち最も外側の溝１２２の部分でフォトレジストＲ１０の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でフォトレジストＲ１０の開口の形状が所定形状から変形したりすることがなくなる。このため、複数本の溝１２０，１２２のうち最も外側の溝１２２の底面及び側面に形成されるゲート絶縁膜１３０の表面積、膜厚、表面状態などが不均一になることがなくなり、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下したり、ＥＳＤ耐量が低下したりすることがなくなる。その結果、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワーＭＯＳＦＥＴとなる。
また、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、補助溝１２４の内周面には、ゲート絶縁膜１３０と連続して第２ゲート絶縁膜１３２が形成され、補助溝１２４の内部には、第２ゲート絶縁膜１３２を介して、ゲート電極１４０と連続する第２ゲート電極１４２が形成されているため、また、補助溝１２４は、溝１２０，１２２と同じ深さを有し、溝１２０，１２４と同じ幅を有するため、マスクパターンを変更すること以外は従来のトレンチゲートパワーＭＯＳＦＥＴ９００の製造方法と全く同様の製造方法でトレンチゲートパワーＭＯＳＦＥＴを製造することができる。
また、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、溝形成工程においては、複数本の溝１２０，１２２のうち最も外側の溝１２２から、当該溝１２２が延在する第１方向に垂直な第２方向に沿ってかつ当該溝１２２の外側に向かって突出する複数本の補助溝１２４を、第１ピッチａの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチｂで第１方向に沿って形成することとしているため、上記したように従来のトレンチゲートパワーＭＯＳＦＥＴ９００よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワーＭＯＳＦＥＴを製造することが可能となる。
［実施例］
以下の実施例は、本発明のトレンチゲートパワー半導体装置が従来のトレンチゲートパワー半導体装置よりも信頼性の高いトレンチゲートパワー半導体装置であることを示すための実施例である。
１．実施例及び各比較例に係るトレンチゲートパワーＭＯＳＦＥＴの説明
（１）実施例に係るトレンチゲートパワーＭＯＳＦＥＴ
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００をそのまま実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００とした。
（２）比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００（図示せず。）
図８は、比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００を説明するために示す図である。図８（ａ）は溝を形成するための写真工程を実施する際に用いるフォトマスクＭ２０の平面図であり、図８（ｂ）は溝を形成するための写真工程を実施する過程で形成されるフォトレジストＲ２０の平面図である。なお、図８（ａ）において斜線部はフォトマスクＭ２０において光が通過しない領域を示し、白抜き部はフォトマスクＭ２０において光が通過する領域を示す。また、図８（ｂ）において斜線部はフォトレジストＲ２０が残存している領域を示し、白抜き部はフォトレジストＲ２０が現像により除去された領域を示す。フォトレジストＲ２０は、実施例１におけるフォトレジストＲ１０の場合と同様に、ポジ型レジストである。
比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００は、図８（ａ）からも分かるように、補助溝１２４が形成されていない点で実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合と異なる。比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００に対応するものである。
（３）比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００（図示せず。）
図９は、比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００を説明するために示す図である。図９（ａ）は溝を形成するための写真工程を実施する際に用いるフォトマスクＭ３０の平面図であり、図９（ｂ）は溝を形成するための写真工程を実施する過程で形成されるフォトレジストＲ３０の平面図である。なお、図９（ａ）において斜線部はフォトマスクＭ３０において光が通過しない領域を示し、白抜き部はフォトマスクＭ３０において光が通過する領域を示す。また、図９（ｂ）において斜線部はフォトレジストＲ３０が残存している領域を示し、白抜き部はフォトレジストＲ３０が現像により除去された領域を示す。フォトレジストＲ３０は、実施例１におけるフォトレジストＲ１０の場合と同様に、ポジ型レジストである。
比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００は、図９（ａ）からも分かるように、補助溝１２４が第１ピッチａの１．５倍以上の値（６μｍ）に設定された所定の第２ピッチｂ２で第１方向（ｙ方向）に沿って形成されている点で実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合と異なる。
２．結果
表１は、実施例の結果をまとめた表である。
Figure 0005350878
（１）実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合
実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図３（ｂ）及び表１に示すように、溝を形成するための写真工程を実施する過程で、複数本の溝１２０，１２２のうち最も外側の溝１２２の部分でフォトレジストＲ１０の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でフォトレジストＲ１０の開口の形状が所定形状から変形したりすることがなかった。
（２）比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００の場合
比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００においては、図８（ｂ）及び表１に示すように、溝を形成するための写真工程を実施する過程で、複数本の溝のうち最も外側の溝の部分でフォトレジストＲ２０の開口幅が所定値よりもかなり広くなった。また、複数本の溝うち最も外側の溝の部分でフォトレジストＲ２０の開口の形状が所定形状からかなり変形した。
（３）比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００の場合
比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００においては、図９（ｂ）及び表１に示すように、溝を形成するための写真工程を実施する過程で、複数本の溝のうち最も外側の溝の部分でフォトレジストＲ３０の開口幅が所定値よりも少し広くなった。また、複数本の溝のうち最も外側の溝の部分でフォトレジストＲ３０の開口の形状が所定形状から少し変形した。
以上の結果から、実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００及び比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００のいずれと比較しても、複数本の溝のうち最も外側の溝の部分でフォトレジストの開口幅の変形の程度が極めて小さいことがわかった。このため、実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、複数本の溝１２０，１２２のうち最も外側の溝１２２の底面及び側面に形成されるゲート絶縁膜１３０の表面積、膜厚、表面状態などが不均一になることがなくなり、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下したり、ＥＳＤ耐量が低下したりすることがなくなる。その結果、実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、比較例１又は比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ２００，３００よりも信頼性の高いトレンチゲートパワーＭＯＳＦＥＴとなる。
以上、本発明のトレンチゲートパワー半導体装置を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
（１）上記した実施形態においては、ｎ−型ドリフト層１１４及びｐ型ボディ層１１６を有する半導体基板１１０を準備しておき、当該半導体基板１１０における第１主面側の表面からｎ−型ドリフト層１１４に達するように溝１２０，１２２を形成することとしているが、本発明はこれに限定されるものではない。例えば、ｎ−型ドリフト層を有する半導体基板を準備しておき、当該半導体基板における第１主面側の表面から溝を形成し、当該溝の内部にゲート絶縁膜及びゲート電極をさらに形成した後、ｎ−型ドリフト層の第１主面側の表面にｐ型ボディ層を形成することとしてもよい。
（２）上記した実施形態においては、フォトレジストとしてポジ型レジストを用いた場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、フォトレジストとしてネガ型レジストを用いた場合にも本発明を適用可能である。
（３）上記した実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし、第２導電型をｎ型とした場合にも本発明を適用可能である。
（４）上記した実施形態においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、トレンチゲートを有するＩＧＢＴその他のトレンチゲートパワー半導体装置にも本発明を適用可能である。
１００，２００，３００，９００…トレンチゲートパワーＭＯＳＦＥＴ、１１０，９１０…半導体基板、１１２，９１２…ｎ＋型半導体層、１１４，９１４…ｎ−型ドリフト層、１１６，９１６…ｐ型ボディ層、１１８，９１８…シリコン酸化膜、１２０，１２２，９２０，９２２…溝、１２４，…補助溝、１３０，９３０…ゲート絶縁膜、１３２…第２ゲート絶縁膜、１４０，９４０…ゲート電極、１４２…第２ゲート電極、１５０，９５０…ソース領域、１６０，９６０…ソース電極、１７０，９７０…ドレイン電極、ａ…第１ピッチ、ｂ，ｂ２…第２ピッチ、Ｌ…露光光、Ｍ１０，Ｍ２０，Ｍ３０，Ｍ９０…フォトマスク、Ｍ１２，Ｍ１４…マスク、Ｒ１０，Ｒ２０，Ｒ３０，Ｒ９０…フォトレジスト

Claims (14)

  1. 第１導電型のドリフト層及び前記ドリフト層の第１主面側に位置する第２導電型のボディ層を有する半導体基板と、
    前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝と、
    前記溝の内周面に形成されたゲート絶縁膜と、
    前記溝の内部に前記ゲート絶縁膜を介して形成されたゲート電極と、
    前記ボディ層の表面に前記溝の側面と接するように形成された第１導電型のソース領域と、
    前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で形成された第１電極と、
    前記半導体基板の第２主面側の表面に形成された第２電極とを備え、
    前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置であって、
    前記複数本の溝のうち最も外側の溝においては、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝が、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成されていることを特徴とするトレンチゲートパワー半導体装置。
  2. 請求項１に記載のトレンチゲートパワー半導体装置において、
    前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置。
  3. 請求項１又は２に記載のトレンチゲートパワー半導体装置において、
    前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置。
  4. 請求項１〜３のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記補助溝の内周面には、前記ゲート絶縁膜と連続して第２ゲート絶縁膜が形成され、
    前記補助溝の内部には、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極が形成されていることを特徴とするトレンチゲートパワー半導体装置。
  5. 請求項４に記載のトレンチゲートパワー半導体装置において、
    前記補助溝は、前記溝と同じ深さを有することを特徴とするトレンチゲートパワー半導体装置。
  6. 請求項４又は５に記載のトレンチゲートパワー半導体装置において、
    前記補助溝は、前記溝と同じ幅を有することを特徴とするトレンチゲートパワー半導体装置。
  7. 請求項１〜６のいずれかに記載のトレンチゲートパワー半導体装置において、
    前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とするトレンチゲートパワー半導体装置。
  8. 第１導電型のドリフト層を有する半導体基板を準備する半導体基板準備工程と、
    前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝を形成する溝形成工程と、
    前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記溝の内部に前記ゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、
    前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で第１電極を形成する第１電極形成工程と、
    前記半導体基板の第２主面側の表面に第２電極を形成する第２電極形成工程とを含み、
    前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
    前記溝形成工程においては、前記複数本の溝のうち最も外側の溝から、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝を、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。
  9. 請求項８に記載のトレンチゲートパワー半導体装置の製造方法において、
    前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置の製造方法。
  10. 請求項８又は９に記載のトレンチゲートパワー半導体装置の製造方法において、
    前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置の製造方法。
  11. 請求項８〜１０のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
    前記ゲート絶縁膜形成工程においては、前記補助溝の内周面にも、前記ゲート絶縁膜と連続して第２ゲート絶縁膜を形成し、
    前記ゲート電極形成工程においては、前記補助溝の内部にも、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極を形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。
  12. 請求項１１に記載のトレンチゲートパワー半導体装置の製造方法において、
    前記補助溝は、前記溝と同じ深さを有することを特徴とするトレンチゲートパワー半導体装置の製造方法。
  13. 請求項１１又は１２に記載のトレンチゲートパワー半導体装置の製造方法において、
    前記補助溝は、前記溝と同じ幅を有することを特徴とするトレンチゲートパワー半導体装置の製造方法。
  14. 請求項８〜１３のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
    前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とするトレンチゲートパワー半導体装置の製造方法。
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CN102760763A (zh) * 2011-04-25 2012-10-31 朱江 一种沟槽超结mos结构半导体装置及其制备方法
EP2784824B1 (en) * 2011-11-22 2018-03-21 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN102610643B (zh) * 2011-12-20 2015-01-28 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
US9941266B2 (en) 2015-12-16 2018-04-10 Rohm Co., Ltd. Semiconductor device
JP6460016B2 (ja) * 2016-03-09 2019-01-30 トヨタ自動車株式会社 スイッチング素子
JP2024016694A (ja) * 2022-07-26 2024-02-07 株式会社ノベルクリスタルテクノロジー フィン型電界効果トランジスタ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904648B2 (ja) * 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
JP4073176B2 (ja) * 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
JP2006196545A (ja) * 2005-01-11 2006-07-27 Toshiba Corp 半導体装置の製造方法
JP4825424B2 (ja) * 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置

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