JP2009016480A

JP2009016480A - 半導体装置、及び半導体装置の製造方法

Info

Publication number: JP2009016480A
Application number: JP2007174979A
Authority: JP
Inventors: Hideki Okumura; 秀樹奥村; Hiroto Misawa; 寛人三沢; Takayoshi Nogami; 孝佳野上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2009-01-22
Also published as: US20090014788A1; US20100151644A1; US8173509B2; US7700998B2

Abstract

【課題】特にトレンチゲート構造の半導体装置において、セルが十分に微細化した場合においても、高いＶｓｕｓ耐量を呈するとともに、十分に低いオン抵抗を実現する半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体基板の主面上に順次に形成された第１導電型の第１の半導体層、第２導電型の第２の半導体層及び第１導電型の第３の半導体層において、この第３の半導体層に対し、マスクを介して等方性エッチング処理を施し、ゲートトレンチの間において、前記第３の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成するとともに、これらコンタクトトレンチの開口部の平面レベルよりも下方に位置するようにして第２導電型の不純物領域を形成する。次いで、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第１の電極を形成する。
【選択図】図１

Description

本発明は、電界効果トランジスタ、特に縦型電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体装置、及びその製造方法に関する。

電力制御用の半導体装置としては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のＭＯＳ型トランジスタがあり、近年では省エネルギー化等の観点から、より高効率なものが要望されている。電力制御用半導体装置に対しては、素子の導通損失の低減、すなわち「オン抵抗」の低減による高効率化が求められており、これまでそのようなオン抵抗の低減は、主にセルを微細化することによって図られてきた。

また、素子構造に「トレンチゲート構造」を採用することにより、チャネル幅を稼ぎ、大幅な微細化が実現できるようになった。現在では、トレンチゲート構造による更なる微細化が進められ、素子のオン抵抗は大幅に改善されるに至っている。さらに、ソース領域に第２のトレンチを形成し、そのトレンチ側壁でソースコンタクトを確保する「トレンチコンタクト構造」も採用されてきている。

例えば、特許文献１に記載の技術においては、ゲートトレンチ間のソース領域を部分的に貫通して側壁が全面ソース領域で構成されたコンタクトトレンチを、ゲートトレンチの溝方向に複数配列することによって、ソース電極とソース領域との間のコンタクト面積を増大させ、コンタクト抵抗低減によるオン抵抗の低減を図る技術が開示されている。

しかしながら、特許文献１に記載の技術においては、セルを微細化することによって、コンタクトトレンチ内への電極材料の埋め込み性が劣化するようになり、その結果、前記コンタクトトレンチ内に形成したソース電極内に空洞が生じるようになる場合がある。その結果、コンタクトトレンチ内でのコンタクト抵抗が増大し、オン抵抗が増大してしまうという問題も生じる。かかる問題に対処すべく、特許文献２では、トレンチコンタクトを線状に形成することによって、前記トレンチコンタクトに対する埋め込み性を改善し、前記コンタクト抵抗を低減してオン抵抗を減少させることが開示されている。
特開２００６−５９９４０号公報特開２００６−２９４８５３号公報

しかしながら、特許文献２に記載の技術では、コンタクトトレンチを埋設するようにして不純物領域を形成しているので、ソース電極とのコンタクトが前記コンタクトトレンチの上面でなされるようになる。この結果、得られる半導体装置、すなわちトランジスタのＶｓｕｓ（Vsustain）耐量が弱くなってしまうという問題が生じてしまう。

また、特許文献１及び２に記載の技術においては、コンタクトトレンチはＲＩＥ（反応性イオンエッチング）などの異方性エッチングによって形成するため、このコンタクトトレンチ内に不純物領域を形成する際には、前記コンタクトトレンチの側面にも前記不純物が打ち込まれてしまい、コンタクト抵抗、すなわちオン抵抗を増大させてしまう結果となってしまっていた。

本発明は、特にトレンチゲート構造の半導体装置において、セルが十分に微細化した場合においても、高いＶｓｕｓ耐量を呈するとともに、十分に低いオン抵抗を実現する半導体装置及びその製造方法を提供することを目的とする。

本発明の一態様は、トレンチコンタクト構造を有するトレンチゲート型の半導体装置であって、半導体基板の上部側に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層と、前記第２の半導体層及び前記第３の半導体層を厚さ方向に貫通し、前記第１の半導体内に達するようにして形成された複数のゲートトレンチと、前記複数のゲートトレンチ内においてゲート絶縁膜を介して形成された複数のゲート電極と、前記ゲートトレンチの間において、前記第３の半導体層の厚さ方向において形成された、縦方向の断面が楕円形状の複数のコンタクトトレンチと、前記複数のコンタクトトレンチ内の下部よりも下方にのみ位置するようにして形成された第２導電型の不純物領域と、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして形成された第１の電極と、前記半導体基板の裏面上に形成された第２の電極と、を具えることを特徴とする、半導体装置に関する。

また、本発明の一態様は、トレンチコンタクト構造を有するトレンチゲート型の半導体装置の製造方法であって、半導体基板の主面上に第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層上に第２導電型の第２の半導体層を形成する工程と、前記第２の半導体層上に第１導電型の第３の半導体層を形成する工程と、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層に対し、第１のマスクを介してエッチング処理を施し、前記第２の半導体層及び前記第３の半導体層を厚さ方向に貫通し、前記第１の半導体内に達するようにして複数のゲートトレンチを形成する工程と、前記複数のゲートトレンチ内においてゲート絶縁膜を介して複数のゲート電極を形成する工程と、前記第３の半導体層に対し、第２のマスクを介して等方性エッチング処理を施し、前記ゲートトレンチの間において、前記第３の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成する工程と、前記複数のコンタクトトレンチ内の下部に対してのみ第２導電型のイオン注入を行ない、これらコンタクトトレンチの下部よりも下方にのみ位置する第２導電型の不純物領域を形成する工程と、前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第１の電極を形成する工程と、前記半導体基板の裏面上に第２の電極を形成する工程と、を具えることを特徴とする、半導体装置の製造方法に関する。

上記態様によれば、特にトレンチゲート構造の半導体装置において、セルが十分に微細化した場合においても、高いＶｓｕｓ耐量を呈するとともに、十分に低いオン抵抗を実現する半導体装置及びその製造方法を提供することができる。

以下、本発明の具体的な実施形態について説明する。

（半導体装置）
図１は、本発明の一実施形態であるＭＯＳ型トランジスタからなる半導体装置の構成を概略的に示す斜視図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。

図１に示す半導体装置１０においては、ｎ^＋型シリコン基板１１の主面上に、第１の半導体層としてのｎ⁻型エピタキシャルシリコン半導体層１２、第２の半導体層としてのｐ型シリコン半導体層１３、及び第３の半導体層としてのｎ^＋型シリコン半導体層１４が順次に形成されている。また、ｐ型シリコン半導体層１３及びｎ^＋型シリコン半導体層１４を厚さ方向に貫通するとともに、ｎ⁻型エピタキシャルシリコン半導体層１２内に至るようにして、複数のゲートトレンチ２１が互いに略平行となるようにして形成されている。

なお、ＭＯＳ型トランジスタの一種であるＩＧＢＴの場合は、上述のｎ^＋型シリコン基板１１に代わりｐ^＋型シリコン基板の主面上にｎ^＋型シリコン半導体層を介して第１の半導体層としてのｎ⁻型シリコン半導体層１２が形成されている。また、上述及び後述する各層の導電型については、全て反対導電型であっても勿論よい。

また、各ゲートトレンチ２１内には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。さらに、各ゲート電極２３上には埋め込み層間絶縁膜２４が形成されている。また、ゲートトレンチ２１間には、ｎ^＋型シリコン半導体層１４の厚さ方向において、ゲートトレンチ２１の長さ方向に沿った縦断面が楕円形状のコンタクトトレンチ３１が複数形成されている。

さらに、各コンタクトトレンチ３１の下部３１Ａには、ｐ^＋不純物領域３２が形成されている。コンタクトトレンチ３１内には、図示しない第１の電極が形成されているが、ｐ^＋不純物領域３２が形成されていることにより、前記第１の電極と、コンタクトトレンチ３１とのコンタクト抵抗を低減することができる。また、ｎ^＋型シリコン基板１１の裏面上には第２の電極１５が形成されている。

本実施形態において、ｎ⁻型エピタキシャルシリコン半導体層１２はドレイン層として機能し、ｐ型シリコン半導体層１３はベース層として機能し、ｎ^＋型シリコン半導体層１４はソース層として機能する。また、前記第１の電極はソース電極として機能し、第２の電極１５はドレイン電極として機能する。この結果、本実施形態における半導体装置は、縦型電界効果トランジスタ（ＭＯＳＦＥＴ）として機能する。

本実施形態では、図示しない第１の電極であるソース電極が、楕円形状に形成されたコンタクトトレンチ３１を埋設するようにして形成している。その結果、ゲートオフ時に発生するキャリアの移動度が十分に高くなるので、Ｖｓｕｓ耐性の低下を抑制することができる。

また、以下に説明する製造方法に従って、ｐ^＋不純物領域３２を形成する際の不純物注入がコンタクトトレンチ３１の下部３１Ａのみに行われ、その側面には行われないために、ｎ^＋型シリコン半導体層１４の、コンタクトトレンチ３１に露出した側面に上記不純物が注入されることがなくなり、前記側面におけるｎ型不純物の濃度を実質的に低減させることがない。また、上記ソース電極は、コンタクトトレンチ３１を埋設するようにして形成されるので、前記ソース電極とコンタクトトレンチ３１との接触面積が増大することになる。結果として、前記ソース電極とコンタクトトレンチ３１とのコンタクト抵抗が低減されるので、オン抵抗も低減されるようになる。

さらに、コンタクトトレンチ３１は、ｎ^＋型シリコン半導体層１４においてのみ形成されるため、セルサイズが十分に小さくなっても、そのアスペクト比は小さく保持することができる。したがって、複雑な技術などを用いることなく、コンタクトトレンチ３１内に上述したソース電極を、隙間を生じることなく形成することができるようになる。

また、以下に示すように、コンタクトトレンチ３１はゲートトレンチ２１〜層間絶縁膜２４までを形成した後に等方性エッチングによって形成するが、コンタクトトレンチ３１は、ｎ^＋型シリコン半導体層１４において形成するものであるため、その形成の際における横方向エッチングは層間絶縁膜２４によって抑止されるようになる。したがって、コンタクトトレンチ３１を簡易に形成することができる。また、層間絶縁膜２４のエッチング抑止効果によって、ソース層であるｎ^＋型シリコン半導体層１４に対するパターニングを省略することができる。

（半導体装置の製造方法）
次に、上記半導体装置の製造方法について説明する。なお、本例では、上記半導体装置の製造方法における特徴部分を中心に説明する。

図２〜７は、本実施形態における製造方法を説明するための工程図である。図２は、製造過程にあるアセンブリの上平面図であり、図３は、図２に示すアセンブリの断面図である。図４は、同じく製造過程にあるアセンブリの上平面図であり、図５は、図４に示すアセンブリをＡ−Ａ線に沿って切った場合の断面図であり、図６は、図４に示すアセンブリをＢ−Ｂ線に沿って切った場合の断面図である。また、図７及び図８は、それぞれ図５及び図６に相当する次工程下のアセンブリ状態を示す断面図である。

図２及び３に示すように、最初に、例えば、基板濃度１×１０²⁰ｃｍ^−３のｎ⁺型シリコン基板１１上に、１×１０¹⁶ｃｍ^-3程度の不純物濃度のｎ⁻型エピタキシャルシリコン半導体層１２を約５μｍの厚さに成長させる。次いで、ｎ⁻型エピタキシャルシリコン半導体層１２上に、ｐ型不純物、例えばボロン（Ｂ）を1×１０¹³ｃｍ^−２〜1×１０¹⁴ｃｍ^−２で含むｐ型シリコン半導体層１３を厚さ約１μｍ程度に形成する。次いで、ｐ型シリコン半導体層１３上に、ｎ型不純物濃度、例えばヒ素（Ａｓ）を１×１０²⁰ｃｍ^−３程度の割合で含むｎ^＋型シリコン半導体層１４を厚さ０．４μｍ程度に形成する。

なお、ＩＧＢＴの場合はｐ⁺型シリコン基板の上部側にｎ⁻型シリコン半導体層１２を形成することになる。

次いで、このようにして得た積層体に対して、図示しない所定のパターン形状に加工されたレジストからなる第１のマスクを形成し、ＲＩＥなどの異方性エッチング処理を実施して、ｐ型シリコン半導体層１３及びｎ^＋型シリコン半導体層１４を厚さ方向に貫通するとともに、ｎ⁻型エピタキシャルシリコン半導体層１２内に至るようにして、複数のゲートトレンチ２１を形成する。次いで、前記第１のマスクを除去した後、ゲートトレンチ２１に対して例えば熱酸化処理を施し、その内壁面にゲート絶縁膜２２を形成する。その後、ＣＶＤ法などの成膜技術を用いることによって、ゲートトレンチ２１を埋設するようにして、ｎ型不純物が高濃度にドープされたポリシリコンなどを形成してゲート電極２３を形成するとともに、層間絶縁膜２４を形成する。

次いで、図４〜６に示すように、上述のようにして得たアセンブリに対して、ゲートトレンチ２１の略直交するような開口部を有するようにパターニングされたレジストからなる第２のマスク３５を形成する。次いで、第２のマスク３５を介して、ｎ^＋型シリコン半導体層１４にＣＤＥ（chemical dry etching）などの等方性エッチング処理を行う。すると、第２のマスク３５の下方には、ｎ^＋型シリコン半導体層１４が厚さ方向において部分的に除去して形成された、縦断面形状が楕円形のトレンチコンタクト３１が形成されるようになる。

この際、層間絶縁膜２４は、上記等方性エッチングにおける横方向エッチングのストッパーとして機能する。また、層間絶縁膜２４のエッチング抑止効果によって、ソース層であるｎ^＋型シリコン半導体層１４に対するパターニングを省略することができる。

なお、ＣＤＥ（chemical dry etching）などの等方性エッチング処理を用いてトレンチコンタクト３１を形成するため、図５に示すように、トレンチコンタクト３１は、第２のマスク３５の開口幅よりも大きな径の断面形状を有するようにして形成される。

また、等方性エッチングであれば、ＣＤＥ以外の方法を用いることもできるが、上述のような縦断面形状が楕円形のトレンチコンタクト３１は、上記ＣＤＥを利用することによって簡易に形成することができる。

次いで、第２のマスク３５を介して、例えばボロン（ＢＦ_２）などをトレンチコンタクト３１内に向けてイオン注入する。この際、第２のマスク３５の端部は、トレンチコンタクト３１内に突出し、庇状となっているので、前記イオン注入は、ｎ^＋型シリコン半導体層１４の、コンタクトトレンチ３１に露出した側面に対して実施されることなく、トレントコンタクト３１の下部３１Ａに対してのみに実施されるようになる。したがって、ｎ^＋型シリコン半導体層１４の、前記側面におけるｎ型不純物の濃度を実質的に低減させることがなく、トレントコンタクト３１内の下方にのみｎ^＋型シリコン半導体層１４からｐ型シリコン半導体層１３に達するｐ^＋不純物領域３２を形成することができる。

次いで、図７及び８に示すように、第２のマスク３５を除去した後、得られたアセンブリ上に、トレンチコンタクト３１を埋設するようにして電極材料を堆積し、上記ソース電極として機能する第１の電極１６を形成する。その後、ｎ⁺型シリコン基板１１の裏面側にドレイン電極として機能する第２の電極１５を形成し、図１に示すような縦型電界効果トランジスタを形成する。

上述のように、本実施形態における製造方法では、第１の電極（ソース電極）１６を、楕円形状に形成されたコンタクトトレンチ３１を埋設するようにして形成するので、ゲートオフ時に発生するキャリアの移動度が十分に高くなり、Ｖｓｕｓ耐性の低下を抑制することができる。

また、コンタクトトレンチ３１に対して庇状に張り出した第２のマスク３５を介してイオン注入が実施されるので、ｐ^＋不純物領域３２を形成する際の不純物注入がコンタクトトレンチ３１の下部３１Ａのみに行われ、その側面には行われないために、ｎ^＋型シリコン半導体層１４の、コンタクトトレンチ３１に露出した側面に上記不純物が注入されることがなくなり、前記側面におけるｎ型不純物の濃度を実質的に低減させることがない。また、上記ソース電極１６は、コンタクトトレンチ３１を埋設するようにして形成されるので、ソース電極１６とコンタクトトレンチ３１との接触面積が増大することになる。結果として、ソース電極１６とコンタクトトレンチ３１とのコンタクト抵抗が低減されるので、オン抵抗も低減されるようになる。

さらに、コンタクトトレンチ３１は、ｎ^＋型シリコン半導体層１４においてのみ形成されるため、セルサイズが十分に小さくなっても、そのアスペクト比は小さく保持することができる。したがって、複雑な技術などを用いることなく、コンタクトトレンチ３１内に上述したソース電極１６を、隙間を生じることなく形成することができるようになる。

また、コンタクトトレンチ３１は等方性エッチングによって形成するが、コンタクトトレンチ３１は、ｎ^＋型シリコン半導体層１４において形成するものであるため、その形成の際における横方向エッチングは層間絶縁膜２４によって抑止されるようになる。したがって、コンタクトトレンチ３１を簡易に形成することができる。また、層間絶縁膜２４のエッチング抑止効果によって、ソース層であるｎ^＋型シリコン半導体層１４に対するパターニングを省略することができる。

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。

実施形態における半導体装置の構成を概略的に示す斜視図である。実施形態における製造方法を説明するための工程図である。同じく、実施形態における製造方法を説明するための工程図である。同じく、実施形態における製造方法を説明するための工程図である。同じく、実施形態における製造方法を説明するための工程図である。同じく、実施形態における製造方法を説明するための工程図である。同じく、実施形態における製造方法を説明するための工程図である。同じく、実施形態における製造方法を説明するための工程図である。

符号の説明

１０半導体装置（縦型電界効果トランジスタ）
１１ｎ^＋型シリコン基板
１２ｎ⁻型エピタキシャルシリコン半導体層（第１の半導体層）
１３ｐ型シリコン半導体層（第２の半導体層）
１４ｎ^＋型シリコン半導体層（第３の半導体層）
１５ドレイン電極（第２の電極）
１６ソース電極（第１の電極）
２１ゲートトレンチ
２２ゲート絶縁膜
２３ゲート電極
２４層間絶縁膜
３１コンタクトトレンチ
３２ｐ^＋型不純物領域

Claims

トレンチコンタクト構造を有するトレンチゲート型の半導体装置であって、半導体基板の主面の上部側に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１導電型の第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層を厚さ方向に貫通し、前記第１の半導体内に達するようにして形成された複数のゲートトレンチと、
前記複数のゲートトレンチ内においてゲート絶縁膜を介して形成された複数のゲート電極と、
前記ゲートトレンチの間において、前記第３の半導体層の厚さ方向において形成された、縦方向の断面が楕円形状の複数のコンタクトトレンチと、
前記複数のコンタクトトレンチの下部よりも下方にのみ位置するようにして形成された第２導電型の不純物領域と、
前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして形成された第１の電極と、
前記半導体基板の裏面上に形成された第２の電極と、
を具えることを特徴とする、半導体装置。
前記不純物領域は、前記複数のコンタクトトレンチそれぞれの下方に前記第３の半導体層から前記第２の半導体層に達して形成されていることを特徴とする、請求項１に記載の半導体装置。
トレンチコンタクト構造を有するトレンチゲート型の半導体装置の製造方法であって、半導体基板の主面の上部側に第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層上に第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に第１導電型の第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層に対し、第１のマスクを介してエッチング処理を施し、前記第２の半導体層及び前記第３の半導体層を厚さ方向に貫通し、前記第１の半導体内に達するようにして複数のゲートトレンチを形成する工程と、
前記複数のゲートトレンチ内においてゲート絶縁膜を介して複数のゲート電極を形成する工程と、
前記第３の半導体層に対し、第２のマスクを介して等方性エッチング処理を施し、前記ゲートトレンチの間において、前記第３の半導体層の厚さ方向に、縦方向の断面が楕円形状の複数のコンタクトトレンチを形成する工程と、
前記複数のコンタクトトレンチ内の下部に対してのみ第２導電型のイオン注入を行い、これらコンタクトトレンチの下部よりも下方にのみ位置する第２導電型の不純物領域を形成する工程と、
前記複数のコンタクトトレンチを埋設し、前記不純物領域と接触するようにして第１の電極を形成する工程と、
前記半導体基板の裏面上に第２の電極を形成する工程と、
を具えることを特徴とする、半導体装置の製造方法。
前記第２導電型の不純物領域を形成する工程は、前記第２のマスクを介してイオン注入を行うことを特徴とする、請求項３に記載の半導体装置の製造方法。
前記等方性エッチング処理が、ＣＤＥ（chemical dry etching）であることを特徴とする、請求項３又は４に記載の半導体装置の製造方法。