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JP5288645B2 - Semiconductor device - Google Patents

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JP5288645B2 JP2011038205A JP2011038205A JP5288645B2 JP 5288645 B2 JP5288645 B2 JP 5288645B2 JP 2011038205 A JP2011038205 A JP 2011038205A JP 2011038205 A JP2011038205 A JP 2011038205A JP 5288645 B2 JP5288645 B2 JP 5288645B2
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Description

本発明は、半導体装置の駆動方法に関する。より詳細には、半導体基板上又は絶縁表面上に作製されたトランジスタを有するアクティブマトリクス型半導体装置の駆動方法に関する。   The present invention relates to a method for driving a semiconductor device. More specifically, the present invention relates to a method for driving an active matrix semiconductor device having a transistor manufactured over a semiconductor substrate or an insulating surface.

イメージセンサ機能を有する半導体装置には、光電変換素子と該光電変換素子を制御する一つまたは複数のトランジスタが設けられる。光電変換素子としては、PN型のフォトダイオードが用いられる場合が多い。その他には、PIN型のフォトダイオード、アバランシェ型ダイオード、npn埋め込み型ダイオード、ショットキー型ダイオード、フォトトランジスタ、X線用のフォトコンダクタ、及び赤外線用のセンサなどがある。   A semiconductor device having an image sensor function is provided with a photoelectric conversion element and one or a plurality of transistors for controlling the photoelectric conversion element. As the photoelectric conversion element, a PN type photodiode is often used. In addition, there are a PIN photodiode, an avalanche diode, an npn buried diode, a Schottky diode, a phototransistor, an X-ray photoconductor, an infrared sensor, and the like.

イメージセンサ機能を有する半導体装置は、大別してCCD型とCMOS型に分類される。CMOS型の半導体装置は、増幅用回路を搭載していないものはパッシブ型、増幅用回路を搭載しているものはアクティブ型に分類される。増幅用回路は、光電変換素子が読み取った被写体の画像信号を増幅したりする機能を有しているため、ノイズなどの影響を受けにくく、増幅用回路が搭載されたアクティブ型のCMOS型半導体装置は多く採用されている。   Semiconductor devices having an image sensor function are roughly classified into a CCD type and a CMOS type. CMOS type semiconductor devices are classified as passive types without an amplification circuit and active types with an amplification circuit. Since the amplification circuit has a function of amplifying the image signal of the subject read by the photoelectric conversion element, the amplification circuit is hardly affected by noise and the like, and is an active CMOS semiconductor device equipped with the amplification circuit Is widely adopted.

アクティブ型のCMOS型の半導体装置は、光電変換素子の出力端子に入力インピーダンスの高い増幅用回路の入力端子を接続している。そのため、被写体の情報を読み取る領域を劣化させることがなく、何回でも該被写体の情報を読み取ることが可能である。これを一般的に非破壊読み出しとよぶ。   In an active CMOS semiconductor device, an input terminal of an amplification circuit having a high input impedance is connected to an output terminal of a photoelectric conversion element. Therefore, the subject information can be read any number of times without deteriorating the region from which the subject information is read. This is generally called nondestructive reading.

この非破壊読み出しを利用して、蓄積時間の異なる信号を出力させることによりダイナミックレンジ(明暗比)を拡大する方法が研究されている。一例として挙げると、“O.Yadid-Pecht et. al., Proc. SPIE,vol.2654,pp82-92,1996”にて報告されているように、ソース信号線駆動回路を画素部の上下に一つずつ配置して、蓄積時間の異なる信号をそれぞれに出力する方法が研究されている。また他の例としては、“ISSCC99:p308:A 640x512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC”にて報告されているように、蓄積時間をT、2T、4T、・・・、(2K)×T(ここでTはフレーム期間を示す)のように2のべき乗で変化させて読み取る方法が研究されている。 A method for expanding the dynamic range (light / dark ratio) by outputting signals having different accumulation times using nondestructive readout has been studied. As an example, as reported in “O. Yadid-Pecht et. Al., Proc. SPIE, vol. 2654, pp82-92, 1996”, source signal line drive circuits are arranged above and below the pixel portion. Research has been conducted on a method for arranging signals one by one and outputting signals having different accumulation times. As another example, as reported in “ISSCC99: p308: A 640x512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC”, the accumulation time is T, 2T, 4T,. A method of reading with a power of 2 such as (2 K ) × T (where T represents a frame period) has been studied.

なお本明細書において、蓄積時間とは、画素に設けられた光電変換素子が初期化されてから、画素から信号を出力する時までの期間を指す。光電変換素子の受光部に光を照射し、信号を蓄積している時間のことでもあり、露光時間ともよばれる時間のことを指す。   Note that in this specification, the accumulation time refers to a period from when a photoelectric conversion element provided in a pixel is initialized to when a signal is output from the pixel. This is also the time for irradiating light to the light receiving portion of the photoelectric conversion element and accumulating signals, and also means the time called exposure time.

図3に光電変換素子が設けられた半導体装置の概略図の一例を示す。図3の半導体装置は、画素部104、画素部104の周辺に配置されたソース信号線駆動回路101、ゲート信号線駆動回路102、リセット信号線駆動回路103を有している。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c、最終出力増幅用回路101dを有する。   FIG. 3 shows an example of a schematic diagram of a semiconductor device provided with a photoelectric conversion element. The semiconductor device in FIG. 3 includes a pixel portion 104, a source signal line driver circuit 101, a gate signal line driver circuit 102, and a reset signal line driver circuit 103 arranged around the pixel portion 104. The source signal line drive circuit 101 includes a bias circuit 101a, a sample hold circuit 101b, a signal output line drive circuit 101c, and a final output amplification circuit 101d.

画素部104は、マトリクス状に配置された複数の画素100を有している。
なお本明細書において、画素部104には、x列(縦)×y行(横)個の画素100がマトリクス状に設けられているとする。
The pixel portion 104 has a plurality of pixels 100 arranged in a matrix.
Note that in this specification, the pixel portion 104 is provided with x columns (vertical) × y rows (horizontal) pixels 100 in a matrix.

図4には、i行j列目に設けられた画素100の回路図を示す。画素100は、信号出力線(S1〜Sx)のいずれか1つと、電源線(VB1〜VBx)のいずれか1つと、ゲート信号線(G1〜Gy)のいずれか1つと、リセット信号線(R1〜Ry)のいずれか1つとを有している。また、画素100は、スイッチング用トランジスタ112と、増幅用トランジスタ113と、リセット用トランジスタ114と、光電変換素子111とを有している。   FIG. 4 shows a circuit diagram of the pixel 100 provided in the i-th row and j-th column. The pixel 100 includes one of signal output lines (S1 to Sx), one of power supply lines (VB1 to VBx), one of gate signal lines (G1 to Gy), and a reset signal line (R1). To Ry). In addition, the pixel 100 includes a switching transistor 112, an amplification transistor 113, a reset transistor 114, and a photoelectric conversion element 111.

図3、図4に示す半導体装置のそれぞれの画素100に設けられた光電変換素子111は、被写体から反射した光が照射されることによって、その電位を変化させる。     The photoelectric conversion element 111 provided in each pixel 100 of the semiconductor device illustrated in FIGS. 3 and 4 changes its potential when irradiated with light reflected from a subject.

この状態において、ゲート信号線(Gi)が選択されると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオン状態になり、光電変換素子111の電位に応じた信号が、スイッチング用トランジスタ112を介して信号出力線(Sj)に出力される。そして、信号出力線(Sj)に出力された信号は、ソース信号線駆動回路101に送られる。     In this state, when the gate signal line (Gi) is selected, the switching transistor 112 connected to the gate signal line (Gi) is turned on, and a signal corresponding to the potential of the photoelectric conversion element 111 is switched. The signal is output to the signal output line (Sj) through the transistor 112. Then, the signal output to the signal output line (Sj) is sent to the source signal line driver circuit 101.

ここで、上述した構成を有する半導体装置の駆動方法について、図15を用いて説明する。図15において、横軸は時間の経過を示す。なお本明細書において、リセット信号線R(R1〜Ryのうちのいずれか一つ)にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間(F)
とする。また本明細書において、リセット信号線Rに信号を印加して、次の行のリセット信号線Rに信号を印加する期間を水平走査期間(P)とする。
Here, a method for driving the semiconductor device having the above-described structure is described with reference to FIGS. In FIG. 15, the horizontal axis indicates the passage of time. In this specification, a period from when a reset signal is applied to the reset signal line R (any one of R1 to Ry) until the reset signal is applied again is defined as one frame period (F).
And In this specification, a period during which a signal is applied to the reset signal line R and a signal is applied to the reset signal line R in the next row is defined as a horizontal scanning period (P).

まず、リセット信号線駆動回路103から1行目のリセット信号線(R1)に入力されるリセット信号によってリセット信号線(R1)が選択される。なお本明細書において、リセット信号線が選択されるとは、該リセット信号線に接続されている全てのリセット用トランジスタ114がオンの状態になることを意味する。つまりここでは、リセット信号線(R1)に接続されている全ての画素(1行目の画素)のリセット用トランジスタ114がオンの状態になる。そうすると、1行目の光電変換素子111が初期化される。   First, the reset signal line (R1) is selected by a reset signal input from the reset signal line driving circuit 103 to the reset signal line (R1) in the first row. In this specification, the selection of the reset signal line means that all the reset transistors 114 connected to the reset signal line are turned on. That is, here, the reset transistors 114 of all the pixels (pixels in the first row) connected to the reset signal line (R1) are turned on. Then, the photoelectric conversion elements 111 in the first row are initialized.

リセット信号線(R1)の選択が終了すると同時に、次の行のリセット信号線(R2)が選択される。そして、リセット信号線(R2)に接続されている全ての画素のリセット用トランジスタ114がオンの状態になり、2行目の画素が有する光電変換素子111が初期化される。   At the same time as the selection of the reset signal line (R1) is completed, the reset signal line (R2) of the next row is selected. Then, the reset transistors 114 of all the pixels connected to the reset signal line (R2) are turned on, and the photoelectric conversion elements 111 included in the pixels in the second row are initialized.

このようにして順に、全てのリセット信号線(R1〜Ry)が選択されていく。そして、選択されたリセット信号線Rに接続された画素100が有する光電変換素子111が初期化される。   In this way, all the reset signal lines (R1 to Ry) are sequentially selected. Then, the photoelectric conversion element 111 included in the pixel 100 connected to the selected reset signal line R is initialized.

次いでゲート信号線(G1〜Gy)に印加される信号について説明する。1行目のリセット信号線(R1)にリセット信号が入力されてから、6個の水平走査期間(6×P)が経過すると、ゲート信号線駆動回路102からゲート信号線(G1)に入力されるゲート信号によって、ゲート信号線(G1)が選択される。
そうすると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により信号が信号出力線(S1〜Sx)に出力される。なお、この場合における画素100により出力された信号の蓄積時間(L)は、6個の水平走査期間(6×P)である。
Next, signals applied to the gate signal lines (G1 to Gy) will be described. When six horizontal scanning periods (6 × P) have elapsed since the reset signal was input to the reset signal line (R1) in the first row, the gate signal line driving circuit 102 inputs the gate signal line (G1). The gate signal line (G1) is selected by the gate signal.
Then, the switching transistor 112 connected to the gate signal line (G1) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the first row. In this case, the accumulation time (L) of the signal output from the pixel 100 is six horizontal scanning periods (6 × P).

次いで、ゲート信号線駆動回路102から2行目のゲート信号線(G2)に入力されるゲート信号によって、2行目のゲート信号線(G2)が選択される。そうすると、ゲート信号線(G2)に接続されたスイッチング用トランジスタ112がオンの状態となり、2行目の画素100により信号が信号出力線(S1〜Sx)に出力される。この場合における画素100により出力された信号の蓄積時間(L)は、6個の水平走査期間(6×P)である。   Next, the gate signal line (G2) in the second row is selected by the gate signal input from the gate signal line driver circuit 102 to the gate signal line (G2) in the second row. Then, the switching transistor 112 connected to the gate signal line (G2) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the second row. In this case, the accumulation time (L) of the signal output from the pixel 100 is six horizontal scanning periods (6 × P).

このようにして順に、全てのゲート信号線(G1〜Gy)が選択されていく。
そして、選択されたゲート信号線(G1〜Gy)に接続された画素100の信号が信号出力線(S1〜Sx)に出力される。図15から分かるように、本駆動方法を用いると、画素100により出力された画素100の信号の蓄積時間(L)
は、全て同じであり、6個の水平走査期間(6×P)となっている。
In this way, all the gate signal lines (G1 to Gy) are sequentially selected.
Then, the signals of the pixels 100 connected to the selected gate signal lines (G1 to Gy) are output to the signal output lines (S1 to Sx). As can be seen from FIG. 15, when this driving method is used, the accumulation time (L) of the signal of the pixel 100 output from the pixel 100 is obtained.
Are all the same and have six horizontal scanning periods (6 × P).

次いで、図16を用いてゲート信号線(G1〜Gy)に出力されるゲート信号とのタイミングと、リセット信号線(R1〜Ry)に出力されるリセット信号のタイミングと、i行j列目の画素100に設けられた光電変換素子111の電位との関係について説明する。   Next, referring to FIG. 16, the timing of the gate signal output to the gate signal lines (G1 to Gy), the timing of the reset signal output to the reset signal lines (R1 to Ry), and the i-th and j-th columns A relationship with the potential of the photoelectric conversion element 111 provided in the pixel 100 will be described.

始めに、リセット信号線駆動回路103からリセット信号線(Ri)に入力されるリセット信号によってリセット信号線(Ri)が選択される。そうするとリセット信号線(Ri)に接続されている全ての画素100(i行目の画素100)のリセット用トランジスタ114がオンの状態になる。そうすると、i行目の画素100が有する光電変換素子111が初期化される。   First, the reset signal line (Ri) is selected by a reset signal input from the reset signal line driving circuit 103 to the reset signal line (Ri). Then, the reset transistors 114 of all the pixels 100 (i-th row pixels 100) connected to the reset signal line (Ri) are turned on. Then, the photoelectric conversion element 111 included in the pixel 100 in the i-th row is initialized.

光電変換素子111が初期化された後、光電変換素子111に光が照射されていると、光強度に応じた電荷が光電変換素子111に発生する。そして、リセット動作により光電変換素子111に充電された電荷が、徐々に放電され、光電変換素子111のnチャネル型端子の電位が低くなってくる。   If the photoelectric conversion element 111 is irradiated with light after the photoelectric conversion element 111 is initialized, a charge corresponding to the light intensity is generated in the photoelectric conversion element 111. Then, the charge charged in the photoelectric conversion element 111 by the reset operation is gradually discharged, and the potential of the n-channel terminal of the photoelectric conversion element 111 becomes low.

図16に示すように、光電変換素子111に明るい光が照射されている場合は、放電される量が多いため、光電変換素子111のnチャネル型端子の電位は低くなる。一方、光電変換素子111に暗い光が照射されている場合は、放電される量が少なく、光電変換素子111のnチャネル型端子の電位は、明るい光が照射されている場合に比べると、あまり低くなっていない。   As shown in FIG. 16, when the photoelectric conversion element 111 is irradiated with bright light, the amount of discharge is large, and thus the potential of the n-channel terminal of the photoelectric conversion element 111 is low. On the other hand, when the photoelectric conversion element 111 is irradiated with dark light, the amount of discharge is small, and the potential of the n-channel terminal of the photoelectric conversion element 111 is much less than that when bright light is irradiated. It is not low.

そして、リセット信号線(Ri)にリセット信号が入力されてから、6個の水平走査期間(6×P)が経過すると、ゲート信号線駆動回路102からj行目のゲート信号線(Gi)に入力されるゲート信号によって、ゲート信号線(Gi)
が選択される。そうすると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子111に照射された光の強度に比例している。
Then, when six horizontal scanning periods (6 × P) have elapsed since the reset signal was input to the reset signal line (Ri), the gate signal line driving circuit 102 supplies the jth gate signal line (Gi). Depending on the input gate signal, the gate signal line (Gi)
Is selected. Then, the switching transistor 112 connected to the gate signal line (Gi) is turned on, and the potential of the n-channel terminal of the photoelectric conversion element 111 is read as a signal. This signal is proportional to the intensity of light applied to the photoelectric conversion element 111.

なお、非常に明るい光が照射された場合は、光電変換素子111のnチャネル型端子の電位が低くなってくるが、その電位が電源基準線121の電位まで低くなると、電位は変化しなくなる。このような状況を飽和と呼ぶ。   Note that when very bright light is irradiated, the potential of the n-channel terminal of the photoelectric conversion element 111 decreases, but when the potential decreases to the potential of the power supply reference line 121, the potential does not change. Such a situation is called saturation.

また光電変換素子111は、蓄積時間において、照射された光によって生成される電荷を蓄積している。よって、蓄積時間が異なると、たとえ同じ光強度の光であっても、光によって生成される電荷の総量が異なるため、信号値も異なる。
例えば、強い光が光電変換素子111に照射された場合は、短い蓄積時間で飽和してしまう。また、弱い光が光電変換素子111に照射された場合であっても、蓄積時間が長いと、いずれは飽和状態に達する。つまり信号は、光電変換素子111に照射される光の強さと蓄積時間との積によって決定する。
Further, the photoelectric conversion element 111 accumulates charges generated by the irradiated light during the accumulation time. Therefore, if the accumulation times are different, the signal value is different because the total amount of charges generated by the light is different even if the light has the same light intensity.
For example, when intense light is irradiated to the photoelectric conversion element 111, it is saturated in a short accumulation time. Further, even when weak light is irradiated onto the photoelectric conversion element 111, when the accumulation time is long, it eventually reaches a saturated state. That is, the signal is determined by the product of the intensity of light applied to the photoelectric conversion element 111 and the accumulation time.

図16において、ゲート信号が入力された時点では、暗い光が照射された光電変換素子111の電位は、リセット信号が入力された時点に比べて少し低下しているが、まだ飽和状態には及ばない。   In FIG. 16, when the gate signal is input, the potential of the photoelectric conversion element 111 irradiated with dark light is slightly lower than that when the reset signal is input, but it still reaches the saturation state. Absent.

一方、明るい光が照射された光電変換素子111は既に飽和状態になっている。この場合には、画素100から出力される信号を正確に読み取ることが出来ない。そのため、明るい光が照射された光電変換素子111を有する画素100の信号を読み取る際の蓄積時間はもう少し短い方が好ましい。   On the other hand, the photoelectric conversion element 111 irradiated with bright light is already saturated. In this case, the signal output from the pixel 100 cannot be read accurately. Therefore, it is preferable that the accumulation time when reading the signal of the pixel 100 including the photoelectric conversion element 111 irradiated with bright light is slightly shorter.

上述した駆動方法を用いると、画素100から出力される信号の蓄積時間(L)は全て6個の水平走査期間(6×P)となっており、言い換えると、画素100から出力される信号は、全て同じ蓄積時間でしか出力出来なかった。   When the driving method described above is used, the accumulation time (L) of the signal output from the pixel 100 is all six horizontal scanning periods (6 × P). In other words, the signal output from the pixel 100 is , All could only be output with the same accumulation time.

そのため、画素100に照射される光強度が強い場合には、光電変換素子111の電位が飽和状態になることがあり、被写体の情報を正確に読み取ることが出来なかった。また画素100に照射される光強度が弱い場合には、光電変換素子111の電位の変化が微弱であるため、画素100から出力される信号にあまり違いがなく、被写体の情報を正確に読み取ることが出来なかった。   For this reason, when the intensity of light applied to the pixel 100 is high, the potential of the photoelectric conversion element 111 may be saturated, and information on the subject cannot be read accurately. In addition, when the light intensity applied to the pixel 100 is low, the change in the potential of the photoelectric conversion element 111 is very weak, so there is not much difference in the signal output from the pixel 100, and the subject information can be read accurately. I couldn't.

また、“O.Yadid-Pecht et. al., Proc. SPIE,vol.2654,pp82-92,1996”にて報告された方法を用いた場合、画素から出力される信号の蓄積時間は、2種類のみであった。しかも、駆動回路を画素部の上下に一つずつ配置しているため、駆動回路部が大型化してしまうという欠点もあった。   Further, when the method reported in “O. Yadid-Pecht et. Al., Proc. SPIE, vol. 2654, pp82-92, 1996” is used, the accumulation time of the signal output from the pixel is 2 There were only types. In addition, since the drive circuits are arranged one above the other of the pixel portion, there is a disadvantage that the drive circuit portion becomes large.

また、“ISSCC99:p308:A 640x512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC”にて報告された方法を用いた場合、画素から出力される信号の蓄積時間をT、2T、4T、・・・、(2K)×Tのように変化させている。その結果、kが増加すると、読み取り時間がとても長くなってしまうという欠点が存在した。例えばk=3の場合(ダイナミックレンジを8倍にする場合)には、通常の読み取り時間に比べて8倍の読み取り時間が必要となっていた。 In addition, when using the method reported in “ISSCC99: p308: A 640x512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC”, the accumulation time of the signal output from the pixel is T, 2T, 4T, ..., (2 K ) × T. As a result, there is a drawback that the reading time becomes very long as k increases. For example, in the case of k = 3 (when the dynamic range is increased by 8 times), the read time is 8 times longer than the normal read time.

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。図17を用いて本発明の駆動方法について説明する。 In order to solve the above-described problems of the prior art, the following measures are taken in the present invention. The driving method of the present invention will be described with reference to FIG.

図17において、横軸は時間の経過を示している。また図17には、従来の駆動方法によるゲート信号線Ga、G(a+1)に印加される信号のタイミングチャートと、本願の駆動方法によるゲート信号線(Ga〜G(a+1))、ゲート信号線(Gb〜G(b+2))、ゲート信号線(Gc〜G(c+2))とに印加される信号のタイミングチャートを示す。なお、a、b、cはともに自然数とする。   In FIG. 17, the horizontal axis indicates the passage of time. FIG. 17 also shows a timing chart of signals applied to the gate signal lines Ga and G (a + 1) by the conventional driving method, the gate signal lines (Ga to G (a + 1)) and the gate signal line by the driving method of the present application. 6 shows a timing chart of signals applied to (Gb to G (b + 2)) and gate signal lines (Gc to G (c + 2)). Note that a, b, and c are all natural numbers.

図17に示すように、従来の駆動方法においては、水平走査期間(P)にゲート信号線(G1〜Gy)のいずれか一本が選択される。つまり、1フレーム期間には、y回(ゲート信号線(G1〜Gy)の本数と同じ数)の垂直走査が行われていた。   As shown in FIG. 17, in the conventional driving method, any one of the gate signal lines (G1 to Gy) is selected in the horizontal scanning period (P). That is, in one frame period, vertical scanning is performed y times (the same number as the number of gate signal lines (G1 to Gy)).

一方、本発明の駆動方法においては、水平走査期間(P)にゲート信号線(G1〜Gy)のいずれか3本が選択され、1フレーム期間に(3×y)回の垂直走査を行う。なお1水平走査期間(P)に3本のゲート信号線(G1〜Gy)を同時に選択すると、同じ信号出力線(S1〜Sx)に接続している画素のうちの3つの画素から出力される信号が、同じ信号出力線(S1〜Sx)に出力されるため、信号が混ざってしまう。そのため、本発明では水平走査期間(P)を3つに分割する。そしてそれぞれを第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間とする。そしてそれぞれのサブ水平走査期間において、ゲート信号線(G1〜Gy)のいずれか一本を選択する。そうすると、信号出力線(S1〜Sx)に画素から出力される信号が混ざることなく、1水平走査期間(P)中に最大で3本のゲート信号線(G1〜Gy)を選択することが出来る。   On the other hand, in the driving method of the present invention, any three of the gate signal lines (G1 to Gy) are selected in the horizontal scanning period (P), and (3 × y) vertical scanning is performed in one frame period. If three gate signal lines (G1 to Gy) are simultaneously selected in one horizontal scanning period (P), the signals are output from three of the pixels connected to the same signal output line (S1 to Sx). Since the signals are output to the same signal output lines (S1 to Sx), the signals are mixed. Therefore, in the present invention, the horizontal scanning period (P) is divided into three. These are defined as a first sub-horizontal scanning period, a second sub-horizontal scanning period, and a third sub-horizontal scanning period. In each sub horizontal scanning period, one of the gate signal lines (G1 to Gy) is selected. Then, a maximum of three gate signal lines (G1 to Gy) can be selected in one horizontal scanning period (P) without mixing the signal output lines (S1 to Sx) with the signals output from the pixels. .

なおここでは水平走査期間(P)を3つに分割した例を示すが、本発明はこれに限定されず、水平走査期間(P)は設計者の任意の数に分割することが出来る。   Although an example in which the horizontal scanning period (P) is divided into three is shown here, the present invention is not limited to this, and the horizontal scanning period (P) can be divided into an arbitrary number of designers.

また第1サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線G(G1〜Gyのうちのいずれか一つ)に印加される信号を第1サブゲート信号とし、第2サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Gに印加される信号を第2サブゲート信号とする。また、第3サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Gに印加される信号を第3サブゲート信号とする。   In the first sub-horizontal scanning period, a signal applied from the gate signal line driving circuit to the gate signal line G (any one of G1 to Gy) is set as the first sub-gate signal, and the second sub-horizontal scanning period. The signal applied to the gate signal line G from the gate signal line driving circuit is defined as a second sub-gate signal. In the third sub horizontal scanning period, a signal applied to the gate signal line G from the gate signal line driving circuit is set as a third sub gate signal.

図19に示すように、ある水平走査期間(P)においては、第1サブ水平走査期間において、a行目のゲート信号線(Ga)が選択され、第2サブ水平走査期間において、b行目のゲート信号線(Gb)が選択され、第3サブ水平走査期間において、c行目のゲート信号線(Gc)が選択される。   As shown in FIG. 19, in a certain horizontal scanning period (P), the gate signal line (Ga) in the a-th row is selected in the first sub-horizontal scanning period, and the b-th row in the second sub-horizontal scanning period. Gate signal line (Gb) is selected, and the gate signal line (Gc) in the c-th row is selected in the third sub-horizontal scanning period.

そして、次の水平走査期間(P)においては、第1サブ水平走査期間において、(a+1)行目のゲート信号線(Ga)が選択され、第2サブ水平走査期間において、(b+1)行目のゲート信号線(Gb)が選択され、第3サブ水平走査期間において、(c+1)行目のゲート信号線(Gc)が選択される。   In the next horizontal scanning period (P), the gate signal line (Ga) in the (a + 1) th row is selected in the first sub-horizontal scanning period, and the (b + 1) th row in the second sub-horizontal scanning period. Gate signal line (Gb) is selected, and the gate signal line (Gc) in the (c + 1) th row is selected in the third sub-horizontal scanning period.

このようにして順に全てのゲート信号線(G1〜Gy)が、第1サブ水平走査期間、第2サブ水平走査期間、および第3サブ水平走査期間のそれぞれの期間において選択される。言い換えると、全てのゲート信号線(G1〜Gy)に順に第1サブゲート信号、第2サブゲート信号、および第3サブゲート信号を印加させる。本発明では、ゲート信号線(G1〜Gy)に、第1サブゲート信号、第2サブゲート信号、および第3サブゲート信号が印加されるタイミングを変化させる。その結果、光電変換素子を有する画素からは、複数の信号が出力され、さらにその複数の信号の蓄積時間はそれぞれ異なる。   In this way, all the gate signal lines (G1 to Gy) are sequentially selected in each of the first sub-horizontal scanning period, the second sub-horizontal scanning period, and the third sub-horizontal scanning period. In other words, the first sub-gate signal, the second sub-gate signal, and the third sub-gate signal are sequentially applied to all the gate signal lines (G1 to Gy). In the present invention, the timing at which the first sub-gate signal, the second sub-gate signal, and the third sub-gate signal are applied to the gate signal lines (G1 to Gy) is changed. As a result, a plurality of signals are output from the pixel having the photoelectric conversion element, and the accumulation times of the plurality of signals are different from each other.

すなわち本発明では、水平走査期間(P)をn個(nは自然数)に分割することにより、1フレーム期間内において、(n×y)回の水平走査を行うことが出来るため、読み取り時間が長くなってしまうことを防ぐことが出来る。またそれぞれの画素からは、n個の信号を出力することが出来、さらに複数の信号の蓄積時間はそれぞれ異なる。そのため、画素100に照射された光強度に適した信号を選択することが可能となる。   That is, in the present invention, by dividing the horizontal scanning period (P) into n (n is a natural number), (n × y) horizontal scannings can be performed within one frame period, so that the reading time is reduced. It can be prevented from becoming long. Further, n signals can be output from each pixel, and the accumulation times of a plurality of signals are different from each other. Therefore, it is possible to select a signal suitable for the light intensity irradiated to the pixel 100.

本発明の駆動方法では、水平走査期間(P)を分割することにより、1フレーム期間内において、同じ画素から複数の信号を出力することが出来るため、読み取り時間が長くなってしまうことを防ぐことが出来、さらにダイナミックレンジを拡大することが出来る。なお水平走査期間(P)は、任意の数に分割できるため、蓄積時間が異なる信号を出力することは容易に実現出来る。   In the driving method of the present invention, by dividing the horizontal scanning period (P), it is possible to output a plurality of signals from the same pixel within one frame period, thereby preventing an increase in reading time. And the dynamic range can be further expanded. Since the horizontal scanning period (P) can be divided into an arbitrary number, it is easy to output signals with different accumulation times.

本発明の半導体装置の駆動方法を説明する図。8A and 8B illustrate a method for driving a semiconductor device of the present invention. 光電変換素子の電位と時間との関係を説明する図。10A and 10B illustrate a relationship between a potential of a photoelectric conversion element and time. 本発明の半導体装置の概略図。1 is a schematic diagram of a semiconductor device of the present invention. 本発明の半導体装置の画素の回路図を示す図。FIG. 10 is a diagram illustrating a circuit diagram of a pixel of a semiconductor device of the invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置のソース信号線駆動回路を説明する図。6A and 6B illustrate a source signal line driver circuit of a semiconductor device of the present invention. 本発明の半導体装置の断面構造を示す図。FIG. 9 is a diagram showing a cross-sectional structure of a semiconductor device of the invention. 本発明の半導体装置の上面図および断面図。4A and 4B are a top view and a cross-sectional view of a semiconductor device of the present invention. 本発明の半導体装置を適用することが出来る電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device to which the semiconductor device of the invention can be applied. 従来の半導体装置の駆動方法を説明する図。10A and 10B illustrate a conventional method for driving a semiconductor device. 光電変換素子の電位と時間との関係を説明する図。10A and 10B illustrate a relationship between a potential of a photoelectric conversion element and time. 本発明の半導体装置の駆動方法を説明する図。8A and 8B illustrate a method for driving a semiconductor device of the present invention.

(実施の形態1)
本発明の駆動方法は、光電変換素子を有するどのような半導体装置にも適用される。図3、図4には、本発明が適用される半導体装置の一例を示す。
(Embodiment 1)
The driving method of the present invention is applied to any semiconductor device having a photoelectric conversion element. 3 and 4 show an example of a semiconductor device to which the present invention is applied.

図3の半導体装置は、画素部104、画素部104の周辺に配置されたソース信号線駆動回路101、ゲート信号線駆動回路102、リセット信号線駆動回路103を有している。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c、及び最終出力増幅用回路101dを有する。   The semiconductor device in FIG. 3 includes a pixel portion 104, a source signal line driver circuit 101, a gate signal line driver circuit 102, and a reset signal line driver circuit 103 arranged around the pixel portion 104. The source signal line drive circuit 101 includes a bias circuit 101a, a sample hold circuit 101b, a signal output line drive circuit 101c, and a final output amplification circuit 101d.

なお、図3にはソース信号線駆動回路101が、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c、及び最終出力増幅用回路101dが設けられた例を示したが、本発明はこれに限定されない。ソース信号線駆動回路101については、実施例において詳しく説明する。   FIG. 3 shows an example in which the source signal line driver circuit 101 is provided with a bias circuit 101a, a sample hold circuit 101b, a signal output line driver circuit 101c, and a final output amplifier circuit 101d. Is not limited to this. The source signal line driver circuit 101 will be described in detail in the embodiments.

画素部104は、マトリクス状に配置された複数の画素100を有している。
なお本明細書において、画素部104には、x列(縦)×y行(横)個の画素100がマトリクス状に設けられているとする。
The pixel portion 104 has a plurality of pixels 100 arranged in a matrix.
Note that in this specification, the pixel portion 104 is provided with x columns (vertical) × y rows (horizontal) pixels 100 in a matrix.

図4には、i行j列目に設けられた画素100の回路図を示す。画素100は、信号出力線(S1〜Sx)のいずれか1つと、電源線(VB1〜VBx)のいずれか1つと、ゲート信号線(G1〜Gy)のいずれか1つと、リセット信号線(R1〜Ry)のいずれか1つとを有している。また、画素100は、スイッチング用トランジスタ112と、増幅用トランジスタ113と、リセット用トランジスタ114と、光電変換素子111とを有している。   FIG. 4 shows a circuit diagram of the pixel 100 provided in the i-th row and j-th column. The pixel 100 includes one of signal output lines (S1 to Sx), one of power supply lines (VB1 to VBx), one of gate signal lines (G1 to Gy), and a reset signal line (R1). To Ry). In addition, the pixel 100 includes a switching transistor 112, an amplification transistor 113, a reset transistor 114, and a photoelectric conversion element 111.

光電変換素子111は、nチャネル型端子、pチャネル型端子、およびnチャネル型端子とpチャネル型端子の間に設けられている光電変換層を有している。pチャネル型端子及びnチャネル型端子の一方は、電源基準線121に接続されており、もう一方は増幅用トランジスタ113のゲート電極に接続されている。     The photoelectric conversion element 111 includes an n-channel terminal, a p-channel terminal, and a photoelectric conversion layer provided between the n-channel terminal and the p-channel terminal. One of the p-channel terminal and the n-channel terminal is connected to the power supply reference line 121, and the other is connected to the gate electrode of the amplifying transistor 113.

スイッチング用トランジスタ112のゲート電極はゲート信号線(Gi)に接続されている。そしてスイッチング用トランジスタ112のソース領域及びドレイン領域は、一方は増幅用トランジスタ113のソース領域に接続されており、もう一方は信号出力線(Sj)に接続されている。スイッチング用トランジスタ112は、光電変換素子111の信号を出力するときのスイッチング素子として機能するトランジスタである。     The gate electrode of the switching transistor 112 is connected to the gate signal line (Gi). One of the source region and the drain region of the switching transistor 112 is connected to the source region of the amplifying transistor 113, and the other is connected to the signal output line (Sj). The switching transistor 112 is a transistor that functions as a switching element when a signal from the photoelectric conversion element 111 is output.

増幅用トランジスタ113のドレイン領域は電源線(VBj)に接続されている。そして増幅用トランジスタ113のソース領域はスイッチング用トランジスタ112のソース領域又はドレイン領域に接続されている。増幅用トランジスタ113は、画素部104の下部に設けられたバイアス用トランジスタ(図示せず)とソースフォロワ回路を形成する。そのため、増幅用トランジスタ113とバイアス用トランジスタの極性は同じである方がよい。     The drain region of the amplifying transistor 113 is connected to the power supply line (VBj). The source region of the amplifying transistor 113 is connected to the source region or the drain region of the switching transistor 112. The amplifying transistor 113 forms a source follower circuit with a biasing transistor (not shown) provided below the pixel portion 104. Therefore, it is better that the polarity of the amplifying transistor 113 and the biasing transistor are the same.

リセット用トランジスタ114のゲート電極は、リセット信号線(Ri)に接続されている。リセット用トランジスタ114のソース領域とドレイン領域は、一方は電源線(VBj)に接続されており、もう一方は、光電変換素子111及び増幅用トランジスタ113のゲート電極に接続されている。リセット用トランジスタ114は、光電変換素子111を初期化(リセット)するための素子(スイッチング素子)として機能するトランジスタである。   The gate electrode of the reset transistor 114 is connected to the reset signal line (Ri). One of the source region and the drain region of the reset transistor 114 is connected to the power supply line (VBj), and the other is connected to the gate electrodes of the photoelectric conversion element 111 and the amplification transistor 113. The reset transistor 114 is a transistor that functions as an element (switching element) for initializing (resetting) the photoelectric conversion element 111.

なお図4に示す画素100の構成はあくまで一例であり、本発明はこれに限定されない。例えば、図4に示す画素100に、1つのトランジスタ(転送用トランジスタ)を追加してもよく、そのような構成を有する半導体装置に本発明を適用することも出来る。また光電変換素子111として、フォトダイオードやフォトゲートなどを用いてもよい。つまり、画素100はどのような構成でもよく、画素100が有するトランジスタやコンデンサの数、及びそれらの接続の構成は特に限定されない。また、画素100の構成に応じて、ゲート信号線駆動回路102、リセット信号線駆動回路103などの駆動回路の数を変化させてもよく、半導体装置に設けられる駆動回路の数は特に限定されない。   Note that the configuration of the pixel 100 illustrated in FIG. 4 is merely an example, and the present invention is not limited to this. For example, one transistor (transfer transistor) may be added to the pixel 100 shown in FIG. 4, and the present invention can be applied to a semiconductor device having such a structure. As the photoelectric conversion element 111, a photodiode, a photogate, or the like may be used. That is, the pixel 100 may have any configuration, and the number of transistors and capacitors included in the pixel 100 and the connection configuration thereof are not particularly limited. Further, the number of driver circuits such as the gate signal line driver circuit 102 and the reset signal line driver circuit 103 may be changed depending on the structure of the pixel 100, and the number of driver circuits provided in the semiconductor device is not particularly limited.

次いで、上述した構成を有する半導体装置に適用した本発明の駆動方法について、図1、図2を用いて説明する。   Next, a driving method of the present invention applied to the semiconductor device having the above-described structure will be described with reference to FIGS.

図1において、横軸は時間の経過を示しており、またリセット信号線(R1〜Ry)、ゲート信号線(G1〜Gy)とに印加される信号のタイミングチャートを示す。なお本実施例においては、yは14とするが、本発明はこれに限定されず、リセット信号線(R1〜Ry)とゲート信号線(G1〜Gy)の数(yの値)は設計者が任意に定めることができる。   In FIG. 1, the horizontal axis shows the passage of time, and also shows a timing chart of signals applied to the reset signal lines (R1 to Ry) and the gate signal lines (G1 to Gy). In this embodiment, y is 14, but the present invention is not limited to this. The number of reset signal lines (R1 to Ry) and gate signal lines (G1 to Gy) (value of y) is determined by the designer. Can be arbitrarily determined.

なお本明細書において、リセット信号線R(R1〜Ryのうちのいずれか一つ)にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間(F)とする。また本明細書において、リセット信号線Rに信号を印加して、次の列のリセット信号線Rに信号を印加する期間を水平走査期間(P)とする。そして、水平走査期間(P)を3つに分割した期間をそれぞれ第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間とする。   In this specification, a period from when the reset signal is applied to the reset signal line R (any one of R1 to Ry) until the reset signal is applied again is defined as one frame period (F). . In this specification, a period during which a signal is applied to the reset signal line R and a signal is applied to the reset signal line R in the next column is defined as a horizontal scanning period (P). A period obtained by dividing the horizontal scanning period (P) into three is defined as a first sub horizontal scanning period, a second sub horizontal scanning period, and a third sub horizontal scanning period, respectively.

また第1サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線G(G1〜Gyのうちのいずれか一つ)に印加される信号を第1サブゲート信号とし、第2サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線Gに印加される信号を第2サブゲート信号とする。また、第3サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線Gに印加される信号を第3サブゲート信号とする。   In the first sub-horizontal scanning period, a signal applied from the gate signal line driving circuit 102 to the gate signal line G (any one of G1 to Gy) is set as the first sub-gate signal, and the second sub-horizontal scanning is performed. In the period, a signal applied to the gate signal line G from the gate signal line driving circuit 102 is a second sub-gate signal. In the third sub-horizontal scanning period, a signal applied from the gate signal line driving circuit 102 to the gate signal line G is set as a third sub-gate signal.

まず、リセット信号線駆動回路103から1行目のリセット信号線(R1)に入力されるリセット信号によってリセット信号線(R1)が選択される。そうすると、リセット信号線(R1)に接続されている全ての画素(1行目の画素)のリセット用トランジスタ114がオンの状態になり、1行目の画素100が有する光電変換素子111が初期化される。   First, the reset signal line (R1) is selected by a reset signal input from the reset signal line driving circuit 103 to the reset signal line (R1) in the first row. Then, the reset transistors 114 of all the pixels (first row pixels) connected to the reset signal line (R1) are turned on, and the photoelectric conversion elements 111 included in the first row pixels 100 are initialized. Is done.

リセット信号線(R1)の選択が終了すると同時に、2行目のリセット信号線(R2)が選択される。そして、リセット信号線(R2)に接続されている全ての画素100のリセット用トランジスタ114がオンの状態になり、2行目の画素100が有する光電変換素子111が初期化される。   At the same time as the selection of the reset signal line (R1) is completed, the reset signal line (R2) in the second row is selected. Then, the reset transistors 114 of all the pixels 100 connected to the reset signal line (R2) are turned on, and the photoelectric conversion elements 111 included in the pixels 100 in the second row are initialized.

このようにして順に、全てのリセット信号線(R1〜Ry)が選択されていく。そして、選択されたリセット信号線Rに接続された画素100が有する光電変換素子111が初期化される。   In this way, all the reset signal lines (R1 to Ry) are sequentially selected. Then, the photoelectric conversion element 111 included in the pixel 100 connected to the selected reset signal line R is initialized.

次いでゲート信号線(G1〜Gy)に印加される信号のタイミングチャートについて説明する。   Next, a timing chart of signals applied to the gate signal lines (G1 to Gy) will be described.

1行目のリセット信号線(R1)にリセット信号が入力されてから、3個の水平走査期間(3×P)が経過すると、ゲート信号線駆動回路102から1行目のゲート信号線(G1)に入力される第1サブゲート信号によって、ゲート信号線(G1)が選択される。そうすると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により信号が信号出力線(S1〜Sx)に出力される。なお、この場合における画素100により出力された信号の蓄積時間(L)は、3個の水平走査期間(3×P)である。   When three horizontal scanning periods (3 × P) have elapsed since the reset signal was input to the first row reset signal line (R1), the gate signal line (G1) ) To select the gate signal line (G1). Then, the switching transistor 112 connected to the gate signal line (G1) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the first row. In this case, the accumulation time (L) of the signal output by the pixel 100 is three horizontal scanning periods (3 × P).

次いで、ゲート信号線駆動回路102から12行目のゲート信号線(G12)
に入力される第2サブゲート信号によって、ゲート信号線(G12)が選択される。そうすると、ゲート信号線(G12)に接続されたスイッチング用トランジスタ112がオンの状態となり、12行目の画素100により信号が信号出力線(S1〜Sx)に出力される。
Next, the gate signal line (G12) in the 12th row from the gate signal line driving circuit 102
The gate signal line (G12) is selected by the second sub-gate signal input to. Then, the switching transistor 112 connected to the gate signal line (G12) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the twelfth row.

また、ゲート信号線駆動回路102からb行目(bは自然数)のゲート信号線(Gb)(図示せず)に入力される第3サブゲート信号によって、ゲート信号線(Gb)が選択される。そうすると、ゲート信号線(Gb)に接続されたスイッチング用トランジスタ112がオンの状態となり、b行目の画素100により信号が信号出力線(S1〜Sx)に出力される。   Further, the gate signal line (Gb) is selected by the third sub-gate signal input from the gate signal line driving circuit 102 to the gate signal line (Gb) (not shown) in the b-th row (b is a natural number). Then, the switching transistor 112 connected to the gate signal line (Gb) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the b-th row.

このようにして、第1サブゲート信号は1行目のゲート信号線(G1)に第1サブ水平走査期間において出力され、第2サブゲート信号は12行目のゲート信号線(G12)に第2サブ水平走査期間において出力され、第3サブゲート信号はb行目のゲート信号線(Gb)に第3サブ水平走査期間において出力される。
そして、第1サブ水平走査期間、第2サブ水平走査期間、及び第3サブ水平走査期間を合わせた期間が1水平走査期間(P)となる。
In this way, the first sub-gate signal is output to the first row gate signal line (G1) in the first sub-horizontal scanning period, and the second sub-gate signal is output to the twelfth row gate signal line (G12). The third sub-gate signal is output in the horizontal scanning period, and the third sub-gate signal is output to the b-th gate signal line (Gb) in the third sub-horizontal scanning period.
A period including the first sub-horizontal scanning period, the second sub-horizontal scanning period, and the third sub-horizontal scanning period is one horizontal scanning period (P).

次いで、リセット信号線(R1)にリセット信号が入力されてから、4個の水平走査期間(4×P)が経過すると、ゲート信号線駆動回路102から2行目のゲート信号線(G2)に入力される第1サブゲート信号によって、ゲート信号線(G2)が選択される。そうすると、ゲート信号線(G2)に接続されたスイッチング用トランジスタ112がオンの状態となり、2行目の画素100により信号が信号出力線(S1〜Sx)に出力される。なお、この場合における2行目の画素100により出力された信号の蓄積時間(L)は、3個の水平走査期間(3×P)である。   Next, after four horizontal scanning periods (4 × P) have passed since the reset signal was input to the reset signal line (R1), the gate signal line driving circuit 102 supplies the gate signal line (G2) in the second row. The gate signal line (G2) is selected by the input first sub-gate signal. Then, the switching transistor 112 connected to the gate signal line (G2) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the second row. In this case, the accumulation time (L) of the signal output by the pixels 100 in the second row is three horizontal scanning periods (3 × P).

次いで、ゲート信号線駆動回路102から13行目のゲート信号線(G13)
に入力される第2サブゲート信号によって、ゲート信号線(G13)が選択される。そうすると、ゲート信号線(G13)に接続されたスイッチング用トランジスタ112がオンの状態となり、13行目の画素100により信号が信号出力線(S1〜Sx)に出力される。
Next, the gate signal line (G13) in the 13th row from the gate signal line driving circuit 102
The gate signal line (G13) is selected by the second sub-gate signal input to. Then, the switching transistor 112 connected to the gate signal line (G13) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the 13th row.

また、ゲート信号線駆動回路102から7行目のゲート信号線(G7)に入力される第3サブゲート信号によって、ゲート信号線(G7)が選択される。そうすると、ゲート信号線(G7)に接続されたスイッチング用トランジスタ112がオンの状態となり、7行目の画素100により信号が信号出力線(S1〜Sx)に出力される。   Further, the gate signal line (G7) is selected by the third sub-gate signal input from the gate signal line driver circuit 102 to the gate signal line (G7) in the seventh row. Then, the switching transistor 112 connected to the gate signal line (G7) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the seventh row.

このようにして、第1サブゲート信号は2行目のゲート信号線(G2)に第1サブ水平走査期間において出力され、第2サブゲート信号は13行目のゲート信号線(G13)に第2サブ水平走査期間において出力され、第3サブゲート信号は7行目のゲート信号線(G7)に第3サブ水平走査期間において出力される。   In this way, the first sub-gate signal is output to the second row gate signal line (G2) in the first sub-horizontal scanning period, and the second sub-gate signal is output to the thirteenth row gate signal line (G13). The third sub-gate signal is output in the horizontal scanning period, and is output to the gate signal line (G7) in the seventh row in the third sub-horizontal scanning period.

そして、リセット信号線(R1)にリセット信号が入力されてから、6個の水平走査期間(6×P)が経過すると、ゲート信号線駆動回路102からゲート信号線(G1)に入力される第2サブゲート信号によって、ゲート信号線(G1)
が選択される。そうすると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により出力された信号が信号出力線(S1〜Sx)に出力される。この場合における画素100により出力された信号の蓄積時間(L)は、6個の水平走査期間(6×P)である。
Then, after six horizontal scanning periods (6 × P) have passed since the reset signal was input to the reset signal line (R1), the first signal input from the gate signal line driving circuit 102 to the gate signal line (G1). 2 Sub-gate signal, gate signal line (G1)
Is selected. Then, the switching transistor 112 connected to the gate signal line (G1) is turned on, and signals output from the pixels 100 in the first row are output to the signal output lines (S1 to Sx). In this case, the accumulation time (L) of the signal output from the pixel 100 is six horizontal scanning periods (6 × P).

次いで、ゲート信号線駆動回路102から9行目のゲート信号線(G9)に入力される第3サブゲート信号によって、ゲート信号線(G9)が選択される。そうすると、ゲート信号線(G9)に接続されたスイッチング用トランジスタ112がオンの状態となり、9行目の画素100により信号が信号出力線(S1〜Sx)に出力される。   Next, the gate signal line (G9) is selected by the third sub-gate signal input from the gate signal line driver circuit 102 to the gate signal line (G9) in the ninth row. Then, the switching transistor 112 connected to the gate signal line (G9) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the ninth row.

そして、リセット信号線(R1)にリセット信号が入力されてから、12個の水平走査期間(12×P)が経過すると、ゲート信号線駆動回路102からゲート信号線(G1)に入力される第3サブゲート信号によって、ゲート信号線(G1)が選択される。そうすると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により信号が信号出力線(S1〜Sx)に出力される。この場合における画素100により出力された信号の蓄積時間(L)は、12個の水平走査期間(12×P)である。   Then, after twelve horizontal scanning periods (12 × P) have elapsed since the reset signal was input to the reset signal line (R1), the first signal input from the gate signal line driving circuit 102 to the gate signal line (G1). The gate signal line (G1) is selected by the three sub-gate signals. Then, the switching transistor 112 connected to the gate signal line (G1) is turned on, and a signal is output to the signal output lines (S1 to Sx) by the pixels 100 in the first row. In this case, the accumulation time (L) of the signal output from the pixel 100 is 12 horizontal scanning periods (12 × P).

このようにして、第1サブ水平走査期間において、ゲート信号線(G1〜Gy)のいずれか一つに第1サブゲート信号が入力され、第2サブ水平走査期間において、ゲート信号線(G1〜Gy)のいずれか一つに第2サブゲート信号が入力され、第3サブ水平走査期間において、ゲート信号線(G1〜Gy)のいずれか一つに第3サブゲート信号が入力されるという動作が繰り返される。このとき、ある水平走査期間において、第1サブゲート信号が入力されるゲート信号線(G1〜Gy)、第2サブゲート信号が入力されるゲート信号線(G1〜Gy)、および第3サブゲート信号が入力されるゲート信号線(G1〜Gy)はそれぞれ異なる。   Thus, the first sub-gate signal is input to any one of the gate signal lines (G1 to Gy) in the first sub-horizontal scanning period, and the gate signal lines (G1 to Gy) in the second sub-horizontal scanning period. ), The second sub-gate signal is input, and the third sub-gate signal is input to any one of the gate signal lines (G1 to Gy) in the third sub-horizontal scanning period. . At this time, in a certain horizontal scanning period, the gate signal lines (G1 to Gy) to which the first subgate signal is input, the gate signal lines (G1 to Gy) to which the second subgate signal is input, and the third subgate signal are input. Different gate signal lines (G1 to Gy) are used.

そして順に、全てのゲート信号線(G1〜Gy)が第1サブ水平走査期間、第2サブ水平走査期間、及び第3サブ水平走査期間においてそれぞれ選択される。
その結果、全てのゲート信号線(G1〜Gy)に第1サブゲート信号、第2サブゲート信号、及び第3サブゲート信号がそれぞれ入力される。
In turn, all the gate signal lines (G1 to Gy) are selected in the first sub-horizontal scanning period, the second sub-horizontal scanning period, and the third sub-horizontal scanning period, respectively.
As a result, the first sub-gate signal, the second sub-gate signal, and the third sub-gate signal are input to all the gate signal lines (G1 to Gy), respectively.

そして1フレーム期間(F)が経過すると、再びリセット信号線駆動回路103からリセット信号線(R1)に入力されるリセット信号によってリセット信号線(R1)が選択される。そして、図1に示すような上述した動作を繰り返す。   When one frame period (F) elapses, the reset signal line (R1) is selected by the reset signal input from the reset signal line driver circuit 103 to the reset signal line (R1) again. Then, the above-described operation as shown in FIG. 1 is repeated.

なお、リセット信号線(R1〜Ry)にリセット信号が入力されてから、ゲート信号線(G1〜Gy)に第1サブゲート信号が入力されるまでの期間(本実施の形態では3×P)、第2サブゲート信号が入力されるまでの期間(本実施の形態では6×P)、第3サブゲート信号が入力されるまでの期間(本実施の形態では12×P)はそれぞれ異なる。その結果、画素100により3個の信号を出力することができ、さらにその3個の信号の蓄積時間は異なっている。   Note that a period from when the reset signal is input to the reset signal lines (R1 to Ry) to when the first sub-gate signal is input to the gate signal lines (G1 to Gy) (3 × P in this embodiment), The period until the second sub-gate signal is input (6 × P in this embodiment) is different from the period until the third sub-gate signal is input (12 × P in this embodiment). As a result, three signals can be output by the pixel 100, and the accumulation times of the three signals are different.

なお、第1サブゲート信号は、ゲート信号線駆動回路102から第1サブ水平走査期間の期間にのみ出力され、第2サブゲート信号は第2サブ水平走査期間の期間にのみ出力され、第3サブゲート信号は第3サブ水平走査期間の期間にのみ出力される。そのため、例えばリセット信号線(R1)にリセット信号が入力されてから、6個の水平走査期間(6×P)が経過した後に画素100により出力された信号の蓄積時間(L)は、正確には6個の水平走査期間(6×P)と、1個のサブ水平走査期間とを足した期間となる。しかし、サブ水平走査期間は蓄積時間(L)と比較すると十分小さいため、本明細書において、上記のような場合における蓄積時間(L)は、6個の水平走査期間(6×P)と見なすことにする。   The first sub-gate signal is output only from the gate signal line driving circuit 102 during the first sub-horizontal scanning period, the second sub-gate signal is output only during the second sub-horizontal scanning period, and the third sub-gate signal is output. Is output only during the third sub-horizontal scanning period. Therefore, for example, the accumulation time (L) of the signal output by the pixel 100 after six horizontal scanning periods (6 × P) have elapsed since the reset signal was input to the reset signal line (R1) can be accurately calculated. Is a period obtained by adding six horizontal scanning periods (6 × P) and one sub horizontal scanning period. However, since the sub-horizontal scanning period is sufficiently shorter than the accumulation time (L), the accumulation time (L) in the above case is regarded as six horizontal scanning periods (6 × P) in this specification. I will decide.

また実施の形態では、水平走査期間(P)を3つに均等に分割したが、本発明はこれに限定されない。水平走査期間(P)は設計者が任意の数に分割することができる。   In the embodiment, the horizontal scanning period (P) is equally divided into three, but the present invention is not limited to this. The horizontal scanning period (P) can be divided into an arbitrary number by the designer.

また本実施の形態では、蓄積時間(L)が3×P、6×P、12×Pの2のべき乗倍ずつになるように信号を出力したが、本発明はこれに限定されない。例えば蓄積時間(L)を2倍ずつになるように信号を出力するようにしてもよいし、10倍ずつになるように信号を出力するようにしてもよい。   In this embodiment, the signal is output so that the accumulation time (L) is a power of 2 of 3 × P, 6 × P, and 12 × P. However, the present invention is not limited to this. For example, a signal may be output so that the accumulation time (L) is doubled, or a signal may be output so as to be ten times.

(実施の形態2)
次いで、図2を用いて第1サブゲート信号、第2サブゲート信号、第3サブゲート信号がゲート信号線(G1〜Gy)に出力されるタイミングと、リセット信号がリセット信号線(R1〜Ry)に出力されるタイミングと、光電変換素子111の電位との関係について説明する。なお本実施の形態においては、一例として、i行j列目に設けられた画素100について説明する。
(Embodiment 2)
Next, referring to FIG. 2, the timing at which the first sub-gate signal, the second sub-gate signal, and the third sub-gate signal are output to the gate signal lines (G1 to Gy) and the reset signal are output to the reset signal lines (R1 to Ry). The relationship between the timing to be applied and the potential of the photoelectric conversion element 111 will be described. In this embodiment, as an example, the pixel 100 provided in the i-th row and the j-th column will be described.

始めに、リセット信号線駆動回路103からi行目のリセット信号線(Ri)
に入力されるリセット信号によってリセット信号線(Ri)が選択される。そうするとリセット信号線(Ri)に接続されている全ての画素(i行目の画素)のリセット用トランジスタ114がオンの状態になる。そうすると、i行目の画素が有する光電変換素子111が初期化される。
First, the reset signal line (Ri) of the i-th row from the reset signal line driving circuit 103
The reset signal line (Ri) is selected by the reset signal input to. Then, the reset transistors 114 of all the pixels (i-th row pixels) connected to the reset signal line (Ri) are turned on. Then, the photoelectric conversion element 111 included in the pixel in the i-th row is initialized.

そして、リセット信号線(Ri)にリセット信号が入力されてから、3個の水平走査期間(3×P)が経過すると、ゲート信号線駆動回路102からi行目のゲート信号線(Gi)に入力される第1サブゲート信号によって、ゲート信号線(Gi)が選択される。そうすると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子111に照射された光の強度に比例している。   Then, when three horizontal scanning periods (3 × P) have elapsed since the reset signal was input to the reset signal line (Ri), the gate signal line driving circuit 102 supplies the gate signal line (Gi) in the i-th row. The gate signal line (Gi) is selected by the input first sub-gate signal. Then, the switching transistor 112 connected to the gate signal line (Gi) is turned on, and the potential of the n-channel terminal of the photoelectric conversion element 111 is read as a signal. This signal is proportional to the intensity of light applied to the photoelectric conversion element 111.

次いで、リセット信号線(Ri)にリセット信号が入力されてから、6個の水平走査期間(6×P)が経過すると、ゲート信号線駆動回路102からi行目のゲート信号線(Gi)に入力される第2サブゲート信号によってゲート信号線(Gi)が選択される。そうすると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。   Next, after six horizontal scanning periods (6 × P) have elapsed since the reset signal was input to the reset signal line (Ri), the gate signal line driving circuit 102 supplies the gate signal line (Gi) in the i-th row. The gate signal line (Gi) is selected by the input second subgate signal. Then, the switching transistor 112 connected to the gate signal line (Gi) is turned on, and the potential of the n-channel terminal of the photoelectric conversion element 111 is read as a signal.

次いで、リセット信号線(Ri)にリセット信号が入力されてから、12個の水平走査期間(12×P)が経過すると、ゲート信号線駆動回路102からi行目のゲート信号線(Gi)に入力される第3サブゲート信号によってゲート信号線(Gi)が選択される。そうすると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。   Next, after twelve horizontal scanning periods (12 × P) have elapsed since the reset signal was input to the reset signal line (Ri), the gate signal line driving circuit 102 supplies the gate signal line (Gi) in the i-th row. The gate signal line (Gi) is selected by the input third sub-gate signal. Then, the switching transistor 112 connected to the gate signal line (Gi) is turned on, and the potential of the n-channel terminal of the photoelectric conversion element 111 is read as a signal.

そして、1フレーム期間(F)が経過すると、リセット信号線駆動回路103から(i+1)行目のリセット信号線(R(i+1))に入力されるリセット信号によってリセット信号線(R(i+1))が選択される。そして、再びリセット用トランジスタ114をオンの状態にして光電変換素子111をリセットし、上述の動作を繰り返していく。   When one frame period (F) elapses, the reset signal line (R (i + 1)) is reset by a reset signal input from the reset signal line driver circuit 103 to the reset signal line (R (i + 1)) in the (i + 1) th row. Is selected. Then, the reset transistor 114 is turned on again to reset the photoelectric conversion element 111, and the above-described operation is repeated.

本発明により、1フレーム期間において、複数の信号が画素100から出力され、その複数の信号の蓄積時間はそれぞれ異なっている。図2では、実線で示す光電変換素子111の電位は暗い光が照射された場合であり、点線で示す光電変換素子111の電位は明るい光が照射された場合を示している。   According to the present invention, a plurality of signals are output from the pixel 100 in one frame period, and the accumulation times of the plurality of signals are different from each other. In FIG. 2, the potential of the photoelectric conversion element 111 indicated by a solid line is a case where dark light is irradiated, and the potential of the photoelectric conversion element 111 indicated by a dotted line indicates a case where bright light is irradiated.

図2において、第1サブゲート信号が入力された時点では、明るい光が照射された光電変換素子111の電位と、暗い光が照射された光電変換素子111の電位には大きな差はない。   In FIG. 2, when the first sub-gate signal is input, there is no significant difference between the potential of the photoelectric conversion element 111 irradiated with bright light and the potential of the photoelectric conversion element 111 irradiated with dark light.

しかし、第2サブゲート信号が入力された時点では、明るい光が照射された光電変換素子111は既に飽和状態に近くなっている。それに対して、暗い光が照射された光電変換素子111の電位は、第1サブゲート信号が入力された時点に比べて少し低下しているが、まだ飽和状態には及ばない。   However, when the second sub-gate signal is input, the photoelectric conversion element 111 irradiated with bright light is already close to saturation. On the other hand, the potential of the photoelectric conversion element 111 irradiated with dark light is slightly lower than that at the time when the first sub-gate signal is input, but has not yet reached the saturation state.

第3サブゲート信号が入力された時点では、既に明るい光が照射された光電変換素子111は既に飽和状態にある。一方、暗い光が照射された光電変換素子111の電位は飽和状態に近くなっている。   When the third sub-gate signal is input, the photoelectric conversion element 111 that has already been irradiated with bright light is already in a saturated state. On the other hand, the potential of the photoelectric conversion element 111 irradiated with dark light is close to a saturated state.

画素100から出力される信号は、画素100が有する光電変換素子111に照射される光の強さ(光電変換素子111の電位)と蓄積時間との積によって決定することは上述した。つまり、暗い光が照射された光電変換素子111を有する画素100の信号は、第3サブゲート信号が入力された時点の光電変換素子111の電位と、蓄積時間(12×P)との積によって決定されることが好ましい。これは第1サブゲート信号が入力された時点、第2サブゲート信号が入力された時点では、未だ飽和状態には及ばないためある。   As described above, the signal output from the pixel 100 is determined by the product of the intensity of light applied to the photoelectric conversion element 111 included in the pixel 100 (the potential of the photoelectric conversion element 111) and the accumulation time. That is, the signal of the pixel 100 having the photoelectric conversion element 111 irradiated with dark light is determined by the product of the potential of the photoelectric conversion element 111 at the time when the third sub-gate signal is input and the accumulation time (12 × P). It is preferred that This is because the saturated state is not yet reached when the first sub-gate signal is input and when the second sub-gate signal is input.

また明るい光が照射された光電変換素子111を有する画素100の信号は、第2サブゲート信号が入力された時点の光電変換素子111の電位と蓄積時間(6×P)との積によって決定されることが好ましい。これは第1サブゲート信号が入力された時点では、飽和状態には及ばない状態であり、一方第3サブゲート信号が入力された時点では、既に飽和状態になっているためである。   The signal of the pixel 100 having the photoelectric conversion element 111 irradiated with bright light is determined by the product of the potential of the photoelectric conversion element 111 and the accumulation time (6 × P) when the second sub-gate signal is input. It is preferable. This is because the saturation state is not reached when the first sub-gate signal is input, and the saturation state is already reached when the third sub-gate signal is input.

本発明の駆動方法を用いることにより、1フレーム期間内に、画素から複数の信号を出力することができ、さらにその複数の信号はそれぞれ蓄積時間が異なっている。そのため、その複数の信号から、画素に照射された光強度に適した信号を選択することが出来る。   By using the driving method of the present invention, a plurality of signals can be output from a pixel within one frame period, and the plurality of signals have different accumulation times. Therefore, a signal suitable for the light intensity irradiated to the pixel can be selected from the plurality of signals.

本実施例では、図3に示したソース信号線駆動回路101について詳しく説明する。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力用駆動回路101c、最終出力増幅用回路101dを有している。なお、本発明はこれに限定されず、ソース信号線駆動回路101には、アナログ・デジタル信号変換回路や雑音低減回路などを設けてもよい。   In this embodiment, the source signal line driver circuit 101 shown in FIG. 3 will be described in detail. The source signal line drive circuit 101 includes a bias circuit 101a, a sample hold circuit 101b, a signal output drive circuit 101c, and a final output amplification circuit 101d. Note that the present invention is not limited to this, and the source signal line driver circuit 101 may be provided with an analog / digital signal conversion circuit, a noise reduction circuit, or the like.

バイアス用回路101aは、それぞれの画素が有する増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路101bは、信号をいったん保存したり、アナログ・デジタル変換を行ったり、雑音を低減する回路を有する。また、信号出力用駆動回路101cは、一時的に保存されていた信号を、順に出力していくための信号を出力する回路を有する。そして、最終出力増幅用回路101dは、サンプルホールド回路101bと信号出力用駆動回路101cにより出力された信号を増幅する回路を有する。なお、最終出力増幅用回路101dは、信号を増幅する必要のない場合には設けなくてもよい。   The bias circuit 101a is paired with an amplifying transistor included in each pixel to form a source follower circuit. The sample and hold circuit 101b includes a circuit that temporarily stores a signal, performs analog / digital conversion, and reduces noise. Further, the signal output drive circuit 101c includes a circuit that outputs a signal for sequentially outputting the temporarily stored signals. The final output amplification circuit 101d includes a circuit that amplifies the signal output by the sample hold circuit 101b and the signal output drive circuit 101c. The final output amplifying circuit 101d may not be provided when it is not necessary to amplify the signal.

バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路101cのj列目周辺部分101eの回路図を図5に示す。なお、本実施例では、全てのトランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはnチャネル型でもpチャネル型でもどちらでもよい。   FIG. 5 is a circuit diagram of the j-th column peripheral portion 101e of the bias circuit 101a, the sample hold circuit 101b, and the signal output line drive circuit 101c. Note that in this embodiment, all transistors are n-channel transistors, but the present invention is not limited to this, and the transistors may be either n-channel transistors or p-channel transistors.

バイアス用回路101aは、バイアス用トランジスタ210aを有している。
バイアス用トランジスタ210aは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ210aのゲート電極は、バイアス信号線200に接続されている。バイアス用トランジスタ210aのソース領域とドレイン領域は、一方は信号出力線(Sj)に接続されており、もう一方は電源基準線210bに接続されている。なお本実施例では、nチャネル型トランジスタをバイアス用トランジスタ210aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタをバイアス用トランジスタ210aと増幅用トランジスタに用いることもできるが、その場合には、バイアス用トランジスタ210aは電源基準線ではなく電源線に接続される。
The bias circuit 101a includes a bias transistor 210a.
The bias transistor 210a has the same polarity as the amplification transistor of each pixel and forms a source follower circuit. A gate electrode of the bias transistor 210 a is connected to the bias signal line 200. One of the source region and the drain region of the bias transistor 210a is connected to the signal output line (Sj), and the other is connected to the power supply reference line 210b. In this embodiment, an n-channel transistor is used as the biasing transistor 210a. However, the present invention is not limited to this. For example, a p-channel transistor can be used as the biasing transistor 210a and the amplifying transistor. In this case, the biasing transistor 210a is connected to the power supply line instead of the power supply reference line.

サンプルホールド回路101bは、転送用トランジスタ211、212、213と、放電用トランジスタ214a、215a、216aと、出力用トランジスタ217、218、219とを有する。転送用トランジスタ211、212、213のゲート電極は、それぞれ転送用信号線201、202、203に接続されている。   The sample hold circuit 101b includes transfer transistors 211, 212, and 213, discharge transistors 214a, 215a, and 216a, and output transistors 217, 218, and 219. The gate electrodes of the transfer transistors 211, 212, and 213 are connected to transfer signal lines 201, 202, and 203, respectively.

転送用トランジスタ211、212、213のソース領域とドレイン領域は、一方は信号出力線(Sj)に接続され、もう一方は放電用トランジスタ214a、215a、216aのソース領域及びドレイン領域の一方に接続されている。
転送用トランジスタ211、212、213がオン状態になると、信号出力線(Sj)の電位がコンデンサ214b、215b、216bに保持される。
One of the source region and the drain region of the transfer transistors 211, 212, and 213 is connected to the signal output line (Sj), and the other is connected to one of the source region and the drain region of the discharge transistors 214a, 215a, and 216a. ing.
When the transfer transistors 211, 212, and 213 are turned on, the potential of the signal output line (Sj) is held in the capacitors 214b, 215b, and 216b.

なお本実施例では、nチャネル型トランジスタを転送用トランジスタ211、212、213に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。   In this embodiment, the case where n-channel transistors are used for the transfer transistors 211, 212, and 213 is shown, but the present invention is not limited to this. For example, a p-channel transistor and an n-channel transistor may be connected in parallel, and these transistors may be used as transfer transistors.

コンデンサ214bは放電用トランジスタ214aのソース領域及びドレイン領域と電源基準線214cに接続されている。放電用トランジスタ214aのゲート電極は、放電用信号線204に接続されている。   The capacitor 214b is connected to the source region and drain region of the discharging transistor 214a and the power supply reference line 214c. The gate electrode of the discharging transistor 214a is connected to the discharging signal line 204.

コンデンサ215bは放電用トランジスタ215aのソース領域及びドレイン領域と電源基準線215cに接続されている。放電用トランジスタ215aのゲート電極は、放電用信号線205に接続されている。   The capacitor 215b is connected to the source region and drain region of the discharging transistor 215a and the power supply reference line 215c. The gate electrode of the discharge transistor 215a is connected to the discharge signal line 205.

コンデンサ216bは放電用トランジスタ216aのソース領域及びドレイン領域と電源基準線216cに接続されている。放電用トランジスタ216aのゲート電極は、放電用信号線206に接続されている。   The capacitor 216b is connected to the source region and drain region of the discharging transistor 216a and the power supply reference line 216c. The gate electrode of the discharge transistor 216 a is connected to the discharge signal line 206.

なおコンデンサ214b、215b、216bには、信号出力線(Sj)から出力された信号が一時的に保持される。また放電用トランジスタ214a、215a、216aがオン状態になることによって、コンデンサ214b、215b、216bの電荷を電源基準線214c、215c放電して初期化させる。   The capacitors 214b, 215b, and 216b temporarily hold signals output from the signal output line (Sj). Further, when the discharge transistors 214a, 215a, and 216a are turned on, the electric charges of the capacitors 214b, 215b, and 216b are discharged and initialized by the power supply reference lines 214c and 215c.

本実施例では、コンデンサ214bには、j列目に設けられた複数の画素100のうち、第1サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。またコンデンサ215bには、第2サブゲート信号が入力された画素100から出力された信号が一時的に保持され、コンデンサ216bには第3サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。   In the present embodiment, it is assumed that the capacitor 214b temporarily holds a signal output from the pixel 100 to which the first sub-gate signal is input among the plurality of pixels 100 provided in the j-th column. The capacitor 215b temporarily holds the signal output from the pixel 100 to which the second sub-gate signal is input, and the capacitor 216b temporarily stores the signal output from the pixel 100 to which the third sub-gate signal is input. It is assumed that

217、218、219は出力用トランジスタである。出力用トランジスタ217のソース領域とドレイン領域は、一方はコンデンサ214bに接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に接続されている。また出力用トランジスタ217のゲート電極は、出力用信号線207に接続されている。   Reference numerals 217, 218, and 219 denote output transistors. One of the source region and the drain region of the output transistor 217 is connected to the capacitor 214b, and the other is connected to one of the source region and the drain region of the final output transistor 220. The gate electrode of the output transistor 217 is connected to the output signal line 207.

出力用トランジスタ218のソース領域とドレイン領域は、一方はコンデンサ215bに接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に接続されている。また出力用トランジスタ218のゲート電極は、出力用信号線208に接続されている。   One of the source region and the drain region of the output transistor 218 is connected to the capacitor 215 b, and the other is connected to one of the source region and the drain region of the final output transistor 220. The gate electrode of the output transistor 218 is connected to the output signal line 208.

出力用トランジスタ219のソース領域とドレイン領域は、一方はコンデンサ216bに接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に接続されている。また、出力用トランジスタ219のゲート電極は、出力用信号線209に接続されている。   One of the source region and the drain region of the output transistor 219 is connected to the capacitor 216b, and the other is connected to one of the source region and the drain region of the final output transistor 220. The gate electrode of the output transistor 219 is connected to the output signal line 209.

最終出力用トランジスタ220のソース領域とドレイン領域の他方は最終出力線222に接続されている。そして最終出力用トランジスタ220のゲート電極は最終選択線(SSj)に接続されている。   The other of the source region and the drain region of the final output transistor 220 is connected to the final output line 222. The gate electrode of the final output transistor 220 is connected to the final selection line (SSj).

221aは最終リセット用トランジスタであり、221bは電源基準線である。最終リセット用トランジスタ221aのソース領域とドレイン領域は、一方は電源基準線221bに接続され、他方は最終出力線222に接続されている。また最終リセット用トランジスタ221aのゲート電極は最終リセット線SRjに接続されている。なお最終リセット用トランジスタ221aがオン状態になることによって、最終出力線222の電位を、電源基準線221bの電位に初期化させる。   221a is a final reset transistor, and 221b is a power supply reference line. One of the source region and the drain region of the final reset transistor 221 a is connected to the power supply reference line 221 b and the other is connected to the final output line 222. The gate electrode of the final reset transistor 221a is connected to the final reset line SRj. When the final reset transistor 221a is turned on, the potential of the final output line 222 is initialized to the potential of the power supply reference line 221b.

次いで図5に示したソース信号線駆動回路101のタイミングチャートを、図6を用いて説明する。図6において、リセット信号線(R1〜Ry)にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間(F)とする。そして、リセット信号線(R1〜Ry)に信号を印加して、次の列のリセット信号線(R1〜Ry)に信号を印加するまでの期間を水平走査期間(P)とする。水平走査期間(P)は、第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間の3つに分割される。   Next, a timing chart of the source signal line driver circuit 101 illustrated in FIG. 5 is described with reference to FIG. In FIG. 6, a period from when the reset signal is applied to the reset signal lines (R1 to Ry) to when the reset signal is applied again is defined as one frame period (F). A period from when a signal is applied to the reset signal lines (R1 to Ry) to when a signal is applied to the reset signal lines (R1 to Ry) in the next column is defined as a horizontal scanning period (P). The horizontal scanning period (P) is divided into three parts: a first sub horizontal scanning period, a second sub horizontal scanning period, and a third sub horizontal scanning period.

第1サブ水平走査期間において、転送用信号線201が選択され、転送用信号線201に接続された転送用トランジスタ211がオンの状態になる。そうすると、第1サブゲート信号が入力された画素100から出力された信号がコンデンサ214bに一時的に保持される。また同様に、出力用信号線209が選択され、出力用信号線209に接続された出力用トランジスタ219がオンの状態になる。そうすると、コンデンサ216bに保持されていた信号が最終出力線222に出力される。   In the first sub horizontal scanning period, the transfer signal line 201 is selected, and the transfer transistor 211 connected to the transfer signal line 201 is turned on. Then, the signal output from the pixel 100 to which the first sub-gate signal is input is temporarily held in the capacitor 214b. Similarly, the output signal line 209 is selected, and the output transistor 219 connected to the output signal line 209 is turned on. Then, the signal held in the capacitor 216b is output to the final output line 222.

次いで、第2サブ水平走査期間において、転送用信号線202が選択され、転送用信号線202に接続された転送用トランジスタ212がオンの状態になる。
そうすると、第2サブゲート信号が入力された画素100から出力された信号がコンデンサ215bに一時的に保持される。また同様に、出力用信号線207が選択され、出力用信号線207に接続された出力用トランジスタ217がオンの状態になる。そうすると、コンデンサ214bに保持されていた信号が最終出力線222に出力される。
Next, in the second sub-horizontal scanning period, the transfer signal line 202 is selected, and the transfer transistor 212 connected to the transfer signal line 202 is turned on.
Then, the signal output from the pixel 100 to which the second sub-gate signal is input is temporarily held in the capacitor 215b. Similarly, the output signal line 207 is selected, and the output transistor 217 connected to the output signal line 207 is turned on. Then, the signal held in the capacitor 214 b is output to the final output line 222.

次いで、第3サブ水平走査期間において、転送用信号線203が選択され、転送用信号線203に接続された転送用トランジスタ213がオンの状態になる。
そうすると、第3サブゲート信号が入力された画素100から出力された信号がコンデンサ216bに一時的に保持される。また同様に、出力用信号線208が選択され、出力用信号線208に接続された出力用トランジスタ218がオンの状態になる。そうすると、コンデンサ215bに保持されていた信号が最終出力線222に出力される。
Next, in the third sub horizontal scanning period, the transfer signal line 203 is selected, and the transfer transistor 213 connected to the transfer signal line 203 is turned on.
Then, the signal output from the pixel 100 to which the third sub-gate signal is input is temporarily held in the capacitor 216b. Similarly, the output signal line 208 is selected, and the output transistor 218 connected to the output signal line 208 is turned on. Then, the signal held in the capacitor 215b is output to the final output line 222.

なおそれぞれのサブ水平走査期間では、最終リセット線(SR1〜SRx)と最終出力線(SS1〜SSx)とが交互に選択される。本実施例では、第1サブ水平走査期間においては、コンデンサ216bに保持されていた信号が最終出力線222に出力され、第2サブ水平走査期間においては、コンデンサ214bに保持されていた信号が最終出力線222に出力され、第3サブ水平走査期間においては、コンデンサ216bに保持された信号が最終出力線222に出力される。   In each sub horizontal scanning period, the final reset lines (SR1 to SRx) and the final output lines (SS1 to SSx) are alternately selected. In the present embodiment, the signal held in the capacitor 216b is output to the final output line 222 in the first sub-horizontal scanning period, and the signal held in the capacitor 214b is final in the second sub-horizontal scanning period. The signal output to the output line 222 is output to the final output line 222 in the third sub-horizontal scanning period and held in the capacitor 216b.

ここで、サブ水平走査期間における最終リセット線(SR1〜SRx)と、最終出力線(SS1〜SSx)に印加する信号のタイミングチャートについて説明する。なお本実施例では、第2サブ水平走査期間を例に挙げて説明する。   Here, a timing chart of signals applied to the final reset lines (SR1 to SRx) and the final output lines (SS1 to SSx) in the sub horizontal scanning period will be described. In this embodiment, the second sub-horizontal scanning period will be described as an example.

第2サブ水平走査期間においては、転送用信号線202と、出力用信号線207が選択される。そして1列目の最終リセット線(SR1)を選択する。そうすると、最終リセット用トランジスタ221aがオンの状態となり、最終出力線222がある電位値までに初期化される。そして、1列目の最終選択線(SS1)
を選択され、最終選択用トランジスタ220がオンの状態となる。そうすると、1列目のコンデンサ214bに一時的に保持されていた信号が最終出力線222に出力される。
In the second sub horizontal scanning period, the transfer signal line 202 and the output signal line 207 are selected. Then, the final reset line (SR1) in the first column is selected. Then, the final reset transistor 221a is turned on, and the final output line 222 is initialized to a certain potential value. And the last selection line (SS1) in the first column
Is selected, and the final selection transistor 220 is turned on. Then, the signal temporarily held in the capacitor 214b in the first column is output to the final output line 222.

次いで、2列目の最終リセット線(SR2)を選択すると、最終リセット用トランジスタ221aがオンの状態となり、最終出力線222をある電位値までに初期化する。そして、2列目の最終選択線(SS2)が選択されると、最終選択用トランジスタ220がオンの状態となる。そうすると、2行目のコンデンサ214bに一時的に保持されていた信号が最終出力線222に出力される。   Next, when the final reset line (SR2) in the second column is selected, the final reset transistor 221a is turned on, and the final output line 222 is initialized to a certain potential value. When the final selection line (SS2) in the second column is selected, the final selection transistor 220 is turned on. Then, the signal temporarily held in the capacitor 214b in the second row is output to the final output line 222.

そして最終出力線222に出力された信号は、最終出力増幅用回路101dで増幅され、外部へ出力される。   The signal output to the final output line 222 is amplified by the final output amplification circuit 101d and output to the outside.

このようにして順に、全ての最終リセット線(SR1〜SRx)と最終出力線(SS1〜SSx)とが交互に選択されていく。そうすると、全ての列のコンデンサ214aに保持されていた信号が最終出力線222に出力される。   In this way, all final reset lines (SR1 to SRx) and final output lines (SS1 to SSx) are alternately selected in order. Then, the signals held in the capacitors 214a of all the columns are output to the final output line 222.

次いで、放電用信号線204が選択される。そして、放電用信号線204に接続された全ての放電用トランジスタ214aがオンの状態になり、放電用トランジスタ214aに接続された全てのコンデンサ214bが、電源基準線214cの電位まで初期化される。   Next, the discharge signal line 204 is selected. Then, all the discharge transistors 214a connected to the discharge signal line 204 are turned on, and all the capacitors 214b connected to the discharge transistor 214a are initialized to the potential of the power supply reference line 214c.

なお本実施例では、コンデンサ214bに保持された信号が読み出された直後に、放電用信号線204を選択して、コンデンサ214bを初期化した場合を示したが、本発明はこれに限定されない。放電用信号線204を選択するタイミングは特に限定されない。   In this embodiment, the case where the discharge signal line 204 is selected and the capacitor 214b is initialized immediately after the signal held in the capacitor 214b is read is shown, but the present invention is not limited to this. . The timing for selecting the discharge signal line 204 is not particularly limited.

なおコンデンサ214bを初期化する場合には、放電用信号線204を選択し、コンデンサ215bを初期化する場合には、放電用信号線205を選択し、コンデンサ216bを初期化する場合には、放電用信号線206を選択する。そうすると、放電用信号線204、205、206に接続された放電用トランジスタ214a、215a、216aがそれぞれオン状態になり、電源基準線214c、215c、216cの電位まで初期化される。   When initializing the capacitor 214b, the discharge signal line 204 is selected. When initializing the capacitor 215b, the discharge signal line 205 is selected. When initializing the capacitor 216b, the discharge signal line 204 is selected. The signal line 206 is selected. Then, the discharge transistors 214a, 215a, and 216a connected to the discharge signal lines 204, 205, and 206 are turned on, respectively, and are initialized to the potentials of the power supply reference lines 214c, 215c, and 216c.

なお本実施例では、実施の形態において水平走査期間(P)を3つに分割した例を示したため、1列に3つのコンデンサを設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数行分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個(サブ水平走査期間数)あることが望ましい。   Note that in this embodiment, an example in which the horizontal scanning period (P) is divided into three in the embodiment has been described, and thus an example in which three capacitors are provided in one column has been described. However, the present invention is not limited to this. The number of capacitors provided in one row can be freely determined by the designer. However, when one horizontal scanning period is divided into a plurality of sub horizontal scanning periods, signals for a plurality of rows are output in one horizontal scanning period. For this reason, it is desirable that a plurality of capacitors (the number of sub-horizontal scanning periods) be stored in each column for storing signals.

本実施例は、実施の形態1、2と自由に組み合わせることが可能である。   This embodiment can be freely combined with Embodiment Modes 1 and 2.

本実施例では、実施例1とは異なるソース信号線駆動回路101の例について説明する。バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路101cのj列目周辺部分101eの回路図を図7に示す。なお、本実施例では、全てのトランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはnチャネル型でもpチャネル型でもどちらでもよい。   In this embodiment, an example of a source signal line driver circuit 101 different from that in Embodiment 1 will be described. FIG. 7 shows a circuit diagram of the j-th column peripheral portion 101e of the bias circuit 101a, the sample hold circuit 101b, and the signal output line drive circuit 101c. Note that in this embodiment, all transistors are n-channel transistors, but the present invention is not limited to this, and the transistors may be either n-channel transistors or p-channel transistors.

バイアス用回路101aは、バイアス用トランジスタ310aを有している。
バイアス用トランジスタ310aは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ310aのゲート電極は、バイアス信号線300に接続されている。バイアス用トランジスタ310aのソース領域およびドレイン領域は、一方は信号出力線(Sj)に接続されており、もう一方は電源基準線310bに接続されている。
The bias circuit 101a includes a bias transistor 310a.
The bias transistor 310a has the same polarity as the amplification transistor of each pixel, and forms a source follower circuit. A gate electrode of the biasing transistor 310 a is connected to the bias signal line 300. One of the source region and the drain region of the biasing transistor 310a is connected to the signal output line (Sj), and the other is connected to the power supply reference line 310b.

なお本実施例では、nチャネル型トランジスタをバイアス用トランジスタ310aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタをバイアス用トランジスタ310aと増幅用トランジスタに用いることもできるが、その場合には、バイアス用トランジスタ310aは電源基準線ではなく電源線に接続される。   In this embodiment, an n-channel transistor is used as the biasing transistor 310a. However, the present invention is not limited to this. For example, a p-channel transistor can be used as the biasing transistor 310a and the amplifying transistor. In this case, the biasing transistor 310a is connected to the power supply line instead of the power supply reference line.

サンプルホールド回路101bは、転送用トランジスタ311、312、313と、放電用トランジスタ314a、315a、316aと、最終選択用トランジスタ317、318、319と、最終リセット用トランジスタ321a、322a、323aとを有する。   The sample hold circuit 101b includes transfer transistors 311, 312, and 313, discharge transistors 314a, 315a, and 316a, final selection transistors 317, 318, and 319, and final reset transistors 321a, 322a, and 323a.

転送用トランジスタ311、312、313のゲート電極は、転送用信号線301、302、303にそれぞれ接続されている。   The gate electrodes of the transfer transistors 311, 312, and 313 are connected to transfer signal lines 301, 302, and 303, respectively.

転送用トランジスタ311、312、313のソース領域とドレイン領域は、一方は信号出力線(Sj)に接続され、もう一方はコンデンサ314b、315b、316bと放電用トランジスタ314a、315a、316aのソース領域及びドレイン領域の一方に接続されている。転送用トランジスタ311、312、313がオン状態になると、信号出力線(Sj)の電位がコンデンサ314b、315b、316bに転送される。   One of the source and drain regions of the transfer transistors 311, 312, and 313 is connected to the signal output line (Sj), and the other is connected to the source regions of the capacitors 314 b, 315 b, 316 b and the discharge transistors 314 a, 315 a, 316 a Connected to one of the drain regions. When the transfer transistors 311, 312, and 313 are turned on, the potential of the signal output line (Sj) is transferred to the capacitors 314b, 315b, and 316b.

なお、本実施例では、nチャネル型トランジスタを転送用トランジスタ311、312、313に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。   In this embodiment, the case where n-channel transistors are used for the transfer transistors 311, 312, and 313 has been described, but the present invention is not limited to this. For example, a p-channel transistor and an n-channel transistor may be connected in parallel, and these transistors may be used as transfer transistors.

コンデンサ314bは放電用トランジスタ314aのソース領域及びドレイン領域と電源基準線314cに接続されている。放電用トランジスタ314aのゲート電極は、放電用信号線305に接続されている。   The capacitor 314b is connected to the source and drain regions of the discharging transistor 314a and the power supply reference line 314c. The gate electrode of the discharge transistor 314a is connected to the discharge signal line 305.

コンデンサ315bは放電用トランジスタ315aのソース領域及びドレイン領域と電源基準線315cに接続されている。放電用トランジスタ315aのゲート電極は、放電用信号線305に接続されている。   The capacitor 315b is connected to the source region and drain region of the discharging transistor 315a and the power supply reference line 315c. The gate electrode of the discharge transistor 315a is connected to the discharge signal line 305.

コンデンサ316bは放電用トランジスタ316aのソース領域及びドレイン領域と電源基準線316cに接続されている。放電用トランジスタ316aのゲート電極は、放電用信号線305に接続されている。   The capacitor 316b is connected to the source and drain regions of the discharging transistor 316a and the power supply reference line 316c. The gate electrode of the discharge transistor 316a is connected to the discharge signal line 305.

なおコンデンサ314b、315b、316bは、信号出力線(Sj)から出力された信号を一時的に保持する。また放電用トランジスタ314a、315a、316aは、コンデンサ314b、315b、316bの電荷を放電して、電源基準線314c、315c、316cの電位まで初期化させる。   The capacitors 314b, 315b, and 316b temporarily hold the signal output from the signal output line (Sj). In addition, the discharging transistors 314a, 315a, and 316a discharge the charges of the capacitors 314b, 315b, and 316b, and initialize them to the potentials of the power supply reference lines 314c, 315c, and 316c.

本実施例では、コンデンサ314bには、第1サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。またコンデンサ315bには、第2サブゲート信号が入力された画素100から出力された信号が一時的に保持され、コンデンサ316bには第3サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。   In this embodiment, it is assumed that the signal output from the pixel 100 to which the first sub-gate signal is input is temporarily held in the capacitor 314b. The capacitor 315b temporarily holds a signal output from the pixel 100 to which the second sub-gate signal is input, and the capacitor 316b temporarily receives the signal output from the pixel 100 to which the third sub-gate signal is input. It is assumed that

317、318、319は最終選択用トランジスタである。最終選択用トランジスタ317、318、319のゲート電極は最終選択線(SSj)に接続されている。   Reference numerals 317, 318, and 319 denote final selection transistors. The gate electrodes of the final selection transistors 317, 318, and 319 are connected to the final selection line (SSj).

最終選択用トランジスタ317のソース領域とドレイン領域は、一方はコンデンサ314bに接続され、他方は最終出力線307に接続されている。最終選択用トランジスタ318のソース領域とドレイン領域は、一方はコンデンサ315bに接続され、他方は最終出力線308に接続されている。最終選択用トランジスタ319のソース領域とドレイン領域は、一方はコンデンサ316bに接続され、他方は最終出力線309に接続されている。   One of the source region and the drain region of the final selection transistor 317 is connected to the capacitor 314 b, and the other is connected to the final output line 307. One of the source region and the drain region of the final selection transistor 318 is connected to the capacitor 315 b and the other is connected to the final output line 308. One of the source region and the drain region of the final selection transistor 319 is connected to the capacitor 316 b and the other is connected to the final output line 309.

321a、322a、323aは最終リセット用トランジスタであり、321b、322b、323bは電源基準線である。最終リセット用トランジスタ321a、322a、323aのゲート電極は最終リセット線(SRj)に接続されている。そして、最終リセット用トランジスタ321aのソース領域とドレイン領域は、一方は電源基準線321bに接続され、他方は最終出力線307に接続されている。   Reference numerals 321a, 322a, and 323a denote final reset transistors, and reference numerals 321b, 322b, and 323b denote power supply reference lines. The gate electrodes of the final reset transistors 321a, 322a, and 323a are connected to the final reset line (SRj). One of the source region and the drain region of the final reset transistor 321 a is connected to the power supply reference line 321 b and the other is connected to the final output line 307.

最終リセット用トランジスタ322aのソース領域とドレイン領域は、一方は電源基準線322bに接続され、他方は最終出力線308に接続されている。また、最終リセット用トランジスタ323aのソース領域とドレイン領域は、一方は電源基準線323bに接続され、他方は最終出力線309に接続されている。   One of the source region and the drain region of the final reset transistor 322 a is connected to the power supply reference line 322 b, and the other is connected to the final output line 308. One of the source region and the drain region of the final reset transistor 323a is connected to the power supply reference line 323b, and the other is connected to the final output line 309.

なお最終リセット線(SR1〜SRx)は、最終出力線307、308、309を初期化するために設けられている。最終リセット線(SR1〜SRx)のいずれか一つが選択され、最終リセット用トランジスタ221aがオンの状態になると、最終出力線307、308、309のそれぞれの電位は、電源基準線321b、322b、323bの電位に初期化される。   The final reset lines (SR1 to SRx) are provided for initializing the final output lines 307, 308, and 309. When any one of the final reset lines (SR1 to SRx) is selected and the final reset transistor 221a is turned on, the potentials of the final output lines 307, 308, and 309 are the power supply reference lines 321b, 322b, and 323b, respectively. It is initialized to the potential.

次いで図7に示したソース信号線駆動回路101のタイミングチャートを、図8を用いて説明する。図7において、リセット信号線(R1〜Ry)にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間(F)とする。そして、リセット信号線(R1〜Ry)に信号を印加して、次の列のリセット信号線(R1〜Ry)に信号を印加するまでの期間を水平走査期間(P)とする。   Next, a timing chart of the source signal line driver circuit 101 illustrated in FIG. 7 is described with reference to FIG. In FIG. 7, a period from when the reset signal is applied to the reset signal lines (R1 to Ry) until the reset signal is applied again is defined as one frame period (F). A period from when a signal is applied to the reset signal lines (R1 to Ry) to when a signal is applied to the reset signal lines (R1 to Ry) in the next column is defined as a horizontal scanning period (P).

なお、本実施例のソース信号線駆動回路の駆動方法においては、水平走査期間(P)は、サンプリング期間とシフトレジスタ動作期間に分割される。そして、サンプリング期間は、第1サブサンプリング期間、第2サブサンプリング期間、第3サブサンプリング期間の3つに分割される。   In the driving method of the source signal line driving circuit of this embodiment, the horizontal scanning period (P) is divided into a sampling period and a shift register operation period. The sampling period is divided into three parts: a first sub-sampling period, a second sub-sampling period, and a third sub-sampling period.

第1サブサンプリング期間においては、転送用信号線301が選択される。転送用信号線301が選択されると、転送用信号線301に接続された転送用トランジスタ311がオンの状態になる。そうすると、第1サブゲート信号が入力された画素100から出力された信号がコンデンサ314bに一時的に保持される。   In the first sub-sampling period, the transfer signal line 301 is selected. When the transfer signal line 301 is selected, the transfer transistor 311 connected to the transfer signal line 301 is turned on. Then, the signal output from the pixel 100 to which the first sub-gate signal is input is temporarily held in the capacitor 314b.

次いで、第2サブサンプリング期間において、転送用信号線302が選択され、転送用信号線302に接続された転送用トランジスタ312がオンの状態になる。そうすると、第2サブゲート信号が入力された画素100から出力された信号がコンデンサ315bに一時的に保持される。   Next, in the second sub-sampling period, the transfer signal line 302 is selected, and the transfer transistor 312 connected to the transfer signal line 302 is turned on. Then, the signal output from the pixel 100 to which the second sub-gate signal is input is temporarily held in the capacitor 315b.

次いで、第3サブサンプリング期間において、転送用信号線303が選択され、転送用信号線303に接続された転送用トランジスタ313がオンの状態になる。そうすると、第3サブゲート信号が入力された画素100から出力された信号がコンデンサ216bに一時的に保持される。以上でサンプリング期間は終了する。   Next, in the third sub-sampling period, the transfer signal line 303 is selected, and the transfer transistor 313 connected to the transfer signal line 303 is turned on. Then, the signal output from the pixel 100 to which the third sub-gate signal is input is temporarily held in the capacitor 216b. This completes the sampling period.

次いで、シフトレジスタ動作期間においては、コンデンサ314b、315b、316bのそれぞれに保持された信号が最終出力線307、308、309に出力される。   Next, in the shift register operation period, signals held in the capacitors 314b, 315b, and 316b are output to the final output lines 307, 308, and 309, respectively.

まず1列目の最終リセット線(SR1)を選択する。最終リセット線(SR1)を選択すると、1列目の最終リセット線(SR1)に接続された最終リセット用トランジスタ321a、322a、323aがオンの状態となり、最終出力線307、308、309が電源基準線321b、322b、323bの電位まで初期化される。   First, the last reset line (SR1) in the first column is selected. When the final reset line (SR1) is selected, the final reset transistors 321a, 322a, and 323a connected to the final reset line (SR1) in the first column are turned on, and the final output lines 307, 308, and 309 are based on the power supply reference. It is initialized to the potential of the lines 321b, 322b and 323b.

次いで1列目の最終選択線(SS1)を選択する。最終選択線(SS1)が選択すると、1列目の最終選択線(SS1)に接続された最終選択用トランジスタ317、318、319がオンの状態となる。そうすると、1列目のコンデンサ314b、315b、316bに一時的に保持されていた信号が最終出力線307、308、309に出力される。   Next, the last selection line (SS1) in the first column is selected. When the final selection line (SS1) is selected, the final selection transistors 317, 318, and 319 connected to the final selection line (SS1) in the first column are turned on. Then, the signals temporarily held in the capacitors 314b, 315b, and 316b in the first column are output to the final output lines 307, 308, and 309.

次いで、2列目の最終リセット線(SR2)を選択する。最終リセット線(SR2)を選択すると、2列目の最終リセット線(SR2)に接続された最終リセット用トランジスタ321a、322a、323aがオンの状態となり、最終出力線307、308、309が電源基準線321b、322b、323bの電位まで初期化される。   Next, the final reset line (SR2) in the second column is selected. When the final reset line (SR2) is selected, the final reset transistors 321a, 322a, and 323a connected to the final reset line (SR2) in the second column are turned on, and the final output lines 307, 308, and 309 are based on the power supply reference. It is initialized to the potential of the lines 321b, 322b and 323b.

次いで2列目の最終選択線(SS2)を選択する。最終選択線(SS2)を選択すると、2列目の最終選択線(SS2)に接続された最終選択用トランジスタ317、318、319がオンの状態となる。そうすると、2列目のコンデンサ314b、315b、316bに一時的に保持されていた信号が最終出力線307、308、309に出力される。   Next, the final selection line (SS2) in the second column is selected. When the final selection line (SS2) is selected, the final selection transistors 317, 318, and 319 connected to the final selection line (SS2) in the second column are turned on. Then, the signals temporarily held in the capacitors 314b, 315b, and 316b in the second column are output to the final output lines 307, 308, and 309.

このようにして順に、全ての最終リセット線(SR1〜SRx)と最終出力線(SS1〜SSx)とが交互に選択されていく。そうすると、全ての列のコンデンサ314b、315b、316bに保持されていた信号が最終出力線307、308、309に出力される。   In this way, all final reset lines (SR1 to SRx) and final output lines (SS1 to SSx) are alternately selected in order. Then, the signals held in the capacitors 314b, 315b, and 316b of all the columns are output to the final output lines 307, 308, and 309.

そして最後に放電用信号線305が選択され、放電用信号線305に接続された全ての放電用トランジスタ314a、315a、316aがオンの状態になり、放電用トランジスタ314a、315a、316aに接続された全ての列のコンデンサ314b、315b、316bが、電源基準線314c、315c、316cの電位まで初期化される。   Finally, the discharge signal line 305 is selected, all the discharge transistors 314a, 315a, and 316a connected to the discharge signal line 305 are turned on and connected to the discharge transistors 314a, 315a, and 316a. All columns of capacitors 314b, 315b, 316b are initialized to the potential of the power supply reference lines 314c, 315c, 316c.

なお最終出力線307、308、309に出力された信号は、最終出力増幅用回路101dで増幅され、外部へ出力される。   The signals output to the final output lines 307, 308, and 309 are amplified by the final output amplification circuit 101d and output to the outside.

なお本実施例では、上述した実施の形態において水平走査期間を3つに分割した例を示したため、1列に3つのコンデンサ(314b、315b、316b)
を設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数列分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個(サブ水平走査期間数)あることが望ましい。
In this embodiment, since the horizontal scanning period is divided into three in the above-described embodiment, three capacitors (314b, 315b, 316b) are arranged in one column.
However, the present invention is not limited to this. The number of capacitors provided in one row can be freely determined by the designer. However, when one horizontal scanning period is divided into a plurality of sub horizontal scanning periods, signals for a plurality of columns are output in one horizontal scanning period. For this reason, it is desirable that a plurality of capacitors (the number of sub-horizontal scanning periods) be stored in each column for storing signals.

本実施例は、実施の形態1、2、および実施例1と自由に組み合わせることが可能である。   This embodiment can be freely combined with Embodiment Modes 1 and 2 and Embodiment 1.

本実施例では、ソース信号線駆動回路101の実施例1、2とは異なる例について、図9、10を用いて説明する。   In this embodiment, an example of the source signal line driver circuit 101 different from the first and second embodiments will be described with reference to FIGS.

バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路101cのj列目周辺部分101eの回路図を図9に示す。なお、本実施例では、全てのトランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはnチャネル型でもpチャネル型でもどちらでもよい。   FIG. 9 shows a circuit diagram of the j-th column peripheral portion 101e of the bias circuit 101a, the sample hold circuit 101b, and the signal output line driving circuit 101c. Note that in this embodiment, all transistors are n-channel transistors, but the present invention is not limited to this, and the transistors may be either n-channel transistors or p-channel transistors.

バイアス用回路101aは、バイアス用トランジスタ5510aを有している。バイアス用トランジスタ5510aは、各画素の増幅用トランジスタ113と同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ5510aのゲート電極は、バイアス信号線5511に接続されている。バイアス用トランジスタ5510aのソース領域およびドレイン領域は、一方は信号出力線(Sj)に接続されており、もう一方は電源基準線5510bに接続されている。   The bias circuit 101a includes a bias transistor 5510a. The bias transistor 5510a has the same polarity as the amplification transistor 113 of each pixel and forms a source follower circuit. A gate electrode of the bias transistor 5510 a is connected to the bias signal line 5511. One of the source region and the drain region of the bias transistor 5510a is connected to the signal output line (Sj), and the other is connected to the power supply reference line 5510b.

なお本実施例では、nチャネル型トランジスタをバイアス用トランジスタ5510aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタをバイアス用トランジスタ5510aに用いることもできるが、その場合には、バイアス用トランジスタ5510aは電源基準線ではなく電源線に接続される。   Note that although the case where an n-channel transistor is used for the biasing transistor 5510a is described in this embodiment, the present invention is not limited to this. For example, a p-channel transistor can be used as the biasing transistor 5510a. In that case, the biasing transistor 5510a is connected to the power supply line instead of the power supply reference line.

転送用トランジスタ5512のゲート電極は、転送用信号線5513に接続されている。転送用トランジスタ5512のソース領域とドレイン領域は、一方は信号出力線(Sj)に接続され、もう一方は容量選択用トランジスタ5514d、5530d、5531dのソース領域又はドレイン領域の一方に接続されている。転送用トランジスタ5512がオン状態になると、信号出力線(Sj)の電位を容量選択用トランジスタ5514d、5530d、5531dを介してコンデンサ5514b、5530b、5531bに保持される。   A gate electrode of the transfer transistor 5512 is connected to the transfer signal line 5513. One of the source region and the drain region of the transfer transistor 5512 is connected to the signal output line (Sj), and the other is connected to one of the source region or the drain region of the capacitor selection transistors 5514d, 5530d, and 5531d. When the transfer transistor 5512 is turned on, the potential of the signal output line (Sj) is held in the capacitors 5514b, 5530b, and 5531b via the capacitance selection transistors 5514d, 5530d, and 5531d.

なお、本実施例では、nチャネル型トランジスタを転送用トランジスタ5512に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。   Note that although the case where an n-channel transistor is used as the transfer transistor 5512 is described in this embodiment, the present invention is not limited to this. For example, a p-channel transistor and an n-channel transistor may be connected in parallel, and these transistors may be used as transfer transistors.

コンデンサ5514bは容量選択用トランジスタ5514dのソース領域及びドレイン領域の一方と電源基準線5514cに接続されている。容量選択用トランジスタ5514dのゲート電極は、保持容量制御線5534に接続されている。そして容量選択用トランジスタ5514dのソース領域及びドレイン領域の他方は、信号出力線(Sj)に接続されている。   The capacitor 5514b is connected to one of the source region and the drain region of the capacitor selection transistor 5514d and the power supply reference line 5514c. The gate electrode of the capacitor selection transistor 5514d is connected to the storage capacitor control line 5534. The other of the source region and the drain region of the capacitor selection transistor 5514d is connected to the signal output line (Sj).

また放電用トランジスタ5514aのゲート電極は、放電用信号線5515に接続されている。そして放電用トランジスタ5514aのソース領域とドレイン領域は、一方はコンデンサ5514bに接続され、もう一方は電源基準線5514cにそれぞれ接続されている。放電用トランジスタ5514aがオン状態になることによって、コンデンサ5514bを電源基準線5514cの電位まで初期化させる。またコンデンサ5514bは、信号出力線(Sj)から出力された信号を一時的に蓄積する。本実施例では、j列目に設けられた複数の画素100のうち、第1サブゲート信号が入力された画素100の信号が一時的に保持されるとする。   The gate electrode of the discharging transistor 5514a is connected to the discharging signal line 5515. One of the source region and the drain region of the discharging transistor 5514a is connected to the capacitor 5514b, and the other is connected to the power supply reference line 5514c. When the discharging transistor 5514a is turned on, the capacitor 5514b is initialized to the potential of the power supply reference line 5514c. The capacitor 5514b temporarily accumulates the signal output from the signal output line (Sj). In this embodiment, it is assumed that the signal of the pixel 100 to which the first sub-gate signal is input among the plurality of pixels 100 provided in the j-th column is temporarily held.

コンデンサ5530bは容量選択用トランジスタ5530dのソース領域及びドレイン領域の一方と電源基準線5530cに接続されている。容量選択用トランジスタ5530dのゲート電極は、保持容量制御線5535に接続されている。そして容量選択用トランジスタ5530dのソース領域及びドレイン領域の他方は、信号出力線(Sj)に接続されている。   The capacitor 5530b is connected to one of the source region and the drain region of the capacitor selection transistor 5530d and the power supply reference line 5530c. The gate electrode of the capacitor selection transistor 5530d is connected to the storage capacitor control line 5535. The other of the source region and the drain region of the capacitor selection transistor 5530d is connected to the signal output line (Sj).

また放電用トランジスタ5530aのゲート電極は、放電用信号線5532に接続されている。そして放電用トランジスタ5530aのソース領域とドレイン領域は、一方はコンデンサ5530bに接続され、もう一方は電源基準線5530cにそれぞれ接続されている。放電用トランジスタ5530aがオン状態になることによって、コンデンサ5530bを電源基準線5530cの電位まで初期化させる。またコンデンサ5530bは、信号出力線(Sj)から出力された信号を一時的に保持する。本実施例では、j列目に設けられた複数の画素100のうち、第2サブゲート信号が入力された画素100の信号が一時的に保持されるとする。   The gate electrode of the discharge transistor 5530a is connected to the discharge signal line 5532. One of the source region and the drain region of the discharging transistor 5530a is connected to the capacitor 5530b, and the other is connected to the power supply reference line 5530c. When the discharging transistor 5530a is turned on, the capacitor 5530b is initialized to the potential of the power supply reference line 5530c. The capacitor 5530b temporarily holds the signal output from the signal output line (Sj). In this embodiment, it is assumed that the signal of the pixel 100 to which the second sub-gate signal is input is temporarily held among the plurality of pixels 100 provided in the j-th column.

コンデンサ5531bは容量選択用トランジスタ5531dのソース領域及びドレイン領域の一方と電源基準線5531cに接続されている。容量選択用トランジスタ5531dのゲート電極は、保持容量制御線5536に接続されている。そして容量選択用トランジスタ5531dのソース領域及びドレイン領域の他方は、信号出力線(Sj)に接続されている。   The capacitor 5531b is connected to one of the source region and the drain region of the capacitor selection transistor 5531d and the power supply reference line 5531c. The gate electrode of the capacitor selection transistor 5531d is connected to the storage capacitor control line 5536. The other of the source region and the drain region of the capacitor selection transistor 5531d is connected to the signal output line (Sj).

また放電用トランジスタ5531aのゲート電極は、放電用信号線5533に接続されている。そして放電用トランジスタ5531aのソース領域とドレイン領域は、一方はコンデンサ5531bに接続され、もう一方は電源基準線5531cにそれぞれ接続されている。放電用トランジスタ5531aがオン状態になることによって、コンデンサ5531bを電源基準線5531cの電位まで初期化させる。またコンデンサ5531bは、信号出力線(Sj)から出力された信号を一時的に保持する。本実施例では、j列目に設けられた複数の画素100のうち、第3サブゲート信号が入力された画素100の信号が一時的に保持されるとする。   The gate electrode of the discharge transistor 5531a is connected to the discharge signal line 5533. One of the source region and the drain region of the discharging transistor 5531a is connected to the capacitor 5531b, and the other is connected to the power supply reference line 5531c. When the discharging transistor 5531a is turned on, the capacitor 5531b is initialized to the potential of the power supply reference line 5531c. The capacitor 5531b temporarily holds the signal output from the signal output line (Sj). In this embodiment, it is assumed that the signal of the pixel 100 to which the third sub-gate signal is input among the plurality of pixels 100 provided in the j-th column is temporarily held.

そして、容量選択用トランジスタ5514d、5530d、5531dのソース領域及びドレイン領域の一方には、最終選択用トランジスタ5516のソース領域及びドレイン領域の一方が接続されている。そして最終選択用トランジスタ5516のソース領域とドレイン領域の他方は、最終出力線5518に接続されている。最終選択用トランジスタ5516のゲート電極は、j列目最終選択線SSjに接続されている。   One of the source region and the drain region of the final selection transistor 5516 is connected to one of the source region and the drain region of the capacitance selection transistors 5514d, 5530d, and 5531d. The other of the source region and the drain region of the final selection transistor 5516 is connected to the final output line 5518. The gate electrode of the final selection transistor 5516 is connected to the j-th column final selection line SSj.

最終選択線(SS1〜SSx)と、最終リセット線(SR1〜SRx)は、サンプルホールド回路101bにマトリクス状に設けられており、1列目からx列目まで交互に選択されていく。例えば、最終選択線SSjが選択され、最終選択用トランジスタ5516がオンの状態になる。そうすると、保持容量制御線5534、5535、5536のいずれか一つが選択され、容量選択用トランジスタ5514d、5530d、5531dのいずれか一つがオン状態になる。そうすると、オン状態となった容量選択用トランジスタ5514d、5530d、5531dに接続されたコンデンサ5514b、5530b、5531bに保持されていた信号が最終出力線5518に出力される。   The final selection lines (SS1 to SSx) and the final reset lines (SR1 to SRx) are provided in a matrix in the sample hold circuit 101b, and are alternately selected from the first column to the xth column. For example, the final selection line SSj is selected, and the final selection transistor 5516 is turned on. Then, any one of the storage capacitor control lines 5534, 5535, and 5536 is selected, and any one of the capacitor selection transistors 5514d, 5530d, and 5531d is turned on. Then, the signals held in the capacitors 5514b, 5530b, and 5531b connected to the capacitance selection transistors 5514d, 5530d, and 5531d that are turned on are output to the final output line 5518.

なお、最終出力線5518に信号を出力する前に、最終出力線5518に電荷が蓄積されている場合がある。そうすると、該電荷によって最終出力線5518に信号を出力したときの電位は影響を受けてしまう。そこで、最終出力線5518に信号を出力する前に、最終出力線5518の電位を、ある電位値までに初期化しておくことが必要である。そのため最終選択線SSjを選択する前に、最終リセット線SRjを選択し、最終リセット用トランジスタ5517aをオンの状態にする。そうすると、最終出力線5518の電位は電源基準線5517bの電位に初期化される。   Note that charges may be accumulated in the final output line 5518 before a signal is output to the final output line 5518. Then, the potential when a signal is output to the final output line 5518 is affected by the charge. Therefore, before outputting a signal to the final output line 5518, it is necessary to initialize the potential of the final output line 5518 to a certain potential value. Therefore, before selecting the final selection line SSj, the final reset line SRj is selected, and the final reset transistor 5517a is turned on. Then, the potential of the final output line 5518 is initialized to the potential of the power supply reference line 5517b.

なお本実施例では、上述した実施の形態において水平走査期間を3つに分割した例を示したため、1列に3つのコンデンサ(314b、315b、316b)
を設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数列分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個(サブ水平走査期間数)あることが望ましい。
In this embodiment, since the horizontal scanning period is divided into three in the above-described embodiment, three capacitors (314b, 315b, 316b) are arranged in one column.
However, the present invention is not limited to this. The number of capacitors provided in one row can be freely determined by the designer. However, when one horizontal scanning period is divided into a plurality of sub horizontal scanning periods, signals for a plurality of columns are output in one horizontal scanning period. For this reason, it is desirable that a plurality of capacitors (the number of sub-horizontal scanning periods) be stored in each column for storing signals.

次いで、図9に示すj列目周辺回路のタイミングチャートを図10に示す。なお本実施例では、j列目のゲート信号線(Gi)が選択された場合におけるタイミングチャートを一例として挙げて説明する。   Next, a timing chart of the j-th column peripheral circuit shown in FIG. 9 is shown in FIG. In this embodiment, a timing chart when the gate signal line (Gi) in the j-th column is selected will be described as an example.

なお本実施例では、実施例1で示したサブ水平走査期間における信号のタイミングチャートを示す。また図9において、コンデンサ5514bに一時蓄積された信号が最終出力線5518に出力される場合について示す。   In this embodiment, a timing chart of signals in the sub horizontal scanning period shown in Embodiment 1 is shown. FIG. 9 shows a case where a signal temporarily accumulated in the capacitor 5514b is output to the final output line 5518.

はじめに、i行目のゲート信号線(Gi)が選択され、次いで放電用信号線5515が選択される。そうすると、放電用トランジスタ5514aがオンの状態になる。なお、ゲート信号線(Gi)が選択されたサブ水平走査期間において、ゲート信号線(Gi)と同様に保持容量制御線5534も選択されている。   First, the i-th gate signal line (Gi) is selected, and then the discharge signal line 5515 is selected. Then, the discharging transistor 5514a is turned on. Note that the storage capacitor control line 5534 is selected in the same manner as the gate signal line (Gi) in the sub-horizontal scanning period in which the gate signal line (Gi) is selected.

そして、転送用信号線5513が選択され、転送用トランジスタ5512がオンの状態になると、それぞれの画素の光電変換素子から出力された信号が各行のコンデンサ5514bに出力される。   When the transfer signal line 5513 is selected and the transfer transistor 5512 is turned on, a signal output from the photoelectric conversion element of each pixel is output to the capacitor 5514b in each row.

そして、各行のコンデンサ5514bに蓄積された信号は、最終出力線5518に順に出力されていく。まず1行目の最終リセット線5519を選択すると、最終リセット用トランジスタ5517aをオンの状態となる。そして、最終出力線5518を電源基準線5517bの電位に初期化して、1行目の最終選択線5519を選択する。そうすると、最終選択用トランジスタ5516がオンの状態となり、1行目のコンデンサ5514bの信号が最終出力線5518に出力される。   Then, the signals accumulated in the capacitors 5514b in each row are sequentially output to the final output line 5518. First, when the final reset line 5519 in the first row is selected, the final reset transistor 5517a is turned on. Then, the final output line 5518 is initialized to the potential of the power supply reference line 5517b, and the final selection line 5519 in the first row is selected. Then, the final selection transistor 5516 is turned on, and the signal of the capacitor 5514b in the first row is output to the final output line 5518.

次に、2行目の最終リセット線5519を選択し、最終リセット用トランジスタ5517aをオンの状態にし、最終出力線5518を電源基準線5517bの電位に初期化する。そして、2行目の最終選択線5519を選択し、最終選択用トランジスタ5516を導通状態にし、2行目のコンデンサ5514bの信号を最終出力線5518に出力する。   Next, the final reset line 5519 in the second row is selected, the final reset transistor 5517a is turned on, and the final output line 5518 is initialized to the potential of the power supply reference line 5517b. Then, the final selection line 5519 in the second row is selected, the final selection transistor 5516 is turned on, and the signal of the capacitor 5514b in the second row is output to the final output line 5518.

このようにして順に、1行目からx行目までの最終リセット線5519を選択していき、同様の動作を繰り返す。そして、全ての行の信号を最終出力線5518に出力していく。そして、最終出力線5518に出力された信号は、最終出力増幅用回路101dで増幅され、外部へ出力される。   In this way, the final reset line 5519 from the first row to the x-th row is selected in order, and the same operation is repeated. Then, the signals of all the rows are output to the final output line 5518. The signal output to the final output line 5518 is amplified by the final output amplification circuit 101d and output to the outside.

本実施例は、実施の形態、実施例1、2、及び実施例1、2と自由に組み合わせることが可能である。   This embodiment can be freely combined with the embodiment mode, Embodiments 1 and 2, and Embodiments 1 and 2.

本実施例では、図3に示した最終出力増幅用回路101dの回路を図11(A)、(B)に示す。なお、最終出力線に出力される信号は、そのまま外部に取り出しても良い。しかし、出力される信号が微弱である場合には、外部に取り出す前に増幅しておくことが好ましい。また、本実施例では、最も簡単な信号増幅回路として、ソースフォロワ回路を示すが、本発明はこれに限定されない。例えば、最終出力増幅用回路101dには演算増幅器などの公知の増幅回路を用いてもよい。   In this embodiment, the final output amplification circuit 101d shown in FIG. 3 is shown in FIGS. Note that the signal output to the final output line may be taken out as it is. However, if the output signal is weak, it is preferable to amplify it before taking it out. In this embodiment, a source follower circuit is shown as the simplest signal amplifier circuit, but the present invention is not limited to this. For example, a known amplifier circuit such as an operational amplifier may be used as the final output amplifier circuit 101d.

図11(A)は、nチャネル型のソースフォロワ回路を有する最終増幅回路101dを示す。最終出力増幅用回路101dへの信号の入力は、最終選択用トランジスタ5516を介して行われる。そして最終選択用トランジスタ5516のゲート電極と接続する最終選択線(SSj)は、画素部104にマトリクス状に設けられており、その1列目からx列目まで順に選択される。   FIG. 11A illustrates a final amplifier circuit 101d having an n-channel source follower circuit. A signal is input to the final output amplification circuit 101d through a final selection transistor 5516. The final selection line (SSj) connected to the gate electrode of the final selection transistor 5516 is provided in a matrix in the pixel portion 104, and is sequentially selected from the first column to the xth column.

最終出力線5518から出力された信号は、最終出力増幅用回路101dによって、増幅されて外部に出力する。最終出力線5518は、増幅用トランジスタ5521のゲート電極に接続されている。増幅用トランジスタ5521のドレイン領域は電源線5520に接続され、ソース領域は出力端子となっている。   The signal output from the final output line 5518 is amplified by the final output amplification circuit 101d and output to the outside. The final output line 5518 is connected to the gate electrode of the amplifying transistor 5521. The drain region of the amplifying transistor 5521 is connected to the power supply line 5520, and the source region is an output terminal.

一方、バイアス用トランジスタ5522のゲート電極は、最終出力増幅用バイアス信号線5523に接続されている。バイアス用トランジスタ5522のソース領域とドレイン領域は、一方は電源基準線5524に接続され、もう一方は増幅用トランジスタ5521のソース領域に接続されている。   On the other hand, the gate electrode of the bias transistor 5522 is connected to the final output amplification bias signal line 5523. One of a source region and a drain region of the bias transistor 5522 is connected to the power supply reference line 5524, and the other is connected to a source region of the amplification transistor 5521.

次いで、図11(B)には、pチャネル型のソースフォロワ回路を有する最終増幅回路101dを示す。最終出力線5518は、増幅用トランジスタ5521のゲート電極に接続されている。増幅用トランジスタ5521のドレイン領域は電源基準線5520に接続され、ソース領域は出力端子となる。   Next, FIG. 11B illustrates a final amplifier circuit 101d having a p-channel source follower circuit. The final output line 5518 is connected to the gate electrode of the amplifying transistor 5521. The drain region of the amplifying transistor 5521 is connected to the power supply reference line 5520, and the source region serves as an output terminal.

一方、バイアス用トランジスタ5522のゲート電極は、最終出力増幅用バイアス信号線5523と接続されている。バイアス用トランジスタ5522のソース領域とドレイン領域は、一方は電源線5520と接続されており、もう一方は増幅用トランジスタ5521のソース領域と接続されている。なお、pチャネル型のソースフォロワ回路を有する図11(B)に示す最終出力増幅用バイアス信号線5523の電位は、nチャネル型のソースフォロワ回路を有する図11(A)に示すの最終出力増幅用バイアス信号線523の電位とは異なる。   On the other hand, the gate electrode of the bias transistor 5522 is connected to the final output amplification bias signal line 5523. One of a source region and a drain region of the bias transistor 5522 is connected to the power supply line 5520, and the other is connected to a source region of the amplification transistor 5521. Note that the potential of the final output amplification bias signal line 5523 shown in FIG. 11B having a p-channel source follower circuit is the final output amplification shown in FIG. 11A having an n-channel source follower circuit. This is different from the potential of the bias signal line 523 for use.

本実施例は、実施の形態1、2、および実施例1乃至3と自由に組み合わせることが可能である。   This embodiment can be freely combined with Embodiment Modes 1 and 2 and Embodiments 1 to 3.

本実施例では、本発明の光電変換素子と複数のトランジスタを一画素中に設けた半導体装置の断面構造について図12を用いて説明する。   In this embodiment, a cross-sectional structure of a semiconductor device in which a photoelectric conversion element of the present invention and a plurality of transistors are provided in one pixel will be described with reference to FIGS.

図12において、6000は絶縁表面を有する基板であり、6001は下地膜である。下地膜6001上には光電変換素子111、増幅用トランジスタ113、スイッチング用トランジスタ112、リセット用トランジスタ114が形成されている。また、駆動回路として、nチャネル型トランジスタ、pチャネル型トランジスタを図示する。なお、それぞれのトランジスタは公知の如何なる構造のトランジスタを用いてもよい。   In FIG. 12, 6000 is a substrate having an insulating surface, and 6001 is a base film. On the base film 6001, a photoelectric conversion element 111, an amplification transistor 113, a switching transistor 112, and a reset transistor 114 are formed. In addition, an n-channel transistor and a p-channel transistor are illustrated as driver circuits. Each transistor may have any known structure.

絶縁表面を有する基板6000上に形成された各トランジスタの構造について説明する。増幅用トランジスタ113において、6023はゲート電極、6008はゲート絶縁膜、6037はp型の不純物領域からなるソース領域及びドレイン領域、6042はソース配線、6043はドレイン配線である。   A structure of each transistor formed over the substrate 6000 having an insulating surface is described. In the amplifying transistor 113, reference numeral 6023 denotes a gate electrode, 6008 denotes a gate insulating film, 6037 denotes a source region and a drain region made of a p-type impurity region, 6042 denotes a source wiring, and 6043 denotes a drain wiring.

スイッチング用トランジスタ112において、6024はゲート電極、6008はゲート絶縁膜、6038はp型の不純物領域からなるソース領域及びドレイン領域、6044はソース配線、6045はドレイン配線である。   In the switching transistor 112, reference numeral 6024 denotes a gate electrode, 6008 denotes a gate insulating film, 6038 denotes a source region and a drain region made of a p-type impurity region, 6044 denotes a source wiring, and 6045 denotes a drain wiring.

リセット用トランジスタ114において、6025はゲート電極、6008はゲート絶縁膜、6019はn型の不純物領域からなるソース領域及びドレイン領域、6030はLDD領域(ライトドープドレイン領域)、6046はソース配線、6047はドレイン配線である。   In the reset transistor 114, reference numeral 6025 denotes a gate electrode, 6008 denotes a gate insulating film, 6019 denotes a source region and a drain region made of n-type impurity regions, 6030 denotes an LDD region (lightly doped drain region), 6046 denotes a source wiring, and 6047 denotes This is a drain wiring.

光電変換素子111において、6036はp型の不純物領域からなるp型半導体層、6020bはn型の不純物領域からなるn型半導体層、6054は非晶質半導体膜からなる光電変換層(i層)である。   In the photoelectric conversion element 111, 6036 is a p-type semiconductor layer made of a p-type impurity region, 6020b is an n-type semiconductor layer made of an n-type impurity region, and 6054 is a photoelectric conversion layer (i layer) made of an amorphous semiconductor film. It is.

駆動回路部のnチャネル型トランジスタにおいて、6026はゲート電極、6008はゲート絶縁膜、6021はn型の不純物領域からなるソース領域及びドレイン領域、6031はLDD領域(ライトドープドレイン領域)、6050はソース配線、6051はドレイン配線である。   In the n-channel transistor in the driver circuit portion, 6026 is a gate electrode, 6008 is a gate insulating film, 6021 is a source region and a drain region made of an n-type impurity region, 6031 is an LDD region (lightly doped drain region), and 6050 is a source. A wiring 6051 is a drain wiring.

また、駆動回路部のpチャネル型トランジスタにおいて、6027はゲート電極、6008はゲート絶縁膜、6039はp型の不純物領域からなるソース領域及びドレイン領域、6052はドレイン配線、6053はソース配線である。   In the p-channel transistor of the driver circuit portion, reference numeral 6027 denotes a gate electrode, 6008 denotes a gate insulating film, 6039 denotes a source region and a drain region made of a p-type impurity region, 6052 denotes a drain wiring, and 6053 denotes a source wiring.

そして、増幅用トランジスタ113、スイッチング用トランジスタ112、リセット用トランジスタ114、nチャネル型トランジスタ、pチャネル型トランジスタを覆って、第一層間絶縁膜6041、第二層間絶縁膜6059が設けられている。   A first interlayer insulating film 6041 and a second interlayer insulating film 6059 are provided so as to cover the amplifying transistor 113, the switching transistor 112, the resetting transistor 114, the n-channel transistor, and the p-channel transistor.

なお、本実施例は、実施の形態1、2、および実施例1乃至実施例4と自由に組み合わせることが可能である。   Note that this embodiment can be freely combined with Embodiment Modes 1 and 2 and Embodiments 1 to 4.

実施例4では、本発明の半導体装置の断面構造について説明したが、本実施例では、本発明の半導体装置を封止してFPCを取り付けた状態について説明する。   In Embodiment 4, the cross-sectional structure of the semiconductor device of the present invention has been described. In this embodiment, a state in which the semiconductor device of the present invention is sealed and an FPC is attached will be described.

図13(A)は本発明を用いた半導体装置の上面図であり、図13(A)をX−X'面で切断した断面図を図13(B)に示す。図13(A)において、4001は基板、4002は画素部、4003はソース信号線駆動回路、4004はゲート信号線駆動回路であり、それぞれの駆動回路は配線4005、4006、4007を経てFPC4008に至り、外部機器へと接続される。   FIG. 13A is a top view of a semiconductor device using the present invention, and FIG. 13B is a cross-sectional view taken along the line XX ′ of FIG. 13A, reference numeral 4001 denotes a substrate, 4002 denotes a pixel portion, 4003 denotes a source signal line driver circuit, and 4004 denotes a gate signal line driver circuit. Each driver circuit reaches an FPC 4008 through wirings 4005, 4006, and 4007. Connected to an external device.

このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材4009、密封材4010、シーリング材(ハウジング材ともいう)4011(図13(B)に図示)が設けられている。   At this time, a cover member 4009, a sealing member 4010, and a sealing member (also referred to as a housing member) 4011 (illustrated in FIG. 13B) are provided so as to surround at least the pixel portion, preferably the driver circuit and the pixel portion.

また、図13(B)は本実施例の半導体装置の断面構造であり、基板4001、下地膜4012の上に駆動回路部(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している)4013および画素部4014(但し、ここでは説明を簡単にするために光電変換素子とスイッチング用トランジスタのみを図示する)が形成されている。   FIG. 13B shows a cross-sectional structure of the semiconductor device of this embodiment. A driver circuit portion (here, a CMOS in which an n-channel TFT and a p-channel TFT are combined) is formed over a substrate 4001 and a base film 4012. 4013 and a pixel portion 4014 (however, only a photoelectric conversion element and a switching transistor are illustrated for the sake of simplicity) are formed.

公知の作製方法を用いて駆動回路部4013、画素部4014が完成したら、樹脂材料でなる第一層間絶縁膜(平坦化膜)4015を形成する。   When the driver circuit portion 4013 and the pixel portion 4014 are completed using a known manufacturing method, a first interlayer insulating film (planarization film) 4015 made of a resin material is formed.

次いで、樹脂材料でなる第二層間絶縁膜4017を形成し、第二層間絶縁膜4017を覆うようにパッシベーション膜4022、充填材4023、カバー材4009が形成される。   Next, a second interlayer insulating film 4017 made of a resin material is formed, and a passivation film 4022, a filler 4023, and a cover material 4009 are formed so as to cover the second interlayer insulating film 4017.

さらに、カバー材4009と基板4001の内側にシーリング材4011が設けられ、さらにシーリング材4011の外側には密封材(第2のシーリング材)4010が形成される。 Further, a sealing material 4011 is provided inside the cover material 4009 and the substrate 4001, and a sealing material (second sealing material) 4010 is formed outside the sealing material 4011.

このとき、この充填材4023は、カバー材4009を接着するための接着剤としても機能する。充填材4023としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材4023の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
At this time, the filler 4023 also functions as an adhesive for bonding the cover material 4009. As filler 4023, PVC (polyvinyl chloride)
Epoxy resin, silicon resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 4023 because a moisture absorption effect can be maintained.

また、充填材4023の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。   Further, a spacer may be contained in the filler 4023. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic. In the case where a spacer is provided, the passivation film 4022 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.

また、カバー材4009としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass-Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材4023としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。   As the cover member 4009, a glass plate, an aluminum plate, a stainless steel plate, a FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that when PVB or EVA is used as the filler 4023, it is preferable to use a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.

配線4007は、駆動回路4013が有するトランジスタに接続され、また、シーリング材4011および密封材4010と基板4001との隙間を通ってFPC4008に電気的に接続される。なお、ここでは配線4007について説明したが、他の配線4005、4006も同様にしてシーリング材4011および密封材4010の下を通ってFPC4008に電気的に接続される。   The wiring 4007 is connected to a transistor included in the driver circuit 4013 and is electrically connected to the FPC 4008 through a gap between the sealing material 4011 and the sealing material 4010 and the substrate 4001. Note that although the wiring 4007 is described here, the other wirings 4005 and 4006 are also electrically connected to the FPC 4008 under the sealing material 4011 and the sealing material 4010 in the same manner.

なお本実施例では、充填材4023を設けてからカバー材4009を接着し、充填材4023の側面(露呈面)を覆うようにシーリング材4011を取り付けているが、カバー材4009およびシーリング材4011を取り付けてから、充填材4023を設けても良い。この場合、基板4001、カバー材4009およびシーリング材4011で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2Torr以下)にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。 In this embodiment, the cover material 4009 is bonded after the filler 4023 is provided, and the sealing material 4011 is attached so as to cover the side surface (exposed surface) of the filler 4023. However, the cover material 4009 and the sealing material 4011 are attached. After the attachment, the filler 4023 may be provided. In this case, a filler inlet that leads to a gap formed by the substrate 4001, the cover member 4009, and the sealing member 4011 is provided. Then, the void is evacuated (10 -2 Torr or less), the inlet is immersed in a water tank containing the filler, and the pressure outside the void is made higher than the pressure inside the void, Fill in the void.

なお、本実施例は、実施の形態1、2、および実施例1乃至実施例5と自由に組み合わせることが可能である。   Note that this embodiment can be freely combined with Embodiment Modes 1 and 2 and Embodiments 1 to 5.

本発明の半導体装置を用いた電子機器の実施例として、図14を用いて説明する。   An example of an electronic device using the semiconductor device of the present invention will be described with reference to FIG.

図14(A)は、ラインセンサを用いたハンドスキャナーである。CCD型(CMOS型)のイメージセンサ1001の上には、ロッドレンズアレイなどの光学系1002が設けられている。光学系1002は、被写体1004上の画像がイメージセンサ1001上に映し出されるようにするために用いられる。そして、LEDや蛍光灯などの光源1003は、被写体1004に光を照射できる位置に設けられている。そして、被写体1004の下部には、ガラス1005が設けられている。   FIG. 14A illustrates a hand scanner using a line sensor. An optical system 1002 such as a rod lens array is provided on a CCD type (CMOS type) image sensor 1001. The optical system 1002 is used so that an image on the subject 1004 is displayed on the image sensor 1001. A light source 1003 such as an LED or a fluorescent lamp is provided at a position where light can be emitted to the subject 1004. A glass 1005 is provided below the subject 1004.

光源1003を出た光は、ガラス1005を介して被写体1004に入射する。被写体1004で反射した光は、ガラス1005を介して、光学系1002に入射する。光学系1002に入射した光は、イメージセンサ1001に入射し、そこで光電変換される。本発明の半導体装置は、イメージセンサ1001に用いることができる。   Light emitted from the light source 1003 enters the subject 1004 through the glass 1005. Light reflected by the subject 1004 enters the optical system 1002 through the glass 1005. The light that has entered the optical system 1002 enters the image sensor 1001, where it is photoelectrically converted. The semiconductor device of the present invention can be used for the image sensor 1001.

図14(B)は、1801は基板、1802は画素部、1803はタッチパネル、1804はタッチペンである。タッチパネル1803は透光性を有しており、画素部1802から発せられる光及び、画素部1802に入射する光を透過することができ、タッチパネル1803を通して被写体上の画像を読み込むことができる。また画素部1802に画像が表示されている場合にも、タッチパネル1803を通して、画素部1802上の画像を見ることが可能である。   In FIG. 14B, reference numeral 1801 denotes a substrate, 1802 denotes a pixel portion, 1803 denotes a touch panel, and 1804 denotes a touch pen. The touch panel 1803 has a light-transmitting property, can transmit light emitted from the pixel portion 1802 and light incident on the pixel portion 1802, and can read an image on a subject through the touch panel 1803. Even when an image is displayed on the pixel portion 1802, the image on the pixel portion 1802 can be viewed through the touch panel 1803.

タッチペン1804がタッチパネル1803に触れると、タッチペン1804とタッチパネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル1803及びタッチペン1804は、タッチパネル1803が透光性を有していて、なおかつタッチペン1804とタッチパネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。なお、本発明の半導体装置は、画素部1802に用いることができる。   When the touch pen 1804 touches the touch panel 1803, information on a position where the touch pen 1804 and the touch panel 1803 are in contact with each other can be taken into the semiconductor device as an electric signal. In the touch panel 1803 and the touch pen 1804 used in this embodiment, information on the position of the portion where the touch pen 1803 is translucent and the touch pen 1804 and the touch panel 1803 are in contact is taken into the semiconductor device as an electrical signal. Any known one can be used. Note that the semiconductor device of the present invention can be used for the pixel portion 1802.

図14(C)は、図14(B)とは異なる携帯型ハンドスキャナーであり、本体1901、画素部1902、上部カバー1903、外部接続ポート1904、操作スイッチ1905で構成されている。図14(D)は図14(C)と同じ携帯型ハンドスキャナーの上部カバー1903を閉じた図である。   FIG. 14C is a portable hand scanner different from that in FIG. 14B, and includes a main body 1901, a pixel portion 1902, an upper cover 1903, an external connection port 1904, and an operation switch 1905. FIG. 14D is a view in which the upper cover 1903 of the same portable hand scanner as FIG. 14C is closed.

画素部1902で読み込んだ画像信号を、外部接続ポート1904から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。なお、本発明の半導体装置は、画素部1802に用いることができる。   An image signal read by the pixel portion 1902 can be sent from an external connection port 1904 to an electronic device connected to the outside of the portable hand scanner, and the image can be corrected, combined, edited, and the like on a personal computer. Note that the semiconductor device of the present invention can be used for the pixel portion 1802.

また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)などが挙げられる。   Further, examples of the electronic device using the semiconductor device of the present invention include a video camera, a digital still camera, a notebook personal computer, a portable information terminal (a mobile computer, a mobile phone, a portable game machine, an electronic book, or the like).

図14(E)はデジタルビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明の半導体装置は表示部2602に用いることができる。   FIG. 14E shows a digital video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, and the like. Including. The semiconductor device of the present invention can be used for the display portion 2602.

図14(F)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置2302に用いることができる。   FIG. 14F illustrates a mobile computer, which includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. It can be used for the semiconductor device 2302 of the present invention.

図14(G)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明の半導体装置は表示部2703に用いることができる。   FIG. 14G illustrates a cellular phone, which includes a main body 2701, a housing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708, and the like. The semiconductor device of the present invention can be used for the display portion 2703.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields.

Claims (1)

第1のトランジスタと、第2のトランジスタと、n(nは2以上の整数)個の容量と、光電変換素子と、を有し、
前記光電変換素子は、前記第1のトランジスタのゲートに電荷を供給する機能を有し、
前記第2のトランジスタは、前記第1のトランジスタのゲートにリセット電位を供給する機能を有し、
1フレーム期間において、前記第1のトランジスタは、信号出力線へ前記n個の信号を出力する機能を有し、
前記n個の容量に前記n個の信号のそれぞれが保持され、
前記n個の容量は、サンプルホールド回路に設けられており、かつ、共通の配線により放電が制御され、
前記共通の配線は、前記サンプルホールド回路に設けられたn個のトランジスタのそれぞれのゲートに電気的に接続されており、
前記n個のトランジスタのそれぞれのソースとドレインとの間には、前記n個の容量のうち対応する一が電気的に接続されており、
前記リセット電位が供給されている期間は、前記n個の信号のうちのいずれの信号が出力されている期間よりも長いことを特徴とする半導体装置。
A first transistor, a second transistor, n (n is an integer of 2 or more) capacitors, and a photoelectric conversion element,
The photoelectric conversion element has a function of supplying a charge to the gate of the first transistor,
The second transistor has a function of supplying a reset potential to a gate of the first transistor;
In one frame period, the first transistor has a function of outputting the n signals to a signal output line,
Each of the n signals is held in the n capacitors.
The n capacitors are provided in a sample and hold circuit, and discharge is controlled by a common wiring.
The common wiring is electrically connected to the gates of n transistors provided in the sample and hold circuit,
A corresponding one of the n capacitors is electrically connected between the source and drain of each of the n transistors.
A period during which the reset potential is supplied is longer than a period during which any one of the n signals is output.
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