JP5127937B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関する。より詳細には、半導体基板上又は絶縁表面上に作製されたトランジスタを有するアクティブマトリクス型半導体装置に関する。 The present invention relates to a semiconductor device. More specifically, the present invention relates to an active matrix semiconductor device having a transistor manufactured over a semiconductor substrate or an insulating surface.
イメージセンサ機能を有する半導体装置には、光電変換素子と該光電変換素子を制御する一つまたは複数のトランジスタが設けられる。光電変換素子としては、ＰＮ型のフォトダイオードが用いられる場合が多い。その他には、ＰＩＮ型のフォトダイオード、アバランシェ型ダイオード、ｎｐｎ埋め込み型ダイオード、ショットキー型ダイオード、フォトトランジスタなどがある。その他には、Ｘ線用のフォトコンダクタや赤外線用のセンサなどもあるが、本発明の半導体装置は公知のどのような素子を用いることが出来る。 A semiconductor device having an image sensor function is provided with a photoelectric conversion element and one or a plurality of transistors for controlling the photoelectric conversion element. As the photoelectric conversion element, a PN type photodiode is often used. In addition, there are a PIN type photodiode, an avalanche type diode, an npn buried type diode, a Schottky type diode, a phototransistor, and the like. In addition, there are an X-ray photoconductor and an infrared sensor, but any known element can be used for the semiconductor device of the present invention.
イメージセンサ機能を有する半導体装置は、大別してＣＣＤ型とＣＭＯＳ型に分類される。ＣＭＯＳ型の半導体装置は、増幅用回路を搭載していないものはパッシブ型、増幅用回路を搭載しているものはアクティブ型に分類される。増幅用回路は、光電変換素子が読み取った被写体の画像信号を増幅したりする機能を有する。その結果、ノイズなどの影響を受けにくく、増幅用回路が搭載されたアクティブ型のＣＭＯＳ型半導体装置は多く採用されている。 Semiconductor devices having an image sensor function are roughly classified into a CCD type and a CMOS type. CMOS type semiconductor devices are classified as passive types without an amplification circuit and active types with an amplification circuit. The amplification circuit has a function of amplifying the image signal of the subject read by the photoelectric conversion element. As a result, active CMOS semiconductor devices that are not easily affected by noise or the like and on which an amplification circuit is mounted are widely used.
ここで、光電変換素子と複数のトランジスタを１画素中に設けた半導体装置について、図５〜図７を用いて説明する。 Here, a semiconductor device in which a photoelectric conversion element and a plurality of transistors are provided in one pixel will be described with reference to FIGS.
図５に本発明の半導体装置の概略図の一例を示す。図５の半導体装置は、画素部１０３、画素部１０３の周辺に配置されたソース信号線駆動回路１０１、ゲート信号線駆動回路１０２を有している。なお、本実施の形態において示す半導体装置はソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２とをそれぞれ１つずつ有しているが、本発明はこれに限定されない。ソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２の数は任意に定めることができる。
FIG. 5 shows an example of a schematic diagram of a semiconductor device of the present invention. The semiconductor device in FIG. 5 includes a pixel portion 103, a source signal line driver circuit 101 and a gate signal
また、画素部１０３は、半導体基板上又は絶縁表面上にマトリクス状に形成された複数の画素１００、ソース信号線駆動回路１０１と接続された信号線、ゲート信号線駆動回路１０２と接続された信号線を有している。なお、ソース信号線駆動回路１０１とゲート信号線駆動回路１０２とに接続される信号線の数は、後述する画素１００の構成により異なっている。また、ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ、最終出力増幅用回路１０１ｄなどを有しているが、これらの回路に関しては実施例において詳しく説明する。
The pixel portion 103 includes a plurality of
図６と図７は、図５で示した画素部１０３におけるｉ行目ｊ列目に設けられた画素１００の回路図を示す。
6 and 7 are circuit diagrams of the
図６（Ａ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）
のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用トランジスタ５１２と、増幅用トランジスタ５１３と、リセット用トランジスタ５１４と、光電変換素子５１１とを有している。
A
And any one of the reset signal lines (R1 to Ry). In addition, the
光電変換素子５１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子及びｎチャネル型端子の一方は、電源基準線５２１に接続されており、もう一方は増幅用トランジスタ５１３のゲート電極に接続されている。
The
スイッチング用トランジスタ５１２のゲート電極はゲート信号線（Ｇｊ）に接続されている。そしてスイッチング用トランジスタ５１２のソース領域とドレイン領域は、一方は増幅用トランジスタ５１３のソース領域に接続されており、もう一方は信号出力線（Ｓｉ）に接続されている。スイッチング用トランジスタ５１２は、光電変換素子５１１の信号を出力するときのスイッチング素子として機能するトランジスタである。
The gate electrode of the
増幅用トランジスタ５１３のドレイン領域は電源線（ＶＢｉ）に接続されている。そして増幅用トランジスタ５１３のソース領域はスイッチング用トランジスタ５１２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ５１３は、画素部１０３の下部に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ５１３とバイアス用トランジスタの極性は同じである方がよい。
The drain region of the amplifying
リセット用トランジスタ５１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ５１４のソース領域とドレイン領域は、一方は電源線（ＶＢｉ）に接続されており、もう一方は、光電変換素子５１１及び増幅用トランジスタ５１３のゲート電極に接続されている。リセット用トランジスタ５１４は、光電変換素子５１１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
The gate electrode of the
図６（Ｂ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用コンデンサ７１２と、増幅用トランジスタ７１３と、リセット用トランジスタ７１４と、光電変換素子７１１とを有している。
A
光電変換素子７１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。
ｐチャネル型端子、ｎチャネル型端子の一方は、電源基準線７２１に接続されており、もう一方はスイッチング用コンデンサ７１２の一方の端子に接続されている。
The
One of the p-channel terminal and the n-channel terminal is connected to the power
スイッチング用コンデンサ７１２のもう一方の端子は、ゲート信号線（Ｇｊ）
に接続されている。スイッチング用コンデンサ７１２は、光電変換素子７１１の信号を出力するときのスイッチング素子として機能するコンデンサである。
The other terminal of the switching
It is connected to the. The
増幅用トランジスタ７１３のドレイン領域は電源線（ＶＢｉ）に接続されている。そして増幅用トランジスタ７１３のソース領域は信号出力線（Ｓｉ）に接続されている。増幅用トランジスタ７１３は、画素部１０３の下部に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ７１３とバイアス用トランジスタの極性は同じである方がよい。
The drain region of the amplifying
リセット用トランジスタ７１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ７１４のソース領域とドレイン領域は、一方は電源線（ＶＢｉ）に接続されており、もう一方は、光電変換素子７１１及び増幅用トランジスタ７１３のゲート電極に接続されている。リセット用トランジスタ７１４は、光電変換素子７１１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
The gate electrode of the
図６（Ｃ）に示す画素１００は、図６（Ａ）に示す画素１００のスイッチング用トランジスタと増幅用トランジスタの接続の構成が異なる例を示す。画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用トランジスタ５１２０と、増幅用トランジスタ５１３０と、リセット用トランジスタ５１４０と、光電変換素子５１１０とを有している。
A
光電変換素子５１１０は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子及びｎチャネル型端子の一方は、電源基準線５２１０に接続されており、もう一方は増幅用トランジスタ５１３０のゲート電極に接続されている。
The
スイッチング用トランジスタ５１２０のゲート電極はゲート信号線（Ｇｊ）
に接続されている。そしてスイッチング用トランジスタ５１２０のソース領域とドレイン領域は、一方は増幅用トランジスタ５１３０のソース領域に接続されており、もう一方は電源供給線（ＶＢｉ）に接続されている。スイッチング用トランジスタ５１２０は、光電変換素子５１１０の信号を出力するときのスイッチング素子として機能するトランジスタである。
The gate electrode of the
It is connected to the. One of the source region and the drain region of the
増幅用トランジスタ５１３０のドレイン領域は信号出力線（Ｓｉ）に接続されている。そして増幅用トランジスタ５１３０のソース領域はスイッチング用トランジスタ５１２のソース領域又はドレイン領域の一方に接続されている。増幅用トランジスタ５１３０は、画素部１０３の下部に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ５１３０とバイアス用トランジスタの極性は同じである方がよい。
The drain region of the amplifying
リセット用トランジスタ５１４０のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ５１４０のソース領域とドレイン領域は、一方は電源線（ＶＢｉ）に接続されており、もう一方は、光電変換素子５１１０及び増幅用トランジスタ５１３０のゲート電極に接続されている。リセット用トランジスタ５１４０は、光電変換素子５１１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
The gate electrode of the
なお、図６（Ｃ）に示す画素１００では、スイッチング用トランジスタ５１２０のソース領域及びドレイン領域の一方が電源供給線（ＶＢｉ）に接続されている。図示しないが、このような構成は、図６（Ａ）、（Ｂ）に示す画素１００にも適用される。
Note that in the
図７（Ａ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つと、転送信号線（Ｔ１〜Ｔｙ）のいずれか一つと、フォトゲート信号線（Ｆ１〜Ｆｙ）のいずれか一つとを有している。また、画素１００は、スイッチング用トランジスタ６１２と、増幅用トランジスタ６１３と、リセット用トランジスタ６１４と、転送用トランジスタ６１５と、フォトゲート６１１とを有している。
A
フォトゲート６１１の一方の端子は、フォトゲート信号線（Ｆｊ）に接続されており、もう一方の端子は転送用トランジスタ６１５に接続されている。
One terminal of the
スイッチング用トランジスタ６１２のゲート電極は、ゲート信号線（Ｇｊ）に接続されている。そしてスイッチング用トランジスタ６１２のソース領域及びドレイン領域は、一方は信号出力線（Ｓｉ）に接続されており、もう一方は増幅用トランジスタ６１３のソース領域に接続されている。スイッチング用トランジスタ６１２は、フォトゲート６１１に信号を出力するときのスイッチング素子として機能するトランジスタである。
The gate electrode of the switching
増幅用トランジスタ６１３のドレイン領域は電源線（ＶＢｉ）に接続されている。そして増幅用トランジスタ６１３のソース領域はスイッチング用トランジスタ６１２の端子に接続されている。増幅用トランジスタ６１３は、画素部１０３の下部に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ６１３とバイアス用トランジスタの極性は同じである方がよい。
The drain region of the amplifying
リセット用トランジスタ６１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ６１４のソース領域とドレイン領域は、一方は電源線（ＶＢｉ）に接続されており、もう一方は、増幅用トランジスタ６１３のゲート電極に接続されている。リセット用トランジスタ６１４は、フォトゲート６１１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
The gate electrode of the
転送用トランジスタ６１５のゲート電極は、転送信号線（Ｔｊ）に接続されている。そして転送用トランジスタ６１５のソース領域及びドレイン領域は、一方は増幅用トランジスタ６１３のゲート電極及びリセット用トランジスタ６１４のソース領域に接続されており、もう一方はフォトゲート６１１に接続されている。
The gate electrode of the
図７（Ｂ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）
のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つと、転送信号線（Ｔ１〜Ｔｘ）を有している。また、画素１００は、スイッチング用トランジスタ８１２と、増幅用トランジスタ８１３と、リセット用トランジスタ８１４と、転送用トランジスタ８１５と、光電変換素子８１１とを有している。
A
, Any one of reset signal lines (R1 to Ry), and transfer signal lines (T1 to Tx). In addition, the
光電変換素子８１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子及びｎチャネル型端子の一方は、電源基準線８２１に接続されており、もう一方は転送用トランジスタ８１５のソース領域又はドレイン領域に接続されている。
The
スイッチング用トランジスタ８１２のゲート電極はゲート信号線（Ｇｊ）に接続されている。そしてスイッチング用トランジスタ８１２のソース領域とドレイン領域は、一方は増幅用トランジスタ８１３のソース領域に接続されており、もう一方は信号出力線（Ｓｉ）に接続されている。スイッチング用トランジスタ８１２は、光電変換素子８１１の信号を出力するときのスイッチング素子として機能するトランジスタである。
The gate electrode of the switching
増幅用トランジスタ８１３のドレイン領域は電源線（ＶＢｉ）に接続されている。そして増幅用トランジスタ８１３のソース領域はスイッチング用トランジスタ８１２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ８１３は、画素部１０３の下部に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ８１３とバイアス用トランジスタの極性は同じである方がよい。
The drain region of the amplifying
リセット用トランジスタ８１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ８１４のソース領域とドレイン領域は、一方は電源線（ＶＢｉ）に接続されており、もう一方は、増幅用トランジスタ８１３のゲート電極に接続されている。リセット用トランジスタ８１４は、光電変換素子８１１および増幅用トランジスタ８１３のゲート電極を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
The gate electrode of the
転送用トランジスタ８１５のゲート電極は、転送信号線（Ｔj）に接続されている。転送用トランジスタ８１５のソース領域とドレイン領域は、一方は増幅用トランジスタ８１３のゲート電極に接続されており、もう一方は、光電変換素子８１１に接続されている。
The gate electrode of the
以上の内容に関しては、JIECセミナ資料：日本工業技術センター（平成10年2月20日）：CMOSセンサの開発展望、ISSCC'99 An Integrated 800*600 CMOS Imaging System、ISSCC'97 A 1/4 Inch 330k Square Pixel Progressive Scan CMOS Active Pixel Image Sensor、ISSCC'95 A 256*256 CMOS Active Pixel Image Sensor with Motion Detection、IEDM'98 A snap-shot CMOS Active Pixel Imager for Low-Noise,High-Speed Imaging、IEDM'97 CMOS Image Sensor-Recent Advances and Device Scaling Considerationsなどに報告されている。
Regarding the above contents, JIEC seminar material: Japan Industrial Technology Center (February 20, 1998): CMOS sensor development prospects, ISSCC'99 An Integrated 800 * 600 CMOS Imaging System,
イメージセンサ機能を有する半導体装置においては、その性能の面から光感度を上げるため、高開口率化が求められている。各画素が高い開口率を持つことにより、光の利用効率が向上し、半導体装置の省電力化および小型化が達成できる。 A semiconductor device having an image sensor function is required to have a high aperture ratio in order to increase the photosensitivity in terms of performance. Since each pixel has a high aperture ratio, light use efficiency is improved, and power saving and miniaturization of the semiconductor device can be achieved.
しかしながら、近年、高解像度化が進み、画素サイズの微小化が求められている。画素サイズを微小化させると、相対的に１つの画素に占めるトランジスタ及び配線の形成面積が大きくなり、画素の開口率が低下してしまう。 However, in recent years, the resolution has been increased and the pixel size has been reduced. When the pixel size is reduced, the formation area of transistors and wirings occupying one pixel relatively increases, and the aperture ratio of the pixel decreases.
そこで、規定の画素サイズの中で、各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。 Therefore, in order to obtain a high aperture ratio of each pixel within a specified pixel size, it is indispensable to efficiently lay out circuit elements necessary for the circuit configuration of the pixel.
本発明はそのような要求に答えるものであり、新しい構成を有する画素を提供することによって、マスク数及び工程数を増加させることなく、高い開口率を実現した半導体装置を提供することを課題とする。 The present invention meets such a demand, and it is an object of the present invention to provide a semiconductor device that realizes a high aperture ratio without increasing the number of masks and the number of steps by providing a pixel having a new structure. To do.
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。 In order to solve the above-described problems of the prior art, the following measures are taken in the present invention.
本発明の半導体装置は、その画素部の構成において、あるゲート信号線が、その選択期間以外の期間においては、一定の電位をとっている点に着目した。本発明の半導体装置における特徴は、ｉ行目のゲート信号線が選択されているとき、ｉ行目の画素に電流を供給する電流供給線を、ｉ行目のゲート信号線を含むゲート信号線のいずれか１本によって代用することにより、画素部においてある割合を占めている電流供給線を省略することが出来る、というものである。 The semiconductor device of the present invention focuses on the point that a certain gate signal line has a constant potential in a period other than the selection period in the structure of the pixel portion. The semiconductor device of the present invention is characterized in that when an i-th gate signal line is selected, a current supply line for supplying a current to a pixel in the i-th row is a gate signal line including the i-th gate signal line. By substituting any one of these, a current supply line occupying a certain proportion in the pixel portion can be omitted.
また本発明の半導体装置における特徴は、ｉ行目のリセット信号線が選択されているとき、ｉ行目の画素に電流を供給する電流供給線を、ｉ行目のリセット信号線を含むリセット信号線のいずれか１本によって代用することにより、画素部においてある割合を占めている電流供給線を省略することが出来る、というものである。 The semiconductor device according to the present invention is characterized in that when an i-th reset signal line is selected, a current supply line for supplying a current to a pixel in the i-th row is used as a reset signal including the i-th reset signal line. By substituting any one of the lines, the current supply line occupying a certain proportion in the pixel portion can be omitted.
上記の方法により、マスク枚数や作成工程数を増加させることなく、画素部において高い開口率を実現することが出来る。また、従来の開口率と同等にするならば、信号線の幅をより大きくとることが出来るため、抵抗の低減やノイズの低減といった、画質の向上に寄与することが出来る。 By the above method, a high aperture ratio can be realized in the pixel portion without increasing the number of masks and the number of manufacturing steps. Further, if the aperture ratio is made equal to the conventional aperture ratio, the width of the signal line can be increased, which can contribute to the improvement of image quality such as resistance reduction and noise reduction.
また、電源供給線の代用として、ゲート信号線やリセット信号線だけでなく、転送信号線、フォトゲート信号線などの他の信号線を用いることも可能である。 In addition to the gate signal line and the reset signal line, other signal lines such as a transfer signal line and a photogate signal line can be used as a substitute for the power supply line.
本発明の半導体装置を用いることにより、電源線が必要なくなるため、従来の半導体装置に比べて、パネル作成プロセスにおけるマスク枚数や工程数の増加を伴うことなく、より高い開口率を実現することが出来る。あるいは、従来通りの開口率であれば、その分、信号線を太くすることが出来るため、抵抗率が下がり、クロストークなどを低減することが出来、画質の向上を実現することが出来る。 By using the semiconductor device of the present invention, a power line is not necessary, so that a higher aperture ratio can be realized without increasing the number of masks and the number of steps in the panel manufacturing process compared to conventional semiconductor devices. I can do it. Alternatively, if the aperture ratio is the same as the conventional one, the signal line can be made thicker accordingly, so that the resistivity can be reduced, crosstalk and the like can be reduced, and an improvement in image quality can be realized.
（実施の形態１）
図５に本発明の半導体装置の概略図の一例を示す。図５の半導体装置は、画素部１０３、画素部１０３の周辺に配置されたソース信号線駆動回路１０１、ゲート信号線駆動回路１０２を有している。なお、本実施の形態において示す半導体装置はソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２とをそれぞれ１つずつ有しているが、本発明はこれに限定されない。ソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２の数は任意に定めることができる。
(Embodiment 1)
FIG. 5 shows an example of a schematic diagram of a semiconductor device of the present invention. The semiconductor device in FIG. 5 includes a pixel portion 103, a source signal line driver circuit 101 and a gate signal
また、画素部１０３は、半導体基板上又は絶縁表面上にマトリクス状に形成された複数の画素１００、ソース信号線駆動回路１０１と接続された信号線、ゲート信号線駆動回路１０２と接続された信号線を有している。なお、ソース信号線駆動回路１０１とゲート信号線駆動回路１０２と接続された信号線の数は、後述する画素１００の構成により異なっている。また、ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ、最終出力増幅用回路１０１ｄなどを有しているが、これらの回路に関しては実施例において詳しく説明する。
The pixel portion 103 includes a plurality of
図１乃至図４は、図５で示した画素部におけるｉ行目ｊ列目に設けられた画素１００の回路図を示す。
1 to 4 are circuit diagrams of the
図１（Ａ）、（Ｂ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用トランジスタ１１２と、増幅用トランジスタ１１３と、リセット用トランジスタ１１４と、光電変換素子１１１とを有している。
A
光電変換素子１１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子及びｎチャネル型端子の一方は、電源基準線１２１に接続されており、もう一方は増幅用トランジスタ１１３のゲート電極に接続されている。
The photoelectric conversion element 111 includes an n-channel terminal, a p-channel terminal, and a photoelectric conversion layer provided between the n-channel terminal and the p-channel terminal. One of the p-channel terminal and the n-channel terminal is connected to the power
スイッチング用トランジスタ１１２のゲート電極はゲート信号線（Ｇｊ）に接続されている。そしてスイッチング用トランジスタ１１２のソース領域とドレイン領域は、一方は増幅用トランジスタ１１３のソース領域に接続されており、もう一方は信号出力線（Ｓｉ）に接続されている。スイッチング用トランジスタ１１２は、光電変換素子１１１の信号を出力するときのスイッチング素子として機能するトランジスタである。
The gate electrode of the switching
図１（Ａ）に示す画素１００の増幅用トランジスタ１１３のドレイン領域は、画素（ｉ、ｊ）の上部に位置する画素（ｉ、ｊ-１）のリセット信号線（Ｒｊ-１）に接続され、画素（ｉ、ｊ）よりも先に走査される。
The drain region of the amplifying
リセット用トランジスタ１１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ５１４のソース領域とドレイン領域は、一方はリセット信号線（Ｒｊ-１）に接続されており、もう一方は、光電変換素子１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。
The gate electrode of the
一方、図１（Ｂ）に示す画素１００の増幅用トランジスタ１１３のドレイン領域は、画素（ｉ、ｊ）の下部に位置する画素（ｉ、ｊ+１）のゲート信号線（Ｇｊ+１）に接続され、画素（ｉ、ｊ）よりも後に走査される。
On the other hand, the drain region of the amplifying
リセット用トランジスタ１１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ１１４のソース領域とドレイン領域は、一方はゲート信号線（Ｇｊ+１）に接続されており、もう一方は、光電変換素子１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。
The gate electrode of the
また、図１（Ｃ）に示す画素１００の増幅用トランジスタ１１３のドレイン領域は、画素（ｉ、ｊ）の上部に位置する画素（ｉ、ｊ-1）のリセット信号線（Ｒｊ-１）に接続され、画素（ｉ、ｊ）よりも後に走査される。
In addition, the drain region of the amplifying
リセット用トランジスタ１１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ１１４のソース領域及びドレイン領域の一方は、画素（ｉ、ｊ）の下部に位置する画素（ｉ、ｊ+１）のゲート信号線（Ｇｊ+１）に接続され、画素（ｉ、ｊ）よりも後に走査される。リセット用トランジスタ１１４のソース領域及びドレイン領域の他方は、光電変換素子１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。
The gate electrode of the
次いで、スイッチング用素子としての役割を有するコンデンサが設けられた画素１００の構成について、図２を用いて説明する。
Next, a structure of the
図２（Ａ）、（Ｂ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用コンデンサ３１２と、増幅用トランジスタ３１３と、リセット用トランジスタ３１４と、光電変換素子３１１とを有している。
A
光電変換素子３１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。
ｐチャネル型端子、ｎチャネル型端子の一方は、電源基準線３２１に接続されており、もう一方はスイッチング用コンデンサ３１２の一方の端子に接続されている。
The
One of the p-channel terminal and the n-channel terminal is connected to the power
スイッチング用コンデンサ３１２のもう一方の端子は、ゲート信号線（Ｇｊ）
に接続されている。スイッチング用コンデンサ３１２は、光電変換素子３１１の信号を出力するときのスイッチング素子として機能するコンデンサである。
The other terminal of the switching
It is connected to the. The switching
図２（Ａ）に示す画素１００の増幅用トランジスタ３１３のドレイン領域は、画素（ｉ、ｊ）の上部に位置する画素（ｉ、ｊ-１）のリセット信号線（Ｒｊ-１）に接続され、画素（ｉ、ｊ）よりも先に走査される。
The drain region of the amplifying
リセット用トランジスタ３１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ５１４のソース領域とドレイン領域は、一方はリセット信号線（Ｒｊ-１）に接続されており、もう一方は、光電変換素子１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。
The gate electrode of the
一方、図２（Ｂ）に示す画素１００の増幅用トランジスタ３１３のドレイン領域は、画素（ｉ、ｊ）の下部に位置する画素（ｉ、ｊ+１）のゲート信号線（Ｇｊ+１）に接続され、画素（ｉ、ｊ）よりも後に走査される。
On the other hand, the drain region of the amplifying
リセット用トランジスタ３１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ３１４のソース領域とドレイン領域は、一方はゲート信号線（Ｇｊ+１）に接続されており、もう一方は、光電変換素子１１１及び増幅用トランジスタ３１３のゲート電極に接続されている。
The gate electrode of the
本発明の着眼点は、現在選択している行から信号を出力しているとき、又は光電変換素子をリセットしているとき、既に別の行は非選択状態に戻っているということである。そして、再び選択されるようになるまでの間は、電位は一定（非選択状態）に保たれる。そこで、１行前のリセット信号線（Ｒｊ-１）及び１行後のゲート信号線（Ｇｊ+１）を定電位線、つまり、電流供給線として取り扱う点に特徴がある。つまり、リセット信号線とゲート信号線のどちらか一方と電流供給線とを共用するようにする。その結果、配線数を減らすことが出来、開口率を向上させることが出来る。 The point of the present invention is that when a signal is output from the currently selected row or when the photoelectric conversion element is reset, another row has already returned to the non-selected state. The potential is kept constant (non-selected state) until it is selected again. Therefore, the reset signal line (Rj-1) before one row and the gate signal line (Gj + 1) after one row are treated as constant potential lines, that is, current supply lines. That is, either the reset signal line or the gate signal line and the current supply line are shared. As a result, the number of wirings can be reduced and the aperture ratio can be improved.
なお本実施の形態では、１行前のリセット信号線（Ｒｊ-１）及び１行後のゲート信号線（Ｇｊ+１）を電源線の代用して用いる例を示したが、本発明はこれに限定されない。何行前のリセット信号線および何行前のゲート信号線を用いて代用することも出来るし、何行後のリセット信号線および何行後ゲート信号線を用いて代用することも出来る。また、自分の画素が有するリセット信号線およびゲート信号線を用いて代用することも出来る。つまり、画素部が有するリセット信号線およびゲート信号線のいずれか１本に接続されていればよい。 In the present embodiment, an example is shown in which the reset signal line (Rj-1) in the previous row and the gate signal line (Gj + 1) in the next row are used in place of the power supply line. It is not limited to. It is possible to substitute a reset signal line and a gate signal line before how many rows, or substitute a reset signal line and a gate signal line after how many rows. Alternatively, a reset signal line and a gate signal line included in the own pixel can be used instead. That is, it is only necessary to be connected to any one of the reset signal line and the gate signal line included in the pixel portion.
また本実施の形態では、増幅用トランジスタのソース領域及びドレイン領域の一方とリセット用トランジスタのソース領域及びドレイン領域の一方を同じ配線に接続したが、本発明はこれに限定されない。例えば、増幅用トランジスタの端子を自分の画素（ｉ、ｊ）のリセット信号線（Ｒｊ）に接続し、リセット用トランジスタの端子を自分の画素（ｉ、ｊ）のゲート信号線（Ｇｊ）に接続してもよい。このような構成にすることにより、リセット信号線（Ｒｊ）とゲート信号線（Ｇｊ）を用いて電源線を代用することが出来る。 In this embodiment mode, one of the source region and the drain region of the amplification transistor and one of the source region and the drain region of the reset transistor are connected to the same wiring. However, the present invention is not limited to this. For example, the terminal of the amplifying transistor is connected to the reset signal line (Rj) of its own pixel (i, j), and the terminal of the resetting transistor is connected to the gate signal line (Gj) of its own pixel (i, j). May be. With such a configuration, the power supply line can be substituted by using the reset signal line (Rj) and the gate signal line (Gj).
さらに本発明を適用するに際し、電源供給線の代用として用いる配線によっては、図１に示すスイッチング用トランジスタ１１２、増幅用トランジスタ１１３、リセット用トランジスタ１１４のそれぞれのトランジスタの極性、および図２に示す増幅用トランジスタ３１３、リセット用トランジスタ３１４のそれぞれのトランジスタの極性に注意する必要がある。
Further, when applying the present invention, depending on the wiring used as a substitute for the power supply line, the polarity of each of the switching
ここで、図１（Ａ）を例に挙げて説明する。図１（Ａ）に示す画素１００では、リセット信号線（Ｒｊ-１）を電源線として利用している。１行前のリセット信号線（Ｒｊ-１）は、殆どの期間で定電位である必要があり、そのときのリセット信号線（Ｒｊ-１）の電位は、削除しなかった場合の画素が有する電源線と同じ電位にする必要がある。そのため、リセット信号線（Ｒｊ-１）に接続されているリセット用トランジスタ１１４の極性には注意する必要がある。
Here, FIG. 1A will be described as an example. In the
もし、殆どの期間でリセット信号線（Ｒｊ-１）がＨｉｇｈの電位にある場合には、リセット信号線（Ｒｊ-１）に接続されたリセット用トランジスタ１１４はｐチャネル型トランジスタを用いる必要がある。仮に、リセット用トランジスタ１１４にｎチャネル型トランジスタを用いると、そのトランジスタは、殆ど導通状態になってしまうからである。また増幅用トランジスタ１１３のドレイン領域は、リセット信号線（Ｒｊ-１）と接続されるので、ｎチャネル型トランジスタを用いる必要がある。なおこの場合において、増幅用トランジスタ１１３とバイアス用トランジスタ（図示せず）がソースフォロワ回路を形成するのであれば、バイアス用トランジスタもｎチャネル型トランジスタを用いる必要がある。但しソースフォロワ回路を形成しないのであれば、バイアス用トランジスタにｎチャネル型トランジスタを用いる必要はない。
If the reset signal line (Rj-1) is at a high potential in most periods, the
また、殆どの期間でリセット信号線（Ｒj-1）がＬｏｗの電位にある場合には、リセット信号線（Ｒj-1）に接続されたリセット用トランジスタ１１４はｎチャネル型トランジスタを用いる必要がある。つまり、電源線の代用として用いるリセット信号線およびゲート信号線の電位に注意して、適当な極性のトランジスタを用いる必要がある。
In the case where the reset signal line (Rj-1) is at a low potential in almost all periods, the
さらに、光電変換素子（図１に示す光電変換素子１１１と図２に示す光電変換素子３１１）としてダイオードを用いる場合には、その向きにも注意する必要がある。
Furthermore, when a diode is used as the photoelectric conversion element (the photoelectric conversion element 111 shown in FIG. 1 and the
ここで、図１（Ａ）を例に挙げて説明する。光電変換素子１１１は、リセットされた時には、逆バイアス状態になる必要がある。よって光電変換素子１１１の向きを逆にした場合には、電源線として用いるリセット信号線（Ｒｊ-１）と、電源基準線１２１の電位を入れ替える必要が出てくる。実際に電位を入れ替えた場合には、リセット信号線（Ｒj-1）に接続されたリセット用トランジスタ１１４の極性には注意する必要がある。つまり、殆どの期間でリセット信号線（Ｒj-1）がＨｉｇｈの電位にある場合には、リセット用トランジスタ１１４はｐチャネル型トランジスタを用いる必要があり、殆どの期間でＬｏｗの電位にある場合には、リセット用トランジスタ１１４はｎチャネル型トランジスタを用いる必要がある。なおこの場合のように、リセット信号線（Ｒ１〜Ｒｙ）を電源供給線の代用として用いる場合には、スイッチング用トランジスタ１１２の極性は特に限定されない。
Here, FIG. 1A will be described as an example. When the photoelectric conversion element 111 is reset, it needs to be in a reverse bias state. Therefore, when the direction of the photoelectric conversion element 111 is reversed, it is necessary to exchange the potential of the reset signal line (Rj-1) used as the power supply line and the power
また図１（Ｂ）に示すように、ゲート信号線（Ｇ１〜Ｇｙ）を電源供給線の代用として用いる際にも、同様に増幅用トランジスタ１１３とリセット用トランジスタ１１４の極性には注意する必要がある。つまり、本発明を適用するに際し、電源線の代用として用いるリセット信号線およびゲート信号線の電位と、電源基準線（図１に示す電源基準線１２１と図２に示す電源基準線３２１）の電位とに注意して、適当な極性のトランジスタを用いる必要がある。
Further, as shown in FIG. 1B, when the gate signal lines (G1 to Gy) are used as substitutes for the power supply lines, it is necessary to pay attention to the polarities of the amplifying
（実施の形態２）
本実施の形態では、実施の形態１とは異なり、電源線の代わりに、転送信号線、フォトゲート線を用いた場合について説明する。
(Embodiment 2)
In this embodiment mode, a case where a transfer signal line and a photogate line are used instead of the power supply line, unlike in
図３（Ａ）、（Ｂ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つと、転送信号線（Ｔ１〜Ｔｙ）のいずれか一つと、フォトゲート信号線（Ｆ１〜Ｆｙ）
のいずれか一つとを有している。また、画素１００は、スイッチング用トランジスタ２１２と、増幅用トランジスタ２１３と、リセット用トランジスタ２１４と、転送用トランジスタ２１５と、フォトゲート２１１とを有している。
A
One of these. The
フォトゲート２１１の端子は、フォトゲート信号線（Ｆｊ）に接続されており、もう一方の端子は転送用トランジスタ２１５のソース領域又はドレイン領域のどちらか一方に接続されている。
The terminal of the
スイッチング用トランジスタ２１２のゲート電極は、ゲート信号線（Ｇｊ）に接続されている。そしてスイッチング用トランジスタ２１２のソース領域及びドレイン領域は、一方は信号出力線（Ｓｉ）に接続されており、もう一方は増幅用トランジスタ２１３のソース領域又はドレイン領域のどちらか一方に接続されている。
The gate electrode of the switching
転送用トランジスタ２１５のゲート電極は、転送信号線（Ｔｊ）に接続されている。そして転送用トランジスタ２１５のソース領域及びドレイン領域は、一方は増幅用トランジスタ２１３のゲート電極及びリセット用トランジスタ２１４のソース領域に接続されており、もう一方はフォトゲート２１１に接続されている。
The gate electrode of the
そして、図３（Ａ）に示す画素１００の増幅用トランジスタ２１３のソース領域およびドレイン領域のどちらか一方は、画素（ｉ、ｊ）の上部に位置する画素（ｉ、ｊ-１）の転送信号線（Ｔｊ-１）に接続され、画素（ｉ、ｊ）よりも先に走査される。
Then, either the source region or the drain region of the amplifying
リセット用トランジスタ２１４のゲート電極は、リセット信号線（Ｒj）に接続されている。そしてリセット用トランジスタ２１４のソース領域とドレイン領域は、一方は転送信号線（Ｔｊ-１）に接続されており、もう一方は、増幅用トランジスタ２１３のゲート電極に接続されている。
The gate electrode of the
また、図３（Ｂ）に示す画素１００の増幅用トランジスタ２１３のソース領域およびドレイン領域のどちらか一方は、画素（ｉ、ｊ）の上部に位置する画素（ｉ、ｊ-１）のフォトゲート信号線（Ｔｊ-１）に接続され、画素（ｉ、ｊ）よりも先に走査される。
In addition, either the source region or the drain region of the amplifying
リセット用トランジスタ２１４のゲート電極は、フォトゲート信号線（Ｔｊ-１）に接続されている。そしてリセット用トランジスタ２１４のソース領域とドレイン領域は、一方は転送信号線（Ｔｊ-１）に接続されており、もう一方は、増幅用トランジスタ２１３のゲート電極に接続されている。
The gate electrode of the
なお、本実施の形態では、１行前の転送信号線（Ｔｊ-１）及び１行前のフォトゲート信号線（Ｔｊ-１）を電源線の代用して用いる例を示したが、本発明はこれに限定されない。何行前の転送信号線および何行前フォトゲート信号線を用いて代用することも出来るし、何行後の転送信号線および何行後フォトゲート信号線を用いて代用することも出来る。また、自分の画素が有する転送信号線（Ｔｉ）およびフォトゲート信号線（Ｆｉ）を用いて代用することも出来る。つまり、画素部が有する転送信号線（Ｔ１〜Ｔｙ）およびフォトゲート信号線（Ｆ１〜Ｆｙ）のいずれか１本に接続されていればよい。 Note that in this embodiment mode, an example in which the transfer signal line (Tj-1) in the previous row and the photogate signal line (Tj-1) in the previous row are used instead of the power supply lines has been described. Is not limited to this. It is possible to substitute the transfer signal line before and how many photogate signal lines before, and substitute the transfer signal line after and how many photogate signal lines after. Further, a transfer signal line (Ti) and a photogate signal line (Fi) included in the own pixel can be used instead. That is, it is only necessary to be connected to any one of the transfer signal lines (T1 to Ty) and the photogate signal lines (F1 to Fy) included in the pixel portion.
また、本実施の形態では、増幅用トランジスタ２１３のソース領域及びドレイン領域の一方とリセット用トランジスタ２１４のソース領域及びドレイン領域の一方を同じ配線に接続したが、本発明はこれに限定されない。例えば、増幅用トランジスタの端子２１３を自分の画素（ｉ、ｊ）の転送信号線（Ｔｊ）に接続し、リセット用トランジスタ２１４の端子を自分の画素（ｉ、ｊ）のフォトゲート信号線（Ｆｊ）に接続してもよい。このような構成にすることにより、転送信号線およびフォトゲート信号線を用いて電源線を代用することが出来る。
In this embodiment mode, one of the source region and the drain region of the amplifying
さらに本発明を適用するに際し、電源供給線の代用として用いる配線によって、図３に示すスイッチング用トランジスタ２１２、増幅用トランジスタ２１３、リセット用トランジスタ２１４、転送用トランジスタ２１５のそれぞれのトランジスタの極性に注意する必要がある。
Further, when applying the present invention, attention should be paid to the polarities of the switching
ここで、図３（Ａ）を例に挙げて説明する。図３（Ａ）に示す画素１００では、転送信号線（Ｔｊ-１）を電源線として利用している。１行前の転送信号線（Ｔｊ-１）は、殆どの期間で定電位である必要があり、そのときの転送信号線（Ｔｊ-１）の電位は、削除しなかった場合の画素が有する電源供給線と同じ電位にする必要がある。そのため、転送信号線（Ｔｊ-１）に接続されている転送用トランジスタ２１５の極性には注意する必要がある。
Here, FIG. 3A will be described as an example. In the
もし、殆どの期間で転送信号線（Ｔｊ-１）がＨｉｇｈの電位にある場合には、転送信号線（Ｔｊ-１）に接続された転送用トランジスタ２１５はｐチャネル型トランジスタを用いる必要がある。仮に、転送用トランジスタ２１５にｎチャネル型トランジスタを用いると、そのトランジスタは殆ど導通状態になってしまうからである。
If the transfer signal line (Tj-1) is at a high potential for most of the period, it is necessary to use a p-channel transistor as the
また、殆どの期間で転送信号線（Ｔｊ-１）がＬｏｗの電位にある場合には、転送信号線（Ｔｊ-１）に接続された転送用トランジスタ２１５はｎチャネル型トランジスタを用いる必要がある。つまり、電源線の代用として用いる転送信号線およびフォトゲート信号線の電位に注意して、適当な極性のトランジスタを用いる必要がある。
In the case where the transfer signal line (Tj-1) is at a low potential in most periods, the
なお本実施の形態では、転送信号線およびフォトゲート信号線を用いた例について説明したが、本発明はこれに限定されず、ゲート信号線、リセット信号線などの他の配線を用いてもよい。 Note that although an example using transfer signal lines and photogate signal lines is described in this embodiment mode, the present invention is not limited thereto, and other wirings such as a gate signal line and a reset signal line may be used. .
（実施の形態３）
本実施の形態では、実施の形態１、２とは異なる例として、電源線の代わりとして、転送信号線、ゲート信号線を用いる構成の半導体装置について説明する。
(Embodiment 3)
In this embodiment, a semiconductor device having a structure in which a transfer signal line and a gate signal line are used instead of a power supply line will be described as an example different from
図４（Ａ）、（Ｂ）に示す画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つと、転送信号線（Ｔ１〜Ｔｙ）を有している。また、画素１００は、スイッチング用トランジスタ４１２と、増幅用トランジスタ４１３と、リセット用トランジスタ４１４と、転送用トランジスタ４１５と、光電変換素子４１１とを有している。
A
光電変換素子４１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子及びｎチャネル型端子の一方は、電源基準線４２１に接続されており、もう一方は転送用トランジスタ４１５のソース領域又はドレイン領域に接続されている。
The
スイッチング用トランジスタ４１２のゲート電極はゲート信号線（Ｇｊ）に接続されている。そしてスイッチング用トランジスタ４１２のソース領域とドレイン領域は、一方は増幅用トランジスタ４１３のソース領域に接続されており、もう一方は信号出力線（Ｓｉ）に接続されている。
The gate electrode of the switching
図４（Ａ）に示す画素１００の増幅用トランジスタ４１３のドレイン領域は、画素（ｉ、ｊ）の上部に位置する画素（ｉ、ｊ-１）の転送信号線（Ｔｊ-１）
に接続され、画素（ｉ、ｊ）よりも先に走査される。
The drain region of the amplifying
And is scanned before the pixel (i, j).
リセット用トランジスタ４１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ４１４のソース領域とドレイン領域は、一方は転送信号線（Ｔｊ-１）に接続されており、もう一方は、光電変換素子４１１及び増幅用トランジスタ１１３のゲート電極に接続されている。
The gate electrode of the
一方、図１（Ｂ）に示す画素１００の増幅用トランジスタ４１３のドレイン領域は、画素（ｉ、ｊ）の下部に位置する画素（ｉ、ｊ+１）のゲート信号線（Ｇｊ+１）に接続され、画素（ｉ、ｊ）よりも後に走査される。
On the other hand, the drain region of the amplifying
リセット用トランジスタ４１４のゲート電極は、リセット信号線（Ｒj）に接続されている。リセット用トランジスタ４１４のソース領域とドレイン領域は、一方はゲート信号線（Ｇｊ+１）に接続されており、もう一方は、光電変換素子４１１及び増幅用トランジスタ４１３のゲート電極に接続されている。
The gate electrode of the
転送用トランジスタ４１５のゲート電極は、転送信号線（Ｔj）に接続されている。転送用トランジスタ４１５のソース領域とドレイン領域は、一方は増幅用トランジスタ４１３のゲート電極に接続されており、もう一方は、光電変換素子４１１に接続されている。
The gate electrode of the
なお、本実施の形態では、１行前の転送信号線（Ｔｊ-１）及び１行後のゲート信号線（Ｇｊ+１）を電源線の代用して用いる例を示したが、本発明はこれに限定されない。何行前の転送信号線および何行前のゲート信号線を用いて代用することも出来るし、何行後の転送信号線および何行後のゲート信号線を用いて代用することも出来る。また、自分の画素が有する転送信号線およびゲート信号線を用いて代用することも出来る。つまり、画素部が有する転送信号線およびゲート信号線のいずれか１本に接続されていればよい。 In the present embodiment, an example in which the transfer signal line (Tj-1) in the previous row and the gate signal line (Gj + 1) in the next row are used in place of the power supply line is shown. It is not limited to this. The transfer signal line and the gate signal line before and how many rows can be substituted, and the transfer signal line and the gate signal line after how many rows can be substituted. Further, a transfer signal line and a gate signal line included in the own pixel can be used instead. That is, it is only necessary to be connected to one of the transfer signal line and the gate signal line included in the pixel portion.
また、本実施の形態では、転送信号線およびゲート信号線を用いた例について説明したが、本発明はこれに限定されず、リセット信号線を用いてもよい。 Further, although an example using the transfer signal line and the gate signal line has been described in this embodiment mode, the present invention is not limited thereto, and a reset signal line may be used.
また、本実施の形態では、増幅用トランジスタ４１３のソース領域及びドレイン領域の一方とリセット用トランジスタ４１４のソース領域及びドレイン領域の一方を同じ配線に接続したが、本発明はこれに限定されない。例えば、増幅用トランジスタ４１３の端子を自分の画素（ｉ、ｊ）の転送信号線（Ｔｊ）に接続し、リセット用トランジスタ４１４の端子を自分の画素（ｉ、ｊ）のゲート信号線（Ｇｊ）に接続してもよい。このような構成にすることにより、転送信号線（Ｔｊ）とゲート信号線（Ｇｊ）を用いて電源線を代用することが出来る。
In this embodiment mode, one of the source region and the drain region of the
さらに本発明を適用するに際し、電源供給線の代用として用いる配線によっては、図４に示すスイッチング用トランジスタ４１２、増幅用トランジスタ４１３、リセット用トランジスタ４１４、転送用トランジスタ４１５のそれぞれのトランジスタの極性に注意する必要がある。
Furthermore, when applying the present invention, depending on the wiring used as a substitute for the power supply line, attention should be paid to the polarities of the switching
ここで、図４（Ａ）を例に挙げて説明する。図４（Ａ）に示す画素１００では、転送信号線（Ｔｊ-１）を電源線として利用している。１行前の転送信号線（Ｔｊ-１）は、殆どの期間で定電位である必要があり、そのときの転送信号線（Ｔｊ-１）の電位は、削除しなかった場合の画素が有する電源線と同じ電位にする必要がある。そのため、転送信号線（Ｔｊ-１）に接続されている転送用トランジスタ４１５の極性には注意する必要がある。
Here, FIG. 4A will be described as an example. In the
もし、殆どの期間で転送信号線（Ｔｊ-１）がＨｉｇｈの電位にある場合には、転送信号線（Ｔｊ-１）に接続された転送用トランジスタ４１５はｐチャネル型トランジスタを用いる必要がある。仮に、転送用トランジスタ４１５にｎチャネル型トランジスタを用いると、そのトランジスタは、殆ど導通状態になってしまうからである。また、殆どの期間で転送信号線（Ｔｊ-１）がＬｏｗの電位にある場合には、転送信号線（Ｔｊ-１）に接続された転送用トランジスタ４１５はｎチャネル型トランジスタを用いる必要がある。つまり、電源線の代用として用いる転送信号線、ゲート信号線およびリセット信号線の電位に注意して、適当な極性のトランジスタを用いる必要がある。なお、増幅用トランジスタ１１３とバイアス用トランジスタ（図示せず）がソースフォロワ回路を形成するのであれば、増幅用トランジスタ１１３とバイアス用トランジスタは同じ極性のトランジスタを用いる必要がある。但し、ソースフォロワ回路を形成しないのであればこの限りではない。
If the transfer signal line (Tj-1) is at a high potential in most periods, the
さらに、光電変換素子（図４に示す光電変換 素子４１１）としてダイオードを用いる場合における光電変換素子の向きにも注意する必要がある。
Furthermore, it is necessary to pay attention to the direction of the photoelectric conversion element when a diode is used as the photoelectric conversion element (
ここで、図４（Ａ）を例に挙げて説明する。光電変換素子１１１は、リセットされた時には、逆バイアス状態になる必要がある。よって、光電変換素子４１１の光電変換素子４１１の向きを逆にした場合には、電源線として用いる転送信号線（Ｔｊ-１）と、電源基準線４２１の電位を入れ替える必要が出てくる。実際に電位を入れ替えた場合には、転送信号線（Ｔｊ-１）に接続された転送用トランジスタ４１５の極性には注意する必要がある。つまり、殆どの期間で転送信号線（Ｔｊ-１）がＨｉｇｈの電位にある場合には、転送用トランジスタ４１５はｐチャネル型トランジスタを用いる必要があり、殆どの期間でＬｏｗの電位にある場合には、転送用トランジスタ４１５はｎチャネル型トランジスタを用いる必要がある。なおこの場合のように、転送信号線（Ｔ１〜Ｔｙ）を電源供給線の代用として用いる場合には、スイッチング用トランジスタ４１２の極性は特に限定されない。
Here, FIG. 4A will be described as an example. When the photoelectric conversion element 111 is reset, it needs to be in a reverse bias state. Therefore, when the direction of the
つまり、本発明を適用するに際し、電源線の代用として用いる転送信号線（Ｔ１〜Ｔｙ）、ゲート信号線（Ｇ１〜Ｇｙ）およびリセット信号線（Ｒ１〜Ｒｙ）
の電位と、電源基準線（図４に示す電源基準線４２１）の電位とに注意して、適当な極性のトランジスタを用いる必要がある。
That is, when the present invention is applied, transfer signal lines (T1 to Ty), gate signal lines (G1 to Gy), and reset signal lines (R1 to Ry) used as substitutes for power supply lines.
Therefore, it is necessary to use a transistor having an appropriate polarity while paying attention to the potential of the power supply line and the potential of the power supply reference line (power
図５には本発明の半導体装置の概略図の一例を示すが、本実施例では、図５に示すソース信号線駆動回路１０１について詳しく説明する。ソース信号線駆動回路１０１は、ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力用駆動回路１０１ｃ、最終出力増幅用回路１０１ｄを有している。
FIG. 5 shows an example of a schematic diagram of the semiconductor device of the present invention. In this embodiment, the source signal line driver circuit 101 shown in FIG. 5 will be described in detail. The source signal line drive circuit 101 includes a bias circuit 101a, a sample hold circuit 101b, a signal
なお、本発明はこれに限定されず、ソース信号線駆動回路１０１に、アナログ・デジタル信号変換回路、雑音低減回路、信号処理回路などを設けてもよい。 Note that the present invention is not limited to this, and the source signal line driver circuit 101 may be provided with an analog / digital signal conversion circuit, a noise reduction circuit, a signal processing circuit, or the like.
バイアス用回路１０１ａは、各画素の増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路１０１ｂは、信号をいったん保存したり、アナログ・デジタル変換を行ったり、雑音を低減する回路を有している。また、信号出力用駆動回路１０１ｃは、一時的に保存されていた信号を、順に出力していくための信号を出力する回路を有している。そして、最終出力増幅用回路１０１ｄは、サンプルホールド回路１０１ｂと信号出力用駆動回路１０１ｃにより出力された信号を増幅する回路を有している。なお、最終出力増幅用回路１０１ｄは、信号を増幅する必要のない場合には設けなくてもよい。
The bias circuit 101a is paired with the amplifying transistor of each pixel to form a source follower circuit. The sample hold circuit 101b has a circuit for temporarily storing a signal, performing analog-digital conversion, and reducing noise. In addition, the signal
次いで、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂおよび信号出力線用駆動回路１０１ｃのｉ行目周辺部分１０１ｅの回路図を図８に示す。なお、本実施例では、全てのトランジスタがｎチャネル型トランジスタとする。
Next, FIG. 8 shows a circuit diagram of the i-th row
バイアス用回路１０１ａは、バイアス用トランジスタ５５１０ａを有している。バイアス用トランジスタ５５１０ａは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ５５１０ａのゲート電極は、バイアス信号線５１１に接続されている。バイアス用トランジスタ５５１０ａのソース領域およびドレイン領域は、一方は信号出力線（Ｓｉ）
に接続されており、もう一方は電源基準線５５１０ｂに接続されている。なお、本実施例では、ｎチャネル型トランジスタをバイアス用トランジスタ５５１０ａに用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタをバイアス用トランジスタ５５１０ａに用いることもできるが、その場合には、バイアス用トランジスタ５５１０ａは電源基準線ではなく電源線に接続される。
The bias circuit 101a includes a
The other is connected to the power
転送用トランジスタ５５１２のゲート電極は、トランスファー信号線５５１３に接続されている。転送用トランジスタ５５１２のソース領域とドレイン領域は、一方は信号出力線（Ｓｉ）に接続され、もう一方はコンデンサ５５１４ｂに接続されている。転送用トランジスタ５５１２は、信号出力線（Ｓｉ）の電位をコンデンサ５５１４ｂに転送する機能を有している。なお、本実施例では、ｎチャネル型トランジスタを転送用トランジスタ５１２に用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。
A gate electrode of the
コンデンサ５５１４ｂは、転送用トランジスタ５５１２と電源基準線５５１４ｃに接続されている。コンデンサ５５１４ｂは、信号出力線（Ｓｉ）から出力された信号を一時的に蓄積する。
The
放電用トランジスタ５５１４ａのゲート電極は、プリ放電信号線５５１５に接続されている。そして放電用トランジスタ５５１４ａのソース領域とドレイン領域は、一方はコンデンサ５５１４ｂに接続され、もう一方は電源基準線５５１４ｃにそれぞれ接続されている。放電用トランジスタ５５１４ａは、信号出力線（Ｓｉ）の電位をコンデンサ５５１４ｂに入力する前に、コンデンサ５１４ｂの電荷を放電する機能を有している。
The gate electrode of the
そして、コンデンサ５５１４ｂと最終出力線５５１８の間には、最終選択用トランジスタ５５１６が接続される。最終選択用トランジスタ５５１６のソース領域とドレイン領域は、一方はコンデンサ５１４ｂに接続され、もう一方は最終出力線５１８に接続される。最終選択用トランジスタ５５１６のゲート電極は、ｉ行目最終選択線５１９に接続されている。
A
最終選択線は、画素部にマトリクス状に設けられており、１列目からｙ列目まで順に走査される。仮に、図８に示すようにｉ行目最終選択線５５１９が選択され、最終選択用トランジスタ５５１６が導通状態になると、コンデンサ５５１４ｂの電位とｉ行目最終選択線５５１９の電位が等しくなる。そうすると、コンデンサ５５１４ｂに蓄積していた信号を最終出力線５５１８に出力することができる。
The final selection lines are provided in a matrix in the pixel portion, and are scanned in order from the first column to the yth column. If the i-th row final selection line 5519 is selected and the
但し、最終出力線５５１８に信号を出力する前に、最終出力線５５１８に電荷が蓄積されている場合がある。そうすると、該電荷によって最終出力線５５１８に信号を出力したときの電位は影響を受けてしまう。そこで、最終出力線５５１８に信号を出力する前に、最終出力線５５１８の電位を、ある電位値までに初期化することが必要である。
Note that charges may be accumulated in the
図８では、最終出力線５５１８と電源基準線５５１７ｂの間に、最終リセット用トランジスタ５５１７ａが設けられている。最終リセット用トランジスタ５５１７ａのゲート電極は、ｉ行目最終リセット線５５２０に接続されている。また、最終リセット用トランジスタ５５１７ａのソース領域及びドレイン領域は、一方は最終出力線５５１８に接続され、もう一方は電源基準線５５１７ｂに接続されている。
In FIG. 8, a
そして、ｉ行目最終選択線５５１９を選択する前に、ｉ行目最終リセット線５５２０を選択し、最終出力線５５１８の電位を電源基準線５５１７ｂの電位に初期化する。その後、ｉ行目最終選択線５５１９を選択し、最終出力線５５１８に、コンデンサ５５１４ｂに蓄積していた信号を出力する。
Then, before selecting the i-th row final selection line 5519, the i-th row final reset line 5520 is selected, and the potential of the
なお、最終出力線５５１８に出力される信号は、そのまま外部に取り出しても良い。しかし、出力される信号が微弱である場合には、外部に取り出す前に増幅しておくことが好ましい。信号を増幅するための回路として、最終出力増幅用回路１０１ｄの回路を図９（Ａ）、（Ｂ）に示す。なお、本実施例では、最も簡単な信号増幅回路として、ソースフォロワ回路を示すが、本発明はこれに限定されない。例えば、演算増幅器など、公知の増幅回路を用いてもよい。
Note that the signal output to the
図９（Ａ）は、ｎチャネル型のソースフォロワ回路を有する最終増幅回路１０１ｄを示す。最終出力増幅用回路１０１ｄへの信号の入力は、最終出力線５５１８を介して行われる。最終出力線５５１８は、画素部にマトリクス状に設けられており、その１列目からｙ列目まで順に信号が出力される。
FIG. 9A illustrates a final amplifier circuit 101d having an n-channel source follower circuit. A signal is input to the final output amplification circuit 101d through a
最終出力線５５１８から出力された信号は、最終出力増幅用回路１０１ｄによって、増幅されて外部に出力する。最終出力線５５１８は、増幅用トランジスタ５５２１のゲート電極に接続されている。増幅用トランジスタ５５２１のドレイン領域は、電源線５２０に接続され、ソース領域は出力端子となっている。
The signal output from the
一方、バイアス用トランジスタ５５２２のゲート電極は、最終出力増幅用バイアス信号線５５２３に接続されている。バイアス用トランジスタ５５２２のソース領域とドレイン領域は、一方は電源基準線５２４に接続され、もう一方は増幅用トランジスタ５５２１のソース領域に接続されている。
On the other hand, the gate electrode of the
次いで、図９（Ｂ）には、ｐチャネル型のソースフォロワ回路を有する最終増幅回路１０１ｄを示す。最終出力線５５１８は、増幅用トランジスタ５５２１のゲート電極に接続されている。増幅用トランジスタ５５２１のドレイン領域は、電源基準線５５２０に接続され、ソース領域は、出力端子となる。
Next, FIG. 9B illustrates a final amplifier circuit 101d having a p-channel source follower circuit. The
一方、バイアス用トランジスタ５５２２のゲート電極は、最終出力増幅用バイアス信号線５５２３と接続されている。バイアス用トランジスタ５５２２のソース領域とドレイン領域は、一方は電源線５２０と接続されており、もう一方は増幅用トランジスタ５２１のソース領域と接続されている。なお、ｐチャネル型のソースフォロワ回路を有する図９（Ｂ）に示す最終出力増幅用バイアス信号線５５２３の電位は、ｎチャネル型のソースフォロワ回路を有する図９（Ａ）に示すの最終出力増幅用バイアス信号線５２３の電位とは異なっている。
On the other hand, the gate electrode of the
次いで、図８に示すｊ列目周辺回路のタイミングチャートを図１０に示す。なお、本実施例では、一例として、ｉ行目のゲート信号線（Ｇｉ）が選択された場合のタイミングチャートを示す。 Next, FIG. 10 shows a timing chart of the j-th column peripheral circuit shown in FIG. In this embodiment, as an example, a timing chart when the i-th gate signal line (Gi) is selected is shown.
はじめに、ｉ行目のゲート信号線（Ｇｉ）が選択され、次いでプリ放電信号線５５１５を選択される。そうすると、放電用トランジスタ５５１４ａが導通状態になる。そして、トランスファー信号線５５１３が選択されると、それぞれの画素の信号が各列のコンデンサ５５１４ｂに出力される。
First, the i-th gate signal line (Gi) is selected, and then the pre-discharge signal line 5515 is selected. Then, the
そして、各列のコンデンサ５５１４ｂに蓄積された信号は、最終出力線５５１８に順に出力されていく。次いで、１行目の最終リセット線を選択し、最終リセット用トランジスタ５５１７ａを導通状態にし、最終出力線５５１８を電源基準線５５１７ｂの電位に初期化する。その後、１列目の最終選択線を選択し、最終選択用トランジスタ５５１６を導通状態にし、１列目のコンデンサ５５１４ｂの信号を最終出力線５５１８に出力する。
Then, the signals accumulated in the
次に、２列目の最終リセット線を選択し、最終リセット用トランジスタ５５１７ａを導通状態にし、最終出力線５５１８を電源基準線５５１７ｂの電位に初期化する。その後、２列目の最終選択線を選択し、最終選択用トランジスタ５５１６を導通状態にし、２列目のコンデンサ５５１４ｂの信号を最終出力線５５１８に出力する。このようにして、同様の動作を繰り返す。
Next, the final reset line in the second column is selected, the
次いで、ｉ行目の場合を説明する。はじめに、ｉ行目最終リセット線５５２０を選択し、最終リセット用トランジスタ５１５７ａを導通状態にして、最終出力線５５１８を電源基準線５５１７ｂの電位に初期化する。その後、ｉ行目最終選択線５５１９を選択し、最終選択用トランジスタ５５１６を導通状態にし、ｉ行目のコンデンサ５５１４ｂの信号を最終出力線５５１８に出力する。
Next, the case of the i-th row will be described. First, the i-th row final reset line 5520 is selected, the final reset transistor 5157a is turned on, and the
次いで、(ｉ+1)列目の最終リセット線５５２０を選択し、最終リセット用トランジスタ５５１７ａを導通状態にし、最終出力線５５１８を電源基準線５５１７ｂの電位に初期化する。その後、(ｉ+1)列目最終選択線５５１９を選択し、最終選択用トランジスタ５５１６を導通状態にし、(ｉ+1)列目のコンデンサ５５１４ｂの信号を最終出力線５５１８に出力する。
Next, the final reset line 5520 in the (i + 1) th column is selected, the
このようにして、同様の動作を繰り返し、全ての列の信号を最終出力線５５１８に出力していく。そして、最終出力線５５１８に出力された信号は、最終出力増幅用回路１０１ｄで増幅され、外部へ出力されていく。なお、最終出力線５５１８に信号を出力していく期間においては、バイアス信号線５５１１の電位は、一定に保たれている。
In this way, the same operation is repeated, and the signals of all the columns are output to the
なお、本実施例においては、ＰＮ型のフォトダイオードを用いた場合について説明したが、本発明はこれに限定されない。光電変換素子には、ＰＩＮ型のダイオード、アバランシェ型ダイオード、ＮＰＮ埋め込み型ダイオード、ショットキー型ダイオード、Ｘ線用のフォトコンダクタ、赤外線用のセンサなどを用いてもよい。また、蛍光材やシンチレータにより、Ｘ線を光に変換した後、その光を読み取るようにしてもよい。 In this embodiment, the case where a PN photodiode is used has been described, but the present invention is not limited to this. As the photoelectric conversion element, a PIN diode, an avalanche diode, an NPN buried diode, a Schottky diode, an X-ray photoconductor, an infrared sensor, or the like may be used. Moreover, after converting X-rays into light by a fluorescent material or a scintillator, the light may be read.
上述のように、光電変換素子は、ソースフォロワ回路の入力端子に接続されることが多い。しかし、本発明はこれに限定されず、フォトゲート型のようにスイッチを間に挟んでもよいし、対数変換型のように、光強度の対数値なるように処理した後の信号を入力端子に入力してもよい。 As described above, the photoelectric conversion element is often connected to the input terminal of the source follower circuit. However, the present invention is not limited to this, and a switch may be sandwiched between them as in a photogate type, or a signal after processing to have a logarithmic value of light intensity as in a logarithmic conversion type is input to an input terminal. You may enter.
また、本実施例は、実施の形態１乃至実施の形態３と自由に組み合わせることが可能である。
In addition, this embodiment can be freely combined with
本実施例では、画素１００に設けられたトランジスタに出力する信号のタイミングについて図１１を用いて説明する。なお、本実施例では、一例として図１（Ａ）に示す半導体装置の画素１００に設けられたトランジスタに出力する信号のタイミングについて説明する。
In this embodiment, timing of signals output to transistors provided in the
始めに、リセット信号線（Ｒ１〜Ｒｙ）を制御し、リセット用トランジスタ１１４を導通状態にする。
First, the reset signal lines (R1 to Ry) are controlled, and the
次に、光電変換素子１１１のｎチャネル型端子の電位は、電源電位Ｖｄｄにまで充電される。なお、本発明の半導体装置においては、リセット信号線（Ｒ１〜Ｒｙ）が電源線の代用をしているので、リセット信号線（Ｒ１〜Ｒｙ）を電源電位Ｖｄｄと同じ電位にしておく必要がある。すなわち、画素１００がリセットされる。それから、リセット信号線（Ｒ１〜Ｒｙ）を制御し、リセット用トランジスタ１１４を非導通状態にする。
Next, the potential of the n-channel terminal of the photoelectric conversion element 111 is charged to the power supply potential Vdd. In the semiconductor device of the present invention, since the reset signal lines (R1 to Ry) substitute for the power supply lines, the reset signal lines (R1 to Ry) must be set to the same potential as the power supply potential Vdd. . That is, the
その後、光電変換素子１１１に光が照射されていると、光強度に応じた電荷が光電変換素子１１１に発生する。そして、リセットにより充電された電荷が、徐々に放電され、光電変換素子１１１のｎチャネル型端子の電位が低くなってくる。 Thereafter, when the photoelectric conversion element 111 is irradiated with light, a charge corresponding to the light intensity is generated in the photoelectric conversion element 111. Then, the charge charged by the reset is gradually discharged, and the potential of the n-channel terminal of the photoelectric conversion element 111 becomes low.
図１１に示すように、光電変換素子１１１に明るい光が照射されている場合は、放電される量が多いため、光電変換素子１１１のｎチャネル型端子の電位は低くなる。光電変換素子１１１に暗い光が照射されている場合は、放電される量が少なく、光電変換素子１１１のｎチャネル型端子の電位は、明るい光が照射されている場合に比べると、あまり低くならない。 As shown in FIG. 11, when the photoelectric conversion element 111 is irradiated with bright light, the amount of discharge is large, so that the potential of the n-channel terminal of the photoelectric conversion element 111 is low. When the photoelectric conversion element 111 is irradiated with dark light, the amount of discharge is small, and the potential of the n-channel terminal of the photoelectric conversion element 111 is not much lower than that when the photoelectric conversion element 111 is irradiated with bright light. .
そして、ある時点において、スイッチング用トランジスタ１１２を導通状態にして、光電変換素子１１１のｎチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子１１１に照射された光の強度に比例している。そして、再びリセット用トランジスタ１１４を導通状態にして光電変換素子１１１をリセットし、上述の動作を繰り返していく。
At a certain point in time, the switching
但し、非常に明るい光が照射された場合は、光電変換素子１１１の電荷の放電される量が非常に多いため、光電変換素子１１１のｎチャネル型端子の電位は、非常に低下してしまう。しかし、光電変換素子１１１のｎチャネル型端子の電位は、光電変換素子１１１のｐチャネル型端子、つまり電源基準線１２１の電位より低くなることはない。
However, when very bright light is irradiated, since the amount of electric charge discharged from the photoelectric conversion element 111 is very large, the potential of the n-channel terminal of the photoelectric conversion element 111 is extremely lowered. However, the potential of the n-channel terminal of the photoelectric conversion element 111 does not become lower than the potential of the p-channel terminal of the photoelectric conversion element 111, that is, the power
また、非常に明るい光が照射された場合は、光電変換素子１１１のｎチャネル型端子の電位が低くなってくるが、その電位が電源基準線１２１の電位まで低くなると、電位は変化しなくなる。このような状況を飽和と呼ぶ。飽和すると、光電変換素子１１１のｎチャネル型端子の電位が変化しなくなってしまうため、正しい光強度に応じた信号を出力できない。よって、正常に動作させるためには、光電変換素子１１１が飽和しないようにして、動作させる必要がある。
In addition, when very bright light is irradiated, the potential of the n-channel terminal of the photoelectric conversion element 111 is lowered. However, when the potential is lowered to the potential of the power
また、画素１００がリセットされてから、信号を出力する時までの期間は、蓄積時間と呼ばれる。蓄積時間とは、光電変換素子の受光部に光を照射し、信号を蓄積している時間のことであり、露光時間ともよばれる。蓄積時間において、光電変換素子１１１は、光電変換素子１１１に照射された光によって生成される電荷を蓄積している。
A period from when the
よって、蓄積時間が異なると、たとえ同じ光強度であっても、光によって生成される電荷の総量が異なるため、信号値も異なってしまう。例えば、強い光が光電変換素子１１１に照射された場合は、短い蓄積時間で飽和してしまう。また、弱い光が光電変換素子１１１に照射された場合であっても、蓄積時間が長いと、いずれは飽和状態に達する。つまり、信号は、光電変換素子１１１に照射される光の強さと蓄積時間との積によって決定する。 Therefore, if the accumulation time is different, even if the light intensity is the same, the total amount of charges generated by the light is different, so that the signal value is also different. For example, when intense light is irradiated to the photoelectric conversion element 111, it is saturated in a short accumulation time. Further, even when weak light is irradiated onto the photoelectric conversion element 111, when the accumulation time is long, it eventually reaches a saturated state. That is, the signal is determined by the product of the intensity of light applied to the photoelectric conversion element 111 and the accumulation time.
また、本実施例は、実施の形態１乃至実施の形態３、実施例１と自由に組み合わせることが可能である。
In addition, this embodiment can be freely combined with
本実施例では、図１において説明した光電変換素子と複数のトランジスタを一画素中に設けた半導体装置の断面構造について図１２を用いて説明する。 In this embodiment, a cross-sectional structure of a semiconductor device in which the photoelectric conversion element and the plurality of transistors described in FIG. 1 are provided in one pixel will be described with reference to FIGS.
図１２において、６０００は絶縁表面を有する基板であり、６００１は下地膜である。下地膜６００１上には光電変換素子１１１、増幅用トランジスタ１１３、スイッチング用トランジスタ１１２、リセット用トランジスタ１１４が形成されている。また、駆動回路として、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示する。なお、それぞれのトランジスタは公知の如何なる構造のトランジスタを用いてもよい。
In FIG. 12, 6000 is a substrate having an insulating surface, and 6001 is a base film. On the
絶縁表面を有する基板６０００上に形成された各トランジスタの構造について説明する。増幅用トランジスタ１１３において、６０２３はゲート電極、６００８はゲート絶縁膜、６０３７はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４２はソース配線、６０４３はドレイン配線である。
A structure of each transistor formed over the
スイッチング用トランジスタ１１２において、６０２４はゲート電極、６００８はゲート絶縁膜、６０３８はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４４はソース配線、６０４５はドレイン配線である。
In the switching
リセット用トランジスタ１１４において、６０２５はゲート電極、６００８はゲート絶縁膜、６０１９はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３０はＬＤＤ領域（ライトドープドレイン領域）、６０４６はソース配線、６０４７はドレイン配線である。
In the
光電変換素子１１１において、６０３６はｐ型の不純物領域からなるｐ型半導体層、６０２０ｂはｎ型の不純物領域からなるｎ型半導体層、６０５４は非晶質半導体膜からなる光電変換層（ｉ層）である。
In the
駆動回路部のｎチャネル型トランジスタにおいて、６０２６はゲート電極、６００８はゲート絶縁膜、６０２１はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３１はＬＤＤ領域（ライトドープドレイン領域）、６０５０はソース配線、６０５１はドレイン配線である。
In the n-channel transistor in the driver circuit portion, 6026 is a gate electrode, 6008 is a gate insulating film, 6021 is a source region and a drain region made of an n-type impurity region, 6031 is an LDD region (lightly doped drain region), and 6050 is a source. A
また、駆動回路部のｐチャネル型トランジスタにおいて、６０２７はゲート電極、６００８はゲート絶縁膜、６０３９はｐ型の不純物領域からなるソース領域及びドレイン領域、６０５２はドレイン配線、６０５３はソース配線である。
In the p-channel transistor of the driver circuit portion,
そして、増幅用トランジスタ１１３、スイッチング用トランジスタ１１２、リセット用トランジスタ１１４、ｎチャネル型トランジスタ、ｐチャネル型トランジスタを覆って、第一層間絶縁膜６０４１、第二層間絶縁膜６０５９が設けられている。
A first
また、本実施例は、実施の形態１乃至実施の形態３、実施例１、２と自由に組み合わせることが可能である。
This embodiment can be freely combined with
実施例３では、半導体装置の断面構造について説明したが、本実施例では、半導体装置を封止してＦＰＣを取り付けた状態について説明する。 In Embodiment 3, the cross-sectional structure of the semiconductor device has been described. In this embodiment, a state in which the FPC is attached after sealing the semiconductor device will be described.
図１３（Ａ）は本発明を用いた半導体装置の上面図であり、図１３（Ａ）をＸ−Ｘ'面で切断した断面図を図１３（Ｂ）に示す。図１３（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４はゲート信号線駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
FIG. 13A is a top view of a semiconductor device using the present invention, and FIG. 13B is a cross-sectional view taken along the line XX ′ of FIG. 13A,
このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１３（Ｂ）に図示）が設けられている。
At this time, a
また、図１３（Ｂ）は本実施例の半導体装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路部（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部４０１４（但し、ここでは説明を簡単にするために光電変換素子とスイッチング用トランジスタのみを図示する）が形成されている。
FIG. 13B shows a cross-sectional structure of the semiconductor device of this embodiment. A driver circuit portion (here, a CMOS in which an n-channel TFT and a p-channel TFT are combined) is formed over a
公知の作製方法を用いて駆動回路部４０１３、画素部４０１４が完成したら、樹脂材料でなる第一層間絶縁膜（平坦化膜）４０１５を形成する。
When the
次いで、樹脂材料でなる第二層間絶縁膜４０１７を形成し、第二層間絶縁膜４０１７を覆うようにパッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
Next, a second
さらに、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
Further, a sealing
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
At this time, the
Epoxy resin, silicon resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
Further, a spacer may be contained in the
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
As the
配線４００７は、駆動回路４０１３が有するトランジスタに接続され、また、シーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
The
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Torr以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
In this embodiment, the
また本実施例は、実施の形態１乃至実施の形態３、実施例１乃至実施例３と自由に組み合わせることが可能である。
This embodiment can be freely combined with
本発明の半導体装置を用いた電子機器の実施例として、図１４を用いて説明する。 An example of an electronic device using the semiconductor device of the present invention will be described with reference to FIG.
図１４（Ａ）は、ラインセンサを用いたハンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメージセンサ１００１の上には、ロッドレンズアレイなどの光学系１００２が設けられている。光学系１００２は、被写体１００４上の画像がイメージセンサ１００１上に映し出されるようにするために用いられる。そして、ＬＥＤや蛍光灯などの光源１００３は、被写体１００４に光を照射できる位置に設けられている。そして、被写体１００４の下部には、ガラス１００５が設けられている。 FIG. 14A illustrates a hand scanner using a line sensor. An optical system 1002 such as a rod lens array is provided on a CCD type (CMOS type) image sensor 1001. The optical system 1002 is used so that an image on the subject 1004 is displayed on the image sensor 1001. A light source 1003 such as an LED or a fluorescent lamp is provided at a position where light can be emitted to the subject 1004. A glass 1005 is provided below the subject 1004.
光源１００３を出た光は、ガラス１００５を介して被写体１００４に入射する。被写体１００４で反射した光は、ガラス１００５を介して、光学系１００２に入射する。光学系１００２に入射した光は、イメージセンサ１００１に入射し、そこで光電変換される。本発明の半導体装置は、イメージセンサ１００１に用いることができる。 Light emitted from the light source 1003 enters the subject 1004 through the glass 1005. Light reflected by the subject 1004 enters the optical system 1002 through the glass 1005. The light that has entered the optical system 1002 enters the image sensor 1001, where it is photoelectrically converted. The semiconductor device of the present invention can be used for the image sensor 1001.
図１４（Ｂ）は、１８０１は基板、１８０２は画素部、１８０３はタッチパネル、１８０４はタッチペンである。タッチパネル１８０３は透光性を有しており、画素部１８０２から発せられる光及び、画素部１８０２に入射する光を透過することができ、タッチパネル１８０３を通して被写体上の画像を読み込むことができる。また画素部１８０２に画像が表示されている場合にも、タッチパネル１８０３を通して、画素部１８０２上の画像を見ることが可能である。
In FIG. 14B,
タッチペン１８０４がタッチパネル１８０３に触れると、タッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル１８０３及びタッチペン１８０４は、タッチパネル１８０３が透光性を有していて、なおかつタッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。なお、本発明の半導体装置は、画素部１８０２に用いることができる。
When the
図１４（Ｃ）は、図１４（Ｂ）とは異なる携帯型ハンドスキャナーであり、本体１９０１、画素部１９０２、上部カバー１９０３、外部接続ポート１９０４、操作スイッチ１９０５で構成されている。図１４（Ｄ）は図１４（Ｃ）と同じ携帯型ハンドスキャナーの上部カバー１９０３を閉じた図である。 FIG. 14C is a portable hand scanner different from that in FIG. 14B, and includes a main body 1901, a pixel portion 1902, an upper cover 1903, an external connection port 1904, and an operation switch 1905. FIG. 14D is a view in which the upper cover 1903 of the same portable hand scanner as FIG. 14C is closed.
画素部１９０２で読み込んだ画像信号を、外部接続ポート１９０４から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。なお、本発明の半導体装置は、画素部１８０２に用いることができる。 An image signal read by the pixel portion 1902 can be sent from an external connection port 1904 to an electronic device connected to the outside of the portable hand scanner, and the image can be corrected, combined, edited, and the like on a personal computer. Note that the semiconductor device of the present invention can be used for the pixel portion 1802.
また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などが挙げられる。 Further, examples of the electronic device using the semiconductor device of the present invention include a video camera, a digital still camera, a notebook personal computer, a portable information terminal (a mobile computer, a mobile phone, a portable game machine, an electronic book, or the like).
図１４（Ｅ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体装置は表示部２６０２に用いることができる。 FIG. 14E shows a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, and the like. . The semiconductor device of the present invention can be used for the display portion 2602.
図１４（Ｆ）はモバイルコンピュータ（情報携帯端末）であり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置２３０２に用いることができる。
FIG. 14F illustrates a mobile computer (information portable terminal), which includes a
図１４（Ｇ）は携帯電話（携帯端末）であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の半導体装置は表示部２７０３に用いることができる。
FIG. 14G illustrates a cellular phone (portable terminal) which includes a
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields.
Claims (6)
前記第１の画素、前記第２の画素及び前記第３の画素は、各々、光電変換素子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記第１の画素において、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、前記光電変換素子と電気的に接続され、
前記第２の配線は、前記第２の画素と電気的に接続され、
前記第３の配線は、前記第３の画素と電気的に接続され、
前記第２の配線は、前記第２のトランジスタのゲートへの信号を伝達することができる機能を有し、
前記第３の配線は、前記第２のトランジスタに電流を供給することができる機能を有し、
前記信号は、デジタルパルス信号であることを特徴とする半導体装置。 A first pixel; a second pixel disposed adjacent to the first pixel; and a third pixel disposed adjacent to the first pixel;
Each of the first pixel, the second pixel, and the third pixel includes a photoelectric conversion element, a first transistor, a second transistor, and a third transistor,
In the first pixel,
A gate of the first transistor is electrically connected to a first wiring;
One of a source and a drain of the first transistor is electrically connected to a second wiring;
A gate of the second transistor is electrically connected to the other of the source and the drain of the first transistor;
One of a source and a drain of the second transistor is electrically connected to a third wiring;
A gate of the third transistor is electrically connected to a fourth wiring;
One of a source and a drain of the third transistor is electrically connected to the other of the source and the drain of the first transistor;
The other of the source and the drain of the third transistor is electrically connected to the photoelectric conversion element,
The second wiring is electrically connected to the second pixel;
The third wiring is electrically connected to the third pixel ;
The second wiring has a function of transmitting a signal to the gate of the second transistor,
The third wiring has a function of supplying a current to the second transistor;
The semiconductor device, wherein the signal is a digital pulse signal.
サンプルホールド回路と、信号出力回路と、を有し、
前記サンプルホールド回路は、前記第２のトランジスタから出力される第１の信号を保持することができる機能を有し、
前記信号出力回路は、前記第１の信号を前記サンプルホールド回路から出力するための第２の信号を出力することができる機能を有する半導体装置。 Oite to claim 1,
A sample hold circuit, and a signal output circuit,
The sample and hold circuit has a function capable of holding a first signal output from the second transistor,
The semiconductor device having a function in which the signal output circuit can output a second signal for outputting the first signal from the sample hold circuit.
第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、容量素子と、を有し、A fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, and a capacitor;
前記第４のトランジスタのソース及びドレインの一方は、前記第２のトランジスタと電気的に接続され、One of a source and a drain of the fourth transistor is electrically connected to the second transistor;
前記第４のトランジスタのソース及びドレインの他方は、前記容量素子の第１の電極と電気的に接続され、The other of the source and the drain of the fourth transistor is electrically connected to the first electrode of the capacitor,
前記第５のトランジスタのソース及びドレインの一方は、前記容量素子の第１の電極と電気的に接続され、One of a source and a drain of the fifth transistor is electrically connected to the first electrode of the capacitor;
前記第５のトランジスタのソース及びドレインの他方は、前記容量素子の第２の電極と電気的に接続され、The other of the source and the drain of the fifth transistor is electrically connected to the second electrode of the capacitor;
前記第６のトランジスタのソース及びドレインの一方は、前記容量素子の第１の電極と電気的に接続され、One of a source and a drain of the sixth transistor is electrically connected to the first electrode of the capacitor;
前記第６のトランジスタのソース及びドレインの他方は、第５の配線と電気的に接続され、The other of the source and the drain of the sixth transistor is electrically connected to a fifth wiring;
前記第７のトランジスタのソース及びドレインの一方は、第６の配線と電気的に接続され、One of a source and a drain of the seventh transistor is electrically connected to a sixth wiring;
前記第７のトランジスタのソース及びドレインの他方は、前記第５の配線と電気的に接続されることを特徴とする半導体装置。The other of the source and the drain of the seventh transistor is electrically connected to the fifth wiring.
第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、容量素子と、を有し、A fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, and a capacitor;
前記第４のトランジスタは、前記第２のトランジスタから出力される第１の信号を前記容量素子に転送することができる機能を有し、The fourth transistor has a function of transferring a first signal output from the second transistor to the capacitor;
前記容量素子は、前記第４のトランジスタによって転送された前記第１の信号を保持することができる機能を有し、The capacitive element has a function of holding the first signal transferred by the fourth transistor,
前記第５のトランジスタは、前記容量素子に前記第１の信号が保持される前に、前記容量素子の電荷を放電することができる機能を有し、The fifth transistor has a function of discharging the charge of the capacitive element before the first signal is held in the capacitive element,
前記第６のトランジスタは、前記容量素子に保持された前記第１の信号を第５の配線に出力することができる機能を有し、The sixth transistor has a function of outputting the first signal held in the capacitor to a fifth wiring;
前記第７のトランジスタは、前記第６のトランジスタによって前記第１の信号が前記第５の配線に出力される前に、前記第５の配線の電位を初期化することができる機能を有することを特徴とする半導体装置。The seventh transistor has a function of initializing the potential of the fifth wiring before the first signal is output to the fifth wiring by the sixth transistor. A featured semiconductor device.
レンズアレイが設けられ、前記レンズアレイを介して光が入射することを特徴とする半導体装置。 In any one of Claims 1 thru | or 4 ,
A semiconductor device, wherein a lens array is provided, and light enters through the lens array.
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