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JP5132120B2 - ゲイン・セル、及びそれを製造し、用いる方法 - Google Patents

ゲイン・セル、及びそれを製造し、用いる方法 Download PDF

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Description

本発明は、一般にメモリに関し、より詳細にはゲイン・セル、及びそれを製造し、用いる方法に関する。
１つの従来のメモリ要素（例えば、ゲイン・セル）は、平面ｎ−チャネル金属酸化物半導体電界効果トランジスタ（ＮＦＥＴ）に結合された平面ｐ−チャネル金属酸化物半導体電界効果トランジスタ（ＰＦＥＴ）を含むことがある。しかしながら、こうしたトランジスタの配向は、チップ・スペースを非効率的に用いることがある。別の従来のゲイン・セルは、接合電界効果トランジスタ（ＪＦＥＴ）に結合された垂直ＮＦＥＴを含むことがある。
しかしながら、こうしたゲイン・セルは、複雑な製造工程を要求することがある。従って、改善されたゲイン・セル、及びそれを製造し、用いる方法が望まれる。
本発明の第１の態様においては、第１の装置が提供される。第１の装置は、（１）基板の表面に対しほぼ平面的な配向をもつＰＦＥＴと、（２）ほぼ平面的なＰＦＥＴに結合されたＮＦＥＴとを含む基板のメモリ・セルである。基板内のＮＦＥＴの配向は、ＰＦＥＴの配向に対しほぼ垂直である。
本発明の第２の態様においては、第１のシステムが提供される。第１のシステムは、（１）基板の第１メモリ・セルと、（２）第１メモリ・セルに結合された基板の第２メモリ・セルとを含む。第１及び第２メモリ・セルの各々は、（ａ）基板の表面に対しほぼ平面的な配向をもつＰＦＥＴと、（ｂ）ほぼ平面的なＰＦＥＴに結合されたＮＦＥＴとを有する。ＮＦＥＴの配向はＰＦＥＴの配向に対しほぼ垂直である。
本発明の第３の態様においては、メモリ・セルを製造する第１の方法が提供される。メモリ・セルを製造する第１の方法は、（１）基板を準備するステップと、（２）基板の表面に対しほぼ平面的な配向をもつＰＦＥＴを形成するステップと、（３）ほぼ平面的なＰＦＥＴに結合されたＮＦＥＴを形成するステップとを含む。基板内のＮＦＥＴの配向はＰＦＥＴの配向に対しほぼ垂直である。
本発明の第４の態様においては、メモリ・セル内のデータにアクセスする第１の方法が提供される。メモリ・セル内のデータにアクセスする第１の方法は、（１）（ａ）基板の表面に対しほぼ平面的な配向をもつＰＦＥＴと、（ｂ）ほぼ平面的なＰＦＥＴに結合されたＮＦＥＴと、（ｃ）ＰＦＥＴとＮＦＥＴとの間に結合されたキャパシタとを有し、基板内のＮＦＥＴの配向がＰＦＥＴの配向に対しほぼ垂直であるメモリ・セルを準備するステップと、（２）ＰＦＥＴを通る電流を求めることによってセルからデータを読み出すステップ、及び、キャパシタに蓄積される電圧を変化させることによってセルにデータを書き込むステップ、の少なくとも１つのステップと、を含む。本発明のこれらの及び他の態様に係る、多くの他の態様が提供される。
本発明の他の特徴及び態様は、以下の詳細な説明、特許請求の範囲の請求項、及び添付の図面から、より十分に明らかとなるであろう。
本発明は、改善されたメモリ要素又はセル（例えば、ゲイン・セル）、及び、それを製造し、用いる方法を提供する。改善されたゲイン・セルは、効率よく基板スペースを消費することができる。例えば、本発明の実施形態に係るゲイン・セルは、基板−プレート・トレンチ型キャパシタ（基板−プレート・トレンチ・キャパシタ）のようなキャパシタを介して平面ＰＦＥＴに結合された垂直ＮＦＥＴを含むことができる。より具体的には、垂直ＮＦＥＴのソース／ドレーン拡散領域及び平面ＰＦＥＴのｎ−ウェルは、キャパシタのストレージ・ノードに結合することができる。したがって、ストレージ・キャパシタの両端の電圧が、ＰＦＥＴの閾値電圧を決める。その結果、ゲイン・セルによって保存される値は、ＰＦＥＴを通る電流を感知することによって求められる。本発明はまた、改善されたゲイン・セルを製造する方法を含む。
図１は、本発明の実施形態に係るメモリ・セル１００の概略図である。図１を参照すると、メモリ・セル１００（例えば、ゲイン・セル）は、基板１０２に形成された複数のトランジスタを含むことができる。例えば、メモリ・セル１００は、ｎ−チャネル金属酸化物半導体電界効果トランジスタ（ＮＦＥＴ）１０６に結合されたｐ−チャネル金属酸化物半導体電界効果トランジスタ（ＰＦＥＴ）１０４を含むことができる。以下に図３を参照しながら説明するように、基板１０２におけるＰＦＥＴ１０４の配向は、基板１０２の表面に対し平面とすることができる。さらに、ＮＦＥＴ１０６の配向は、ＰＦＥＴ１０４の配向に対しほぼ垂直とすることができる。さらに、メモリ・セル１００は、ＰＦＥＴ１０４とＮＦＥＴ１０６との間に結合されたキャパシタ１０８を含むことができる。メモリ・セル１００によって保存される値は、キャパシタ１０８によって保存される電圧に基づくものとすることができる。
より具体的には、ＰＦＥＴ１０４のソース又はドレーン端子１１０は、メモリ・セル１００に結合された第１のビット線（例えば、読み出しビット線（ＲＢＬ））１１２に結合することができ、ＰＦＥＴ１０４のドレーン又はソース端子１１４は、低論理状態（例えば接地のような）の電圧に結合することができる。さらに、ＰＦＥＴ１０４のゲート端子１１６は、メモリ・セル１００に結合された第１のワード線（例えば、読み出しワード線（ＲＷＬ））１１７に結合することができる。
ＰＦＥＴ１０４は、（例えば本体端子１１８を介して）キャパシタ１０８（例えばその第１電極１２０を介して）に結合することができる。キャパシタ１０８の第２電極１２２は、低論理状態（例えば接地のような）に結合することができる。
キャパシタ１０８の第１の電極１２０と同様に、ＮＦＥＴ１０６のソース又はドレーン端子１２４は、ＰＦＥＴ１０４の本体端子１１８に結合することができる。さらに、ＮＦＥＴ１０６のドレーン又はソース端子１２６は、第２のビット線（例えば、書き込みビット線（ＷＢＬ））１２８に結合することができ、ＮＦＥＴ１０６のゲート端子１３０は、第２のワード線（例えば、書き込みワード線（ＷＷＬ））１３２に結合することができる。
このように、一実施形態に係るメモリ・セル１００は、基板１０２の表面に対しほぼ平面的な配向をもつＰＦＥＴ１０４と、ＰＦＥＴ１０４の配向に対しほぼ垂直な基板１０２内の配向（例えば垂直配向）をもつＮＦＥＴ１０６と、ＰＦＥＴ１０４とＮＦＥＴ１０６との間に結合されたキャパシタ１０８とを含むことができる。メモリ・セル１００は、読み出しワード線（ＲＷＬ）１１７及び書き込みワード線（ＷＷＬ）１３２のような別の読み出し及び書き込みアクセス・ラインを含むことができる。
ここで、図１を参照し、及び、本発明の実施形態に係る図１のメモリ・セル１００からどのようにデータが読み出され、書き込まれるかを説明する例示的なタイミング図２００である図２を参照しながら、メモリ・セル１００の働きを説明する。図２を参照すると、タイミング図２００の第１部分２０２は、高論理状態（例えば論理「１」）の値をメモリ・セル１００に書き込むときの、第１ワード線ＲＷＬ１１７、第１ビット線ＲＢＬ１１２、第２ワード線ＷＷＬ１３２及び第２ビット線ＷＢＬ１２８上の信号の状態（例えば電圧）を示すことができる。同様に、タイミング図２００の第２部分２０４は、低論理状態（例えば論理「０」）の値をメモリ・セル１００に書き込むときの、第１ワード線ＲＷＬ１１７、第１ビット線ＲＢＬ１１２、第２ワード線ＷＷＬ１３２及び第２ビット線ＷＢＬ１２８上の信号の状態（例えば電圧）を示すことができる。さらに、タイミング図２００の第３部分２０６は、高論理状態（例えば論理「１」）の値をメモリ・セル１００から読み出すときの、第１ワード線ＲＷＬ１１７、第１ビット線ＲＢＬ１１２、第２ワード線ＷＷＬ１３２及び第２ビット線ＷＢＬ１２８上の信号の状態（例えば電圧）を示すことができる。さらに、タイミング図２００の第３部分２０６は、メモリ・セル１００から高論理状態の値を読み出すときの、ＰＦＥＴ１０４を通る電流ＩＲＢＬを示す。同様に、タイミング図２００の第４部分２０８は、低論理状態（例えば論理「０」）の値をメモリ・セル１００から読み出すときの、第１ワード線ＲＷＬ１１７、第１ビット線ＲＢＬ１１２、第２ワード線ＷＷＬ１３２及び第２ビット線ＷＢＬ１２８上の信号の状態を示すことができる。さらに、タイミング図２００の第４部分２０８は、メモリ・セル１００から低論理状態の値を読み出すときの、ＰＦＥＴ１０４を通る電流ＩＲＢＬを示す。メモリ・セル１００から高論理状態の値を読み出すときの、ＰＦＥＴ１０４を通る電流は、メモリ・セル１００から低論理状態の値を読み出すときの、ＰＦＥＴ１０４を通る電流より小さいことに注意されたい（しかし、異なる相対電圧を用いることができる）。
幾つかの実施形態においては、第１ビット線ＲＢＬ１１２上の電圧は、約０．０Ｖから約０．６Ｖまで変動しても良く、第２ビット線ＷＢＬ１２８上の電圧は、約０．０Ｖから約１．０Ｖまで変動しても良く、第２ワード線ＷＷＬ上の電圧は、約０．０Ｖから約１．３Ｖまで変動しても良い。しかしながら、ＲＢＬ、ＷＢＬ及び／又はＷＷＬ上の変動する電圧は、より大きい又は小さい、或いは異なるものであっても良い。さらに、幾つかの実施形態においては、ＰＦＥＴ１０４の順方向バイアス（ＰＦＥＴ１０４のｎ−ウェル領域／ｐ＋領域の接合部の順方向バイアス（後述する））を減少させると共に、又は無くすために、キャパシタ１０８によって蓄積される電圧は、約０．０Ｖから約０．６Ｖまで変動しても良い（しかし、より大きい又は小さい或いは異なる電圧変動が採用されても良い）。幾つかの実施形態においては、ＷＢＬ１２８、ＷＷＬ１３２及びＲＢＬ１１２の休止状態（例えばスタンバイ電圧）は低論理状態とすることができ、ＲＷＬ１１７の休止状態は高論理状態とすることができる。しかしながら、ＷＢＬ１２８、ＷＷＬ１３２、ＲＢＬ１１２、又はＲＷＬ１１７、或いはその全てについて異なる休止状態が採用されても良い。
タイミング図２００の第１及び第２部分２０２、２０４によって示されるように、ＷＷＬ１３２の電圧を上げてＷＢＬ１２８とストレージ・キャパシタ１０８との間で電荷を移動させることによって、データをメモリ・セル１００に書き込むことができる。例えば、前述のように、ＷＢＬ１２８上の電圧が約０．０Ｖと約１．０Ｖの間で変動させられ、ＷＷＬ１３２上の電圧が約０．０Ｖから約１．３Ｖまで傾斜させられる。オフ状態の漏損が十分に低いことを保証するために、ＮＦＥＴ１０６について約０．７Ｖの閾値電圧が要求されることに留意されたい。したがって、ＷＷＬ１３２上の電圧が約１．３Ｖまで増加されるときに、ストレージ・キャパシタ１０８に約０．６Ｖが書き込まれても良い（例えば蓄積される）。キャパシタ１０８に蓄積された電圧は、平面ＰＦＥＴ１０４のｎ−ウェル領域に印加され、それにより、ＰＦＥＴ１０４の閾値電圧が調整される。ｎ−ウェル領域は、接地に対して負となることはない。したがって、ＲＢＬ１１２が休止状態にあるあいだ、ＰＦＥＴ１０４のｎ−ウェル領域とソース−ドレーン拡散領域との接合部が順方向バイアスされることはない。
タイミング図２００の第３及び第４部分２０６、２０８によって示されるように、データは、ＲＷＬ１１７上の電圧をディアサートし、ＲＢＬ１１２上の約０．６Ｖより高くない電圧をアサートすることによって、メモリ・セル１００から読み出すことができる。ＲＢＬ１１２上の電圧がアサートされるあいだ、ソース−ドレーン拡散領域とｎ−ウェル領域との接合部に幾らかの順方向バイアスがかけられるが、こうした電圧の使用は、（キャパシタ１０８が約０．０Ｖを蓄積するときでさえも）ＰＦＥＴ接合部の強い順方向バイアスの発生を防ぐ。ＰＦＥＴ１０４の閾値電圧はＮウェルのバイアスに依存することから、ＲＢＬ１１２内の（例えばＰＦＥＴ１０４を通る）電流を感知して、キャパシタ１０８に蓄積された状態（例えば電圧）を判定することができる。
図３は、本発明の実施形態に係るメモリ・セル１００の側面断面図を示す。図３を参照すると、メモリ・セル１００は、キャパシタ１０８を介してＮＦＥＴ１０６に結合されたＰＦＥＴ１０４を含んでも良い。ＰＦＥＴ１０４は、導電体領域３０４（例えば、分離されたｎ−ウェル領域）を介して第２のｐ＋領域３０２に結合された第１のｐ＋領域３００を含んでも良い。さらに、ＮＦＥＴ１０６は、ｐ−ウェル領域３１０を介して第２のソース／ドレーン拡散領域３０８に結合された第１のソース／ドレーン拡散領域（例えば、ｎ＋領域）３０６を含んでも良い。ＮＦＥＴ１０６は、誘電体領域３１６を介してソース／ドレーン拡散領域３０６、３０８及びｐ−ウェル領域３１０に結合された、ゲート導体領域３１４を形成するゲート導体材料３１２を含んでも良い。
メモリ・セル１００は、ＰＦＥＴ１０４とＮＦＥＴ１０６との間に結合されたキャパシタ１０８を含んでも良い。より具体的には、キャパシタ１０８は、誘電体領域３２２を介して第２領域（例えばｎ＋埋設プレート３２０）に結合された第１領域（例えばｎ＋ポリ領域３１８）を含んでも良い。ＮＦＥＴ１０６の第２のソース／ドレーン拡散領域３０８は、キャパシタ１０８のｎ＋ポリ領域３１８に結合されても良い。キャパシタ１０８のｎ＋ポリ領域３１８は、メモリ・セルのＮ＋領域又はバンド３２４を介してＰＦＥＴ１０４の導電体領域３０４に結合されても良い。
メモリ・セル１００は、各々が第１領域３２８及び第２領域３３０を有する、１つ又はそれ以上のトレンチ３２６を含んでも良い。キャパシタ１０８の１つ又はそれ以上の部分は、トレンチ３２６の第１領域３２８に形成されても良い。同様に、ＮＦＥＴ１０４の１つ又はそれ以上の部分は、トレンチ３２６の第２領域３３０に形成されても良い。その結果、図示のように、ＰＦＥＴ１０４の配向は基板１０２の表面３３２に対しほぼ平面的とすることができ、ＮＦＥＴ１０６の配向はＰＦＥＴ１０４の配向に対しほぼ垂直とすることができる。
第１のキャパシタ１０８を介して第１のＮＦＥＴ１０６に結合された第１のＰＦＥＴ１０４が前述されている。しかしながら、幾つかの実施形態においては、メモリ・セル１００は、第２のキャパシタ３３８を介して第２のＮＦＥＴ３３６に結合された第２のＰＦＥＴ３３４を対称的に含んでも良いことに注意されたい。
メモリ・セル１００は、接地バス（ＧＮＤ）３４０、第１ワード線（ＲＷＬ）１１７、第１ビット線（ＲＢＬ）１１２、第２ワード線（ＷＷＬ）１３２及び第２ビット線（ＷＢＬ）１２８のような配線を含んでも良い。例えば、ＧＮＤ３４０は、ＰＦＥＴ１０４の第１のソース／ドレーン領域３００に結合されても良く、ＲＷＬ１１７は、ＰＦＥＴ１０４のｎ−ウェルに結合されても良く、ＲＢＬ１１２は、ＰＦＥＴ１０４の第２のソース／ドレーン領域３０２に結合されても良い。さらに、ＷＷＬ１３２は、ＮＦＥＴ１０６のゲート導体領域３１４に結合されても良く、ＷＢＬ１２８は、ＮＦＥＴ１０６の第１のソース／ドレーン領域３０６に結合されても良い。
ここで、図１−図３を参照しながら、及び、メモリ・セル１００の例示的な形成方法を示す図４−図８を参照しながら、メモリ・セル１００の製造を説明する。より具体的には、図４は、本発明の実施形態に係る、基板１０２上のメモリ・セル１００の例示的な形成方法の、基板−プレート・トレンチ型（・）キャパシタを形成するステップの後の基板の側面断面図を示す。図４を参照すると、単結晶シリコン基板のような［００１］結晶配向を含む基板１０２（例えばｐ型基板）を用いることができる（しかし、異なる結晶配向を有する基板１０２を用いても良い）。基板１０２上にパッド窒化物層４００を形成するために、化学気相堆積法（ＣＶＤ）又は他の適切な方法を用いることができる。パッド窒化物層４００は、約５０ｎｍないし約３００ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が用いられても良い）。幾つかの実施形態においては、パッド窒化物層４００が形成される前に基板１０２上に熱酸化物層を形成するために、熱酸化又は他の適切な方法を用いることができる。こうした実施形態においては、熱酸化物層は、約１ｎｍないし約１０ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が用いられても良い）。
ＣＶＤ又は他の適切な方法を用いて、基板１０２上にパッド酸化物層を形成することができる。パッド酸化物層は、約５０ｎｍないし約５００ｎｍの厚さを有することができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が用いられても良い）。パッド酸化物層は、酸化物マスク（例えば、ハードマスク）として働くことができる。パターン形成フォトレジスト層又は他の適切な方法を用いて、酸化物マスクにパターン形成することができる。その後、ＲＩＥ又は他の適切な方法を用いて、パッド窒化物層４００及び単結晶シリコン４０２の一部を除去することができる。このようにして、第１領域（例えば、底部領域４０４）及び第２領域（例えば上部（上方）領域４０６）を有する１つ又はそれ以上のトレンチ３２６を基板１０２内に形成することができる。トレンチは、例えば、約２μｍないし約６μｍの深さとすることができる（しかし、より大きい又は小さい或いは異なる深さ範囲を採用しても良い）。さらに、ＲＩＥ又は他の適切な方法を用いて、パッド窒化物層４００に重ね合わされる多量の（全ての）酸化物マスクを除去することができる。
その後、ドープされたガラスのようなドープされた固体ソース・コーティングからの外方拡散、又は他の適切な方法を用いて、基板１０２のｎ＋埋設プレート拡散領域３２０を形成することができる。例えば、ｎ＋埋設プレート拡散領域３２０は、１つ又はそれ以上のトレンチ３２６の底部領域４０４のまわりに形成することができる。ＣＶＤ、基板１０２内の露出トレンチ側壁との化学反応、又は他の適切な方法を用いて、トレンチ４０４の下方領域に誘電体（例えば、キャパシタ誘電体）３２２を形成することができる。キャパシタ誘電体３２２は、約３ｎｍから約１０ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲を採用しても良い）。キャパシタ誘電体３２２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高ｋ誘電体、或いは、１つ又はそれ以上の他の適切な材料、或いはこれらの全てから形成されても良い。ＣＶＤ又は他の適切な材料を用いて、トレンチ３２６（例えば、その下方領域４０４）にｎ＋ポリシリコン又は他の適切な導電性材料を充填することができる。化学機械平坦化（ＣＭＰ）又は他の適切な方法を用いて、ｎ＋ポリシリコン領域の上面を平坦化することができる。その後、ＲＩＥ又は他の適切な方法を用いて、ｎ＋ポリシリコン領域内に凹部を形成することができる。
ＣＶＤ又は他の適切な方法を用いて、トレンチ３２６の１つ又はそれ以上の側壁４０８に沿って酸化物領域を形成することができる。酸化物領域４１０は、後で基板１０２に形成されるトランジスタの寄生電流を抑制することができる、カラー分離酸化物領域４１０として働くことができる。
前述したのと同様の方法で、ＣＶＤ又は他の適切な方法を用いて、トレンチ３２６の下方領域４０４に付加的なｎ＋ポリシリコン又は他の適切な導体材料を堆積することができる。その後、こうした材料を平坦化し、引っ込めることができる。このようにして、ｎ＋ポリシリコン領域３１８を形成することができる。付加的なｎ＋ポリシリコン又は他の適切な導体材料を、ｎ＋ポリシリコン領域３１８の上面が約１０ｎｍないし約５０ｎｍだけカラー分離酸化物領域４１０の上に延びるような深さに引っ込めることができる（しかし、ｎ＋ポリシリコン材料はより深く又は浅く引っ込めることができる）。このようにして、ｎ＋埋設プレート拡散領域３２０、キャパシタ誘電体３２２及びｎ＋ポリシリコン領域３１８が、キャパシタ１０８を形成することができる。
図５は、本発明の実施形態に係る、メモリ・セル１００の例示的な形成方法の、後で形成されるＮＦＥＴの垂直ゲート導体領域を形成するステップの後の基板の側面断面図を示す。図５を参照すると、高密度プラズマ（ＨＤＰ）堆積又は他の適切な方法を用いて、ｎ＋ポリシリコン領域３１８の上面５０２に酸化物層（例えば絶縁層）を形成し、それにより、トレンチ上部酸化物（ＴＴＯ）分離領域５００を形成することができる。ＴＴＯ領域は、約５ｎｍないし約５０ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が採用されても良い）。
ここで、製造されるメモリ・セル１００のＮＦＥＴ１０６の１つ又はそれ以上の部分が形成される。例えば、シリコンの熱酸化、シリコンの熱窒化、絶縁材料のＣＶＤ又は別の適切な方法を採用して、トレンチ３２６の上部領域４０６の１つ又はそれ以上の側壁４０８に沿って、ゲート誘電体層５０４を形成することができる。ゲート誘電体層５０４は、１つ又はそれ以上のいずれかの適切な絶縁材料から形成することができ、メモリ・セル１００の誘電体領域３１６として働く。
ＣＶＤ又は他の適切な材料を用いて基板１０２上にゲート導体材料を堆積させて、トレンチ３２６の上部（上方）領域４０６を少なくとも埋めるようにすることができる。ゲート導体材料は、ドープされたポリシリコン、ケイ化物、又は金属、或いはその全てを含むことができる（しかし、より大きい又は小さい数の、或いは異なる材料が採用されても良い）。ＣＭＰ、ＲＩＥ、又は他の適切な方法、或いはその全てを用いて、ゲート導体材料の部分を除去することができる。このようにして、ゲート導体材料を、基板１０２の上面５０６近くのシリコンのほぼ上面５０５まで引っ込めて、それにより、メモリ・セル１００のゲート導体領域３１４として働くことができるゲート導体材料層５０８が形成される。
ＣＶＤ又は他の適切な方法を用いて、パッド窒化物層４００の上面に酸化物又は他の適切な材料を堆積することができる。ＣＭＰ又は他の適切な方法を用いて、堆積された酸化物の一部を除去し、それにより酸化物層５１０を形成することができる。酸化物層５１０は、ゲート導体材料層５０８上の酸化物キャップとして働くことができる。ゲート導体材料層５０８は、後で基板１０２内に形成されるＮＦＥＴのゲート端子として働くことができる。
図６は、本発明の実施形態に係る、メモリ・セルの例示的な形成方法の、基板内に酸化物充填トレンチを形成するステップの後の基板の側面断面図を示す。図６を参照すると、ＲＩＥ又は他の適切な方法を用いて、パッド窒化物層４００及び単結晶シリコン４０２の一部を除去することができる。このようにして、パッド窒化物層４００にパターン形成することができ、１つ又はそれ以上の分離トレンチ（ＩＴ）６００を基板１０２内に形成することができる。（例えば、ＣＶＤに続いてＣＭＰを用いて）適切な材料を充填されると、ＩＴ６００は、基板１０２上に形成された別の隣接メモリ・セル１００からメモリ・セル１００を分離するように働くことができる。ＩＴ６００は、後で基板１０２内に形成されるｎ＋バンド領域（図６に示されていない、図７の７００）よりも深くなるように形成することができる。例えば、ＩＴ６００の深さは、約０．５μｍないし約３．０μｍとすることができる（しかし、より大きい又は小さい或いは異なる深さ範囲が採用されても良い）。
さらに、幾つかの実施形態においては、熱酸化又は他の適切な方法を用いて、ＩＴ６００の１つ又はそれ以上の側壁６０２上に酸化物層（例えば薄い層）を形成することができる。こうした酸化物層は、約１ｎｍないし約１０ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が採用されても良い）。こうした酸化物層は、ＩＴ６００を形成しているあいだ、ＲＩＥによって引き起こされる基板の損傷を直すように働くことができる。さらに、こうした実施形態においては、ＣＶＤ又は他の適切な方法を用いて、窒化ケイ素などの層（例えば薄い層）をＩＴ６００の側壁６０２上に（例えば前に堆積された酸化物層上に）堆積させることができる。こうした窒化ケイ素層は、後でＩＴ６００に堆積される材料がＩＴ側壁６０２の中に拡散するのを減少させる、又は防止する、或いはこの両方をなす、障壁として働くことができる。こうした実施形態においては、窒化ケイ素層は、約２ｎｍないし約２０ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が採用されても良い）。
ＨＤＰ又は他の適切な方法を用いて、基板１０２上に酸化物層を堆積して、ＩＴ６００が酸化物で充填されるようにすることができる。ＣＭＰ又は他の適切な方法を用いて、堆積された酸化物の一部を除去し、それにより、基板１０２の（例えば、基板１０２のパッド窒化物層４００の）上面５０６まで平坦化された酸化物層６０４を形成することができる。
図７は、本発明の実施形態に係る、メモリ・セルの例示的な形成方法の、イオンを基板に注入するステップの後の基板の断面側面図を示す。図７を参照すると、高温リン酸エチレン・グリコール混合物又は他の適切な方法を用いて、酸化物及びシリコンに対して選択的なパッド窒化物層４００を除去する（例えば剥離する）ことができる。さらに、幾つかの実施形態においては、熱酸化又は他の適切な方法を用いて、基板１０２上の犠牲酸化物の薄い層を形成する（例えば成長させる）ことができる。犠牲酸化物層は、約２ｎｍないし約１０ｎｍの厚さとすることができる（しかし、より大きい又は小さい或いは異なる厚さ範囲が採用されても良い）。こうした実施形態においては、犠牲酸化物層は、後の注入の間の損傷から基板を保護するとともに、又は注入チャネル形成を最小にするように働くことができる。
基板１０２は、垂直配向ＤＲＡＭを製造するのに用いられる１つ又はそれ以上の注入を含む、１つ又はそれ以上のイオン注入プロセスを受けることができる。例えば、リン、砒素又は他の適切な材料を基板１０２に注入して、ｎ＋領域又はバンド３２４を形成することができる。ｎ＋領域又はバンド３２４は、約１×１０１８ないし約１×１０１９ｃｍ−３のピーク濃度を有することができ、ＴＴＯ領域５００の深さ付近を中心とすることができる。しかしながら、より大きい又は小さい或いは異なる濃度範囲が採用されても良い。或いは又はそれに加えて、ｎ＋領域又はバンド３２４は、より深く又はより浅く注入することができる。
さらに、ホウ素又は他の適切な材料を基板１０２に注入することができる。ホウ素又は他の適切な材料注入領域７００は、約５×１０１７ないし５×１０１８ｃｍ−３のピーク濃度を有することができ、ｎ＋領域又はバンド３２４とｎ＋埋設プレート拡散領域３２０との間に配置することができる。しかしながら、より大きい又は小さい或いは異なる濃度範囲が採用されても良い。ホウ素又は他の適切な材料の注入領域は、ｐ分離領域として働くことができる。ｐ分離領域は、後で基板１０２内に形成される寄生トランジスタをシャット・オフするように働くことができる。
さらに、マスキング技術を用いて、付加的なイオンを基板１０２に注入することができる。例えば、ホウ素又は他の適切な材料を、後で基板１０２上に形成されるＮＦＥＴの部分を含む隣接トレンチ間の基板１０２に注入することができる。こうした注入は、後で基板１０２内に形成されるＮＦＥＴの閾値電圧を設定する、伝達チャネルとして働くようになったｐ−ウェル領域３１０を形成することができる。ｐ−ウェル注入は、約２×１０１７ないし２×１０１８ｃｍ−３のピーク濃度を有することができる（しかし、より大きい又は小さい或いは異なる濃度範囲が採用されても良い）。
同じように、マスキング技術を用いて、砒素、リン、又は他の適切な材料、或いはその全てを、ｐ−ウェル領域に注入された基板１０２の領域を除く基板１０２の部分に注入することができる。こうした注入は、ｎ＋領域又はバンド３２４と融合してこうした領域間の電気的導通を確立するようになった、ｎ−ウェル領域７０２として働くことができる。ｎ−ウェル領域７０２の注入は、約４×１０１７から約５×１０１８ｃｍ−３までの間の広いピーク濃度を有することができる（しかし、より大きい又は小さい或いは異なる濃度範囲が採用されても良い）。
図８は、本発明の実施形態に係る、メモリ・セルの例示的な形成方法の、さらにイオンを基板に注入するステップの後の基板の断面側面図を示す。図８を参照すると、酸、塩基、又は溶媒溶液或いはその全てに関係する方法、又は他の適切な方法を用いて、基板１０２の表面をクリーンにすることができる。熱酸化又は窒化或いはその両方、ＣＶＤ又は他の適切な方法を用いて、後で基板１０２上に形成されるＰＦＥＴについてのゲート誘電体８００として働くことができる誘電体材料層を形成することができる。
ＣＶＤ又は他の適切な方法を用いて、後で基板１０２上に形成されるＰＦＥＴのゲート導体として働くことができるポリシリコン、ケイ化物、金属及び／又は他の適切な材料を堆積することができる。その後、ＲＩＥ又は他の適切な材料を用いて、堆積されたゲート導体材料の一部を除去し、読み出しワード線（ＲＷＬ）１１７として働くことができる第１のワード線８０２が形成されるようにライン及びスペースを形成することができる。
ＲＩＥ又は他の適切な方法を用いて、ゲート導体材料層５０８上の酸化物キャップとして働く酸化物層５１０の一部を除去することができる。このようにして、１つ又はそれ以上の開口部を酸化物層５１０に形成することができる。酸化物層５１０の一部が除去されているあいだ、基板１０２に形成されたＩＴ６００を保護することができる（例えば適切なマスキングを用いて）。
ＣＶＤ又は他の適切な方法を用いて、ポリシリコン、ケイ化物、金属、又は他の適切な導体材料或いはその全てを、後で基板１０２上に形成されるＮＦＥＴのゲート導体材料層５０８上に、堆積することができる。その後、ＲＩＥ又は他の適切な方法を用いて、堆積された導体材料の一部を除去し、書き込みワード線（ＷＷＬ）１３２として働く第２ワード線８０４を形成することができるようにライン及びスペースを形成する。
その後、イオンを基板１０２に（例えば、製造されるメモリ・アレイ及びそこに含められるＣＭＯＳ支持領域に）注入しているあいだ、マスキング技術を用いることができる。このようにして、ソース−ドレーン拡散、Ｎ型ハロ／延長注入、又はｐ型ハロ／延長注入、或いはその全てを、基板１０２内に形成することができる。
ＣＶＤ又は他の適切な方法に続いてＲＩＥ又は他の適切な方法を用いて、ＲＷＬ１１７のゲート導体材料の側壁８０８、又はＷＷＬ１３２のゲート導体材料の側壁８１０、或いはその両方の上の、誘電体のスペーサ８０６又は他の適切な材料或いはその両方を形成することができる。イオンを基板１０２に（例えば、製造されているメモリ・アレイ及びそこに含められるＣＭＯＳ支持領域に）注入しているあいだ、マスキング技術を用いることができる。このようにして、製造されているＰＦＥＴ１０４の第１及び第２ｐ＋領域３００、３０２を形成することができる。第１又は第２ｐ＋領域３００、３０２或いはこの両方を形成するための注入は、約１×１０１９から約１×１０２０ｃｍ−３までの間のピーク濃度をもつことができる（しかし、より大きい又は小さい或いは異なる濃度範囲が採用されても良い）。さらに、製造されているＮＦＥＴ１０６の第１ソース／ドレーン拡散領域（例えばｎ＋領域）３０６を、このようにして形成することができる。第１ソース／ドレーンｎ＋拡散領域３０６を形成するための注入は、約１×１０１９から約１×１０２０ｃｍ−３までの間のピーク濃度をもつことができる（しかし、より大きい又は小さい或いは異なる濃度範囲が採用されても良い）。
メモリ・セルの例示的な形成方法におけるこの時点で、基板１０２は、図８に示されるように現れる。例示的な方法を完了させ、図３の基板１０２に示されるメモリ・セル１００を形成するために、層間誘電体、バイア、及び配線を基板１０２上に形成することができる。例えば、ＣＶＤ又は他の適切な技術を用いて、（例えば、テトラエチルオルトシリケート（ＴＥＯＳ）前駆体を用いて、高密度プラズマ（ＨＤＰ）堆積を用いることなどによって）ガラス層を基板１０２上に堆積させることができる。その後、ＣＭＰ又は他の適切な方法を用いてガラス層を平坦化することができる。
さらに、１つ又はそれ以上のコンタクト・バイア、又は接地バス・チャネル、或いはこの両方を、基板１０２内にエッチングすることができる。ＣＶＤ又は他の適切な方法を用いて、金属又は他の適切な導体材料を基板１０２上に堆積させることができる。ＣＭＰ又は他の適切な材料を用いて、堆積された材料をガラス層の上面まで平坦化することができる。このようにして、１つ又はそれ以上のコンタクト・スタッド、又は接地バス３４０、或いはその両方を形成することができる。
ＣＶＤ又は他の適切な方法を用いて、層間誘電体材料を堆積させることができる。その後、ＣＭＰ又は他の適切な方法を用いて、堆積された層間誘電体材料を平坦化することができる。このようにして、ＲＢＬ１１２、ＷＢＬ１２８を形成することができる。減法的エッチング、ダマシン、又は他の適切なプロセスを用いて、ビット線１１２、１２８又はワード線１１７、１３２或いはその全てへの配線を形成することができる。基板１０２の製造（例えば、その上の１つ又はそれ以上のチップ）は、バック・エンド・オブ・ライン（ＢＥＯＬ）配線及び誘電体を形成することによって完成させることができる。
図９は、本発明の実施形態に係る、基板上に形成されたメモリ・セル１００の上面図を示す。図９を参照すると、第１ソース／ドレーン拡散領域として働くことができる、ほぼ平面のＰＦＥＴ１０４の第１ｐ＋領域３００を、第１コンタクト９００（例えば接地コンタクト）を介して低論理状態（例えば接地）に結合することができる。ほぼ平面のＰＦＥＴ１０４の導電性チャネルをＲＷＬ１１７に結合することができる。第２ソース／ドレーン拡散領域として働くことができる、ＰＦＥＴ１０４の第２ｐ＋領域３０２を、第２コンタクト９０２を介してＲＢＬ１１２に結合することができる。
さらに、キャパシタ１０８の上のＮＦＥＴ１０６のゲート端子１３０として働くゲート導体材料層５０８を、第３コンタクト９０４を介してＷＷＬ１３２に結合することができる。ＮＦＥＴ１０６の第１ソース／ドレーン拡散領域（例えばｎ＋領域）３０６を、第４コンタクト９０６を介してＷＢＬ１２８に結合することができる。１つのみのメモリ・セル１００が上記で言及されたが、第１のメモリ・セル１００を製造するために例示的な方法が用いられているあいだ、例示的な方法はまた、第２メモリ・セル９０８を対称的に製造することができる。
図１０は、本発明の実施形態に係る、基板１０２上に形成された複数のメモリ・セル１００、９０８を含むアレイ１０００の上面図を示す。図１０を参照すると、アレイ１０００は、行１００２又は列１００４或いはその両方に配置された複数のメモリ・セル１００、９０８を含むことができる（しかし、メモリ・セル１００、９０８は、異なる形に配置されても良い）。
例示的な方法の使用を通じて、基板の表面に対しほぼ平面的な配向をもつＰＦＥＴとＰＦＥＴの配向に対しほぼ垂直な配向を有するＮＦＥＴとを含む、メモリ・セル１００、９０８（例えば、ゲイン・セル）を形成することができる。ＰＦＥＴは、メモリ・セルからデータを読み出すために用いることができ、ＮＦＥＴは、メモリ・セルにデータを書き込むために用いることができる。さらに、メモリ・セルは、キャパシタを含むことができる。ＮＦＥＴ及びキャパシタは、基板内に形成されたトレンチ（例えば深いトレンチ）に形成することができる。キャパシタは、トレンチの下方部分に形成することができ、ＮＦＥＴは、トレンチの上方部分に形成することができる。ＮＦＥＴのゲートは、ＴＴＯ分離領域５００によりストレージ・キャパシタのノード導体又は電極（例えば、ｎ＋ポリシリコン領域３１８）から分離することができる。さらに、例示的なメモリ・セル１００、９０８は、キャパシタ１０８のｎ＋埋設プレート３２０とＮＦＥＴ１０６の下方ソース／ドレーン拡散領域（例えばｎ＋領域）３０８との間にあるカラー分離酸化物領域４１０を含むことができる。カラー分離酸化物領域は、キャパシタ１０８に蓄積された電荷の寄生漏れを防止することができる。
例示的な方法は、図３に示された断面図の平面内に及び外に延びるＷＷＬ１３２が、例えば、ＮＦＥＴ１０６のゲート１３０に結合され、ＮＦＥＴ１０６の上方ソース／ドレーン拡散領域３０６（例えばｎ＋領域）がＷＢＬ１２８に結合され、下方ソース／ドレーン拡散領域３０８（例えばｎ＋領域）がトレンチの側壁の露出領域又は開口部を通ってキャパシタ１０８のストレージ・ノード又は電極（例えば、ｎ＋ポリシリコン領域３１８）に結合されるように、メモリ・セル１００、９０８を製造することができる。さらに、接地バス３４０は、第１ソース／ドレーン拡散領域（例えば、第１ｐ＋領域）３００に結合することができ、ＲＢＬ１１２は、第２ソース／ドレーン拡散領域（例えば、第２ｐ＋領域）３０２に結合することができ、図３に示される断面図の中に及び外に延びるＲＷＬ１１７は、例えば、ＰＦＥＴ１０４のゲート端子として働くことができる。
さらに、ＮＦＥＴ１０６の下方ソース／ドレーン拡散領域及びキャパシタ１０８のストレージ・ノード又は電極は、（ｎ−ｗｅｌｌ領域３０４の下のｎ＋バンド又は領域３２４を介して）ＰＦＥＴ１０４のｎ−ウェル領域３０４に結合し、又はそれと一体化する（例えば電気的に結合する）ことができる。その結果、ＰＦＥＴ１０４のバック・バイアス、したがって閾値電圧は、キャパシタ１０８に蓄積された電圧に基づくものとすることができる。したがって、ＰＦＥＴ１０４を通る電流を感知して、キャパシタ１０８に蓄積された状態を判定することができる。
基本原則として、又はメモリ・セルの断面積が縮小し続けるために、従来のメモリ・セルは、不十分なストレージ容量に悩まされることに注目されたい。本発明は、メモリ・セル及びその製造方法、並びに、上述のストレージ容量問題を解決するこうしたセルを用いる方法を提供する。このようにして、本発明は、将来のＣＭＯＳ技術を用いてＤＲＡＭを組み込むための明快なマイグレーション・オプション（例えば、６５ｎｍ及びそれ以上）を提供することができ、それにより、ＤＲＡＭは、高性能論理チップ上に集積することができる。例えば、本発明は、４５ｎｍノードまで拡大縮小することができる改善された組み込みＤＲＡＭセル構造体を提供することができる。より具体的には、本発明は、比較的小さい容量に蓄積された電荷を増幅するようになった新規なメモリ・セル（例えばゲイン・セル）を提供することによって、不十分なストレージ容量の問題に対処する。一実施形態に係るメモリ・セルは、実質的に平面的な読み出しＰＦＥＴと一体化することができるキャパシタを含んでいるトレンチ内に形成された実質的に垂直な書き込みＮＦＥＴを含むことができる。ＰＦＥＴ、ＮＦＥＴ、及びキャパシタの配向は、結果として、従来のメモリ要素に比べて、よりコンパクトなメモリ要素をもたらすことができる。
上記の説明は、本発明の例示的な実施形態のみを開示するものである。当業者であれば、本発明の範囲内に含まれる上記で開示された装置及び方法の変更がすぐに分かるであろう。例えば、上記で説明された例示的な製造方法は２つのメモリ・セル１００、９０８を形成するが、他の実施形態においては、例示的な方法は、より多い又は少ない数のメモリ・セル１００、９０８を形成するのに用いることができる。
したがって、本発明は、その例示的な実施形態と組み合わせて開示されたが、他の実施形態が、特許請求の範囲の請求項によって定義されるような本発明の精神及び範囲内に含まれることを理解されたい。
本発明の実施形態に係るメモリ・セルの概略図である。 本発明の実施形態に係る、図１のメモリ・セルからどのようにデータが読み出され、書き込まれるかを示す例示的なタイミング図である。 本発明の実施形態に係るメモリ・セルの側面断面図である。 本発明の実施形態に係る、基板−プレート・トレンチ型キャパシタを形成する、基板上にメモリ・セルを形成する例示的な方法のステップの後の基板の側面断面図である。 本発明の実施形態に係る、後で形成されるＮＦＥＴの垂直ゲート導体領域を形成する、メモリ・セルを形成する例示的な方法のステップの後の基板の側面断面図である。 本発明の実施形態に係る、酸化物充填トレンチを基板に形成する、メモリ・セルを形成する例示的な方法のステップの後の基板の側面断面図である。 本発明の実施形態に係る、イオンを基板に注入する、メモリ・セルを形成する例示的な方法のステップの後の基板の側面断面図である。 本発明の実施形態に係る、さらにイオンを基板に注入する、メモリ・セルを形成する例示的な方法のステップの後の基板の側面断面図である。 本発明の実施形態に係る、基板上に形成されたメモリ・セルの上面図である。 本発明の実施形態に係る、基板上に形成された複数のメモリ・セルを含むアレイの上面図である。
符号の説明
１００：メモリ・セル
１０４：平面ＰＦＥＴ
１０６：垂直ＮＦＥＴ
１０８：キャパシタ
１１０：ソース又はドレーン端子
１１２：第１ビット・ライン
１１４：ドレーン又はソース端子
１１６：ゲート端子
１１７：第１ワード・ライン
１１８：本体端子
１２０：第１電極
１２２：第２電極
１２４：ソース又はドレーン端子
１２６：ドレーン又はソース端子
１２８：第２ビット・ライン
１３０：ゲート端子
１３２：第２ワード・ライン

Claims (15)

  1. メモリ・セルであって、
    基板の表面に対しほぼ平行に形成されたＰＦＥＴと、
    前記ＰＦＥＴに結合されたＮＦＥＴと、
    前記ＰＦＥＴと前記ＮＦＥＴとの間に結合されたキャパシタと
    を含み、
    前記ＰＦＥＴは、本体端子を介して前記キャパシタの電極に接続され、
    前記ＮＦＥＴのソースまたはドレーン端子が、前記ＰＦＥＴの本体端子に結合され、
    前記基板内の前記ＮＦＥＴが、前記ＰＦＥＴに対しほぼ垂直に形成されており、
    前記キャパシタが、前記基板内に形成されたトレンチ内の下方領域に形成され、
    前記ＮＦＥＴのゲート導体領域が、前記トレンチ内の上方領域に形成される、メモリ・セル。
  2. 前記トレンチが約２μｍないし約６μｍの深さである、請求項１に記載のメモリ・セル。
  3. 前記ＮＦＥＴのソース／ドレーン拡散領域は、上方のソース／ドレーン拡散領域および下方のソース／ドレーン拡散領域で構成されており、
    前記ＮＦＥＴの下方のソース／ドレーン拡散領域が、前記キャパシタを介して前記ＰＦＥＴのｎ‐ウェル領域に電気的に結合された、請求項１に記載のメモリ・セル。
  4. 前記ＰＦＥＴのバック・バイアスが、前記キャパシタに蓄積された電圧に基づいている、請求項１に記載のメモリ・セル。
  5. 前記キャパシタが、基板−プレート・トレンチ・キャパシタである、請求項１に記載のメモリ・セル。
  6. 前記メモリ・セルが、前記キャパシタによって蓄積された電圧に基づく値を保存するようになっている、請求項１に記載のメモリ・セル。
  7. メモリ・アレイであって、
    第１メモリ・セルと、
    前記第１メモリ・セルに結合された第２メモリ・セルと、
    を含み、前記第１及び第２メモリ・セルの各々が、
    基板の表面に対しほぼ平行に形成されたＰＦＥＴと、
    前記ＰＦＥＴに結合されたＮＦＥＴと、
    前記ＰＦＥＴと前記ＮＦＥＴとの間に結合されたキャパシタと
    を含み、
    前記ＰＦＥＴは、本体端子を介して前記キャパシタの電極に接続され、
    前記ＮＦＥＴのソースまたはドレーン端子が、前記ＰＦＥＴの本体端子に結合され、
    前記基板内の前記ＮＦＥＴは、前記ＰＦＥＴに対しほぼ垂直に形成され、
    前記キャパシタが、前記基板内に形成されたトレンチ内の下方領域に形成され、
    前記ＮＦＥＴのゲート導体領域が、前記トレンチ内の上方領域に形成される、メモリ・アレイ。
  8. メモリ・セルを製造する方法であって、
    基板を準備するステップと、
    基板の表面に対しほぼ平行にＰＦＥＴを形成するステップと、
    前記ＰＦＥＴに結合されたＮＦＥＴを形成するステップと、
    前記ＰＦＥＴと前記ＮＦＥＴとの間に結合されたキャパシタを形成するステップと
    を含み、
    前記ＰＦＥＴは、本体端子を介して前記キャパシタの電極に接続され、
    前記ＮＦＥＴのソースまたはドレーン端子が、前記ＰＦＥＴの本体端子に結合され、
    前記基板内の前記ＮＦＥＴは、前記ＰＦＥＴに対しほぼ垂直に形成され、
    前記キャパシタを形成するステップは、
    前記基板内にトレンチを形成するステップと、
    前記トレンチ内の下方領域に前記キャパシタを形成するステップと、
    を含み、
    前記ＮＦＥＴを形成するステップは、前記トレンチ内の上方領域に前記ＮＦＥＴのゲート導体領域を形成するステップを含む、方法。
  9. 前記基板内にトレンチを形成するステップが、前記基板内に約２μｍないし約６μｍのトレンチを形成することを含む、請求項８に記載の方法。
  10. 前記ＮＦＥＴを形成するステップが、前記メモリ・セルのキャパシタを介して前記ＰＦＥＴのｎ‐ウェル領域に電気的に結合された前記ＮＦＥＴのソース／ドレーン拡散領域を形成するステップを含む、請求項８に記載の方法。
  11. 前記キャパシタを形成するステップが、前記ＰＦＥＴのバック・バイアスが前記メモリ・セルの前記キャパシタに蓄積された電圧に基づいたものとなるように、前記ＰＦＥＴと前記ＮＦＥＴとの間にキャパシタを形成することを含む、請求項８に記載の方法。
  12. 前記キャパシタを形成するステップが、基板−プレート・トレンチ・キャパシタを形成することを含む、請求項８に記載の方法。
  13. 前記ＮＦＥＴを形成するステップが、前記メモリ・セルによって占有される基板スペースの量を減少させることを含む、請求項８に記載の方法。
  14. メモリ・セル内のデータにアクセスする方法であって、
    基板の表面に対しほぼ平行に形成されたＰＦＥＴと、
    前記ＰＦＥＴに結合されたＮＦＥＴと、
    前記ＰＦＥＴと前記ＮＦＥＴとの間に結合されたキャパシタと、
    を有し、前記基板内の前記ＮＦＥＴが前記ＰＦＥＴに対しほぼ垂直に形成されたメモリ・セルを準備するステップと、
    前記ＰＦＥＴを通る電流を求めることによって前記セルからデータを読み出すステップ、及び
    前記キャパシタに蓄積される電圧を変化させることによって前記セルにデータを書き込むステップ、
    の少なくとも１つのステップと、
    を含み、
    前記ＰＦＥＴは、本体端子を介して前記キャパシタの電極に接続され、
    前記ＮＦＥＴのソースまたはドレーン端子が、前記ＰＦＥＴの本体端子に結合され、
    前記キャパシタが、前記基板内に形成されたトレンチ内の下方領域に形成され、
    前記ＮＦＥＴのゲート導体領域が、前記トレンチ内の上方領域に形成される、方法。
  15. 前記ＰＦＥＴを通る電流を求めることによって前記セルからデータを読み出す前記ステップが、前記キャパシタに蓄積された電圧に基づいて前記ＰＦＥＴを通る電流に影響を与えることを含む、請求項１４に記載の方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908371B (zh) * 2009-06-04 2012-10-17 复旦大学 用于可编程逻辑器件的增益单元eDRAM
CN101923890B (zh) * 2009-06-11 2012-09-05 复旦大学 一种用于可编程逻辑器件的增益单元eDRAM
KR101840797B1 (ko) * 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치
US8934286B2 (en) * 2013-01-23 2015-01-13 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) dynamic random access memory (DRAM) cell with sense amplifier
CN109256170B (zh) * 2017-07-12 2020-09-15 联华电子股份有限公司 存储单元及存储阵列

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763181A (en) * 1986-12-08 1988-08-09 Motorola, Inc. High density non-charge-sensing DRAM cell
JPH01128563A (ja) * 1987-11-13 1989-05-22 Nec Corp 半導体記憶装置
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
JPH05243522A (ja) * 1992-03-02 1993-09-21 Hitachi Ltd 半導体記憶装置およびその製造方法
JPH07193140A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体記憶装置
US5554870A (en) * 1994-02-04 1996-09-10 Motorola, Inc. Integrated circuit having both vertical and horizontal devices and process for making the same
JP3168147B2 (ja) * 1995-09-14 2001-05-21 株式会社日立製作所 半導体装置とそれを用いた３相インバータ
US5732014A (en) * 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6043527A (en) * 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6383871B1 (en) * 1999-08-31 2002-05-07 Micron Technology, Inc. Method of forming multiple oxide thicknesses for merged memory and logic applications
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6747890B1 (en) * 2003-04-02 2004-06-08 International Business Machines Corporation Gain cell structure with deep trench capacitor
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置

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