CN101908371B

CN101908371B - 用于可编程逻辑器件的增益单元eDRAM

Info

Publication number: CN101908371B
Application number: CN200910052484A
Authority: CN
Inventors: 林殷茵; 薛晓勇
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2009-06-04
Filing date: 2009-06-04
Publication date: 2012-10-17
Anticipated expiration: 2029-06-04
Also published as: CN101908371A

Abstract

本发明属于嵌入式动态随机存储器技术领域，具体为一种用于可编程逻辑器件的增益单元eDRAM。本发明中的增益单元eDRAM，包括读MOS晶体管、写MOS晶体管、写字线、读字线、写位线、读位线以及等效寄生电容，所述等效寄生电容的存储电荷端控制所述可编程逻辑器件的开关管，利用该增益单元eDRAM无破坏性读出或者破坏性读出较小的特点，在刷新操作过程中，进行读操作时，存储节点的电位不发生变化或者电位变化比较小，从而不会影响开关管的逻辑状态的变化。使用该增益单元eDRAM的可编程逻辑器件的芯片面积可以大大缩小。

Description

用于可编程逻辑器件的增益单元eDRAM

技术领域

本发明属于嵌入式动态随机存储器(eDRM)技术领域，具体涉及一种用于可编程逻辑器件的增益单元(Gain Cell)eDRAM。

背景技术

PLD是可编程逻辑器件(Programable Logic Device)的简称，FPGA是现场可编程门阵列(Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以现有技术中，有时可以忽略这两者的区别，将PLD和FPGA统称为可编程逻辑器件。可编程逻辑器件能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路，都可以用PLD来实现。可编程逻辑器件如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，可以事先验证设计的正确性。在PCB完成以后，还可以利用可编程逻辑器件的在线修改能力，随时修改设计而不必改动硬件电路。使用可编程逻辑器件来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。可编程逻辑器件的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言(HDL)的进步。

PLD或FPGA可编程逻辑器件均包括多个MOS开关管和用于控制MOS开关管的存储器，现有技术中，首先，提出采用SRAM作为配置存储器，SRAM用于控制可编程逻辑器件的MOS开关管，其具有功耗低、速度快的特点。进一步，随着可编程逻辑器件的发展，要求其面积越来越小，因此提出了采用DRAM来代替SRAM、作为控制MOS开关管的存储器。

Xilinx公司提出的美国专利号为US6137714的美国专利中指出，用于控制MOS开关管的存储器DRAM采用寄生电容代替传统的电容器件，避免了电容器件的制造工艺相对可编程逻辑器件的制造工艺复杂的缺点，并进一步减少了存储器部分所占的面积。图1所示为现有技术的用于可编程逻辑器件的DRAM单元结构示意图。如图1所示，DRAM单元10包括MOS选通管110、寄生电容111，112为存储节点；MOS选通管110通过存储单元外部的字线140控制其导通或者关断，MOS选通管110的源端连接存储单元外部的位线130，字线140、位线130与外围存储控制电路模块150连接，通过字线140、位线130以及外围存储控制电路模块150控制DRAM单元10读写操作以及刷新操作；存储节点112反映寄生电容111的电荷存储情况，存储节点112与可编程逻辑器件的开关管120的栅极直接连接，因此可以通过DRAM单元10控制开关管120的导通与关断，例如，DRAM单元10存储“1”，开关管120导通，DRAM单元10存储“0”，开关管120关断；寄生电容111包括开关管120的栅电容、以及MOS选通管110与存储节点112连接的一端的有源区的电容。对于该DRAM单元10，在读或者写或保持的过程中，寄生电容111可以通过MOS选通管110的亚阈值漏电以及开关管120的栅漏电放电荷，尤其是在读操作过程中，可以通过导通的MOS选通管110释放电荷，因此其读操作过程是破坏性的，需要通过外围存储控制电路模块150不断对DRAM单元进行刷新操作。

图2所示为现有技术的又一用于可编程逻辑器件的DRAM单元结构示意图。如图2中所示，DRAM单元20包括MOS选通管210、寄生电容211、以及反相器213；212为存储节点，反映寄生电容211的存储电荷，存储节点212直接与反相器213的输入端连接，反相器213的输出端直接连接开关管120的栅极。同样，MOS选通管210通过存储单元外部的字线140控制其导通或者关断，MOS选通管110的源端连接存储单元外部的位线130，字线140、位线130与外围存储控制电路模块150连接，通过字线140、位线130以及外围存储控制电路模块150控制DRAM单元20读写操作以及刷新操作；在读或者写或保持的过程中，寄生电容211可以通过MOS选通管210的亚阈值漏电以及开关管120的栅漏电放电荷，尤其是在读操作过程中，可以通过导通的MOS选通管210释放电荷，因此其读操作过程是破坏性的，需要通过外围存储控制电路模块150不断对DRAM单元进行刷新操作。不同于图1所示的DRAM单元之处在于增加了用于隔离的反相器，这样存储节点212的电势的波动在一定程度上不会影响到开关管120的栅极的电势的变化，确保开关管120的状态稳定。

但是，以上图1和图2所示实施例的DRAM存储单元应用于可编程逻辑器件时，其主要缺点在于：读操作是破坏性的，刷新操作时是先读后写，在其读操作过程中寄生电容通过MOS选通管对寄生电容充放电(刷新操作过程中的读操作也是破坏性的)，此时由于寄生电容的电势变化会造成开关管的状态变化(导通变关断，或者关断变导通，或者导通关断程度变弱)，这种开关管状态的变化会导致可编程逻辑器件的逻辑状态错误。现有技术中，如果需要克服该缺点，一般可以采用另一与该DRAM单元对应的影子存储器存储该DRAM单元的内容，刷新时把DRAM单元的内容写入影子存储器，影子存储器使开关管状态保持稳定，这种解决方案需要额外的影子存储器，会增加芯片面积，并且操作过程复杂。

同时，请参阅图3，图3所示为现有技术的带两个MOS管的增益单元eDRAM单元结构示意图。该eDRAM是由Intel公司在美国专利US7120072中提出的，它主要是为了代替SRAM实现高密度片上存储。如图3所示，该Gain Cell eDRAM 100包括写MOS晶体管101、读MOS晶体管102、写字线(Write Word Line，WWL)105、读字线(Read Word Line，RWL)106、写位线(Write Bit Line，WBL)107、读位线(Read Bit Line，RBL)108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，MN点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合图3中的操作列表具体说明其操作过程：

(1)写操作(Write)：写“0”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电位为0。写“1”时，RWL、RBL置0电位读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置1V，从而等效寄生电容104充电，存储节点103电位为高电位。

(2)数据保持时(Hold)：RWL、RBL置0电位读MOS晶体管102不工作，WWL置1V，写MOS晶体管101关断，存储节点103的电位不受外界影响。

(3)读操作(Read)：读“0”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电，由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，此时读MOS晶体管102关断，RWL不会通过读MOS晶体管对RBL充电，RBL维持0V电位，从而可以读出数据“1”。

操作列表

从上面的读操作过程中可以看出，等效寄生电容不通过写MOS晶体管释放电荷，因此其破坏性读出程度低，其主要的破坏性读出一方面在于等效寄生电容可以通过写MOS选通管的亚阈值漏电以及读MOS晶体管120的栅漏电释放电荷；另一方面在于读出过程中读字线和读位线的电压的变化会通过读MOS晶体管的有源区和栅之间的寄生电容耦合作用影响等效寄生电势的稳定，但此影响是可逆的，即读操作结束，影响也消失。

发明内容

本发明的目的在于提出一种增益单元eDRAM，该增益单元eDRAM可避免先有技术的DRAM应用于可编程逻辑器件时，其刷新操作带来开关管的状态变化的问题。

本发明提供的增益单元eDRAM，用于配置可编程逻辑器件，其包括读MOS晶体管、写MOS晶体管、写字线、读字线、写位线、读位线以及等效寄生电容，写MOS晶体管的栅极连接于写字线，写MOS晶体管的漏端/源端连接于写位线，写MOS晶体管的源端/漏端连接于所述等效寄生电容的存储电荷端，读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端，读MOS晶体管的漏端/源端连接于读位线，读MOS晶体管的源端/漏端连接于读字线，所述等效寄生电容的存储电荷端控制所述可编程逻辑器件的开关管。

本发明提供的增益单元eDRAM，其中，写字线、读字线、写位线和读位线均与外围存储控制电路模块连接，所述外围存储控制电路模块用于控制增益单元eDRAM的读操作、写操作、数据保持操作和刷新操作。所述等效寄生电容包括写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容和开关MOS晶体管的栅电容之一，或者为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、开关MOS晶体管的栅电容的组合。所述读MOS晶体管和写MOS晶体管可以为NMOS晶体管，也可以为PMOS晶体管。所述可编程逻辑器件为现场可编程门阵列。所述开关管可以为NMOS晶体管或者PMOS晶体管。

作为较佳技术方案，增益单元eDRAM还包括反相器，所述反相器的输入端与所述等效寄生电容的存储电荷端连接，反相器的输出端与所述可编程逻辑器件的开关管的栅极连接。所述等效寄生电容为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、反相器中的MOS晶体管的栅电容之一，或者为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、反相器中的MOS晶体管的栅电容的组合。

本发明的技术效果是，该发明的增益单元eDRAM的存储节点控制所述可编程逻辑器件的开关管，利用该增益单元eDRAM无破坏性读出或者破坏性读出较小的特点，在进行刷新操作过程中，进行读操作时，存储节点的电位不发生变化或者电位变化比较小，从而不会影响开关管的逻辑状态的变化。因此该增益单元eDRAM的读操作过程不会导致可编程逻辑器件的逻辑状态错误，对比现有技术，不要增加的影子存储器，可以大大缩小可编程逻辑器件的芯片面积。

附图说明

图1是现有技术的用于可编程逻辑器件的DRAM单元结构示意图。

图2是现有技术的又一用于可编程逻辑器件的DRAM单元结构示意图。

图3是现有技术的带两个MOS管的增益单元eDRAM单元结构示意图。

图4是本发明提供的第一实施例增益单元eDRAM的结构示意图。

图5是本发明提供的第二实施例增益单元eDRAM的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图4所示为本发明提供的一个实施例增益单元eDRAM的结构示意图。该实施例增益单元eDRAM 300用于可编程逻辑器件的配置存储器，用于控制其开关管的导通与关断，开关管是可编程逻辑器件的基本单元之一，其逻辑状态反映了可编程逻辑器件的编程状态。在该发明中，可编程逻辑器件不仅仅指代PLD，还包括FPGA等原理基本相同的可编程逻辑器件。如图4所示，增益单元eDRAM 300包括写MOS晶体管301、读MOS晶体管302、写字线(Write Word Line，WWL)305、读字线(Read Word Line，RWL)306、写位线(WriteBit Line，WBL)307、读位线(Read Bit Line，RBL)308以及虚线所示的等效寄生电容304。由于该用于存储电荷的电容304是寄生的电容，其实际器件结构中并不是单独物理存在的电容器件，等效寄生电容304为写MOS晶体管301的有源区寄生电容或读MOS晶体管302的栅电容或开关管309的栅电容，也或者是以上三者的组合；等效寄生电容304的具体等效电容值大小不受本发明限制，其与制作器件MOS晶体管器件的工艺代有关；任何电容一端为存储电荷端，另一端为相对接地端，等效寄生电容304也不例外，其一端接低，另一端存储电荷，其存储电荷端反映了存储了逻辑信息“0”或者“1”，因此将与存储电荷端直接连接的节点303定义为存储节点。写MOS晶体管301的栅极连接于写字线305，写MOS晶体管301的漏端(或者是源端)连接于写位线307，写MOS晶体管301的源端(或者是漏端)连接于等效寄生电容的存储电荷端，也即存储节点303。如果写MOS晶体管301导通，即可对等效寄生电容304充电或者放电。读MOS晶体管302的栅极连接于等效寄生电容304的存储电荷端，也即存储节点303，读MOS晶体管的漏端(或者源端)连接于读位线308，读MOS晶体管的源端(或者漏端)连接于读字线306；通过存储节点的存储电荷，可以反映出其存储节点的电平，从而可以控制读MOS管302的导通或者关断。在该实施例中，读MOS晶体管302和写MOS晶体管301为PMOS晶体管，即其栅极低电平时导通、高电平时关断，但其具体类型不受本发明限制，读MOS晶体管302和写MOS晶体管301也可以为NMOS晶体管，即其栅极高电平时导通、低电平时关断。

继续如图4所示，省略性地给出了用于控制增益单元eDRAM 300的外围控制电路，该增益单元eDRAM 300的写字线305、写位线307、读字线306、读位线308是与其外围存储控制电路模块310直接连接的，在具体实际应用中，外围存储控制电路模块310包括行译码器、列译码器、行译码器驱动、列译码器驱动、读电路模块、写电路模块、地址锁存器、逻辑时序控制模块等等。通过存储控制电路模块310对该增益单元eDRAM 300的写字线305、写位线307、读字线306和读位线308施加信号可以对增益单元eDRAM 300进行读操作、写操作、数据保持操作和刷新操作等等，在该实施例中，刷新操作也即先读后写的两个操作过程的组合。其具体操作过程与背景技术介绍中图3所示eDRAM操作过程基本相同。特别需要说明的是，写字线308和读字线306之间的读电流是通过读MOS管的302，而不通过等效寄生电容304，等效寄生电容304存储的电荷基本可以保持不变，其存储的电荷主要通过写MOS选通管301的亚阈值漏电、读MOS晶体管302的栅漏电以及开关管的栅漏电来释放电荷，因此，其增益单元eDRAM无破坏性读出或者破坏性读出较小。

继续如图4所示，该增益单元eDRAM 300是直接与可编程逻辑器件的开关管309连接的，开关管309的栅极直接连接于增益单元eDRAM 300的存储节点303，在该实施例中开关管309为NMOS晶体管，因此，如果增益单元eDRAM 300存储“1”、存储节点为高电平，则开关管309导通，如果增益单元eDRAM 300存储“0”、存储节点为低电平，则开关管309关断。开关管309的逻辑状态受增益单元eDRAM 300直接控制。在其它实施例中，开关管309也可以为PMOS晶体管。

综合以上图4所述，可以看出，该发明利用该增益单元eDRAM无破坏性读出或者破坏性读出较小的特点，在进行刷新操作过程中，进行读操作时，存储节点303的电位不发生变化或者电位变化比较小，从而不会影响开关管309的状态的变化。因此该增益单元eDRAM的读操作过程不会导致可编程逻辑器件的逻辑状态错误。不需要像现有技术中所提到的影子存储器，可以大大降低可编程逻辑器件的芯片面积。

图5所示为本发明提供的另一个实施例增益单元eDRAM的结构示意图。对比图4和图5实施例，其差异在于，图5实施例的增益单元eDRAM 400还包括一个置于存储节点和开关管之间的反相器。如图5所示，增益单元eDRAM 400包括写MOS晶体管401、读MOS晶体管402、写字线(Write Word Line，WWL)405、读字线(Read Word Line，RWL)406、写位线(Write Bit Line，WBL)407、读位线(Read Bit Line，RBL)408以及虚线所示的等效寄生电容404。由于该用于存储电荷的电容404是寄生的电容，其实际器件结构中并不是单独物理存在的电容器件，等效寄生电容404为写MOS晶体管301的有源区寄生电容、读MOS晶体管402的栅电容或者反相器413中MOS管的栅电容，也或者是以上三者的组合；等效寄生电容404的具体等效电容值大小不受本发明限制，其与制作器件MOS晶体管器件的工艺代有关；任何电容一端为存储电荷端，另一端为相对接地端，等效寄生电容404也不例外，其一端接低，另一端存储电荷，其存储电荷端反映了存储了逻辑信息“0”或者“1”，因此将与存储电荷端直接连接的节点403定义为存储节点。写MOS晶体管401的栅极连接于写字线405，写MOS晶体管401的漏端(或者是源端)连接于写位线407，写MOS晶体管401的源端(或者是漏端)连接于等效寄生电容的存储电荷端，也即存储节点403。如果写MOS晶体管401导通，即可对等效寄生电容404充电或者放电。读MOS晶体管402的栅极连接于等效寄生电容404的存储电荷端，也即存储节点403，读MOS晶体管的漏端(或者源端)连接于读位线408，读MOS晶体管的源端(或者漏端)连接于读字线406；通过存储节点的存储电荷，可以反映出其存储节点的电平，从而可以控制读MOS管402的导通或者关断。在该实施例中，读MOS晶体管402和写MOS晶体管401为PMOS晶体管，即其栅极低电平时导通、高电平时关断，但其具体类型不受本发明限制，读MOS晶体管402和写MOS晶体管401也可以为NMOS晶体管，即其栅极高电平时导通、低电平时关断。

继续如图5所示，省略性地给出了用于控制增益单元eDRAM 400的外围控制电路，该增益单元eDRAM 400的写字线405、写位线407、读字线406、读位线408是与其外围存储控制电路模块410直接连接的，在具体实际应用中，外围存储控制电路模块410包括行译码器、列译码器、行译码器驱动、列译码器驱动、读电路模块、写电路模块、地址锁存器、逻辑时序控制模块等等。通过存储控制电路模块410对该增益单元eDRAM 400的写字线405、写位线407、读字线406和读位线408施加信号可以对增益单元eDRAM 400进行读操作、写操作、数据保持操作等等，在该实施例中，刷新操作也即先读后写的两个操作过程的组合。其具体操作过程与背景技术介绍中图3所示eDRAM操作过程基本相同。特别需要说明的是，写字线408和读字线406之间的读电流是通过读MOS管的402，而不通过等效寄生电容404，等效寄生电容404存储的电荷基本可以保持不变，其存储的电荷主要通过写MOS选通管401的亚阈值漏电、读MOS晶体管402的栅漏电以及反相器的晶体管的栅漏电来释放电荷，因此，其增益单元eDRAM无破坏性读出或者破坏性读出较小。

继续如图5所示，该增益单元eDRAM 400是与可编程逻辑器件的开关管409连接的，开关管409的栅极直接连接于增益单元eDRAM 400的反相器413的输出端，反相器413的输入端直接与存储节点403连接，在该实施例中开关管409为NMOS晶体管，因此，如果增益单元eDRAM 400存储“1”、存储节点为高电平，则开关管409关断，如果增益单元eDRAM400存储“0”、存储节点为低电平，则开关管409导通。开关管409的逻辑状态受增益单元eDRAM 400直接控制。在其它实施例中，开关管409也可以为PMOS晶体管。反相器413可以为CMOS反相器。通过在存储节点403和开关管409之间设置反相器413，存储节点403的电势的波动在一定程度上不会影响到开关管413的栅极的高低电位的变化，确保开关管120的状态稳定，因此该实施例的增益单元eDRAM能容忍的读操作过程的破坏程度相对更高。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种用于可编程逻辑器件的eDRAM，包括读MOS晶体管、写MOS晶体管、写字线、读字线、写位线、读位线以及等效寄生电容；写MOS晶体管的栅极连接于写字线；写MOS晶体管的漏端连接于写位线，写MOS晶体管的源端连接于所述等效寄生电容的存储电荷端，或者写MOS晶体管的源端连接于写位线，写MOS晶体管的漏端连接于所述等效寄生电容的存储电荷端；读MOS晶体管的栅极连接于所述等效寄生电容的存储电荷端；读MOS晶体管的漏端连接于读位线，读MOS晶体管的源端连接于读字线，或者读MOS晶体管的源端连接于读位线，读MOS晶体管的漏端连接于读字线；其特征在于，所述等效寄生电容的存储电荷端控制所述可编程逻辑器件的开关管；

其中，所述等效寄生电容为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、开关管的栅电容之一，或者为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、开关管的栅电容的组合。

2.根据权利要求1所述的eDRAM，其特征在于，写字线、读字线、写位线和读位线均与外围存储控制电路模块连接，所述外围存储控制电路模块用于控制增益单元eDRAM的读操作、写操作、数据保持操作和刷新操作。

3.根据权利要求1所述的eDRAM，其特征在于，还包括反相器，所述反相器的输入端与所述等效寄生电容的存储电荷端连接，反相器的输出端与所述可编程逻辑器件的开关管的栅极连接。

4.根据权利要求3所述的eDRAM，其特征在于，所述等效寄生电容为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、反相器中的MOS晶体管的栅电容之一，或者为写MOS晶体管的有源区寄生电容、读MOS晶体管的栅电容、反相器中的MOS晶体管的栅电容的组合。

5.根据权利要求3所述的eDRAM，其特征在于，所述反相器为CMOS反相器。

6.根据权利要求1所述的eDRAM，其特征在于，所述读MOS晶体管和写MOS晶体管均为NMOS晶体管。

7.根据权利要求1所述的eDRAM，其特征在于，所述读MOS晶体管和写MOS晶体管均为PMOS晶体管。

8.根据权利要求1所述的eDRAM，其特征在于，所述可编程逻辑器件为现场可编程门阵列。

9.根据权利要求1所述的eDRAM，其特征在于，所述开关管为NMOS晶体管或者PMOS晶体管。