JP5129541B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、容量素子を有する半導体装置およびその製造技術に適用して有効な技術に関するものである。

特開２００３−１００８８７号公報（特許文献１）には、絶縁膜を挟んで形成される上層電極／下層電極構造の信頼性を向上する技術が記載されている。具体的には、シリコン基板上に下層電極と上層電極が容量絶縁膜を挟んでこの順に積層して形成されているとしている。このとき、上層電極を上層の配線層に接続するための上層電極用コンタクト孔が、下層電極から切り離されて形成された分離領域の上部に位置する領域に設けられるとしている。

特開２００３−１２４３５６号公報（特許文献２）には、チャージポンプ回路などに用いられる容量素子を備えるフラッシュメモリなどの半導体装置において、チップ面積の増加が抑えられるとともに、容量素子の容量を高精度に設定することができ、かつ、製造工程を削減できる技術が記載されている。具体的には、フィールド酸化膜上において、トレンチ部と自己整合させながら容量素子の下部電極を形成する。これにより、下部電極とメモリセル部の浮遊ゲート電極とを同一工程で同時に形成できるとしている。下部電極は、フィールド酸化膜に形成されたトレンチ部によって囲まれている。下部電極上には、メモリセル部でのゲート間絶縁膜と同一工程で形成された絶縁膜を介して、制御ゲート電極と同一工程で形成される上部電極が設けられるとしている。この技術においては、上部電極が下部電極外にまで延長され、この延長された領域で上部電極と接続するプラグを形成するとしている。

特開２００２−３１３９３２号公報（特許文献３）には、容量素子を備えた半導体装置において、容量電極の側部に形成されているサイドウォール部分でのシリサイドによる短絡およびリーク電流の発生を防止する技術が記載されている。具体的には、シリコン基板の素子分離膜上に、下部容量電極、容量絶縁膜および上部容量電極を形成する。その後、シリコン基板の上側全面に酸化シリコン膜を形成する。この酸化シリコン膜上に、上部容量電極の縁部の内側の一定範囲から外側の一定範囲を覆うレジストパターンを形成する。そして、異方性エッチングを施し、下部容量電極の側面を覆うサイドウォールと、上部容量電極の側面および上面縁部を覆うサイドウォールを形成する。その後、サイドウォールで覆われていない上部容量電極の表面と下部容量電極の表面に金属シリサイド膜を形成するとしている。
特開２００３−１００８８７号公報 特開２００３−１２４３５６号公報 特開２００２−３１３９３２号公報

半導体装置として１つの半導体チップにマイコンを形成しているものがある。このマイコンを形成した半導体チップには、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などの論理回路からなる中央演算処理部（ＣＰＵ：Central Processing Unit）やメモリあるいはアナログ回路などが形成されている。

半導体チップに形成されているメモリとしては、例えば、電気的に書き換え可能な不揮発性メモリが使用される。電気的に書き込み・消去が可能な不揮発性メモリ（不揮発性半導体記憶装置）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性メモリは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。

このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このようなトラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を電荷蓄積膜とする不揮発性メモリをＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。

上述したような不揮発性メモリを動作させるために、半導体チップには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、マイコンを形成した半導体チップには、アナログ回路も形成されており、このアナログ回路にも高精度の容量素子が必要とされる。したがって、半導体チップには、上述した不揮発性メモリやＭＩＳＦＥＴの他に容量素子も形成されている。

この容量素子は、例えば、配線層に形成される。具体的には、配線層間にある絶縁膜を容量絶縁膜とし、かつ、上部電極および下部電極を配線で使用する金属膜より構成するものがある。この容量素子は、例えば、ＭＩＭ（Metal Insulator Metal）容量素子と呼ばれる。このＭＩＭ容量素子によれば、配線用の金属膜を上部電極および下部電極に使用することから、高精度の容量素子を形成することができる。

しかし、ＭＩＭ容量を形成するのは、ＭＩＭ容量を形成するための追加工程が必要となる。このため、半導体装置のコストが上昇するという問題点がある。そこで、容量素子を製造する追加工程を実施することなく、容量素子を半導体基板上に形成する技術がある。

例えば、不揮発性メモリセルは、半導体基板上にゲート絶縁膜を介してコントロールゲート電極が形成されており、このコントロールゲート電極の片側の側壁に積層膜を介してサイドウォール状のメモリゲート電極が形成された構造をしている。このような不揮発性メモリセルを製造する工程を使用して容量素子も同時に形成することが行なわれている。具体的には、不揮発性メモリセルのコントロールゲート電極を形成する工程で容量素子の下部電極を形成し、不揮発性メモリの電荷蓄積膜を含む積層膜を形成する工程で、容量素子の容量絶縁膜を形成することが行なわれている。そして、不揮発性メモリセルのメモリゲート電極を形成する工程で容量素子の上部電極が形成することが行なわれている。このようにして、不揮発性メモリセルを形成する工程で容量素子を形成することができるので、容量素子を形成する新たな工程を追加することなく、半導体基板上に容量素子を形成することができる。したがって、半導体基板上に容量素子を形成しても半導体装置の製造コストが上昇することを防止できる。この容量素子は、上部電極および下部電極にポリシリコン膜を使用することから、ＰＩＰ（Polysilicon Insulator Polysilicon）容量素子と呼ばれる。

ＰＩＰ容量素子は、例えば、上述したように、昇圧回路やアナログ回路に使用されるため、ＰＩＰ容量素子を構成する上部電極や下部電極には比較的高電圧が印加される。したがって、ＰＩＰ容量素子は、高電圧を印加しても正常に精度よく動作するように高い信頼性が要求される。

図２５は、本発明者らが検討したＰＩＰ容量素子Ｃを示す平面図である。図２５に示すように、下部電極１０９と上部電極１１０とは異なる矩形形状をしており、下部電極１０９と上部電極１１０が平面的に重なる重複領域と、下部電極１０９と上部電極１１０が平面的に重ならない非重複領域を有している。すなわち、図２５に示すように、ｘ方向においては、下部電極１０９の長さが上部電極１１０の長さより長く、ｙ方向においては、下部電極１０９の長さが上部電極１１０の長さよりも短くなっている。このように構成された下部電極１０９と上部電極１１０が平面的に重なる重複領域にＰＩＰ容量素子Ｃが形成されていることになる。そして、下部電極１０９の非重複領域には、下部電極１０９と電気的に接続するプラグ１１４が形成され、上部電極１１０の非重複領域には、上部電極１１０と電気的に接続するプラグ１１５が形成されている。上部電極１１０に接続するプラグ１１５を上部電極１１０の非重複領域に形成することにより、ＰＩＰ容量素子Ｃの信頼性向上を図ることができる。例えば、平面的に上部電極が下部電極に包含される形状をしている場合、上部電極と下部電極との間には平面的に重なる重複領域しかないことになる。すると、上部電極と電気的に接続するプラグは、この重複領域上に形成されることになる。つまり、上部電極と接続するプラグは、重複領域に形成されているＰＩＰ容量素子上に形成されることになる。このとき、上部電極と接続するプラグを形成すると、プラグの底面に接する容量絶縁膜に損傷を与えるおそれがある。容量絶縁膜は、ＰＩＰ容量素子の特性上重要な役割を有するので、容量絶縁膜が損傷すると、ＰＩＰ容量素子の特性が劣化することになる。

そこで、図２５に示すように、上部電極１１０と下部電極１０９とを異なる矩形形状にして、重複領域と非重複領域を形成している。そして、重複領域がＰＩＰ容量素子Ｃになり、上部電極１１０の非重複領域が上部電極１１０の引き出し領域になる。この非重複領域に形成されている引き出し領域に、上部電極１１０と接続するプラグ１１５を形成することにより、重複領域に形成されているＰＩＰ容量素子Ｃの容量絶縁膜にダメージを与えることを防止できる。すなわち、上部電極１１０の非重複領域（引き出し領域）には、ＰＩＰ容量素子Ｃが形成されていないため、この非重複領域にプラグ１１５を形成してもＰＩＰ容量素子の特性上問題がないのである。以上のことから、図２５に示すように重複領域と非重複領域を有する構造のＰＩＰ容量素子Ｃが使用されてきている。

しかし、このＰＩＰ容量素子Ｃでは、以下に示す問題点が顕在化してきている。この問題点について説明する。図２６は、図２５のＡ−Ａ線で切断した断面図である。図２６に示すように、半導体基板１００には素子分離領域１０１が形成されており、この素子分離領域１０１上にＰＩＰ容量素子が形成されている。具体的に、素子分離領域１０１上には、下部電極１０９が形成されている。そして、下部電極１０９上には、酸化シリコン膜１０３、窒化シリコン膜１０４および酸化シリコン膜１０５からなる容量絶縁膜１０６が形成されており、この容量絶縁膜１０６上に上部電極１１０が形成されている。このように下部電極１０９、容量絶縁膜１０６および上部電極１１０からなるＰＩＰ容量素子は、層間絶縁膜となる絶縁膜１１３で覆われており、この絶縁膜１１３を貫通して下部電極１０９に達するプラグ１１４が形成されている。このプラグ１１４は、下部電極１０９の非重複領域に形成されている。

下部電極１０９は、ポリシリコン膜１０２とポリシリコン膜１０２の表面に形成されている金属シリサイド膜（例えば、コバルトシリサイド膜）１０８が形成されている。この金属シリサイド膜１０８は、上部電極１１０と平面的に重ならない非重複領域に形成されている。さらに、下部電極１０９の端部には、絶縁膜からなるサイドウォール１１２が形成されている。

上部電極１１０は、ポリシリコン膜１０７とポリシリコン膜１０７の表面に形成されている金属シリサイド膜（例えば、コバルトシリサイド膜）１０８が形成されている。そして、上部電極１１０の端部には、サイドウォール１１１が形成されている。

ここで、上部電極１１０を構成するポリシリコン膜１０７および下部電極１０９を構成するポリシリコン膜１０２の表面に金属シリサイド膜１０８を形成するには、露出しているポリシリコン膜１０７やポリシリコン膜１０２に接するように金属膜を堆積し、その後、熱処理を施すことにより、金属膜とポリシリコン膜１０７（ポリシリコン膜１０２）とをシリサイド反応させて形成する。このとき、金属シリサイド膜が異常に成長することがある。特に、上部電極１１０の端部で金属シリサイド膜１０８が異常成長すると、図２６に示すように、金属シリサイド膜１０８が上部電極１１０の端部からサイドウォール１１１を這い上がって、下部電極１０９の表面に形成されている金属シリサイド膜１０８と接続することが生じる。すると、金属シリサイド膜１０８を介して、上部電極１１０と下部電極１０９が電気的に接続され、ショート不良にいたる。ショート不良が発生すると、ＰＩＰ容量素子が正常に動作しなくなり、ＰＩＰ容量素子の信頼性が低下する問題点が発生する。特に、上部電極１１０を構成するポリシリコン膜１０７の膜厚が薄くなって下部電極１０９と上部電極１１０の距離が小さくなると、金属シリサイド膜１０８の異常成長によるショート不良が特に顕在化する。

半導体基板上に形成されるＰＩＰ容量素子は、独自の製造工程によって製造される場合もあるが、半導体装置の製造工程を簡略化するため、例えば、不揮発性メモリセルを形成する工程でＰＩＰ容量素子を形成することが行なわれている。

近年、ＰＩＰ容量素子と同工程で形成される不揮発性メモリセルの微細化が進んでいる。このことは、不揮発性メモリセルのゲート電極（特に、メモリゲート電極）のゲート長が短くなることを意味し、メモリゲート電極のゲート長を微細化するため、メモリゲート電極を構成するポリシリコン膜の膜厚は薄くなる傾向がある。つまり、メモリゲート電極は、コントロールゲート電極の側壁に形成されるが、このメモリゲート電極のゲート長を短くするのは、コントロールゲート電極を覆うように形成するポリシリコン膜の膜厚を薄くする必要がある。このポリシリコン膜を薄く形成することにより、異方性エッチングでコントロールゲート電極の側壁に形成されるメモリゲート電極の幅を小さくすることができる。すなわち、コントロールゲート電極の側壁に形成されるメモリゲート電極の幅は、堆積するポリシリコン膜の膜厚に依存する。このように、メモリゲート電極を構成するポリシリコン膜の膜厚が薄くなると、ＰＩＰ容量素子を構成する上部電極の膜厚も薄くなることを意味している。なぜなら、ＰＩＰ容量素子を構成する上部電極は、メモリゲート電極を構成するポリシリコン膜と同一の膜で形成されているからである。

したがって、不揮発性メモリセルと同工程で形成されるＰＩＰ容量素子においては、上部電極を構成するポリシリコン膜の薄膜化が進んでおり、特に、金属シリサイド膜の異常成長によるショート不良が問題として顕在化してきている。このように上部電極の形成領域として重複領域と非重複領域を含むＰＩＰ容量素子では、金属シリサイド膜の異常成長によるショート不良が問題となり、特に、不揮発性メモリセルと同工程で形成されるＰＩＰ容量素子では、上部電極の膜厚が薄くなることから、大きな問題となることがわかる。

さらに、上部電極の形成領域として重複領域と非重複領域を含むＰＩＰ容量素子では、上述したショート不良の他に以下に示す問題点も存在する。図２７は、図２５のＢ−Ｂ線で切断した断面である。図２７に示すように、半導体基板１００には素子分離領域１０１が形成されており、この素子分離領域１０１上にＰＩＰ容量素子が形成されている。ＰＩＰ容量素子は、素子分離領域１０１上に下部電極１０９を有しており、この下部電極１０９を覆うように容量絶縁膜１０６が形成されている。容量絶縁膜１０６は、酸化シリコン膜１０３、窒化シリコン膜１０４および酸化シリコン膜１０５から構成されている。この容量絶縁膜１０６上には、上部電極１１０が形成されている。このＢ−Ｂ断面においては、上部電極１１０の長さが下部電極１０９の長さよりも長くなっているので、図２７に示すように、上部電極１１０には段差領域が生じることになる。つまり、上部電極１１０には、下層に下部電極１０９が存在する重複領域と、下層に下部電極１０９の存在しない非重複領域（引き出し領域）が存在し、必然的に、重複領域と非重複領域の間に段差領域が生じる。上部電極１１０上には、層間絶縁膜となる絶縁膜１１３が形成されており、この絶縁膜１１３を貫通して上部電極１１０に達するプラグ１１５が絶縁膜１１３に形成されている。プラグ１１５は、上部電極１１０の非重複領域に接続するように構成されている。さらに、上部電極１１０の端部には、サイドウォール１１２が形成され、上部電極１１０の重複領域と非重複領域の境界領域に形成されている段差領域にもサイドウォール１１１が形成されている。

図２７に示すように、上部電極１１０は、ポリシリコン膜１０７とポリシリコン膜１０７の表面に形成された金属シリサイド膜１０８により構成されている。この金属シリサイド膜１０８は、ポリシリコン膜１０７をシリサイド化することにより形成されるが、上部電極１１０の段差領域（重複領域と非重複領域との境界領域）の上端部では、このシリサイド化が促進される。なぜなら、段差領域の側壁にはサイドウォール１１１が形成されているが、段差領域の上端部ではサイドウォール１１１が除去されやすくなっており、ポリシリコン膜が露出しているからである。すなわち、段差領域の上端部では、水平方向と垂直方向の両方からシリサイド化が進むため、図２７に示すように、金属シリサイド膜１０８の膜厚がその他の領域に比べて厚くなる。このことから、段差領域の上端部では、金属シリサイド膜１０８と容量絶縁膜１０６の距離が小さくなるとともに、金属シリサイド膜１０８の膜厚が厚くなることで電界集中が起こりやすくなる。したがって、段差領域の上端部では、電界集中による影響と金属シリサイド膜１０８と容量絶縁膜１０６の間の距離が小さくなる影響から、容量絶縁膜１０６の絶縁破壊が生じやすくなる。容量絶縁膜１０６の絶縁破壊が生じると、ＰＩＰ容量素子が正常に動作しなくなり、ＰＩＰ容量素子の信頼性が低下する問題点が生じる。特に、この問題も、上部電極１１０を構成するポリシリコン膜の膜厚が薄くなると顕著になると考えることができるので、不揮発性メモリセルと同工程で形成されるＰＩＰ容量素子で大きな問題となることがわかる。

本発明の目的は、容量素子を含む半導体装置において、容量素子の信頼性向上を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板に形成された素子分離領域と、（ｃ）前記素子分離領域上に形成された容量素子とを備える。そして、前記容量素子は、（ｃ１）前記素子分離領域上に形成された下部電極と、（ｃ２）前記下部電極上に形成された容量絶縁膜と、（ｃ３）前記容量絶縁膜上に形成された上部電極とを有する。このとき、第１方向における前記上部電極の長さは、前記第１方向における前記下部電極の長さよりも長く、前記第１方向と交差する第２方向における前記上部電極の長さは、前記第２方向における前記下部電極の長さよりも短く、前記上部電極と前記下部電極が平面的に重なる領域（重複領域）に前記容量素子が形成されている半導体装置に関する。ここで、前記上部電極の表面には、金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、前記金属シリサイド膜が形成されている領域は、前記第２方向における前記上部電極の端部領域から離間した領域と、前記第１方向における前記上部電極の段差領域から離間した領域であることを特徴とするものである。

このように、代表的な実施の形態によれば、上部電極において、金属シリサイド膜が形成されている領域を、第２方向における上部電極の端部領域から離間した領域と、第１方向における上部電極の段差領域から離間した領域に限定している。このため、上部電極の端部領域から金属シリサイド膜が這い上がって下部電極の表面に達することによるショート不良や、上部電極の段差領域での電界集中による容量絶縁膜の絶縁破壊を抑制することができる。

また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板に素子分離領域を形成する工程と、（ｂ）前記素子分離領域上に容量素子を形成する工程とを備える。ここで、前記（ｂ）工程は、（ｂ１）前記素子分離領域上に下部電極を形成する工程と、（ｂ２）前記下部電極上に容量絶縁膜を形成する工程と、（ｂ３）前記容量絶縁膜上に上部電極を形成する工程とを有する。そして、第１方向における前記上部電極の長さは、前記第１方向における前記下部電極の長さよりも長く、前記第１方向と交差する第２方向における前記上部電極の長さは、前記第２方向における前記下部電極の長さよりも短くなるように前記下部電極と前記上部電極とを形成し、前記上部電極と前記下部電極が平面的に重なる領域に前記容量素子を形成する。その後、（ｂ４）前記（ｂ３）工程後、前記上部電極上に絶縁膜を形成する工程と、（ｂ５）前記絶縁膜をパターニングして、前記第２方向における前記上部電極の端部領域を含む所定領域と、前記第１方向における前記上部電極の段差領域を含む所定領域とを前記絶縁膜で覆う工程とを備える。続いて、（ｂ６）前記（ｂ５）工程後、前記上部電極の表面に金属シリサイド膜を形成する工程とを有し、前記上部電極の表面に形成される前記金属シリサイド膜は、前記第２方向における前記上部電極の端部領域から離間した領域と、前記第１方向における前記上部電極の段差領域から離間した領域に形成されることを特徴とするものである。

このように、代表的な実施の形態によれば、上部電極において、金属シリサイド膜を、第２方向における上部電極の端部領域と、第１方向における上部電極の段差領域とに形成しないようにしている。このため、上部電極の端部領域から金属シリサイド膜が這い上がって下部電極の表面に達することによるショート不良や、上部電極の段差領域での電界集中による容量絶縁膜の絶縁破壊を抑制することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、上部電極の形成領域が下部電極と平面的に重複する重複領域と重複しない非重複領域を備えるＰＩＰ容量素子において、上部電極に形成する金属シリサイド膜を、上部電極の端部領域から離間した領域と、上部電極の段差領域から離間した領域に限定している。これにより、上部電極の端部領域から金属シリサイド膜が這い上がって下部電極の表面に達することによるショート不良や、上部電極の段差領域での電界集中による容量絶縁膜の絶縁破壊を抑制することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、例えば、マイコンを形成した半導体チップ（半導体基板）ＣＨＰを示す平面図であり、半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示した図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３およびフラッシュメモリ４を有している。そして、半導体チップの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。

ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。

ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ１も動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、低耐圧ＭＩＳＦＥＴで形成される。

アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。

フラッシュメモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ４のメモリセルには、メモリセル選択用のＭＩＳＦＥＴと、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型ＦＥＴから構成される。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。

上述したようなフラッシュメモリ４を動作させるために、半導体チップには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したアナログ回路３にも高精度の容量素子が必要とされる。したがって、半導体チップＣＨＰには、上述したフラッシュメモリ４のメモリセルやＭＩＳＦＥＴの他に容量素子も形成されている。本実施の形態１では、半導体チップＣＨＰに形成される容量素子の構造に特徴の１つがある。以下に、半導体チップＣＨＰに形成される容量素子の構成について説明する。

図２は、本実施の形態１におけるＰＩＰ容量素子Ｃを示す平面図である。図２に示すように、下部電極１６と上部電極２３とは異なる矩形形状をしており、下部電極１６と上部電極２３が平面的に重なる重複領域と、下部電極１６と上部電極２３が平面的に重ならない非重複領域を有している。すなわち、図２に示すように、ｘ方向においては、下部電極１６の長さが上部電極２３の長さより長く、ｙ方向（ｘ方向と交差する方向）においては、下部電極１６の長さが上部電極２３の長さよりも短くなっている。このように構成された下部電極１６と上部電極２３が平面的に重なる重複領域にＰＩＰ容量素子Ｃが形成されていることになる。そして、下部電極１６の非重複領域には、下部電極１６と電気的に接続するプラグ３７ｂが形成され、上部電極２３の非重複領域には、上部電極２３と電気的に接続するプラグ３７ｃが形成されている。下部電極１６と電気的に接続するプラグ３７ｂは、配線ＨＬ２と接続され、上部電極２３と電気的に接続するプラグ３７ｃは、配線ＨＬ３と接続されている。上部電極２３に接続するプラグ３７ｃを上部電極２３の非重複領域に形成することにより、ＰＩＰ容量素子Ｃの信頼性向上を図ることができる。

例えば、平面的に上部電極が下部電極に包含される形状をしている場合、上部電極と下部電極との間には平面的に重なる重複領域しかないことなる。すると、上部電極と電気的に接続するプラグは、この重複領域上に形成されることになる。つまり、上部電極と接続するプラグは、重複領域に形成されているＰＩＰ容量素子上に形成されることになる。このとき、上部電極と接続するプラグを形成すると、プラグの底面に接する容量絶縁膜に損傷を与えるおそれがある。容量絶縁膜は、ＰＩＰ容量素子の特性上重要な役割を有するので、容量絶縁膜が損傷すると、ＰＩＰ容量素子の特性が劣化することになる。

そこで、図２に示すように、上部電極２３と下部電極１６とを異なる矩形形状にして、重複領域と非重複領域を形成している。そして、重複領域がＰＩＰ容量素子Ｃになり、上部電極２３の非重複領域が上部電極２３の引き出し領域になる。この非重複領域に形成されている引き出し領域に、上部電極２３と接続するプラグ３７ｃを形成することにより、重複領域に形成されているＰＩＰ容量素子Ｃの容量絶縁膜にダメージを与えることを防止できる。すなわち、上部電極２３の非重複領域（引き出し領域）には、ＰＩＰ容量素子Ｃが形成されていないため、この非重複領域にプラグ３７ｃを形成してもＰＩＰ容量素子の特性上問題がないのである。以上のことから、図２に示すように重複領域と非重複領域を有する構造のＰＩＰ容量素子Ｃが使用されている。このような構造のＰＩＰ容量素子Ｃを前提として、本実施の形態１におけるＰＩＰ容量素子Ｃの特徴について断面図を用いて説明する。

図３は、図２のＡ−Ａ線で切断した断面図である。図３に示すように、例えば、シリコン単結晶よりなる半導体基板１０上に素子分離領域１１が形成されており、この素子分離領域１１上にＰＩＰ容量素子が形成されている。ＰＩＰ容量素子は、まず、素子分離領域１１上に形成された下部電極１６を有している。この下部電極１６は、ポリシリコン膜１４とポリシリコン膜１４の表面に形成されたコバルトシリサイド膜３３から構成されている。下部電極１６上には、下部電極１６よりもｘ方向（図３の横方向）の長さの短い容量絶縁膜２７が形成されている。例えば、容量絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜から構成される。そして、容量絶縁膜２７上に上部電極２３が形成されている。この上部電極２３は、ポリシリコン膜２０と、このポリシリコン膜２０の表面に形成されたコバルトシリサイド膜３３から構成されている。

続いて、上部電極２３および容量絶縁膜２７の側壁には、絶縁膜からなるサイドウォール２９ｂが形成され、下部電極１６の側壁には、絶縁膜からなるサイドウォール２９ｃが形成されている。上部電極２３および容量絶縁膜２７の側壁に形成されているサイドウォール２９ｂは、上部電極２３と下部電極１６との絶縁性を向上する機能を有している。

図３に示す図２のＡ−Ａ線方向の断面では、下部電極１６の長さが上部電極２３の長さに比べて長くなっているので、図３に示すように、下部電極１６が形成されている領域には、上部電極２３と重複する重複領域と、下部電極１６上に上部電極２３が形成されていない非重複領域が存在することになる。このため、下部電極１６と上部電極２３が平面的に重複している重複領域にＰＩＰ容量素子が形成されていることになる。一方、この下部電極１６の非重複領域には、コバルトシリサイド膜３３が形成されており、このコバルトシリサイド膜３３上に、層間絶縁膜３４を貫通して下部電極１６と電気的に接続するプラグ３７ｂが形成されている。プラグ３７ｂは、層間絶縁膜３４上に形成されている配線ＨＬ２と接続されている。下部電極１６の非重複領域に形成されているコバルトシリサイド膜３３は、下部電極１６の低抵抗化のために形成されている。同様に、コバルトシリサイド膜３３は、上部電極２３の表面にも形成されており、このコバルトシリサイド膜３３によって上部電極２３の低抵抗化が図られている。したがって、上部電極２３の表面に形成されるコバルトシリサイド膜３３および下部電極１６の非重複領域に形成されるコバルトシリサイド膜３３は、なるべく形成領域を大きくすることが上部電極２３および下部電極１６の低抵抗化を図る観点から望ましいといえる。

しかし、例えば、上部電極２３の全面にコバルトシリサイド膜３３を形成すると、上部電極２３と下部電極１６との平面的な境界（上部電極２３の端部）までコバルトシリサイド膜３３が形成されることになる。この場合、コバルトシリサイド膜３３を形成するシリサイド化工程で、コバルトシリサイド膜３３が異常成長すると、上部電極２３の端部からサイドウォール２９ｂに沿ってコバルトシリサイド膜３３が這い上がって形成される。サイドウォール２９ｂを這い上がって形成されたコバルトシリサイド膜３３は、下部電極１６の非重複領域に形成されるコバルトシリサイド膜３３と接続されることになる。このため、コバルトシリサイド膜３３によって上部電極２３と下部電極１６が導通してＰＩＰ容量素子が正常に動作しなくなる。

そこで、本実施の形態１では、図３に示すように、上部電極２３の表面全体にコバルトシリサイド膜３３を形成するのではなく、上部電極２３の端部から距離Ｌ１だけ離れた内側領域にコバルトシリサイド膜３３を形成する領域を制限している点に特徴の１つがある。つまり、上部電極２３の端部領域から離間した領域にだけコバルトシリサイド膜３３を形成している。言い換えれば、上部電極２３の端部領域からの距離が距離Ｌ１よりも近い領域にはコバルトシリサイド膜３３を形成しないようにしている。これにより、上部電極２３の端部からサイドウォール２９ｂを這うようにコバルトシリサイド膜３３が異常成長することを抑制することができる。すなわち、本実施の形態１では、上部電極２３の表面に形成されるコバルトシリサイド膜３３の端部が上部電極２３の端部よりも離間した内側にある。このため、上部電極２３の端部においては、コバルトシリサイド膜３３が存在しないのでコバルトシリサイド膜３３の異常成長を抑制できるのである。

本実施の形態１では、コバルトシリサイド膜３３を上部電極２３の端部にまで形成しない点に特徴がある。これにより、コバルトシリサイド膜３３は、上部電極２３の端部に形成されているサイドウォール２９ｂから離間して形成されることになる。このため、コバルトシリサイド膜３３が上部電極２３の端部からサイドウォール２９ｂへ這い出すことを抑制できるのである。本実施の形態１では、上部電極２３の端部から距離Ｌ１だけ離れるようにコバルトシリサイド膜３３を形成するとしているが、この距離Ｌ１は、コバルトシリサイド膜３３がサイドウォール２９ｂへ這い出すことを防止できるのに充分な距離を有している。ただし、距離Ｌ１の長さが短くても上部電極２３の端部までコバルトシリサイド膜３３を形成する場合に比べてコバルトシリサイド膜３３のサイドウォール２９ｂへの這い上がりを防止できる。つまり、距離Ｌ１は、コバルトシリサイド膜３３の端部が上部電極２３から離間していることを示しているものであり、離間していれば、距離Ｌ１が短くても、コバルトシリサイド膜３３の異常成長による上部電極２３と下部電極１６とのショート不良を抑制することができる。

具体的に、最適な距離Ｌ１について説明する。上部電極２３に形成するコバルトシリサイド膜３３は、ポリシリコン膜２０よりなる上部電極２３上にコバルト膜を堆積した後、熱処理する。これにより、ポリシリコン膜２０とコバルト膜がシリサイド反応しポリシリコン膜の表面にコバルトシリサイド膜３３が形成される。このとき、例えば、ポリシリコン膜２０上に堆積するコバルト膜の膜厚を約１０ｎｍとすると、形成されるコバルトシリサイド膜３３の膜厚は約２０ｎｍとなる。したがって、距離Ｌ１を約２０ｎｍとすることにより、コバルトシリサイド膜３３が上部電極２３の端部にまで達することを防止できる。すなわち、コバルトシリサイド膜３３の端部から上部電極２３の端部までの距離Ｌ１を約２０ｎｍ程度とすることにより、上部電極２３の端部からサイドウォール２９ｂへの這い出しを効果的に抑制することができる。ただし、距離Ｌ１を２０ｎｍとすることは、コバルト膜の堆積膜厚が約１０ｎｍのときの値であり、コバルト膜の堆積膜厚やコバルトシリサイド膜３３の形成膜厚によって変わりうる値である。以上のように距離Ｌ１の具体的な数値例について示したが、本実施の形態１の特徴は、これに限定されるものではなく、コバルトシリサイド膜３３の端部が上部電極２３の端部から離間していればよい。特に、上部電極２３からの距離Ｌ１がコバルトシリサイド膜の膜厚分程度あれば充分に、コバルトシリサイド膜３３の異常成長による上部電極２３と下部電極１６とのショート不良を抑制することができる。

次に、コバルトシリサイド膜３３の異常成長による上部電極２３と下部電極１６とのショート不良を低減できるさらなる特徴的な構成について説明する。図３に示すように、本実施の形態１のさらなる特徴の１つは、下部電極１６の表面に形成されているコバルトシリサイド膜３３も、上部電極２３と下部電極１６の境界（段差領域）から離間させる点にある。つまり、上部電極２３と下部電極１６の境界（段差領域）に形成されているサイドウォール２９ｂから離間するように、下部電極１６上のコバルトシリサイド膜３３を形成する。これにより、上部電極２３からサイドウォール２９ｂの表面に沿ってコバルトシリサイド膜３３が這い出してきても、下部電極１６に形成されているコバルトシリサイド膜３３と接続することを抑制することができる。この結果、上部電極２３と下部電極１６とのショート不良を低減できるのである。

例えば、下部電極１６の表面に形成されているコバルトシリサイド膜３３がサイドウォール２９ｂと接触するように構成されている場合、上部電極２３の端部からサイドウォール２９ｂへ這い出してきたコバルトシリサイド膜３３は、下部電極１６の表面に形成されているコバルトシリサイド膜３３と接触しやすくなる。これに対し、本実施の形態１のように、下部電極１６に形成されるコバルトシリサイド膜３３をサイドウォール２９ｂから離間することによって、上部電極２３の端部からサイドウォール２９ｂへ這い出してきたコバルトシリサイド膜３３と、下部電極１６に形成されるコバルトシリサイド膜３３との電気的接続を防止できるのである。つまり、上部電極２３と下部電極１６の境界（段差領域）から距離Ｌ２だけ離れるように、下部電極１６のコバルトシリサイド膜３３を形成することにより、上部電極２３と下部電極１６とのショート不良を低減できる。

具体的に、最適な距離Ｌ２について説明する。例えば、ポリシリコン膜１４上に堆積するコバルト膜の膜厚を約１０ｎｍとすると、形成されるコバルトシリサイド膜３３の膜厚は約２０ｎｍとなる。したがって、距離Ｌ２を約２０ｎｍとすることにより、サイドウォール２９ｂを這い出したコバルトシリサイド膜３３が下部電極１６に形成されているコバルトシリサイド膜３３と接触することを防止できる。すなわち、下部電極１６に形成するコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から約２０ｎｍ程度離間することにより、上部電極２３の端部からサイドウォール２９ｂへ這い出してくるコバルトシリサイド膜３３と、下部電極１６に形成されているコバルトシリサイド膜３３との電気的接触を効果的に抑制することができる。ただし、距離Ｌ２を２０ｎｍとすることは、コバルト膜の堆積膜厚が約１０ｎｍのときの値であり、コバルト膜の堆積膜厚やコバルトシリサイド膜３３の形成膜厚によって変わりうる値である。以上のように距離Ｌ２の具体的な数値例について示したが、本実施の形態１の特徴は、これに限定されるものではなく、下部電極１６に形成されるコバルトシリサイド膜３３の端部が、上部電極２３と下部電極１６との境界から離間していればよい。特に、境界からの距離Ｌ２がコバルトシリサイド膜の膜厚分程度あれば充分に、コバルトシリサイド膜３３の異常成長による上部電極２３と下部電極１６とのショート不良を抑制することができる。

このように本実施の形態１では、上部電極２３と下部電極１６とのショート不良を抑制するために２つの特徴的な構成をとっている。第１の特徴は、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間する点である。これにより、コバルトシリサイド膜３３が上部電極２３の端部に達し、さらに、サイドウォール２９ｂへ這い出すことを防止できる。第２の特徴は、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間する点である。すなわち、下部電極１６に形成するコバルトシリサイド膜３３をサイドウォール２９ｂから離間している点である。この第２の特徴は、第１の特徴の補完的な役割を果たす。つまり、第１の特徴により、コバルトシリサイド膜３３が上部電極２３の端部に達し、さらに、サイドウォール２９ｂへ這い出すことを防止できる効果が得られる。ここで、たとえ、コバルトシリサイド膜３３が異常成長してサイドウォール２９ｂへ這い出したとしても、第２の特徴により、下部電極１６に形成されているコバルトシリサイド膜３３はサイドウォール２９ｂから離間して形成されている。このため、サイドウォール２９ｂに沿って這い出したコバルトシリサイド膜３３と、下部電極１６に形成されているコバルトシリサイド膜３３との接触を防止できる。このことから、本実施の形態１におけるＰＩＰ容量素子では、コバルトシリサイド膜３３の異常成長による上部電極２３と下部電極１６とのショート不良を効果的に抑制することができる。

上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間する構成（第１の特徴）や、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間する構成（第２の特徴）は、以下のようにして実現することができる。例えば、図３に示すように、上部電極２３の端部から距離Ｌ１以内の領域（上部電極２３内の領域）および上部電極２３と下部電極１６の境界から距離Ｌ２以内の領域（下部電極１６内の領域）を覆うように絶縁膜である酸化シリコン膜３１を形成する。その後、酸化シリコン膜３１を形成した状態でコバルトシリサイド膜３３を形成する。これにより、酸化シリコン膜３１を形成した領域では、ポリシリコン膜とコバルト膜の直接接触を避けることができる。このため、上部電極２３の端部から距離Ｌ１以内の領域（上部電極２３内の領域）および上部電極２３と下部電極１６の境界から距離Ｌ２以内の領域（下部電極１６内の領域）ではコバルトシリサイド膜３３を形成しないようにすることができる。なお、コバルトシリサイド膜を形成しないようにする絶縁膜としては、酸化シリコン膜３１に限らず、例えば、窒化シリコン膜などのその他の膜であってもよい。

続いて、本実施の形態１におけるＰＩＰ容量素子の信頼性低下を生じさせるもう１つの課題およびその解決手段について説明する。本実施の形態１において、ＰＩＰ容量素子は、上部電極と下部電極との間に平面的な重なりを有する重複領域と平面的な重なりを有さない非重複領域を備えている構成をしている。そして、重複領域はＰＩＰ容量素子を形成する領域として利用し、非重複領域はプラグと接続する引き出し領域として利用している。このような構成では、下部電極上に容量絶縁膜を介して上部電極が形成されている重複領域と素子分離領域上に上部電極が形成されている非重複領域の間に段差が生じる。すなわち、上部電極は、重複領域と非重複領域にわたって形成されているため、重複領域と非重複領域の間で段差が生じるのである。本実施の形態１では、まず、この段差が上部電極に形成されることで生じる問題点を説明し、その後、その解決手段について説明する。

図４は、図２のＢ−Ｂ線で切断した断面図である。図４に示すように、半導体基板１０には素子分離領域１１が形成されており、この素子分離領域１１上にＰＩＰ容量素子が形成されている。ＰＩＰ容量素子は、素子分離領域１１上に下部電極１６を有しており、この下部電極１６を覆うように容量絶縁膜２７が形成されている。この容量絶縁膜２７上には、上部電極２３が形成されている。このＢ−Ｂ断面においては、上部電極２３の長さが下部電極１６の長さよりも長くなっているので、図４に示すように、上部電極２３には段差領域が生じることになる。つまり、上部電極２３には、下層に下部電極１６が存在する重複領域と、下層に下部電極１６の存在しない非重複領域（引き出し領域）が存在し、必然的に、重複領域と非重複領域の間に段差領域が生じる。上部電極２３上には、層間絶縁膜３４が形成されており、この層間絶縁膜３４を貫通して上部電極２３に達するプラグ３７ｃが層間絶縁膜３４に形成されている。プラグ３７ｃは、上部電極２３の非重複領域に接続するように構成されている。さらに、上部電極２３の端部には、サイドウォール２９ｅが形成され、上部電極２３の重複領域と非重複領域の境界領域に形成されている段差領域にもサイドウォール２９ｄが形成されている。

図４に示すように、上部電極２３は、ポリシリコン膜２０とポリシリコン膜２０の表面に形成されたコバルトシリサイド膜３３により構成されている。このコバルトシリサイド膜３３は、ポリシリコン膜２０をシリサイド化することにより形成されるが、上部電極２３の段差領域（重複領域と非重複領域との境界領域）の上端部では、このシリサイド化が促進される。なぜなら、段差領域の側壁にはサイドウォール２９ｄが形成されているが、段差領域の上端部ではサイドウォール２９ｄが除去されやすくなっており、ポリシリコン膜２０が露出しているからである。すなわち、段差領域の上端部では、水平方向と垂直方向の両方からシリサイド化が進むため、コバルトシリサイド膜３３の膜厚がその他の領域に比べて厚くなる傾向がある。このことから、段差領域の上端部では、コバルトシリサイド膜３３と容量絶縁膜２７の距離が小さくなるとともに、コバルトシリサイド膜３３の膜厚が厚くなることで電界集中が起こりやすくなる。したがって、段差領域の上端部では、電界集中による影響とコバルトシリサイド膜３３と容量絶縁膜２７の間の距離が小さくなる影響から、容量絶縁膜２７の絶縁破壊が生じやすくなる。容量絶縁膜２７の絶縁破壊が生じると、ＰＩＰ容量素子が正常に動作しなくなり、ＰＩＰ容量素子の信頼性が低下する問題点が生じる。この問題点は、上部電極に段差領域が存在する構成から必然的に生じる問題であり、本実施の形態１におけるＰＩＰ容量素子特有の問題である。

そこで、本実施の形態１では、図４に示すように、段差領域から所定範囲内の領域に絶縁膜である酸化シリコン膜３１を形成している。これにより、段差領域から所定範囲内の領域にコバルトシリサイド膜３３を形成することを抑制できる。具体的には、上部電極２３に形成されている段差領域から重複領域側に向って距離Ｌ３の範囲内と、段差領域から非重複領域側（サイドウォール２９ｄ形成領域側）に向って距離Ｌ４の範囲内にコバルトシリサイド膜３３を形成しないようにしている。つまり、段差領域から重複領域側に向って距離Ｌ３の範囲内の領域と、段差領域から非重複領域側（サイドウォール２９ｄ形成領域側）に向って距離Ｌ４の範囲内の領域を覆うように酸化シリコン膜３１を形成している。これにより、上部電極２３の表面に形成されるコバルトシリサイド膜３３は、重複領域と非重複領域の境界に存在する段差領域から離間するようになる。したがって、段差領域の上端部は、酸化シリコン膜３１で覆われてコバルトシリサイド膜３３が形成されないので、水平方向と垂直方向の両方向からシリサイド化が進むことはない。このように段差領域の上端部にコバルトシリサイド膜３３を形成しないことから、段差領域での電界集中による影響とコバルトシリサイド膜３３と容量絶縁膜２７の間の距離が小さくなる影響を排除することができる。このことから、本実施の形態１によるＰＩＰ容量素子では、容量絶縁膜２７の絶縁破壊を防止することができ、素子特性の信頼性向上を図ることができる。

具体的に、最適な距離Ｌ３について説明する。例えば、ポリシリコン膜２０上に堆積するコバルト膜の膜厚を約１０ｎｍとすると、形成されるコバルトシリサイド膜３３の膜厚は約２０ｎｍとなる。したがって、距離Ｌ３を約２０ｎｍとすることにより、段差領域の上端部にまでコバルトシリサイド膜３３が形成されることはない。すなわち、上部電極２３の重複領域に形成するコバルトシリサイド膜３３の端部を、段差領域の境界から約２０ｎｍ程度離間することにより、段差領域の上端部でのコバルトシリサイド膜３３の形成を効果的に抑制することができる。ただし、距離Ｌ３を２０ｎｍとすることは、コバルト膜の堆積膜厚が約１０ｎｍのときの値であり、コバルト膜の堆積膜厚やコバルトシリサイド膜３３の形成膜厚によって変わりうる値である。以上のように距離Ｌ３の具体的な数値例について示したが、本実施の形態１の特徴は、これに限定されるものではなく、上部電極２３の重複領域に形成されるコバルトシリサイド膜３３の端部が、段差領域から離間していればよい。特に、段差領域からの距離Ｌ３がコバルトシリサイド膜の膜厚分程度あれば充分に、段差領域でのコバルトシリサイド膜３３の形成を抑制できる。

さらに、最適な距離Ｌ４について説明する。段差領域の上端部にコバルトシリサイド膜３３を形成しない観点からは、距離Ｌ４は段差領域の上端部が露出している領域を含む距離であればよい。すなわち、距離Ｌ４は、段差領域の境界からサイドウォール２９ｄの形成領域付近までを含む距離であればよい。ただし、図４に示す本実施の形態１において、距離Ｌ４は、段差領域の境界からサイドウォール２９ｄを越えて、サイドウォール２９ｄからも離間する領域まで達している。これは、段差領域から重複領域側に向って距離Ｌ３の範囲内の領域と、段差領域から非重複領域側（サイドウォール２９ｄ形成領域側）に向って距離Ｌ４の範囲内の領域を覆うようにフォトリソグラフィ技術によって酸化シリコン膜３１が形成されるが、フォトリソグラフィ技術で発生する合わせずれを考慮したものである。つまり、フォトリソグラフィ技術による合わせずれによって、段差領域が酸化シリコン膜３１で覆われず、露出したままになることを防止するためである。したがって、距離Ｌ４は、上部電極２３の膜厚以上の距離であることが望ましい。

以上より、本実施の形態１におけるＰＩＰ容量素子の特徴をまとめると以下のようになる。まず、本実施の形態１におけるＰＩＰ容量素子においては、素子特性の信頼性向上を図ることが大きな目的であり、この大きな目的を達成するために具体的な２つの目的がある。１つの目的は、コバルトシリサイド膜の異常成長による上部電極と下部電極とのショート不良を改善して信頼性向上を図るものである。この目的を達成するため、図３に示すように、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間するように構成している。これにより、コバルトシリサイド膜３３が上部電極２３の端部に達し、さらに、サイドウォール２９ｂへ這い出すことを防止できる効果が得られる。その上、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間するように構成している。このように構成することにより、たとえ、コバルトシリサイド膜３３が異常成長してサイドウォール２９ｂへ這い出したとしても、下部電極１６に形成されているコバルトシリサイド膜３３はサイドウォール２９ｂから離間して形成されている。このため、サイドウォール２９ｂに沿って這い出したコバルトシリサイド膜３３と、下部電極１６に形成されているコバルトシリサイド膜３３との接触を防止できる効果が得られる。

もう１つの目的は、容量絶縁膜の絶縁破壊を防止して信頼性向上を図るものである。この目的を達成するため、図４に示すように、上部電極２３に形成されている段差領域から重複領域側に向って距離Ｌ３の範囲内と、段差領域から非重複領域側（サイドウォール２９ｄ形成領域側）に向って距離Ｌ４の範囲内にコバルトシリサイド膜３３を形成しないように構成している。これにより、段差領域の上端部にコバルトシリサイド膜３３を形成しないことから、段差領域での電界集中による影響とコバルトシリサイド膜３３と容量絶縁膜２７の間の距離が小さくなる影響を排除することができる。このことから、本実施の形態１によるＰＩＰ容量素子では、容量絶縁膜２７の絶縁破壊を防止することができ、素子特性の信頼性向上を図ることができる。

図５は、本実施の形態１の特徴的構成を示す平面図である。図５において、上部電極２３と下部電極１６の境界領域に距離Ｌ１と距離Ｌ２で規定される斜線領域が図示されている。さらに、上部電極２３の重複領域と非重複領域との境界領域（段差領域）に距離Ｌ３＋Ｌ４で規定される斜線領域が図示されている。この斜線領域にコバルトシリサイド膜を形成しない点が本実施の形態１の特徴である。これにより、上部電極２３の端部領域からコバルトシリサイド膜が這い上がって下部電極１６の表面に達することによるショート不良や、上部電極２３の段差領域での電界集中による容量絶縁膜の絶縁破壊を抑制することができる。なお、本実施の形態１におけるＰＩＰ容量素子においては、上部電極２３および下部電極１６の表面に金属シリサイド膜の一例としてコバルトシリサイド膜を形成する例について説明しているが、金属シリサイド膜としてチタンシリサイド膜やニッケルシリサイド膜を形成する場合にも本実施の形態１における技術的思想を適用することができる。

上述したように本実施の形態１では、図１に示す半導体チップＣＨＰに形成されるＰＩＰ容量素子の構造に特徴の１つがある。このＰＩＰ容量素子の構成について説明したが、ＰＩＰ容量素子は後述するようにフラッシュメモリ４のメモリセルを形成する工程で同時に形成されることがある。このため、以下では、半導体チップＣＨＰに形成されるフラッシュメモリ４のメモリセルと、アナログ回路３やフラッシュメモリ４の駆動回路に使用されるＰＩＰ容量素子とを図示しながら説明する。

図６は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されているＰＩＰ容量素子の構造を示す断面図である。図６において、メモリセルは半導体チップのメモリセル形成領域（第１領域）に形成され、ＰＩＰ容量素子は半導体チップの容量素子形成領域（第２領域）に形成される。

まず、フラッシュメモリのメモリセルの構造について説明する。図６に示すように、メモリセル形成領域において、半導体基板１０上にｐ型ウェル１２が形成され、このｐ型ウェル１２上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。まず、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１０（ｐ型ウェル１２）上に形成されたゲート絶縁膜（第１ゲート絶縁膜）１３を有しており、このゲート絶縁膜１３上にコントロールゲート電極（制御電極）１５が形成されている。ゲート絶縁膜１３は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極１５は、例えば、ポリシリコン膜１４とポリシリコン膜１４上に形成されているコバルトシリサイド膜３３から形成されている。コバルトシリサイド膜３３は、コントロールゲート電極１５の低抵抗化のために形成されている。このコントロールゲート電極１５は、メモリセルを選択する機能を有している。つまり、コントロールゲート電極１５によって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。

次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極１５の片側の側壁には絶縁膜からなる積層膜を介してメモリゲート電極２６が形成されている。メモリゲート電極２６は、コントロールゲート電極１５の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜２０とポリシリコン膜２０上に形成されているコバルトシリサイド膜３３から形成されている。コバルトシリサイド膜３３は、メモリゲート電極２６の低抵抗化のために形成されている。

コントロールゲート電極１５とメモリゲート電極２６の間およびメモリゲート電極２６と半導体基板１０との間には、積層膜が形成されている。この積層膜は、半導体基板１０上に形成されている酸化シリコン膜（第２ゲート絶縁膜）１７と、酸化シリコン膜１７上に形成されている電荷蓄積膜２５（窒化シリコン膜１８）と、電荷蓄積膜２５上に形成されている酸化シリコン膜（第１絶縁膜）１９から構成されている。酸化シリコン膜１７は、メモリゲート電極２６と半導体基板１０との間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１７からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１０から酸化シリコン膜１７を介して電荷蓄積膜２５に電子を注入したり、電荷蓄積膜２５に正孔を注入したりして情報の記憶や消去を行なうため、酸化シリコン膜１７は、トンネル絶縁膜として機能する。

そして、この酸化シリコン膜１７上に形成されている電荷蓄積膜２５は、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２５を窒化シリコン膜１８から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２６下の半導体基板１０内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２６下の半導体基板１０内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。

本実施の形態１では、電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）などを使用してもよい。電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。

従来、電荷蓄積膜２５としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜２５としてポリシリコン膜を使用した場合、電荷蓄積膜２５を取り囲む酸化シリコン膜１７あるいは酸化シリコン膜１９のどこか一部に欠陥があると、電荷蓄積膜２５が導体膜であるため、異常リークにより電荷蓄積膜２５に蓄積された電荷がすべて抜けてしまうことが起こりうる。

そこで、電荷蓄積膜２５として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜２５を取り巻く酸化シリコン膜１７や酸化シリコン膜１９中の一部に欠陥が生じても、電荷は電荷蓄積膜２５の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜２５から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。

このような理由から、電荷蓄積膜２５として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。

次に、コントロールゲート電極１５の側壁のうち、一方の片側にはメモリゲート電極２６が形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォール２９ａが形成されている。同様に、メモリゲート電極２６の側壁のうち、一方の片側にはコントロールゲート電極１５が形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォール２９ａが形成されている。

サイドウォール２９ａの直下にある半導体基板１０内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域２８が形成されており、この一対の浅い低濃度不純物拡散領域２８に接する外側の領域に一対の深い高濃度不純物拡散領域３０が形成されている。この深い高濃度不純物拡散領域３０もｎ型半導体領域であり、高濃度不純物拡散領域３０の表面にはコバルトシリサイド膜３３が形成されている。一対の低濃度不純物拡散領域２８と一対の高濃度不純物拡散領域３０によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域２８と高濃度不純物拡散領域３０で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜１３およびゲート絶縁膜１３上に形成されたコントロールゲート電極１５および上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、酸化シリコン膜１７、電荷蓄積膜２５および酸化シリコン膜１９からなる積層膜とこの積層膜上に形成されているメモリゲート電極２４、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。

次に、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜３４が形成されている。この層間絶縁膜３４には、層間絶縁膜３４を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜３３に達するコンタクトホール３５が形成されている。コンタクトホール３５の内部には、バリア導体膜であるチタン／窒化チタン膜３６ａが形成され、コンタクトホール３５を埋め込むようにタングステン膜３６ｂが形成されている。このように、コンタクトホール３５にチタン／窒化チタン膜３６ａおよびタングステン膜３６ｂを埋め込むことにより、導電性のプラグ３７ａが形成されている。そして、層間絶縁膜３４上には、配線ＨＬ１が形成されており、この配線ＨＬ１とプラグ３７ａが電気的に接続されている。配線ＨＬ１は、例えば、チタン／窒化チタン膜３８ａ、アルミニウム膜３８ｂおよびチタン／窒化チタン膜３８ｃの積層膜から形成されている。

本実施の形態１におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極１５に印加する電圧をＶｃｇ、メモリゲート電極２６に印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板１０（ｐ型ウェル１２）に印加する電圧をＶｂとしている。電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。

まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極２６に印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極１５に印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極１５を有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェル１２（半導体基板１０）に印加される電圧Ｖｂは０Ｖである。

このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極１５とメモリゲート電極２６との境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極２６に印加した正電圧（Ｖｍｇ＝１２Ｖ）による垂直方向電界で、メモリゲート電極２６下の窒化シリコン膜１８（電荷蓄積膜２５）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜１８中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。

続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極に印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極２６に印加された負電圧に引き寄せられ、窒化シリコン膜１８中に注入される。注入されたホットホールは、窒化シリコン膜１８内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。

次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極に印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。

このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。

メモリトランジスタでは、メモリゲート電極２６と半導体基板１０の間に積層膜が形成されている。この積層膜は酸化シリコン膜１７、電荷蓄積膜２５および酸化シリコン膜１９から形成されており、電荷蓄積膜２５への電荷の注入によってメモリトランジスタの書き込み動作や消去動作が行なわれる。具体的には、上述したように、例えば、電荷蓄積膜２５に電子を注入することにより書き込み動作を行ない、電荷蓄積膜２５に正孔を注入することにより消去動作を行なう。書き込み状態では、電荷蓄積膜２５に電子を注入することにより、メモリトランジスタのしきい値電圧が上昇した状態となっている。このとき電子は、電荷蓄積膜２５のコントロールゲート電極１５側に蓄積される。すなわち、電荷蓄積膜２５に蓄積される電子は、電荷蓄積膜２５の一部領域に局在するようになっている。

一方、消去状態では、電荷蓄積膜２５に正孔を注入することにより、メモリトランジスタのしきい値電圧が低下した状態になっている。このとき、正孔は、電荷蓄積膜２５のソース側（右側の低濃度不純物拡散領域２８側）に蓄積される。したがって、正孔も電荷蓄積膜２５の一部領域に局在するようになっている。消去動作では、正孔を電荷蓄積膜２５に注入して電荷蓄積膜２５に蓄積されている電子と対消滅させることにより、電荷蓄積膜２５内の電子を消滅させてしきい値を下げている。しかし、上述したように電子の局在領域と正孔の局在領域が異なることから、電荷蓄積膜２５の幅が大きいと効率的に電子と正孔が対消滅しにくくなり、メモリトランジスタの信頼性が低下する。そこで、メモリセル（メモリトランジスタ）では、ポリシリコン膜２０の膜厚を薄くすることが行なわれている。これにより、メモリゲート電極２６のゲート長が短くなることから、メモリゲート電極２６下に形成されている電荷蓄積膜２５の幅も小さくなる。このことから、電荷蓄積膜２５における電子の局在領域と正孔の局在領域が近接することになり、電子と正孔の対消滅が充分に行なわれ、メモリトランジスタの信頼性が向上するという効果が得られる。

以上のようにメモリセルの構成および動作を説明したが、次に、ＰＩＰ容量素子の構成について説明する。図６に容量素子形成領域にＰＩＰ容量素子が形成されている。このＰＩＰ容量素子の構成は、上述した図３および図４と同様である。図６のなかで容量素子形成領域（Ａ−Ａ）は図３に対応した断面図であり、容量素子形成領域（Ｂ−Ｂ）は図４に対応した断面図である。図６では、メモリセルとＰＩＰ容量素子とを、メモリセルを形成する工程で形成する場合を示しているので、メモリセルの構成要素とＰＩＰ容量素子の構成要素の対応関係を説明する観点から、ＰＩＰ容量素子の構成を説明する。

図６において、半導体基板１０上に素子分離領域１１が形成されている。素子分離領域１１は、素子を電気的に分離する領域であり、例えば、高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴとを分離するために形成される。この素子分離領域１１は、さらに、容量素子形成領域にも形成されている。容量素子形成領域に形成されている素子分離領域１１は、この素子分離領域１１上に形成されるＰＩＰ容量素子を半導体基板１０から絶縁する機能を有している。すなわち、ＰＩＰ容量素子は素子分離領域１１上に形成される。

素子分離領域１１上には、ゲート絶縁膜１３が形成されており、このゲート絶縁膜１３上に容量素子の下部電極１６が形成されている。この下部電極１６はポリシリコン膜１４から形成されている。ここで、下部電極１６はメモリセル形成領域に形成されているコントロールゲート電極１５を構成するポリシリコン膜１４と同一の膜から形成されている。すなわち、後述する製造方法で説明するが、ＰＩＰ容量素子の下部電極１６は、メモリセルのコントロールゲート電極１５を形成する工程で同時に形成されるのである。

そして、この下部電極１６上には、容量絶縁膜２７が形成されている。この容量絶縁膜２７は、酸化シリコン膜１７、酸化シリコン膜上に形成されている窒化シリコン膜１８および窒化シリコン膜１８上に形成されている酸化シリコン膜１９から形成されている。つまり、メモリセルのメモリトランジスタを構成する積層膜と同一の膜から形成されている。言い換えれば、メモリセルの酸化シリコン膜、電荷蓄積膜２５（窒化シリコン膜１８）および酸化シリコン膜１９よりなる積層膜が容量素子形成領域においては、容量素子の容量絶縁膜２７となっているのである。

容量絶縁膜２７上には、上部電極２３が形成されている。この上部電極２３は、ポリシリコン膜２０とコバルトシリサイド膜３３から形成されている。ポリシリコン膜２０は、メモリセルのメモリゲート電極２６を構成する膜である。すなわち、上部電極２３を構成するポリシリコン膜２０は、メモリセルのメモリゲート電極２６を形成する工程で同時に形成される膜である。

ここで、上述したように、メモリセルの信頼性を向上する観点から、メモリセル（メモリトランジスタ）では、ポリシリコン膜２０の膜厚を薄くすることが行なわれている。すなわち、ポリシリコン膜２０の膜厚を薄くすることにより、メモリゲート電極２６のゲート長を小さくしている。これは、電子および正孔の局在化を抑制して対消滅を促進するためである。ポリシリコン膜２０は、ＰＩＰ容量素子の上部電極２３としても使用される膜である。したがって、ポリシリコン膜２０が薄くなるということは、ＰＩＰ容量素子の上部電極２３の膜厚も薄くなることを意味する。

したがって、メモリセルと同工程で形成されるＰＩＰ容量素子においては、上部電極２３を構成するポリシリコン膜２０の薄膜化が進んでおり、特に、コバルトシリサイド膜３３の異常成長によるショート不良が問題として顕在化してきている。このように上部電極２３の形成領域として重複領域と非重複領域を含むＰＩＰ容量素子では、コバルトシリサイド膜３３の異常成長によるショート不良が問題となり、特に、メモリセルと同工程で形成されるＰＩＰ容量素子では、上部電極２３の膜厚が薄くなることから、対策することが重要であることがわかる。

そこで、本実施の形態１では、図６（容量素子形成領域（Ａ−Ａ）参照）に示すように、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間するように構成している。これにより、コバルトシリサイド膜３３が上部電極２３の端部に達し、さらに、サイドウォール２９ｂへ這い出すことを防止できる効果が得られる。その上、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間するように構成している。このように構成することにより、たとえ、コバルトシリサイド膜３３が異常成長してサイドウォール２９ｂへ這い出したとしても、下部電極１６に形成されているコバルトシリサイド膜３３はサイドウォール２９ｂから離間して形成されている。このため、サイドウォール２９ｂに沿って這い出したコバルトシリサイド膜３３と、下部電極１６に形成されているコバルトシリサイド膜３３との接触を防止できる効果が得られる。

さらに、図６（容量素子形成領域（Ｂ−Ｂ）参照）に示すように、上部電極２３に形成されている段差領域から重複領域側に向って距離Ｌ３の範囲内と、段差領域から非重複領域側（サイドウォール２９ｄ形成領域側）に向って距離Ｌ４の範囲内にコバルトシリサイド膜３３を形成しないように構成している。これにより、段差領域の上端部にコバルトシリサイド膜３３を形成しないことから、段差領域での電界集中による影響とコバルトシリサイド膜３３と容量絶縁膜２７の間の距離が小さくなる影響を排除することができる。

次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。

まず、図７に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１０を用意する。このとき、半導体基板１０は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１０の低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域を形成する。素子分離領域は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１０にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１０上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１０上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域を形成することができる。なお、図７においては、メモリセル形成領域では、素子分離領域１１が形成されていないが、容量素子形成領域では、素子分離領域１１が形成される。

続いて、半導体基板１０に不純物を導入してｐ型ウェル１２を形成する。ｐ型ウェル１２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１０に導入することで形成される。そして、メモリセル形成領域では、ｐ型ウェル１２の表面領域に選択トランジスタのチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。

次に、図８に示すように、半導体基板１０上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜１３は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜１３を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜１３と半導体基板１０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜１３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜１３に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１０側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１０をＮＯ、ＮＯ_２またはＮＨ_３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１０の表面に酸化シリコン膜からなるゲート絶縁膜１３を形成した後、窒素を含む雰囲気中で半導体基板１０を熱処理し、ゲート絶縁膜１３と半導体基板１０との界面に窒素を偏析させることによっても同様の効果を得ることができる。

また、ゲート絶縁膜１３は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜１３として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜１３の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜１３として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。

例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ_２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。

そして、ゲート絶縁膜１３上にポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜１４中にリンや砒素などのｎ型不純物を導入する。

次に、図９に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜１４を加工して、メモリセル形成領域にコントロールゲート電極１５を形成し、容量素子形成領域に下部電極１６を形成する。このコントロールゲート電極１５は、メモリセルの選択トランジスタのゲート電極である。このように容量素子の下部電極１６は、メモリセルのコントロールゲート電極１５を形成する工程で形成されることがわかる。

ここで、コントロールゲート電極１５には、ポリシリコン膜１４中にｎ型不純物が導入されている。このため、コントロールゲート電極１５の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。

続いて、図示はしないが、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極１５に整合してリンや砒素などのｎ型不純物を導入する。この工程は、後述するようにコントロールゲート電極１５の側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。

次に、図１０に示すように、コントロールゲート電極１５および下部電極１６上を覆う半導体基板１０上に積層膜を形成する。積層膜は、例えば、酸化シリコン膜１７と、この酸化シリコン膜１７上に形成される窒化シリコン膜１８と、窒化シリコン膜１８上に形成される酸化シリコン膜１９から形成される（ＯＮＯ膜）。これらの積層膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、酸化シリコン膜１７の膜厚は５ｎｍ、窒化シリコン膜１８の膜厚は１０ｎｍ、酸化シリコン膜１９の膜厚は５ｎｍである。

この積層膜のうち窒化シリコン膜１８は、メモリセル形成領域において、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態１では、電荷蓄積膜として窒化シリコン膜１８を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）を使用することもできる。また、積層膜は、容量素子形成領域においては、容量絶縁膜となる。

そして、積層膜上にポリシリコン膜２０を形成する。ポリシリコン膜２０は、例えば、ＣＶＤ法を使用することにより形成することができる。

次に、図１１に示すように、半導体基板１０上にレジスト膜２１を塗布した後、このレジスト膜２１に対して露光・現像処理を施すことによりパターニングする。パターニングは、容量素子形成領域の上部電極形成領域を覆い、その他の領域を露出するように行なわれる。

続いて、図１２に示すように、レジスト膜２１をマスクにして、ポリシリコン膜２０を異方性エッチングすることにより、メモリセル形成領域では、コントロールゲート電極１５の両側の側壁にサイドウォール２２ａおよびサイドウォール２２ｂを残す。一方、容量素子形成領域では、レジスト膜２１で覆われていた領域にだけポリシリコン膜２０が残存し、この残存したポリシリコン膜２０により上部電極２３が形成される。この段階では、上部電極２３はポリシリコン膜２０から構成されている。その後、パターニングしたレジスト膜２１を除去する。Ａ−Ａ断面では、上部電極２３の長さは下部電極１６の長さよりも短くなっており、Ｂ−Ｂ断面では、上部電極２３の長さは下部電極１６の長さよりも長くなっている。このため、Ｂ−Ｂ断面を見てわかるように、上部電極２３と下部電極１６が平面的に重なる重複領域と、上部電極２３と下部電極１６が平面的に重ならない非重複領域が形成されることがわかる。

そして、図１３に示すように、半導体基板１０上にレジスト膜２４を塗布した後、このレジスト膜２４に対して露光・現像処理を施すことにより、レジスト膜２４をパターニングする。パターニングは、容量素子形成領域を完全に覆う一方、メモリセル形成領域の一部を開口するように行なわれる。具体的には、メモリセル形成領域のうち、コントロールゲート電極１５の片側の側壁に形成されているサイドウォール２２ｂが露出するように行なわれる。例えば、図１３では、メモリセル形成領域に形成されているコントロールゲート電極１５の左側の側壁に形成されているサイドウォール２２ｂが露出している。

次に、図１４に示すように、パターニングしたレジスト膜２４をマスクにしたエッチングにより、コントロールゲート電極１５の左側の側壁に露出しているサイドウォール２２ｂを除去する。このとき、コントロールゲート電極１５の右側の側壁に形成されているサイドウォール２２ａは、レジスト膜２４で覆われているため除去されない。また、容量素子形成領域においても、上部電極２３はレジスト膜２４で保護されているため除去されずに残る。その後、パターニングしたレジスト膜２４を除去する。

続いて、図１５に示すように、露出するＯＮＯ膜（積層膜）をエッチングすることにより除去する。このようにして、メモリセル形成領域では、コントロールゲート電極１５の右側の側壁にだけ積層膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極２６が形成される。このとき、積層膜（ＯＮＯ膜）を構成する窒化シリコン膜１８が電荷蓄積膜２５となる。一方、容量素子形成領域では、上部電極２３で覆われているＯＮＯ膜だけが残存し、この上部電極２３の下層に形成されているＯＮＯ膜が容量絶縁膜２７となる。すなわち、容量絶縁膜２７は、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９から構成される。この時点でメモリセルのメモリゲート電極２６および容量素子の上部電極２３はポリシリコン膜から形成されている。

次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域では、コントロールゲート電極１５とメモリゲート電極２６に整合した浅い低濃度不純物拡散領域２８を形成する。浅い低濃度不純物拡散領域２８は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。

続いて、図１７に示すように、半導体基板１０上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールを形成する。メモリセル形成領域においては、コントロールゲート電極１５の左側の側壁およびメモリゲート電極２４の右側の側壁にサイドウォール２９ａが形成される。一方、容量素子形成領域（Ａ−Ａ断面）においては、上部電極２３と容量絶縁膜２７の側壁にサイドウォール２９ｂが形成され、下部電極１６の側壁にサイドウォール２９ｃが形成される。同様に、容量素子形成領域（Ｂ−Ｂ断面）においては、上部電極２３の段差領域にサイドウォール２９ｄが形成され、上部電極２３の端部領域にサイドウォール２９ｅが形成される。これらのサイドウォール２９ａ〜２９ｅは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。

次に、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォール２９ａに整合した深い高濃度不純物拡散領域３０を形成する。深い高濃度不純物拡散領域３０は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域３０と浅い低濃度不純物拡散領域２８によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域２８と深い高濃度不純物拡散領域３０で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。このようにして、高濃度不純物拡散領域３０を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。

続いて、図１９に示すように、半導体基板１０上に酸化シリコン膜３１を形成する。そして、酸化シリコン膜３１上にレジスト膜を塗布した後、露光・現像することによりパターニングする。パターニングは、容量素子形成領域（Ａ−Ａ断面）に示すように、上部電極２３の端部領域を含む所定範囲内を覆うようにレジスト膜３２ａを残すように行なわれる。同様に、パターニングは、容量素子形成領域（Ｂ−Ｂ断面）に示すように、上部電極２３の重複領域と非重複領域の境界にある段差領域を含む所定範囲を覆うようにレジスト膜３２ｂを残すように行なわれる。

その後、図２０に示すように、レジスト膜３２ａ、３２ｂをマスクにしたエッチングを行なうことにより、酸化シリコン膜３１をパターニングする。これにより、酸化シリコン膜３１は、容量素子形成領域（Ａ−Ａ断面）に示すように、上部電極２３の端部から上部電極２３の内側に向って距離Ｌ１だけ離れた領域までを覆うとともに、上部電極２３の端部からサイドウォール２９ｂ側に向って距離Ｌ２だけ離れた領域までを覆うように形成される。さらに、酸化シリコン膜３１は、容量素子形成領域（Ｂ−Ｂ断面）に示すように、段差領域から上部電極２３の重複領域側に向って距離Ｌ３だけ離れた領域までを覆うとともに、段差領域から上部電極２３の非重複領域（引き出し領域）側に向って距離Ｌ４だけ離れた領域までを覆うように形成される。

次に、図２１に示すように、半導体基板１０上にコバルト膜を形成する。このとき、メモリセル形成領域では、露出しているコントロールゲート電極１５およびメモリゲート電極２４に直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域３０にもコバルト膜が直接接する。一方、容量素子形成領域においては、下部電極１６の一部および上部電極２２の一部にコバルト膜が直接接触する。ただし、上部電極２３の端部から上部電極２３の内側に向って距離Ｌ１だけ離れた領域、および、上部電極２３の端部からサイドウォール２９ｂ側に向って距離Ｌ２だけ離れた領域は、酸化シリコン膜３１で覆われているため、これらの領域はコバルト膜が直接接触しない。同様に、段差領域から上部電極２３の重複領域側に向って距離Ｌ３だけ離れた領域、および、段差領域から上部電極２３の非重複領域（引き出し領域）側に向って距離Ｌ４だけ離れた領域も酸化シリコン膜３１で覆われているため、これらの領域はコバルト膜が直接接触しない。コバルト膜は、例えば、スパッタリング法を使用して形成することができる。コバルト膜の膜厚は、例えば、１０ｎｍである。

そして、半導体基板１０に対して第１熱処理を実施する。その後、半導体基板１０の表面を洗浄する。この洗浄は、ＡＰＭ（Ammonium hydroxide hydrogen Peroxide Mixture cleaning）洗浄とＨＰＭ洗浄で行なわれる。ＡＰＭ洗浄は、水酸化アンモニウム（ＮＨ_４ＯＨ）／過酸化水素（Ｈ_２Ｏ_２）／純水（Ｈ_２Ｏ）からなる混合薬液であり、パーティクルや有機物に対する除去効果が大きい洗浄である。一方、ＨＰＭ洗浄は、塩酸（ＨＣｌ）／過酸化水素（Ｈ_２Ｏ_２）／純水（Ｈ_２Ｏ）からなる混合薬液であり、金属類に対する除去効果が大きい洗浄である。続いて、洗浄後、第２熱処理を実施する。これにより、図２１に示すように、メモリセル形成領域においては、コントロールゲート電極１５およびメモリゲート電極２４を構成するポリシリコン膜１４、２０とコバルト膜を反応させて、コバルトシリサイド膜３１を形成する。これにより、コントロールゲート電極１５およびメモリゲート電極２４はそれぞれポリシリコン膜１４、２０とコバルトシリサイド膜３１の積層構造となる。コバルトシリサイド膜３１は、コントロールゲート電極１５およびメモリゲート電極２６の低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物拡散領域３０の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜３３が形成される。このため高濃度不純物拡散領域３０においても低抵抗化を図ることができる。

一方、容量素子形成領域では、酸化シリコン膜３１で表面を覆われていない上部電極２３の一部と下部電極１６の一部にコバルトシリサイド膜３３が形成される。一方、酸化シリコン膜３１で覆われている領域ではシリサイド反応が進まないため、コバルトシリサイド膜３３は形成されない。例えば、容量素子形成領域（Ａ−Ａ断面）においては、上部電極２３の端部から上部電極２３の内側に向って距離Ｌ１だけ離れた領域、および、上部電極２３の端部からサイドウォール２９ｂ側に向って距離Ｌ２だけ離れた領域にコバルトシリサイド膜３３は形成されない。このため、上部電極２３の端部においては、コバルトシリサイド膜３３が存在しないのでコバルトシリサイド膜３３の異常成長を抑制できる。したがって、コバルトシリサイド膜３３の異常成長による上部電極２３と下部電極１６とのショート不良を抑制することができる。

また、例えば、容量素子形成領域（Ｂ−Ｂ断面）においては、段差領域から上部電極２３の重複領域側に向って距離Ｌ３だけ離れた領域、および、段差領域から上部電極２３の非重複領域（引き出し領域）側に向って距離Ｌ４だけ離れた領域にコバルトシリサイド膜３３は形成されない。このため、段差領域での電界集中による影響とコバルトシリサイド膜３３と容量絶縁膜２７の間の距離が小さくなる影響を排除することができる。このことから、本実施の形態１によるＰＩＰ容量素子では、容量絶縁膜２７の絶縁破壊を防止することができる。

そして、未反応のコバルト膜は、半導体基板１０上から除去される。なお、本実施の形態１では、コバルトシリサイド膜３３を形成するように構成しているが、例えば、コバルトシリサイド膜３３に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。

以上のようにして、メモリセル形成領域にメモリセルを形成し、容量素子形成領域に本実施の形態１におけるＰＩＰ容量素子を形成することができる。

次に、配線工程について図６を参照しながら説明する。図６に示すように、半導体基板１０の主面上に層間絶縁膜３４を形成する。この層間絶縁膜３４は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜３４の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。

続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜３４にコンタクトホール３５を形成する。このコンタクトホール３５はメモリセル形成領域と容量素子形成領域に複数形成される。そして、コンタクトホール３５の底面および内壁を含む層間絶縁膜３４上にチタン／窒化チタン膜３６ａを形成する。チタン／窒化チタン膜３６ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜３６ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

続いて、コンタクトホール３５を埋め込むように、半導体基板１０の主面の全面にタングステン膜３６ｂを形成する。このタングステン膜３６ｂは、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜３４上に形成された不要なチタン／窒化チタン膜３６ａおよびタングステン膜３６ｂを例えばＣＭＰ法を除去することにより、プラグ３７ａ〜３７ｃを形成することができる。

次に、層間絶縁膜３４およびプラグ３７ａ〜３７ｃ上にチタン／窒化チタン膜３８ａ、銅を含有するアルミニウム膜３８ｂ、チタン／窒化チタン膜３８ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１、ＨＬ２、ＨＬ３を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。

（実施の形態２）
前記実施の形態１では、１つのＰＩＰ容量素子について説明したが、本実施の形態２では複数のＰＩＰ容量素子の上部電極を共通化する構成について説明する。

図２２は、本実施の形態２におけるＰＩＰ容量素子を示す平面図である。図２２において、ｙ方向に離間して並ぶように下部電極（第１下部電極）１６ａと下部電極（第２下部電極）１６ｂが配置されており、この下部電極１６ａと下部電極１６ｂ上には共通の上部電極２３が形成されている。

下部電極１６ａと下部電極１６ｂは同様の矩形形状をしている。一方、下部電極１６ａ、１６ｂと上部電極２３とは異なる矩形形状をしており、下部電極１６ａ、１６ｂと上部電極２３が平面的に重なる重複領域と、下部電極１６ａ、１６ｂと上部電極２３が平面的に重ならない非重複領域を有している。すなわち、図２２に示すように、ｘ方向においては、下部電極１６ａ、１６ｂの長さが上部電極２３の長さより長く、ｙ方向（ｘ方向と交差する方向）においては、下部電極１６ａの長さと下部電極１６ｂの長さを合わせた長さよりも上部電極２３の長さが長くなっている。このように構成された下部電極１６ａと上部電極２３が平面的に重なる重複領域に１つのＰＩＰ容量素子が形成されていることになる。同様に、下部電極１６ｂと上部電極２３が平面的に重なる重複領域に１つのＰＩＰ容量素子が形成されていることになる。このように図２２では、複数（２つ）のＰＩＰ容量素子が形成されており、これらのＰＩＰ容量素子の上部電極２３は一体化しており共通化されている。そして、下部電極１６ａ、１６ｂの非重複領域には、下部電極１６ａあるいは下部電極１６ｂと電気的に接続するプラグ３７ｂが形成され、上部電極２３の非重複領域には、上部電極２３と電気的に接続するプラグ３７ｃが形成されている。

図２２に示すように、本実施の形態２におけるＰＩＰ容量素子では、上部電極２３の一部を構成する非重複領域（引き出し領域）が下部電極１６ａと下部電極１６ｂに対して片側にだけ形成されている点が前記実施の形態１と異なる点である。このように引き出し領域（非重複領域）を下部電極１６ａ、１６ｂの片側で共通化することにより、ＰＩＰ容量素子の占有面積を縮小できる効果が得られる。さらに、複数のＰＩＰ容量素子を並列に接続することにより、容量の大きなＰＩＰ容量素子を小さな占有面積で実現することができる。複数のＰＩＰ容量素子を並列に接続するには、分離されている下部電極１６ａと下部電極１６ｂとを同電位にすることで実現できる。一方、上部電極２３は共通化されているので、必然的に同電位となっている。

このように構成されているＰＩＰ容量素子においても、基本構成は前記実施の形態１と同様であるため、前記実施の形態１と同様の問題が発生する。したがって、本実施の形態２においても、前記実施の形態１と同様の構成をとっている。図２２において、上部電極２３と下部電極１６ａ、１６ｂの境界領域に距離Ｌ１と距離Ｌ２で規定される斜線領域が図示されている。さらに、上部電極２３の重複領域と非重複領域との境界領域（段差領域）に距離Ｌ３＋Ｌ４で規定される斜線領域が図示されている。この斜線領域にコバルトシリサイド膜を形成しない点が本実施の形態２の特徴である。これにより、前記実施の形態１と同様に、上部電極２３の端部領域からコバルトシリサイド膜が這い上がって下部電極１６の表面に達することによるショート不良や、上部電極２３の段差領域での電界集中による容量絶縁膜の絶縁破壊を抑制することができる。

なお、本実施の形態２におけるＰＩＰ容量素子の製造方法は、図２２に示すようなレイアウト構成を実現するマスクを変更する他は前記実施の形態１と同様である。

（実施の形態３）
前記実施の形態１では素子分離領域上にＰＩＰ容量素子を形成する例を示しているが、本実施の形態３では、導電性の半導体基板上にＰＩＰ容量素子を形成して複数の容量素子を積層する構成について説明する。

本実施の形態２におけるＰＩＰ容量素子の平面配置は前記実施の形態１におけるＰＩＰ容量素子の平面配置を示す図２と同様である。本実施の形態３と前記実施の形態１との相違点は断面図に現れる。図２３は本実施の形態３におけるＰＩＰ容量素子の一断面であり、図２のＡ−Ａ断面に相当する。図２４は本実施の形態３におけるＰＩＰ容量素子の一断面であり、図２のＢ−Ｂ断面に相当する。図２３および図２４に示すように、半導体基板１０には素子分離領域１１が形成されており、この素子分離領域１１で挟まれた活性領域にＰＩＰ容量素子が形成されている。すなわち、本実施の形態３におけるＰＩＰ容量素子は、半導体基板を第１電極とし、この半導体基板上にゲート絶縁膜１３を介して形成されている下部電極１６を第２電極とする第１容量素子を備えている。このとき、ゲート絶縁膜１３が第１容量素子の容量絶縁膜となっている。

続いて、下部電極１６（第２電極）上には容量絶縁膜２７を介して上部電極２３が形成されており、下部電極１６と容量絶縁膜２７と上部電極２３（第３電極）よりなる第２容量素子が形成されている。このように本実施の形態３では、垂直方向に積層して第１容量素子と第２容量素子が形成されている。したがって、第１容量素子と第２容量素子とを並列に接続することにより、前記実施の形態１と同等の占有面積で容量値の大きなＰＩＰ容量素子を形成することができる。第１容量素子と第２容量素子とを並列に接続するのは、半導体基板１０と上部電極２３とを同電位にすることにより実現できる。

このように構成されているＰＩＰ容量素子においても、基本構成は前記実施の形態１と同様であるため、前記実施の形態１と同様の問題が発生する。したがって、本実施の形態３においても、前記実施の形態１と同様の構成をとっている。すなわち、図２３に示すように、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間するように構成している。これにより、コバルトシリサイド膜３３が上部電極２３の端部に達し、さらに、サイドウォール２９ｂへ這い出すことを防止できる効果が得られる。その上、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間するように構成している。このように構成することにより、たとえ、コバルトシリサイド膜３３が異常成長してサイドウォール２９ｂへ這い出したとしても、下部電極１６に形成されているコバルトシリサイド膜３３はサイドウォール２９ｂから離間して形成されている。このため、サイドウォール２９ｂに沿って這い出したコバルトシリサイド膜３３と、下部電極１６に形成されているコバルトシリサイド膜３３との接触を防止できる効果が得られる。

さらに、図２４に示すように、上部電極２３に形成されている段差領域から重複領域側に向って距離Ｌ３の範囲内と、段差領域から非重複領域側（サイドウォール２９ｄ形成領域側）に向って距離Ｌ４の範囲内にコバルトシリサイド膜３３を形成しないように構成している。これにより、段差領域の上端部にコバルトシリサイド膜３３を形成しないことから、段差領域での電界集中による影響とコバルトシリサイド膜３３と容量絶縁膜２７の間の距離が小さくなる影響を排除することができる。このことから、本実施の形態３によるＰＩＰ容量素子では、容量絶縁膜２７の絶縁破壊を防止することができる。

なお、本実施の形態３におけるＰＩＰ容量素子の製造方法は、素子分離領域で挟まれた活性領域上に形成する工程以外は前記実施の形態１と同様である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

半導体チップのレイアウト構成を示す図である。 本発明の実施の形態１における容量素子の構成を示す平面図である。 図２のＡ−Ａ線で切断した断面図である。 図２のＢ−Ｂ線で切断した断面図である。 実施の形態１における容量素子の特徴を示す平面図である。 実施の形態１におけるメモリセルと容量素子との構成を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 実施の形態２における容量素子の構成を示す平面図である。 実施の形態３における容量素子の構成を示す断面図である。 実施の形態３における容量素子の構成を示す断面図である。 本発明者らが検討した容量素子の構成を示す平面図である。 図２５のＡ−Ａ線で切断した断面図である。 図２５のＢ−Ｂ線で切断した断面図である。

符号の説明

１ ＣＰＵ
２ ＲＡＭ
３ アナログ回路
４ フラッシュメモリ
１０ 半導体基板
１１ 素子分離領域
１２ ｐ型ウェル
１３ ゲート絶縁膜
１４ ポリシリコン膜
１５ コントロールゲート電極
１６ 下部電極
１６ａ 下部電極
１６ｂ 下部電極
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ 酸化シリコン膜
２０ ポリシリコン膜
２１ レジスト膜
２２ａ サイドウォール
２２ｂ サイドウォール
２３ 上部電極
２４ レジスト膜
２５ 電荷蓄積膜
２６ メモリゲート電極
２７ 容量絶縁膜
２８ 低濃度不純物拡散領域
２９ａ サイドウォール
２９ｂ サイドウォール
２９ｃ サイドウォール
２９ｄ サイドウォール
２９ｅ サイドウォール
３０ 高濃度不純物拡散領域
３１ 酸化シリコン膜
３２ａ レジスト膜
３２ｂ レジスト膜
３３ コバルトシリサイド膜
３４ 層間絶縁膜
３５ コンタクトホール
３６ａ チタン／窒化チタン膜
３６ｂ タングステン膜
３７ａ プラグ
３７ｂ プラグ
３７ｃ プラグ
１００ 半導体基板
１０１ 素子分離領域
１０２ ポリシリコン膜
１０３ 酸化シリコン膜
１０４ 窒化シリコン膜
１０５ 酸化シリコン膜
１０６ 容量絶縁膜
１０７ ポリシリコン膜
１０８ 金属シリサイド膜
１０９ 下部電極
１１０ 上部電極
１１１ サイドウォール
１１２ サイドウォール
１１３ 絶縁膜
１１４ プラグ
１１５ プラグ
ＣＨＰ 半導体チップ
ＨＬ１ 配線
ＨＬ２ 配線
ＨＬ３ 配線
Ｌ１ 距離
Ｌ２ 距離
Ｌ３ 距離
Ｌ４ 距離
ＰＤ パッド

Claims (19)

1. （ａ）半導体基板と、
   （ｂ）前記半導体基板に形成された素子分離領域と、
   （ｃ）前記素子分離領域上に形成された容量素子とを備え、
   前記容量素子は、
   （ｃ１）前記素子分離領域上に形成された下部電極と、
   （ｃ２）前記下部電極上に形成された容量絶縁膜と、
   （ｃ３）前記容量絶縁膜上に形成された上部電極とを有し、
   第１方向における前記上部電極の長さは、前記第１方向における前記下部電極の長さよりも長く、前記第１方向と交差する第２方向における前記上部電極の長さは、前記第２方向における前記下部電極の長さよりも短く、
   前記上部電極と前記下部電極が平面的に重なる領域に前記容量素子が形成されている半導体装置であって、
   前記上部電極の表面には、金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
   前記金属シリサイド膜が形成されている領域は、前記第２方向における前記上部電極の端部領域から離間した領域と、前記第１方向における前記上部電極の段差領域から離間した領域であることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記下部電極の表面には、前記金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
   前記金属シリサイド膜が形成されている領域は、前記第２方向における前記上部電極と前記下部電極の境界領域から離間した領域であることを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、
   前記上部電極の前記下部電極と平面的に重ならない領域に、前記上部電極と電気的に接続する第１プラグが形成され、
   前記下部電極の前記上部電極と平面的に重ならない領域に、前記下部電極と電気的に接続する第２プラグが形成されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置であって、
   さらに、前記半導体基板上に不揮発性メモリセルが形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置であって、
   前記不揮発性メモリセルは、
   （ｄ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
   （ｄ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
   （ｄ３）前記コントロールゲート電極の片側の側壁に形成されたメモリゲート電極と、
   （ｄ４）前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に形成された複数の絶縁膜からなる積層膜と、
   （ｄ５）前記コントロールゲート電極と前記メモリゲート電極に整合して形成されたソース領域およびドレイン領域とを有し、
   前記コントロールゲート電極と前記下部電極とは同一の膜を使用して形成され、
   前記積層膜と前記容量絶縁膜とは同一の膜を使用して形成され、
   前記メモリゲート電極と前記上部電極とは同一の膜を使用して形成されていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置であって、
   前記積層膜は、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第１絶縁膜から形成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置であって、
   前記電荷蓄積膜は、トラップ準位を有する絶縁膜から形成されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置であって、
   前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。
9. （ａ）半導体基板と、
   （ｂ）前記半導体基板に形成された素子分離領域と、
   （ｃ）前記素子分離領域上に形成された容量素子とを備え、
   前記容量素子は、
   （ｃ１）前記素子分離領域上に形成された下部電極と、
   （ｃ２）前記下部電極上に形成された容量絶縁膜と、
   （ｃ３）前記容量絶縁膜上に形成された上部電極とを有し、
   前記下部電極と前記上部電極とは、平面的に重なり合う重複領域と平面的に重なり合わない非重複領域を含み、前記重複領域に前記容量素子が形成される一方、前記重複領域と前記非重複領域の間には段差領域が形成され、前記段差領域にはサイドウォールが形成されている半導体装置であって、
   前記段差領域は、前記下部電極と前記上部電極による第１段差領域と、前記重複領域に形成されている前記上部電極と前記非重複領域に形成されている前記上部電極による第２段差領域とを有しており、
   前記第１段差領域において、前記上部電極に形成される金属シリサイド膜は、前記サイドウォールから離間しており、
   前記第２段差領域において、前記重複領域の前記上部電極に形成される前記金属シリサイド膜は、前記サイドウォールから離間していることを特徴とする半導体装置。
10. （ａ）半導体基板と、
    （ｂ）前記半導体基板に形成された素子分離領域と、
    （ｃ）前記素子分離領域上に離間して配置された第１容量素子および第２容量素子とを備え、
    前記第１容量素子は、
    （ｃ１）前記素子分離領域上に形成された第１下部電極と、
    （ｃ２）前記第１下部電極上に形成された容量絶縁膜と、
    （ｃ３）前記容量絶縁膜上に形成された上部電極とを有し、
    前記第２容量素子は、
    （ｃ４）前記素子分離領域上に形成された第２下部電極と、
    （ｃ５）前記第２下部電極上に形成された前記容量絶縁膜と、
    （ｃ６）前記容量絶縁膜上に形成された前記上部電極とを有し、
    前記第１容量素子と前記第２容量素子とは、前記容量絶縁膜と前記上部電極とを共通する構造であり、
    第１方向における前記上部電極の長さは、前記第１方向における前記第１下部電極の長さと前記第１方向における前記第２下部電極の長さを合わせた長さよりも長く、かつ、前記第１方向と交差する第２方向における前記上部電極の長さは、前記第２方向における前記第１下部電極の長さ、および、前記第２方向における前記第２下部電極の長さよりも短く、
    前記上部電極と前記第１下部電極が平面的に重なる領域に前記第１容量素子が形成され、前記上部電極と前記第２下部電極が平面的に重なる領域に前記第２容量素子が形成されている半導体装置であって、
    前記上部電極の表面には、金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
    前記金属シリサイド膜が形成されている領域は、前記第２方向における前記上部電極の端部領域から離間した領域と、前記第１方向における前記上部電極の段差領域から離間した領域であることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    前記第１下部電極の表面には、前記金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
    前記金属シリサイド膜が形成されている領域は、前記第２方向における前記上部電極と
    前記第１下部電極の境界領域から離間した領域であり、
    前記第２下部電極の表面には、前記金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
    前記金属シリサイド膜が形成されている領域は、前記第２方向における前記上部電極と
    前記第２下部電極の境界領域から離間した領域であることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置であって、
    前記上部電極の前記第１下部電極と平面的に重ならない領域であり、かつ、前記上部電極の前記第２下部電極と平面的に重ならない領域に、前記上部電極と電気的に接続する第１プラグが形成され、
    前記第１下部電極の前記上部電極と平面的に重ならない領域に、前記第１下部電極と電気的に接続する第２プラグが形成され、
    前記第２下部電極の前記上部電極と平面的に重ならない領域に、前記第２下部電極と電気的に接続する第３プラグが形成されていることを特徴とする半導体装置。
13. 請求項１２記載の半導体装置であって、
    前記第１容量素子と前記第２容量素子とは並列に接続されていることを特徴とする半導体装置。
14. （ａ）半導体基板と、
    （ｂ）前記半導体基板上に形成された第１容量素子と、
    （ｃ）前記第１容量素子上に形成された第２容量素子とを備え、
    前記第１容量素子は、
    （ｂ１）前記半導体基板を電極とする第１電極と、
    （ｂ２）前記第１電極上に形成された第１容量絶縁膜と、
    （ｂ３）前記第１容量絶縁膜上に形成された第２電極とを有し、
    前記第２容量素子は、
    （ｃ１）前記第２電極と、
    （ｃ２）前記第２電極上に形成された第２容量絶縁膜と、
    （ｃ３）前記第２容量絶縁膜上に形成された第３電極とを有し、
    第１方向における前記第３電極の長さは、前記第１方向における前記第２電極の長さよりも長く、前記第１方向と交差する第２方向における前記第３電極の長さは、前記第２方向における前記第２電極の長さより短く、
    前記半導体基板と前記第２電極が平面的に重なる領域に前記第１容量素子が形成され、前記第２電極と前記第３電極が平面的に重なる領域に前記第２容量素子が形成されている半導体装置であって、
    前記第３電極の表面には、金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
    前記金属シリサイド膜が形成されている領域は、前記第２方向における前記第３電極の端部領域から離間した領域と、前記第１方向における前記第３電極の段差領域から離間した領域であることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置であって、
    前記第２電極の表面には、前記金属シリサイド膜が形成されている領域と前記金属シリサイド膜が形成されていない領域が存在し、
    前記金属シリサイド膜が形成されている領域は、前記第２方向における前記第３電極と
    前記第２電極の境界領域から離間した領域であることを特徴とする半導体装置。
16. 請求項１５記載の半導体装置であって、
    前記第３電極の前記第２電極と平面的に重ならない領域に、前記第３電極と電気的に接続する第１プラグが形成され、
    前記第２電極の前記第３電極と平面的に重ならない領域に、前記第２電極と電気的に接続する第２プラグが形成され、
    前記半導体基板上に、前記第１電極と電気的に接続する第３プラグが形成されていることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置であって、
    前記第１容量素子と前記第２容量素子とは並列に接続されていることを特徴とする半導体装置。
18. （ａ）半導体基板に素子分離領域を形成する工程と、
    （ｂ）前記素子分離領域上に容量素子を形成する工程とを備え、
    前記（ｂ）工程は、
    （ｂ１）前記素子分離領域上に下部電極を形成する工程と、
    （ｂ２）前記下部電極上に容量絶縁膜を形成する工程と、
    （ｂ３）前記容量絶縁膜上に上部電極を形成する工程とを有し、
    第１方向における前記上部電極の長さは、前記第１方向における前記下部電極の長さよりも長く、前記第１方向と交差する第２方向における前記上部電極の長さは、前記第２方向における前記下部電極の長さよりも短くなるように前記下部電極と前記上部電極とを形成し、前記上部電極と前記下部電極が平面的に重なる領域に前記容量素子を形成する半導体装置の製造方法であって、
    （ｂ４）前記（ｂ３）工程後、前記上部電極上に絶縁膜を形成する工程と、
    （ｂ５）前記絶縁膜をパターニングして、前記第２方向における前記上部電極の端部領域を含む所定領域と、前記第１方向における前記上部電極の段差領域を含む所定領域とを前記絶縁膜で覆う工程と、
    （ｂ６）前記（ｂ５）工程後、前記上部電極の表面に金属シリサイド膜を形成する工程とを有し、
    前記上部電極の表面に形成される前記金属シリサイド膜は、前記第２方向における前記上部電極の端部領域から離間した領域と、前記第１方向における前記上部電極の段差領域から離間した領域に形成されることを特徴とする半導体装置の製造方法。
19. 半導体基板の第１領域上に不揮発性メモリセルを形成し、前記半導体基板の第２領域に容量素子を形成する工程を備え、
    （ａ）前記第２領域に素子分離領域を形成する工程と、
    （ｂ）前記（ａ）工程後、前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
    （ｃ）前記第１ゲート絶縁膜上に第１ポリシリコン膜を形成する工程と、
    （ｄ）前記第１ポリシリコン膜を加工することにより、前記第１領域に前記不揮発性メモリセルのコントロールゲート電極を形成し、かつ、前記第２領域に前記容量素子の下部電極を形成する工程と、
    （ｅ）前記（ｄ）工程後、前記半導体基板の前記第１領域と前記第２領域を含む全面に複数の絶縁膜を積層した積層膜を形成する工程と、
    （ｆ）前記積層膜上に第２ポリシリコン膜を形成する工程と、
    （ｇ）前記第２ポリシリコン膜を加工することにより、前記第１領域では前記コントロールゲート電極の両側の側壁にだけ前記第２ポリシリコン膜を残し、かつ、前記第２領域では前記第２ポリシリコン膜よりなる前記容量素子の上部電極を形成する工程と、
    （ｈ）前記コントロールゲート電極の片側の側壁に形成されている前記第２ポリシリコン膜を除去することにより、前記コントロールゲート電極のもう一方の片側の側壁に残存する前記第２ポリシリコン膜からなるメモリゲート電極を形成する工程と、
    （ｉ）前記半導体基板に露出している前記積層膜を除去することにより、前記第１領域では、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に残存する前記積層膜により、第２ゲート絶縁膜、前記第２ゲート絶縁膜上に形成される電荷蓄積膜および前記電荷蓄積膜上に形成される第１絶縁膜を形成し、かつ、前記第２領域では、前記上部電極で覆われて残存する前記積層膜よりなる容量絶縁膜を形成する工程と、
    （ｊ）前記（ｉ）工程後、半導体基板に導電型不純物を導入することにより、前記コントロールゲート電極と前記メモリゲート電極に整合したソース領域およびドレイン領域を形成する工程とを有し、
    第１方向における前記上部電極の長さは、前記第１方向における前記下部電極の長さよりも長く、前記第１方向と交差する第２方向における前記上部電極の長さは、前記第２方向における前記下部電極の長さよりも短くなるように前記下部電極と前記上部電極とを形成し、前記上部電極と前記下部電極が平面的に重なる領域に前記容量素子を形成する半導体装置の製造方法であって、
    （ｋ）前記（ｊ）工程後、前記半導体基板上に第２絶縁膜を形成する工程と、
    （ｌ）前記第２絶縁膜をパターニングして、前記第２方向における前記上部電極の端部領域を含む所定領域と、前記第１方向における前記上部電極の段差領域を含む所定領域とを前記第２絶縁膜で覆う工程と、
    （ｍ）前記（ｌ）工程後、前記半導体基板の前記第１領域と前記第２領域を含む全面に金属膜を形成する工程と、
    （ｎ）前記（ｍ）工程後、前記半導体基板に対して熱処理を施すことにより、前記コントロールゲート電極、前記メモリゲート電極、前記ソース領域、前記ドレイン領域、前記下部電極および前記上部電極に金属シリサイド膜を形成する工程とを有し、
    前記上部電極の表面に形成される前記金属シリサイド膜は、前記第２方向における前記上部電極の端部領域から離間した領域と、前記第１方向における前記上部電極の段差領域から離間した領域に形成されることを特徴とする半導体装置の製造方法。

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