JP5116832B2 - 光プリントヘッドおよび画像形成装置 - Google Patents

Description

本発明は、複数の発光素子を配列した光プリントヘッド、および、該光プリントヘッドを用いて画像形成を行う画像形成装置に関する。

従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようにしている。このような電子写真プリンタにおいては、光源として発光ダイオード（ＬＥＤ）のほかに、発光サイリスタを用いたものが知られている。

光源に発光ダイオードを用いたものでは、駆動回路と発光素子とが１対１に対応するように設けられ、直接アノード端子とカソード端子間に電流を流すか否かにより、発光／非発光の状態を切り替えるようにしている。これに対し、発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、ゲート端子を用いて発光させる素子を指定し、アノード端子とカソード端子間に流す電流により発光パワーを制御するようにしている。また上記駆動回路と発光素子とは異なる基板ユニットとして構成され、両者は接続ケーブルにより電気的に接続されている。このような発光サイリスタを用いた画像形成装置を開示するものとして、例えば、特許文献１（特開２００７−８１０８１号公報）が挙げられる。

従来のＬＥＤを用いた光プリントヘッドを図を用いて説明する。図３２は従来の一般的なＬＥＤを用いた光プリントヘッドを示す回路図である。以下の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドについてとりあげ、その具体的な構成を説明する。図３２の例では、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイを配列し、各ＬＥＤアレイには各々１９２個のＬＥＤ素子を含み、ＬＥＤアレイ内の各ＬＥＤ素子において奇数番目のＬＥＤのカソード同士、偶数番目のＬＥＤのカソード同士が接続され、隣接して配置される２個のＬＥＤ素子のアノード端子同士が接続されており、奇数番目のＬＥＤと偶数番目のＬＥＤとは時分割に駆動される。

図３２において、ＣＨＰ１、ＣＨＰ２はＬＥＤアレイであり、ＣＨＰ３〜ＣＨＰ２６は記載を省略している。ＩＣ１、ＩＣ２はＣＨＰ１、ＣＨＰ２に対応して配置されたドライバＩＣであって、これらは同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。なおＩＣ３〜ＩＣ２６は図示を省略している。３１〜３８はＬＥＤ素子であって、ＬＥＤアレイ毎に１９２個ずつ配置されている。４１、４２はパワーＭＯＳトランジスタであって、パワーＭＯＳトランジスタ４１のドレーンはＬＥＤ３１，３３，３５，３７等のカソードと接続され、パワーＭＯＳトランジスタ４２のドレーンはＬＥＤ３２，３４，３６，３８等のカソードと接続されている。パワーＭＯＳトランジスタ４１、４２のソースはグランドに接続される。またパワーＭＯＳトランジスタ４１のゲートはＩＣ１のＫＤＲＶ端子と接続され、パワーＭＯＳトランジスタ４２のゲートはＩＣ２のＫＤＲＶ端子と接続されている。なおパワーＭＯＳトランジスタ４１のゲート端子信号としてＯＤＤ、パワーＭＯＳトランジスタ４２のゲート端子信号としてＥＶＥＮと記号し、図中に記載されている。

図３２に示す構成においては、印刷データ信号は４本であり、隣接するＬＥＤ素子８個のうち奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号毎に同時に送出することができる。このため図示しない印刷制御部から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッドに入力され、前記した４９９２ドット分のビットデータがフリップフロップ回路から成るシフトレジスタ中を順次転送される。次にラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッドに入力され、上記ビットデータは前記フリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。

続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子（今の例では発光ダイオード：ＬＥＤである）のうちＨｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。なおVDDは電源、ＧＮＤはグランドであり、ＨＤ−ＨＳＹＮＣ−Ｎは前記した時分割駆動において奇数番目のＬＥＤ駆動であるか偶数番目のＬＥＤ駆動であるかの初期状態を設定するための同期信号、ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、ＬＥＤヘッド内に設けられた図示しない基準電圧発生回路により発生される。
特開２００７−８１０８１号公報

ＬＥＤヘッドは多数の発光素子（ＬＥＤ）を配列してなるものであり、前記ＬＥＤの総数は数千個におよぶ。このため該素子が同時点灯することで前記素子に接続される共通配線には大電流を生じる。従来技術による構成においては、多数のＬＥＤ素子を複数の群に分けて各群ごとに時分割に駆動する構成としているが、各群ごとに設けられる共通配線の各々にはスイッチ素子としてのパワーＭＯＳトランジスタを接続して前記群の選択動作を行わせる必要があった。

前記パワーＭＯＳトランジスタには大電流を駆動する能力が必要とされるため、必然的にそのチップサイズは大きなものとならざるを得ない。そのため、それを配置するＬＥＤヘッド基板において大きな面積を占有することから、ヘッドの小型化を制約することになってしまい望ましくない。また、前記パワーＭＯＳトランジスタ素子を搭載する必要から、ヘッドの部材費コストを上昇させてしまい、ヘッドを低コスト化するうえで大きな支障となっていた。

上記課題を解決するために本発明の光プリントヘッドは、第１端子と、第２端子と、前記第１端子と前記第２端子との間の導通を制御するための制御端子とを各々有し、前記第１端子と前記第２端子との間に電流が流れることにより発光する複数の発光素子と、前記複数の発光素子のうち、少なくとも２つの発光素子に対応して設けられ、前記発光素子の前記第１端子と前記第２端子との間に電流を流すことにより発光させる駆動回路と、前記複数の発光素子の各々に対応して設けられ、前記発光素子の前記制御端子と一端が接続され、互いに逆接続された一対のダイオードで構成された、双方向に電圧降下を発生させる双方向電圧降下発生回路と、複数の前記双方向電圧降下発生回路の他端を共通に接続する共通母線と、前記共通母線に対して、前記発光素子の制御端子に与える制御信号を出力するバッファ回路とを備えたことを特徴とするものである。

上記構成を有する本発明に拠れば、第１端子と、第２端子と、前記第１端子と前記第２端子との間の導通を制御するための制御端子とを各々有し、前記第１端子と前記第２端子との間に電流が流れることにより発光する複数の発光素子と、前記複数の発光素子のうち、少なくとも２つの発光素子に対応して設けられ、前記発光素子の前記第１端子と前記第２端子との間に電流を流すことにより発光させる駆動回路と、前記複数の発光素子の各々に対応して設けられ、前記発光素子の前記制御端子と一端が接続され、互いに逆接続された一対のダイオードで構成された、双方向に電圧降下を発生させる双方向電圧降下発生回路と、複数の前記双方向電圧降下発生回路の他端を共通に接続する共通母線と、前記共通母線に対して、前記発光素子の制御端子に与える制御信号を出力するバッファ回路とを備えた構成としたので、発光素子の発光出力の変動を抑制することができるとともに、発光素子を駆動させるためのパワーＭＯＳトランジスタを不要とすることができ、省スペースで低価格な光プリントヘッドおよび画像形成装置を提供することができる。

以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は実施例１の光プリントヘッドを示す回路図である。以下に説明する各実施例では、画像形成装置として電子写真プリンタを例として説明する。

図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。

そして、セットされている図示しない用紙の有無およびサイズが用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとして光プリントヘッド（記録ヘッド）１９に転送される。光プリントヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられた発光サイリスタを複数個線上に配列したものである。

そして印刷制御部 １は１ライン分のビデオ信号を受信すると、光プリントヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印字データ信号ＨＤ−ＤＡＴＡを光プリントヘッド１９内に保持させる。また印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、光プリントヘッド１９に保持した印字データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。なお、ＨＤ−ＣＬＫは印字データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を光プリントヘッド１９に送信するためのクロック信号である。またＨＤ−ＨＳＹＮＣ−Ｎは主走査同期信号で、ＨＤ−ＳＴＢ
−Ｎはストローブ信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。

その後、トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。

図２は実施例１による光プリントヘッドの構造を示す図である。本実施例の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドについてとりあげ、その具体的な構成を説明する。また本例では、発光素子の総数は４９９２ドットであり、これを構成するために２６個の発光素子アレイを配列し、各発光素子アレイには各々１９２個の発光素子を含み、発光素子アレイ内の各発光素子においてカソード端子はグランドに接続され、隣接して配置される２個の発光素子のアノード端子同士が接続されており、奇数番目の発光素子と偶数番目の発光素子とは時分割に駆動される。

図２において、ＣＨＰ１、ＣＨＰ２は発光素子アレイであり、ＣＨＰ３〜ＣＨＰ２６は記載を省略している。ＩＣ１、ＩＣ２はＣＨＰ１、ＣＨＰ２に対応して配置されたドライバＩＣであって、これらは同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。なおＩＣ３〜ＩＣ２６は図示を省略している。１０１〜１０８は発光サイリスタ素子であって、発光素子アレイ毎に１９２個ずつ配置されている。前記発光サイリスタは第１端子であるアノードと第２端子であるカソード、第３端子であるゲートの各端子を備えており、隣接配置される２個の発光サイリスタごとにそのアノード端子が接続され、前記ドライバＩＣのＤＯ１〜ＤＯ９６の各端子と接続される。また前記発光サイリスタのカソード端子はグランドと接続されている。さらに前記発光サイリスタ列の奇数番目の発光サイリスタのゲート端子同士、偶数番目の発光サイリスタのゲート端子同士が接続され、ドライバＩＣのゲート駆動端子とそれぞれ接続されている。

たとえば、発光サイリスタ１０１と発光サイリスタ１０２のアノード端子同士は接続され、ドライバＩＣ（ＩＣ１）のアノード駆動端子であるＤＯ９６と接続され、発光サイリスタ１０１と発光サイリスタ１０２のカソードはグランドと接続され、さらに、発光サイリスタ１０１や発光サイリスタ１０３のゲート端子同士は接続されてドライバＩＣ（ＩＣ１）に設けられたゲート駆動端子Ｇ２と接続され、発光サイリスタ１０２や発光サイリスタ１０４のゲート端子同士は接続されてドライバＩＣ（ＩＣ１）に設けられたゲート駆動端子Ｇ１と接続されている。

図２に示す構成においては、印刷データ信号は４本であり、隣接する発光サイリスタ８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号毎に同時に送出することができる。このため、印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共に光プリントヘッド１９に入力され、前
記した４９９２ドット分のビットデータが後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。次に、ラッチ信号ＨＤ−ＬＯＡＤが光プリントヘッド１９に入力され、上記ビットデータは前記フリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。

続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。なお、VDDは電源、ＧＮＤはグランドであり、ＨＤ−ＨＳＹＮＣ−Ｎは前記した時分割駆動において奇数番目のＬＥＤ駆動であるか偶数番目のＬＥＤ駆動であるかの初期状態を設定するための同期信号、ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、光プリントヘッド１９内に設けられた図示しない基準電圧発生回路により発生される。

図３は図２で示した発光サイリスタの構成を示す図である。図３（ａ）は回路シンボルを示し、発光サイリスタ１０１は、アノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇの三つの端子を備えている。図３（ｂ）は図３（ａ）にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタ１０１はＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により前記基材の上層
に所定の結晶をエピタキシャル成長させることで作成される。

まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。次いで、最上層のＮ型層の一部に公知のフォトリソグラフィー法により選択的にＰ型不純物領域１３４を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域１３３の一部を露出させ、該領域１３３に金属配線を形成してカソード電極を形成する。それと同時にＰ型領域１３４とＮ型領域１３１にもそれぞれアノード電極とゲート電極が形成される。

図３（ｃ）は発光サイリスタの別の形態を示す。本構成においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１と、Ｐ型不純物を含ませ成層したＰ型層１３５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。

さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程で発光サイリスタの最下層となるＮ型領域１３３の一部を露出させ、該領域１３３に金属配線を形成してカソード電極を形成する。同様に、最上層となるＰ型領域１３５の一部を露出させ、該領域１３５に金属配線を形成してアノード電極を形成する。それと同時にＮ型領域１３１にゲート電極が形成される。

図３（ｄ）は図（ｂ）、（ｃ）と対比させて描いた発光サイリスタの等価回路である。
発光サイリスタ１０１はＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２とからなり、ＰＮＰトランジスタ１４１のエミッタがサイリスタのアノード端子Ａに相当し、ＰＮＰトランジスタ１４１のベースがサイリスタのゲート端子Ｇに対応しており、該端子はＮＰＮトランジスタ１４２のコレクタとも接続される。またＰＮＰトランジスタ１４１のコレクタはＮＰＮトランジスタ１４２のベースと接続され、ＮＰＮトランジスタ１４２のエミッタはサイリスタのカソード端子Ｋに相当している。

なお図３に示したサイリスタではＧａＡｓウェハー基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであってもよく、またはサファイヤ基板上にＧａＮやＡｌＧａＮといった材料を成膜したものであっても良い。前述したサイリスタ素子は、たとえば特開２００７−８１０８１号で開示されているエピタキシャルボンディング法を用いてドライバＩＣ（図３でＩＣ１〜ＩＣ２６等として示したもの）を配列したウェハーと接着され、公知のエッチング法により不要箇所が除去されるとともに、サイリスタ素子の端子箇所が露出させられる。ついで、サイリスタの各端子予定箇所と前記ドライバＩＣの端子部とがフォトリソグラフィー法により形成された薄膜配線を用いて接続される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。

図４は実施例１によるドライバＩＣの詳細な構成を示すブロック図である。図４において、１１１は抵抗であって、ストローブ端子と電源ＶＤＤとの間に接続されるプルアップ素子である。１１２、１１３はインバータ回路、１１４はＮＡＮＤ回路である。ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップ回路であって、シフトレジスタを構成する。ＬＴＡ１〜ＬＴＤ１、ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。１１７はＭＥＭ２ブロック、１２１はＭＥＭブロックであり、それぞれがメモリ回路であって、各発光素子の光量ばらつき補正のための補正データ（ドット補正データ）や発光素子アレイチップ毎の光量補正データ（チップ補正データ）あるいはドライバＩＣ毎の固有データがそれぞれ格納される。

１１８はＭＵＸ２ブロックであってマルチプレクサ回路である。本回路は前記メモリＭＥＭ２から出力されているドット補正データにおいて、隣接した発光素子ドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替えるために設けられている。ＤＲＶブロック（１１９）は発光素子の駆動回路、ＳＥＬブロック１２０はセレクタ回路、ＣＴＲＬ１ブロック（１１５）は制御回路であって、前記補正データをメモリＭＥＭ２やＭＥＭに対して書き込みするときの書き込み指令信号（Ｅ１，Ｅ２，Ｗ３〜Ｗ０）を発生する。またＣＴＲＬ２ブロック（１１６）は制御回路であって、前記マルチプレクサＭＵＸ２に対し奇数ドットデータと偶数ドットデータとのデータ切り替え指令信号（Ｓ１Ｎ、Ｓ２Ｎ）を発生する。データ切り替え指令信号（Ｓ１Ｎ，Ｓ２Ｎ）はまたバッファ回路１２３、１２４の入力端子とも接続され、該バッファ回路の出力はドライバＩＣのＧ１、Ｇ２端子と接続され、前述した図２のように各発光素子アレイ毎に発光サイリスタ１０２、１０１のゲート端子と接続される。

ＡＤＪブロック（１２２）は制御電圧発生回路であって、ＶＲＥＦ端子より入力された基準電圧値ＶＲＥＦを受けて、発光素子駆動のための制御電圧を発生させる。フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路ＳＥＬへ入力され、その出力端子Ｙ０はドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５からの出力もセレクタ回路ＳＥＬに接続され、各々の出力はドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタ回路を構成しており、セレクタ回路１２０によりシフト段数を２４段と２５段とに切り替えること
ができる。

ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＯ０〜ＤＡＴＡＩ３にそれぞれ接続されている。従って、ドライバＩＣ ＩＣ１〜ＩＣ２６の全シフトレジスタとで、印刷制御部１から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路を構成している。同様に、ドライバＩＣ ＩＣ１〜ＩＣ２６の全シフトレジスタとで、印刷制御部１から初段のドライバＩＣ ＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路をそれぞれ構成している。

ラッチ回路ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４は、ラッチ信号ＬＯＡＤ−Ｐによりラッチ動作が行われる。ラッチ回路ＬＴＡ１〜ＬＴＡ２４は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ２４はフリップフロップ回路ＦＦＢ１〜ＦＦＢ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１をラッチする。ＬＴＣ１〜ＬＴＣ２４はフリップフロップ回路ＦＦＣ１〜ＦＦＣ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ２をラッチする。ＬＴＤ１〜ＬＴＤ２４はフリップフロップ回路ＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。ＮＡＮＤ回路１１４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐがインバータ回路１１２、１１３を介して入力され、発光素子駆動部ＤＲＶに対する駆動のオン、オフを制御する信号を生成する。

図５は図４に示したメモリ回路ＭＥＭ２の回路構成図である。なお本実施例の構成においては、発光素子の光量補正のためのドット補正データは４ビットであり、その駆動電流をドット毎に１６段階に調整することで光量補正を行うことができる。図５には隣接する２個（２ドット）のメモリセル回路を示してあり、それぞれを破線にて囲まれる領域１５１、１５２として区分けして示している。左側回路１５１は奇数番目のドット（例えばドットＮｏ．１）の補正データを格納するものであり、右側回路１５２は偶数番目のドット（例えばドットＮｏ．２）の補正データを格納するためのものである。メモリ回路ＭＥＭ２は、バッファ回路１８１を備え、それと相補なデータ信号を発生するために設けられたインバータ１８２と、補正メモリセルを構成するインバータ１５３〜１６０と、ＮＭＯＳトランジスタ１６１〜１７６とを備えている。

またメモリセル回路ＭＥＭ２は、補正データ入力端子Ｄと、奇数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ１と、偶数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、奇数番目ドットに関する補正データ出力端子ＯＤＤ０〜ＯＤＤ３と、偶数番目ドットに関する補正データ出力端子ＥＶＮ０〜ＥＶＮ３とを備えている。

図５に示すメモリセル回路ＭＥＭ２のデータ入力端子Ｄは、図４に示すフリップフロップ回路ＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、ＦＦＡ２…ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４等のデータ出力端子Ｑにそれぞれ接続されている。またメモリセル選択端子Ｗ０〜Ｗ３には制御回路ＣＴＲＬ１（１１５）からの書き込み制御信号Ｗ０〜Ｗ３が、それぞれ入力され、メモリＭＥＭ２の書き込みイネーブル端子には制御回路ＣＴ
ＲＬ１（１１５）からの書き込みイネーブル信号Ｅ１、Ｅ２が入力される。

バッファ回路１８１の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路１８１の出力端子は、ＮＭＯＳトランジスタ１６１、１６５、１６９、１７３の第１端子に接続されている。インバータ１８２の入力端子はバッファ１８１の出力と接続され、インバータ１８２の出力はＮＭＯＳトランジスタ１６４、１６８、１７２、１７６の第１端子に接続される。インバータ１５３とインバータ１５４、インバータ１５５とインバータ１５６、インバータ１５７とインバータ１５８およびインバータ１５９とインバータ１６０とはそれぞれ直列に接続され、それぞれがメモリセルを形成している。また、ＮＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２、ＮＭＯＳトランジスタ１６３とＮＭＯＳトランジスタ１６４、ＮＭＯＳトランジスタ１６５とＮＭＯＳトランジスタ１６６、ＮＭＯＳトランジスタ１６７とＮＭＯＳトランジスタ１６８、ＮＭＯＳトランジスタ１６９とＮＭＯＳトランジスタ１７０、ＮＭＯＳトランジスタ１７１とＮＭＯＳトランジスタ１７２、ＮＭＯＳトランジスタ１７３とＮＭＯＳトランジスタ１７４およびＮＭＯＳトランジスタ１７５とＮＭＯＳトランジスタ１７６とはそれぞれ直列に接続され、直列接続の一端はバッファ１８１、インバータ１８２の出力とそれぞれ接続される。

ＮＭＯＳトランジスタ１６２、１６３のゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ１６６、１６７のゲート端子は、端子Ｗ１に接続されている。ＮＭＯＳトランジスタ１７０、１７１のゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ１７４、１７５のゲート端子は、端子Ｗ３に接続されている。また前記イネーブル信号Ｅ１はＮＭＯＳトランジスタ１６１，１６４，１６５，１６８，１６９，１７２，１７３，１７６のゲート端子に接続される。

インバータ１５３からの出力は端子ＯＤＤ０に接続される。インバータ１５５からの出力は端子ＯＤＤ１に接続される。インバータ１５７からの出力は端子ＯＤＤ２に接続される。インバータ１５９からの出力は端子ＯＤＤ３に接続される。上記はメモリセル１５１についてのものであるが、メモリセル１５２についても接続されるイネーブル信号がＥ２
、出力される信号名がＥＶＮ０〜ＥＶＮ３となる他は全く同様の構成となっている。

図６は図４においてＭＵＸ２ブロックとして示したマルチプレクサ回路である。図６はそれぞれ独立な４個のマルチプレクサ回路からなっており、１９１〜１９８はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１９１、１９３、１９５、１９７のゲートはＳ１Ｎ端子と接続され、ＰＭＯＳトランジスタ１９２、１９４、１９６、１９８のゲートはＳ２Ｎ端子と接続され、ＰＭＯＳトランジスタ１９１の第1端子はＯＤＤ０端子と接続され、ＰＭＯＳトランジスタ１９２の第2端子はＥＶＮ０端子と接続され、ＰＭＯＳトランジスタ１９１とＰＭＯＳトランジスタ１９２の第2端子同士は端子Ｑ０と接続されている。

ＰＭＯＳトランジスタ１９３〜１９８からなる回路も同様な構成であり、ＰＭＯＳトランジスタ１９３の第1端子はＯＤＤ１端子と接続され、ＰＭＯＳトランジスタ２９４の第2端子はＥＶＮ１端子と接続され、ＰＭＯＳトランジスタ１９３とＰＭＯＳトランジスタ１９４の第2端子同士は端子Ｑ１と接続されている。また、ＰＭＯＳトランジスタ１９５の第1端子はＯＤＤ２端子と接続され、ＰＭＯＳトランジスタ１９６の第2端子はＥＶＮ２端子と接続され、ＰＭＯＳトランジスタ１９５とＰＭＯＳトランジスタ１９６の第2端子同士は端子Ｑ２と接続されている。さらに、ＰＭＯＳトランジスタ１９７の第1端子はＯＤＤ３端子と接続され、ＰＭＯＳトランジスタ１９８の第2端子はＥＶＮ３端子と接続され、ＰＭＯＳトランジスタ１９７とＰＭＯＳトランジスタ１９８の第2端子同士は端子Ｑ３と接続されている。

前述したマルチプレクサ回路の構成において、スイッチ素子としてＰＭＯＳトランジスタを用いているのは次の理由によるものであって、動作上の支障を防止しつつ使用される素子数を削減することが可能な新規な構成となっている。すなわち、ＰＭＯＳトランジスタ１９１をオンさせるためにＳ１Ｎ信号をＬｏｗレベルとするとき、ＯＤＤ０信号がＨｉｇｈレベルであれば、その信号レベルと略等しい電圧がＱ０端子から出力される。このようにＨｉｇｈレベルの伝達であればＰＭＯＳトランジスタをスイッチ素子として使用した場合でも何ら支障がない。同様に、ＯＤＤ０信号がＬｏｗレベル（略０Ｖ）であったとすると、ＰＭＯＳトランジスタ１９１の第2端子はＰＭＯＳトランジスタ１９１の閾値電圧に近い電位にまで降下するものの、Ｌｏｗレベル（略０Ｖ）にまで下がることはない。このようにＬｏｗレベルの伝達機能は完全ではない欠点を内在している。

このような欠点を解消するため、従来技術による構成においては、ＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。その一方で、データ信号１本あたりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、図６の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという欠点を内在していた。

これに対して図６の構成では、一般的なアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Ｌｏｗレベルの伝達機能は完全ではない欠点を内在している。ところが後述するように、マルチプレクサＭＵＸ２の出力が接続される後段回路であるＤＲＶ回路においては、Ｈｉｇｈレベルとして略ＶＤＤ電位と等しい入力電圧を要するのに対し、Ｌｏｗレベルとしては後述するＶｃｏｎｔ電位にまで下降していれば十分であり、略０Ｖにまで電位降下するようなＬｏｗレベル電位を必要としていない。このため、図６に示すマルチプレクサ回路を用いることで、回路動作上の制約を回避しつつ所要素子数を削減することができる。

図７は図４において示したＤＲＶブロックに対応する発光素子駆動回路である。素子駆動回路は、ＰＭＯＳトランジスタ２００〜２０５と、ＮＭＯＳトランジスタ２０６と、ＮＡＮＤ回路２１０〜２１３とＮＯＲ回路２０７とを備えている。また，素子駆動回路ＤＲＶは、印刷データ入力端子Ｅと、素子駆動のオン、オフを指令する入力端子Ｓと、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備えている。

素子駆動回路の印刷データ入力端子であるＥには、図４における ＬＴＡ１〜ＬＴＤ１、ＬＴＡ１２〜ＬＴＤ１２等のラッチ回路のＱＮ出力と接続される。入力端子Ｑ３〜Ｑ０は、図６のマルチプレクサ回路ＭＵＸ２からの補正データ出力端子Ｑ３〜Ｑ０に接続されている。端子Ｓには、図４のＮＡＮＤ回路１１４から出力される素子駆動のオン、オフ指令信号が入力される。端子Ｖには、図４の制御電圧発生回路ＡＤＪからの制御電圧Ｖｃｏｎｔが入力される。駆動電流出力端子ＤＯは、図示しないボンディングワイヤーや後述する薄膜配線等により発光サイリスタのアノードと接続される。ＮＯＲ回路２０７の２個の入力端子は、それぞれ端子Ｓおよび端子Ｅに接続されている。ＮＡＮＤ回路２１０〜２１３の第１入力端子は、ＮＯＲ回路２０７の出力端子に接続されている。またＮＡＮＤ回路２１３〜２１０の第２入力端子は、それぞれ補正データ入力端子Ｑ３〜Ｑ０に接続されている。

ＰＭＯＳトランジスタ２００〜２０３のゲート端子は、それぞれＮＡＮＤ回路２１０〜２１３の出力端子に接続されている。またＰＭＯＳトランジスタ２００〜２０５のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ２００〜２０４のドレ−ン端子は、駆動電流出力端子ＤＯに接続されている。一方、ＮＡＮＤ回路２１０〜２１３およびＮＯＲ回路２０７の電源は図示しない電源ＶＤＤと接続され、これら回路のグランドは端子Ｖと接続され、Ｖｃｏｎｔなる電位に保たれる。

後述するように、電源ＶＤＤの電位とＶｃｏｎｔ電位との電位差はＰＭＯＳトランジスタ２００〜２０４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳトランジスタ２００〜２０４のドレーン電流を調整することが可能となる。図４の制御電圧発生回路ＡＤＪは基準電圧Ｖｒｅｆを受けて、ＰＭＯＳトランジスタ２００〜２０４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。

図７の説明に戻ると、印刷データがオンであり（このとき端子Ｅの入力レベルはＬｏｗ）、発光素子の駆動オン、オフの指令信号ＳがＬｏｗとなって駆動オンを指令しているとき、ＮＯＲ回路２０７の出力はＨｉｇｈとなる。このときＱ３〜Ｑ０の端子データに従いＮＡＮＤ回路２１０〜２１３の出力信号レベル、およびＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６とで構成されるインバータの出力はＶＤＤ電位あるいはＶｃｏｎｔ電位となる。ＰＭＯＳトランジスタ２０４は、発光素子に主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ２００〜２０３は、発光素子の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。

主駆動トランジスタ２０４は印刷データに従って駆動される。補助駆動トランジスタ２００〜２０３は、ＮＯＲ回路２０７の出力がＨｉｇｈレベルであるときに、マルチプレクサ出力Ｑ３〜Ｑ０の出力に従って選択的に駆動される。後述するように、マルチプレクサ出力Ｑ３〜Ｑ０からは発光素子の各ドットの発光バラツキを補正するための補正データが格納された、補正メモリのデータが出力される。つまり、主駆動トランジスタ２０４とともに、補正データに従って補助駆動トランジスタ２００〜２０３が選択的に駆動され、主駆動トランジスタ２０４のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算された駆動電流が、端子ＤＯから発光素子に供給される。

ＰＭＯＳトランジスタ２００〜２０３が駆動されているとき、ＮＡＮＤ回路２１０〜２１３の出力はＬｏｗレベル（すなわち、ほぼ制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＰＭＯＳトランジスタ２００〜２０３のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。このとき、ＰＭＯＳトランジスタ２０５はオフ状態にあり、ＮＭＯＳトランジスタ２０６はオン状態にあって、ＰＭＯＳトランジスタ２０４のゲート電位もまたほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、ＰＭＯＳトランジスタ２００〜２０４のドレーン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。このとき、ＮＡＮＤ回路２１０〜２１３は電源電位ＶＤＤとグランド電位Ｖｃｏｎｔを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位ＶＤＤとグランド電位Ｖｃｏｎｔに即したものであって良く、Ｌｏｗレベルは必ずしも０Ｖであることを必要としない。このため、図６で示した構成によるマルチプレクサを用いても支障なく動作させることができる。

図８は図４にて示した制御回路ＣＴＲＬ１ブロック（１１５）の構成を示す回路図である。図８において、２２１〜２２５はフリップフロップ回路、２２６はＮＯＲ回路、２２７、２２８はＡＮＤ回路、２３０〜２３３はＡＮＤ回路である。フリップフロップ回路２２１〜２２５の負論理のリセット端子（Ｒ）はＬＯＡＤ端子と接続され、ラッチ信号ＬＯＡＤ−Ｐが入力される。フリップフロップ回路２２１、２２２のクロック端子はＳＴＢ端子と接続され、ＳＴＢ−Ｐ信号が入力される。フリップフロップ回路２２１とフリップフロップ回路２２２のＱ出力はＮＯＲ回路２２６の入力と接続され、ＮＯＲ回路２２６の出力はフリップフロップ回路２２１のＤ入力と接続されている。

フリップフロップ回路２２３のクロック端子はフリップフロップ回路２２１のＱ出力端子と接続され、フリップフロップ回路２２３のＱＮ出力は自身のＤ入力端子と接続されている。フリップフロップ回路２２３のＱ出力はＡＮＤ回路２２７の一方の入力端子と接続され、フリップフロップ回路２２３のＱＮ出力端子はＡＮＤ回路２２８の一方の入力端子と接続され、ＡＮＤ回路２２７とＡＮＤ回路２２８の他方の入力端子にはＬＯＡＤ−Ｐ信号が入力されている。また、ＡＮＤ回路２２７、２２８の出力は端子Ｅ１、Ｅ２と接続され、図４のメモリ回路ＭＥＭ２の書き込みイネーブル信号となる。

フリップフロップ回路２２４、２２５のクロック端子はＡＮＤ回路２２７の出力に接続され、フリップフロップ回路２２４のＤ端子はフリップフロップ回路２２５のＱ出力端子と接続され、フリップフロップ回路２２５のＤ入力端子はフリップフロップ回路２２４のＱＮ出力端子と接続される。ＡＮＤ回路２３３の第１入力はフリップフロップ回路２２５のＱ端子と接続され、ＡＮＤ回路２３３の第２入力はフリップフロップ回路２２４のＱＮ端子と接続され、ＡＮＤ回路２３２の第１入力はフリップフロップ回路２２５のＱ端子と接続され、ＡＮＤ回路２３２の第２入力はフリップフロップ回路２２４のＱ端子と接続され、ＡＮＤ回路２３１の第１入力はフリップフロップ回路２２５のＱＮ端子と接続され、ＡＮＤ回路２３１の第２入力はフリップフロップ回路２２４のＱ端子と接続され、ＡＮＤ回路２３０の第１入力はフリップフロップ回路２２５のＱＮ端子と接続され、ＡＮＤ回路２３０の第２入力はフリップフロップ回路２２４のＱＮ端子と接続され、ＡＮＤ回路２３０〜２３３の第３入力はフリップフロップ回路２２２のＱ出力と接続される。ＡＮＤ回路２３０〜２３３の出力端子はＷ０〜Ｗ３端子と接続され、図４のメモリ回路ＭＥＭ２の書き込み指令信号となっている。

図９は図４にて示した制御回路ＣＴＲＬ２ブロック（１１６）の構成を示す回路図である。図９において、２４１はフリップフロップ回路、２４２、２４３はバッファ回路である。フリップフロップ回路２４１のクロック端子はＬＯＡＤ端子と接続されて、ＬＯＡＤ−Ｐ信号が入力され、負論理のリセット端子（Ｒ）はＨＳＹＮＣ端子と接続されてＨＳＹＮＣ−Ｎ信号が入力される。またＤ端子は自身のＱＮ端子と接続されている。バッファ回路２４２の入力端子はフリップフロップ回路２４１のＱ端子と接続され、バッファ回路２４３の入力端子はフリップフロップ回路２４１のＱＮ端子と接続される。バッファ回路２４３，２４２の出力はＳ１Ｎ、Ｓ２Ｎ端子と接続され、図４のマルチプレクサ回路ＭＵＸ２に対するデータ選択指令信号として出力されている。

図１０は図４においてＡＤＪブロック（１２２）として示した制御電圧発生回路であって、ドライバＩＣチップ毎に１回路ずつ設けられている。図１０において、２５１は演算増幅器、２５２はＰＭＯＳトランジスタ、２５３はアナログマルチプレクサ回路である。ＰＭＯＳトランジスタ２５２のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２５１の出力端子に接続されると共に端子Ｖに接続される。ＰＭＯＳトランジスタ２５２は図７のＰＭＯＳトランジスタ２００〜２０４とはゲート長があい等しく構成されている。ＰＭＯＳトランジスタ２５２のドレーン電流が図中にＩｒｅｆとして記入されている。

一方、演算増幅器２５１の反転入力端子はＶＲＥＦ端子に接続され、Ｖｒｅｆなる電位が印加され、非反転入力端子は後述するマルチプレク２５３の出力端子Ｙと接続され、演算増幅２５１の出力端子はＰＭＯＳトランジスタ２５２のゲート端子と接続されるとともに、端子Ｖに接続されＤＲＶブロックとして前述した図７の回路に接続される。また、Ｒ００〜Ｒ１５は抵抗である。マルチプレクサ回路２５３は、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙと、論理信号が入力される４個の入力端子Ｓ３〜Ｓ０を備え、該４本の論理信号により設定される１６通りの信号論理の組み合わせによって、前記Ｐ０〜Ｐ１５端子のうち、何れかの端子が選択され、当該端子に印加される電位が出力端子Ｙから出力される。換言すれば、入力端子Ｓ３〜Ｓ０の論理信号レベルによって前記Ｐ０〜Ｐ１５端子のうち何れかの端子が選択され、出力端子Ｙとの間に電流経路が形成される。

演算増幅２５１と抵抗列Ｒ００〜Ｒ１５、ＰＭＯＳトランジスタ２５２とで構成される回路でフィードバック制御回路を構成しており、演算増幅器２５１の非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。このため、図１０のＰＭＯＳトランジスタ２５２のドレーン電流（Ｉｒｅｆ）は、抵抗Ｒ００〜Ｒ１５のうち、マルチプレクサ２５３により選択される部位の合成抵抗値と、演算増幅器２５１に入力される基準電圧Ｖｒｅｆとから決定されることになる。さらに具体的に説明すれば、入力端子Ｓ３〜Ｓ０の論理値が’’１１１１’’となっていて、補正状態の最大が指令されているとき、マルチプレクサ２５３のＰ１５端子とＹ出力端子とが導通状態とされ、Ｐ１５端子の電位が前記Ｖｒｅｆ電位と略等しくなるように制御される。この結果、前記したＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ００
となる。

一方、入力端子Ｓ３〜Ｓ０の論理値が’’０１１１’’となっていて、補正状態の中心が指
令されているとき、マルチプレクサ２５３のＰ７端子とＹ出力端子とが導通状態とされ、Ｐ７端子の電位が前記Ｖｒｅｆ電位と略等しくなるように制御される。この結果、前記したＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋・・＋Ｒ０７＋Ｒ０８）
となる。

さらに、入力端子Ｓ３〜Ｓ０の論理値が’’００００’’となっていて、補正状態の最小が
指令されているとき、マルチプレクサ２５３のＰ０端子とＹ出力端子とが導通状態とされ、Ｐ０端子の電位が前記Ｖｒｅｆ電位と略等しくなるように制御される。この結果、前記したＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋・・＋Ｒ１４＋Ｒ１５）
となる。

前述したように、図７のＰＭＯＳトランジスタ２００〜２０４とＰＭＯＳトランジスタ２５２とはゲート長があい等しく構成され、これらトランジスタは飽和領域で動作するように制御されているので、各トランジスタはカレントミラーの関係となり、ＰＭＯＳトランジスタ２００〜２０４がオンとなるとき前記Ｉｒｅｆに比例するドレーン電流を生じる。この結果、マルチプレクサ２５３の入力端子Ｓ３〜Ｓ０に与える論理値状態により前記Ｉｒｅｆ電流を１６段階に調整することができ、図７のＰＭＯＳトランジスタ２００〜２０４のドレーン電流もまた１６段階に調整可能とすることができる。

図１１は図４において示したサイリスタのゲート端子の駆動用バッファ回路１２３、１２４の構成を示す。図１１（ａ）はバッファ回路１２３の回路図シンボルであり、図１１（ｂ）はその回路構成を示している。図１１（ｂ）において、３０１、３０２はインバータ回路、３０３、３０４はＰＭＯＳトランジスタである。インバータ回路３０１の入力はバッファ回路１２３の入力端子に相当するものであり、インバータ回路３０１の出力はインバータ回路３０２の入力と接続される一方でＰＭＯＳトランジスタ３０３のゲートとも接続されている。またインバータ回路３０２の出力はＰＭＯＳトランジスタ３０４のゲートと接続される。ＰＭＯＳトランジスタ３０３のソースは電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳトランジスタ３０４のソースと接続される一方で、バッファ回路１２３の出力端子と接続される。ＰＭＯＳトランジスタ３０４のドレーン端子はグランドと接続されている。

図１２は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図１２において、４０１はプリント配線板、４０２は図２に示したＩＣチップ（ＩＣ１〜ＩＣ２６等）であり、４０３は該素子上に配置された発光サイリスタアレイ（ＣＨＰ１〜ＣＨＰ２６等）を示す。また４０４はボンディングワイヤーを示し、前記ドライバＩＣ（ＩＣ１等）の各端子とプリント配線板４０１上の図示しない配線パッドとを接続している。

図１３は光プリントヘッドの構成を概略的に示す断面図である。図１３に示されるように、光プリントヘッド１９は、ベース部材４１１と、ベース部材４１１にて固定されたプリント配線板４０１と、柱状の光学素子を多数配列してなるロッドレンズアレイ４１２と、ロッドレンズアレイ４１２を保持するホルダ４１３と、プリント配線板４０１、ベース部材４１１およびホルダ４１３とを固定するクランプ部材４１４、４１５とで構成される。また４０２は前述した駆動回路等が集積されたＩＣチップであり、４０３は該素子上に配置された発光サイリスタ列を示す。

次に実施例１の動作を説明する。図１４は図２の構成の光プリントヘッドを用いて印刷動作を行う場合のタイムチャートを示す。発光素子の時分割駆動の開始に先立ち、同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される（Ａ部）。次いでＢ部において奇数番目の発光素子の駆動データ（Ｏｄｄ印刷データ）を転送するため、クロック信号ＨＤ−ＣＬＫに同期してデータ信号ＨＤ−ＤＡＴＡ３〜０が入力される。なお本光プリントヘッドにおいては、２６個のドライバＩＣがカスケードに接続され、各ＩＣ毎に９６個のＬＥＤ駆動端子を備えており、１パルスのクロック信号により４画素分の印刷データが一度に転送される。このため一度のデータ転送に必要なクロックパルス数は（９６／４）×２６＝２４×２６＝６２４である。

Ｂ部において１ラインデータのうち、奇数ドットのデータの転送が完了すると、Ｃ部に示すようにラッチ信号ＨＤ−ＬＯＡＤ信号が入力され、フリップフロップ回路（ＦＦＡ１〜ＦＦＤ２５）で構成されるシフトレジスタを介して入力されたデータはラッチ回路（ＬＴＡ１〜ＬＴＤ２４）にラッチされる。このとき、発光サイリスタのゲート駆動信号Ｇ１がＬｏｗレベルとなり（Ｌ部）、ゲート駆動信号Ｇ２がＨｉｇｈレベルとされる（Ｎ部）。次いで、発光サイリスタ駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される（Ｄ部）。これによりドライバＩＣ（ＩＣ１〜ＩＣ２６等）のＤＯ１〜ＤＯ９６端子は印刷データによる指令値に基づき選択的にオン状態となって、駆動電流が出力される（Ｑ部）。

このとき駆動される発光素子は前記Ｇ１信号がゲート端子に接続されるサイリスタ素子であって、図２における１０２、１０４等である。このため、ドライバＩＣ ＩＣ１のＤＯ１端子から駆動電流が流し出された場合、サイリスタ素子１０４のアノード、カソード端子を経てグランドへと至る電流経路が形成されることになり、一方、サイリスタ１０３はゲート端子のレベルがＨｉｇｈとなっていてオフ状態とされ、ドライバＩＣ ＩＣ１のＤＯ１端子からの駆動電流は流れず消灯状態のままとされる。この結果、サイリスタ素子１０４が発光して（図１においては図示していないが）感光ドラム上の静電潜像を形成することで印刷ドットを発生する。ついでＦ部において負論理のストローブ信号ＨＤ−ＳＴＢ−ＮがＨｉｇｈレベルとなると、ドライバＩＣによる駆動はオフとなってサイリスタ素子はすべて消灯される（Ｒ部）。

さらに、Ｅ部において偶数番目のＬＥＤの駆動データ（Ｅｖｅｎ印刷データ）を転送するため、クロック信号ＨＤ−ＣＬＫに同期してデータ信号ＨＤ−ＤＡＴＡ３〜０が入力される。Ｅ部において１ラインデータのうち、偶数ドットのデータの転送が完了すると、Ｇ部に示すようにラッチ信号ＨＤ−ＬＯＡＤ信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。このとき、発光サイリスタのゲート駆動信号Ｇ１がＨｉｇｈレベルとなり（Ｍ部）、ゲート駆動信号Ｇ２がＬｏｗレベルとされる（Ｏ部）。

次いでＬＥＤ駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される（Ｈ部）。これによりドライバＩＣ（ＩＣ１〜ＩＣ２６等）のＤＯ１〜ＤＯ９６端子は印刷データによる指令値に基づき選択的にオン状態となって、駆動電流が出力される（Ｓ部）。このとき駆動される発光素子は前記Ｇ２信号がゲート端子に接続されるサイリスタ素子であって、図２における１０１、１０３等である。
このため、ドライバＩＣ ＩＣ１のＤＯ１端子から駆動電流が流し出された場合、サイリスタ素子１０３のアノード、カソード端子を経てグランドへと至る電流経路が形成されることになり、一方、サイリスタ１０４はゲート端子のレベルがＨｉｇｈとなっていてオフ状態とされ、ドライバＩＣ ＩＣ１のＤＯ１端子からの駆動電流は流れず消灯状態のままとされる。

この結果、サイリスタ素子１０３が発光して（図１においては図示していないが）感光ドラム上の静電潜像を形成することで印刷ドットを発生する。ついでＪ部において負論理のストローブ信号ＨＤ−ＳＴＢ−ＮがＨｉｇｈレベルとなると、ドライバＩＣによる駆動はオフとなってサイリスタ素子はすべて消灯される（Ｔ部）。このように，発光素子列のうち、奇数番目の素子と偶数番目の素子とを順に、時分割に駆動することで１ライン分の発光素子の駆動を行うことができる。

図１５はプリンタの電源投入後に、実施例１の構成の光プリントヘッドに対して行われる補正データ転送処理と、その後に行われる印刷データ転送の動作を示すタイムチャートである。図１５において、補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すためＨＤ−ＬＯＡＤ信号をＨｉｇｎとする（Ｉ部）。ついで、奇数番目に属するドットについて１ドットあたり４ビットからなる補正データのうち、ｂｉｔ３のものをＨＤ−ＤＡＴＡ３〜０からクロックＨＤ−ＣＬＫＩに同期して入力して、図４のフリップフロップ回路（ＦＦＡ１〜ＦＦＤ２５）で構成されるシフトレジスタ中へシフト入力する。シフト入力が完了すると、Ａ部に示すようにＨＤ−ＳＴＢ−Ｎ信号が３パルス入力され、図８に示した回路の動作が行われる。

図１５に示すＱ１、Ｑ２は図８に示すフリップフロップ回路２２１、２２２のＱ出力であり、以下同様に、Ｑ３はフリップフロップ回路２２３のＱ出力、Ｑ４はフリップフロップ回路２２５のＱ出力、Ｑ５はフリップフロップ回路２２４のＱ出力信号を示す。また、Ｅ１、Ｅ２はＡＮＤ回路２２７、２２８の出力で、Ｗ３〜Ｗ０の各信号はＡＮＤ回路２３３〜２３０の各出力信号である。さらに、Ｓ１Ｎ、Ｓ２Ｎの各信号は、図９に示すバッファ回路２４３、２４２から出力されるものである。

図１５のＡ部において、ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されると、Ｊ部に示すようにＱ１信号が発生し、ついでＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すようにＱ２信号が発生する。また、Ｑ１信号が立ち上がるごとにＱ３信号は状態反転し、Ｌ部のようにＱ３信号はＨｉｇｈレベルに遷移している。Ｑ３信号の遷移に引き続き、Ｅ１、Ｅ２信号が発生する。Ｅ１信号の立ち上がりエッジに引き続き、Ｍ部のようにＱ４信号が立ち上がり、Ｅ１信号の次の立ち上がりでＱ５信号が立ち上がり、さらにＥ１信号の次の立ち上がりでＱ４信号が立ち下がり、Ｅ１信号の次の立ち上がりでＱ５信号が立ち下がる。

Ｗ３〜Ｗ０信号はＱ２信号に引き続いて発生するものであるが、Ｏ部、Ｐ部のようにＷ３信号が２回にわたって信号出力され、ついでＷ２、Ｗ１、Ｗ０の各信号においてもそれぞれ２パルスずつ信号発生する。前述したＷ３〜Ｗ０の各パルス信号が発生するごとに、図４のメモリ回路ＭＥＭ２にデータの書き込みが行われ、Ｗ３〜Ｗ０の１パルス目で奇数ドット用のメモリ素子へのデータ書き込みが行われ、２パルス目で偶数ドット用のメモリ素子へのデータ書き込みが行われる。前述した１パルス目のデータ書き込み指令信号は、Ａ部、Ｃ部、Ｅ部、Ｇ部にて入力されたＨＤ−ＳＴＢ−Ｎ信号をもとに発生されるものであり、前述した２パルス目のデータ書き込み指令信号は、Ｂ部、Ｄ部、Ｆ部、Ｈ部にて入力されたＨＤ−ＳＴＢ−Ｎ信号をもとに発生されるものである。

上述した過程をへて、補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部のようにＨＤ−ＬＯＡＤ信号をＬｏｗとして、印刷データの転送が可能な状態に遷移する。１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すためＨＤ−ＨＳＹＮＣ−Ｎ信号が入力される（Ｒ部）。ついで、Ｕ部で奇数ドットの印刷データが転送され、Ｓ部のＨＤ−ＬＯＡＤ信号パルスにより、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１、．．、ＦＦＡ２４〜ＦＦＤ２４）にシフト入力されたデータをラッチ素子（ＬＴＡ１〜ＬＴＤ１、．．、ＬＴＡ２４〜ＬＴＤ２４）へラッチする。さらに、Ｗ部のようにＨＤ−ＳＴＢ−Ｎ信号がＬｏｗへと遷移して、ＬＥＤ素子の発光駆動が行われる。印刷データがオンであると、Ｗ部やＸ部のＨＤ−ＳＴＢ−Ｎ信号がＬｏｗとなる期間、ＬＥＤ素子は発光駆動されることになる。同様にＶ部では偶数ドットのデータ転送が行われ、そのデータはＴ部のパルスによりラッチされる。

なお図４において示したように、ＣＴＲＬ２ブロック（１１６）から出力されるＳ１Ｎ信号はバッファ回路１２３を介してＧ１信号となり、奇数番目のサイリスタのゲート端子を駆動する。また、ＣＴＲＬ２ブロック（１１６）から出力されるＳ２Ｎ信号はバッファ回路１２４を介してＧ２信号となり、偶数番目のサイリスタのゲート端子を駆動する。そのため図１４を用いて前述したゲート駆動信号Ｇ１、Ｇ２を発生させることができる。

図１６〜図１９は図１５にて示したタイムチャートにおいて、ドライバＩＣを１チップのみに簡略化した場合における補正データ転送の詳細波形を示す。図１６は図１５におけるＡ部とＢ部の詳細である。図１７は図１５におけるＣ部とＤ部の詳細である。図１８は図１５におけるＥ部とＦ部の詳細である。図１９は図１５におけるＧ部とＨ部の詳細である。

図１５に戻ると、ドライバＩＣごとに設定されるチップ補正データは奇数ドット転送（例えばＡ部）と偶数ドット転送（例えばＢ部）のうち、どちらか１回について行えば十分である。このため、図１６〜１９においてはＡ部、Ｃ部、Ｅ部、Ｇ部の奇数ドットの補正データ転送時にシフトレジスタの段数を１段多くなるように切り替えて、送出データ列の先頭にチップ補正データ（Ｃｈｉｐ−ｂ３、Ｃｈｉｐ−ｂ２、Ｃｈｉｐ−ｂ１、Ｃｈｉｐ−ｂ０等と記載）を割り当てて送出するように工夫されている。

図２０は図４において示した発光サイリスタのゲート端子駆動用バッファ回路１２３、１２４の動作を説明するものである。図２０（ａ）はバッファ回路１２４とそれに接続されるサイリスタ１０１の要部を抜き出して示す図であり、図２０（ｂ）は前記バッファ回路１２４の内部構成およびサイリスタ１０１の等価回路を含めて示している。図２０（ｂ）の破線で囲んで示す１２４はバッファ回路であり、破線で囲んで示す１０１はサイリスタである。３０１、３０２はインバータ回路、３０３、３０４はＰＭＯＳトランジスタ、１４１はＰＮＰトランジスタ、１４２はＮＰＮトランジスタである。

いま、図２０（ａ）、図２０（ｂ）において、サイリスタ１０１のターンオン過程を説明するためにバッファ回路１２４の入力がＬｏｗレベルになっているとする。このとき、インバータ回路３０１の出力はＨｉｇｈレベルとなり、インバータ３０２の出力はＬｏｗレベルとなる。これによりＰＭＯＳトランジスタ３０３はオフ状態であり、ＰＭＯＳトランジスタ３０４はオン状態となって、そのソース端子レベルをグランド電位よりも略Ｖｔ電位分高い電位にまで下降させることができる。なお前述したＶｔはＰＭＯＳトランジスタの閾値電圧である。

ついで、サイリスタ１０１を駆動するために図示しないドライバＩＣのＤＯ端子出力を生じ、Ｉａとして図示したアノード電流が発生する。このとき、該電流はサイリスタ１０１のアノード・ゲート間のＰＮ接合、すなわちＰＮＰトランジスタ１４１のエミッタ・ベース間を順方向電流となって流れ、Ｉｇとして図示したゲート電流を生じる。前述した電流が流れる結果、サイリスタ１０１のそれぞれの端子には図中に記載した電位が生じる。図２０（ａ）において、アノード端子の電位をＶａ、ゲート端子の電位をＶｇとして図中に記載している。図２０（ａ）の内部をも示す図２０（ｂ）において、前記ゲート電流Ｉｇはサイリスタ１０１の内部にあるＰＮＰトランジスタ１４１のベース電流Ｉｂに相当するものであり、該ゲート電流Ｉｇが流れることでＰＮＰトランジスタ１４１はオン状態への移行を開始して、ＰＮＰトランジスタ１４１のコレクタにはコレクタ電流を生じる。該コレクタ電流はＮＰＮトランジスタ１４２のベース電流となり、ＮＰＮトランジスタ１４２をオン状態へと移行させる。

これにより生じたコレクタ電流はＰＮＰトランジスタ１４１のベース電流Ｉｂを増強し、ＰＮＰトランジスタ１４１のオン状態への移行を加速させることになる。一方、ＮＰＮトランジスタ１４２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧は低下して、前述したＰＭＯＳトランジスタ３０４の閾値電圧Ｖｔよりも小さい電位となる。この結果、サイリスタ１０１のゲート端子からバッファ回路１２４の出力端子の側に流れる電流Ｉｇは略ゼロとなって、サイリスタ１０１のカソード端子にはアノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、サイリスタ１０１は完全にオン状態となる。

図２０（ｃ）は前述したサイリスタ１０１のターンオン過程を説明する図であって、横軸にアノード電流Ｉａ、縦軸にアノード端子電位Ｖａを示している。サイリスタ１０１の消灯状態においてはアノード電流は略ゼロであり、前記グラフの原点（０，０）の状態にある。サイリスタ１０１のターンオン開始に伴い、アノード駆動が行われると図中矢印で示したようにアノード電位が上昇してＶｐ電位に到達する。該電圧はＰＮＰトランジスタ１４１のエミッタ・ベース間電圧と前記Ｖｔ電圧との加算値に対応するものであり、該電圧が順方向に印加されることでゲート電流（これはＰＮＰトランジスタ１４１のベース電流に等しい）を生じる。

図２０（ｃ）において丸印を付して示す（Ｉｐ，Ｖｐ）ポイントは、サイリスタ１０１のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。ついで、アノード電流Ｉａが増加するに伴いアノード電位Ｖａは低下していき、丸印を付して示す（Ｉｖ，Ｖｖ）ポイントに到達する。該ポイントはサイリスタ１０１のオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当しており、このときのゲート電流Ｉｇは略ゼロにまで低下していて、実質的にバッファ回路１２４はサイリスタ１０１から切り離されたのと等価な状態にある。さらにアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは増加していき、丸印を付して示す（Ｉ１，Ｖ１）ポイントに到達する。該ポイントは発光サイリスタの発光駆動の最終動作ポイントであり、ドライバＩＣ側から供給されるアノード電流Ｉａに等しい電流値（Ｉ１）により、所定の発光パワーで発光駆動がなされる。

図２０を用いてサイリスタのターンオン過程を説明したが、１２４で示すゲート駆動回路を用いることで、オン状態にあるサイリスタ１０１からのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができて、アノード電流Ｉａを調整することでそれに応じた発光パワーを得ることができる。

このような動作はバッファ回路１２４の出力段をＰＭＯＳトランジスタを用いてプッシュプル駆動回路を構成したことによる効果であり、通常のＣＭＯＳ出力回路のようにＰＭＯＳトランジスタ３０４に替えてＮＭＯＳトランジスタを用いた場合にはそのＬｏｗレベル出力は略０Ｖ電位にまで降下してしまうので、ＰＮＰトランジスタ１４１のベース電流はバッファ回路の側にＩｇとして流れ続け、その分、ＮＰＮトランジスタ１４２のコレクタ電流が減少して、サイリスタ１０１のカソード電流Ｉｋも減少してしまう。この結果、サイリスタの発光出力が変動してしまい所望状態で動作させることができず、発光サイリスタを用いて光プリントヘッドを実現することを困難にしていたのである。

これに対して、図２０に示したゲート駆動バッファを用いる構成においては、前述した不具合が生じることが無くなり、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１，４２）の搭載を不要とできて、省スペースで低コストな光プリントヘッドを実現できるようになったのである。

図２１は図２の構成において、サイリスタ素子のゲート配線を共有している素子が同時に点灯した場合の挙動を説明する図である。図２１においては説明を簡略化するため２個のサイリスタ素子１０１、１０３について取り上げ、他の素子は省略している。図２１（ａ）は図４におけるゲート駆動バッファ１２４と図２において示したサイリスタ１０１、１０３の接続を示す図である。図２１（ｂ）は図２１（ａ）と対比させて描いた図であり、上記サイリスタ素子１０１、１０３を破線で囲んで示し、その内部等価回路をＰＮＰトランジスタ１４１、ＮＰＮトランジスタ１４２として示している。図２１（ａ）において、サイリスタの同時オンの状況を示すためゲート駆動バッファ１２４の入力レベルをＬｏｗとし、その出力に接続されるゲート配線Ｇが複数のサイリスタ１０１、１０３のゲート端子と接続されている。

図２１（ｂ）は複数のサイリスタ素子１０１、１０３が同時にオンしている状況を示しているが、図２０で説明したように、実施例１の構成を用いたバッファ回路１２４においては、サイリスタのターンオン指令のため、その出力レベルをＬｏｗとさせてサイリスタ素子をオンさせた後には、該素子のゲート端子からバッファ回路１２４の出力端子に向かって流れ込む電流は略ゼロとすることができる。このため図２１（ｂ）においてはゲート配線Ｇに接続されるバッファ回路１２４を破線にて描いている。

いま、サイリスタ１０１がオンしており、そのアノード端子からＩａなる駆動電流が流入しているとする。このとき、該電流ＩａはＩ１、Ｉ２、Ｉ３の３つの電流成分の合計となる。すなわち、電流Ｉ１はアノード端子からＰＮＰトランジスタ１４１のエミッタ・コレクタ間を通り、ＰＮＰトランジスタ１４２のベース・エミッタ間を通じてグランドに至る実線矢印で示す電流である。電流Ｉ２はアノード端子からＰＮＰトランジスタ１４１のエミッタ・ベース間を通り、ＮＰＮトランジスタ１４２のコレクタ・エミッタ間を通じてグランドに至る破線矢印で示す電流である。電流Ｉ３はアノード端子からＰＮＰトランジスタ１４１のエミッタ・ベース間を通り、ゲート配線Ｇを介してサイリスタ１０３のゲート端子から流入して、サイリスタ１０３内部のＮＰＮトランジスタのコレクタ・エミッタ間を通じてグランドに至る一点鎖線矢印で示す電流である。

実施例１で設定されるサイリスタでは、その発光は主としてＰＮＰトランジスタ１４１に流れる電流による特性を備えており、前記Ｉ１、Ｉ２、Ｉ３の各電流の発光パワー（Ｐ）の成分（Ｐi1，Ｐi2，Ｐi3）への寄与の大きい順に記せば、
Ｐi1 ＞ Ｐi2 ＞＞ Ｐi3
となる。このため、前記電流Ｉ３によるように、同時に発光している他のサイリスタのゲート電流の一部が自身のゲート端子を介して流入していたとしても、その影響を軽微なものとする前述したような特性を具備させる必要がある。このようなサイリスタ特性を具備させることが困難な状況においては、以下に説明する本発明の実施例２、３の構成をさらに備える必要があり、その詳細については後述する。

以上説明したように、実施例１の構成においては、発光素子として２端子ＬＥＤ素子に替えて発光サイリスタを用い、そのゲート端子の駆動をドライバＩＣ内に設けたＰＭＯＳトランジスタによるプッシュプル駆動バッファ回路により行う構成とした。これにより、前記サイリスタのターンオン過程におけるゲート駆動は前記サイリスタ駆動のためのアノード電流の一部が用いられ、該素子がオンした後には前記ゲート駆動バッファを介して流れる電流が無くなり実質的に該バッファは切り離される構成とした。このため、前記サイリスタは３端子素子であるものの実質的には２端子ＬＥＤと同様に動作させるとが可能となって、従来構成のＬＥＤヘッドと互換性がある形態で動作させことができる。さらに、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１，４２）の搭載を不要とできて、従来構成のＬＥＤヘッドと比べて省スペースで低コストな光プリントヘッドを実現できるようになったのである。

次に実施例２を説明する。図２２は実施例２による光プリントヘッドの構造を示す図である。本実施例の説明においても、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドについてとりあげ、その具体的な構成を説明する。本例では、発光素子の総数は４９９２ドットであり、これを構成するために２６個の発光素子アレイを配列し、各発光素子アレイには各々１９２個の発光素子を含み、発光素子アレイ内の各発光素子においてカソード端子はグランドと接続され、隣接して配置される２個の発光素子のアノード端子同士が接続されており、奇数番目の発光素子と偶数番目の発光素子とは時分割に駆動される。

図２２において、ＣＨＰ１、ＣＨＰ２は発光素子アレイであり、ＣＨＰ３〜ＣＨＰ２６は記載を省略している。ＩＣ１０１、ＩＣ１０２はＣＨＰ１、ＣＨＰ２に対応して配置されたドライバＩＣであって、これらは同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。なおＩＣ１０３〜ＩＣ１０２６は図示を省略している。１０１〜１０８は発光サイリスタ素子であって、発光素子アレイ毎に１９２個ずつ配置されている。前記発光サイリスタは第１端子であるアノードと第２端子であるカソード、第３端子であるゲートの各端子を備えており、隣接配置される２個の発光サイリスタごとにそのアノード端子が接続され、前記ドライバＩＣのＤＯ１〜ＤＯ９６の各端子とそれぞれ接続される。また発光サイリスタの各カソード端子はグランドと接続されている。

さらに、前記発光サイリスタ列の奇数番目の発光サイリスタのゲート端子、偶数番目の発光サイリスタのゲート端子同は、前記ドライバＩＣ上に設けられたゲート駆動端子Ｇ１、Ｇ２と個別にそれぞれ接続されている。たとえば、発光サイリスタ１０１と発光サイリスタ１０２のアノード端子同士は接続され、ドライバＩＣ（ＩＣ１）のアノード駆動端子であるＤＯ９６と接続され、発光サイリスタ１０１と発光サイリスタ１０２の各カソードはグランドと接続され、さらに、発光サイリスタ１０１のゲート端子はドライバＩＣのＤＯ９６端子の近傍に配置されたＧ２端子と接続され、発光サイリスタ１０２のゲート端子はドライバＩＣのＤＯ９６端子の近傍に配置されたＧ１端子と接続されている。

また、発光サイリスタ１０３と発光サイリスタ１０４のアノード端子同士は接続され、ドライバＩＣ（ＩＣ１）のアノード駆動端子であるＤＯ１と接続され、発光サイリスタ１０３と発光サイリスタ１０４のカソードはグランドと接続され、発光サイリスタ１０３のゲート端子はドライバＩＣのＤＯ１端子の近傍に配置されたＧ２端子と接続され、発光サイリスタ１０４のゲート端子はドライバＩＣのＤＯ１端子の近傍に配置されたＧ１端子と接続されている。

図２２に示す構成においては、印刷データ信号は４本であり、隣接する発光サイリスタ８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号毎に同時に送出することができる。このため、印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共に光プリントヘッド１９に入力され、前記した４９９２ドット分のビットデータが後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。次に、ラッチ信号ＨＤ−ＬＯＡＤが光プリントヘッド１９に入力され、上記ビットデータは前記フリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。

続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。なお、VDDは電源、ＧＮＤはグランドであり、ＨＤ−ＨＳＹＮＣ−Ｎは前記した時分割駆動において奇数番目のＬＥＤ駆動であるか偶数番目のＬＥＤ駆動であるかの初期状態を設定するための同期信号、ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、光プリントヘッド１９内に設けられた図示しない基準電圧発生回路により発生される。

図２３は実施例２によるドライバＩＣの詳細な構成を示すブロック図である。図２３において、１１１は抵抗であって、ストローブ端子と電源ＶＤＤとの間に接続されるプルアップ素子である。１１２、１１３はインバータ回路、１１４はＮＡＮＤ回路である。ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップ回路であって、シフトレジスタを構成する。ＬＴＡ１〜ＬＴＤ１、ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。１１７はＭＥＭ２ブロック、１２１はＭＥＭブロックであり、それぞれがメモリ回路であって、各発光素子の光量ばらつき補正のための補正データ（ドット補正データ）や発光素子アレイチップ毎の光量補正データ（チップ補正データ）あるいはドライバＩＣ毎の固有データがそれぞれ格納される。

１１８はＭＵＸ２ブロックであってマルチプレクサ回路である。本回路は前記メモリＭＥＭ２から出力されているドット補正データにおいて、隣接した発光素子ドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替えるために設けられている。ＤＲＶブロック（１１９）は発光素子の駆動回路、ＳＥＬブロック１２０はセレクタ回路、ＣＴＲＬ１ブロック（１１５）は制御回路であって、前記補正データをメモリＭＥＭ２やＭＥＭに対して書き込みするときの書き込み指令信号（Ｅ１、Ｅ２、Ｗ３〜Ｗ０）を発生する。またＣＴＲＬ２ブロック（１１６）は制御回路であって、前記マルチプレクサＭＵＸ２に対し奇数ドットデータと偶数ドットデータとのデータ切り替え指令信号（Ｓ１Ｎ、Ｓ２Ｎ）を発生する。前記データ切り替え指令信号（Ｓ１Ｎ，Ｓ２Ｎ）はまたバッファ回路５０１、５０２の入力端子とも接続され、該バッファ回路の出力は個別バッファ回路５０３〜５０６を介してドライバＩＣの各Ｇ１、Ｇ２端子と接続され、前述した図２２のように各発光素子アレイ毎に発光サイリスタ１０２や１０１のゲート端子と個別に接続される。

ＡＤＪブロック（１２２）は制御電圧発生回路であって、ＶＲＥＦ端子より入力された基準電圧値ＶＲＥＦを受けて、発光素子駆動のための制御電圧を発生させる。５０１、５０２は前述した共通バッファ回路、５０３〜５０６はそれぞれ後述するアノード駆動出力端子ＤＯ１〜ＤＯ９６の近傍にその出力端子を個別に配置した個別バッファ回路である。

フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路ＳＥＬ１２０へ入力され、セレクタ回路１２０の出力端子Ｙ０はドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５からの出力もセレクタ回路ＳＥＬ１２０に接続され、各々の出力Ｙ１、Ｙ２、Ｙ３はドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞ
れ接続されている。

従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタ回路を構成しており、セレクタ回路１２０によりシフト段数を２４段と２５段とに切り替えることができる。

ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＯ０〜ＤＡＴＡＩ３にそれぞれ接続されている。従って、ドライバＩＣ ＩＣ１〜ＩＣ２６の全シフトレジスタとで、印刷制御部１から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路を構成している。同様に、ドライバＩＣ ＩＣ１〜ＩＣ２６の全シフトレジスタとで、印刷制御部１から初段のドライバＩＣ ＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路をそれぞれ構成している。

ラッチ回路ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４は、ラッチ信号ＬＯＡＤ−Ｐによりラッチ動作が行われる。ラッチ回路ＬＴＡ１〜ＬＴＡ２４は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ２４はフリップフロップ回路ＦＦＢ１〜ＦＦＢ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１をラッチする。ラッチ回路ＬＴＣ１〜ＬＴＣ２４はフリップフロップ回路ＦＦＣ１〜ＦＦＣ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ２をラッチする。ラッチ回路ＬＴＤ１〜ＬＴＤ２４はフリップフロップ回路ＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。ＮＡＮＤ回路１１４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐがインバータ回路１１２、１１３を介して入力され、発光素子駆動部ＤＲＶに対する駆動のオン、オフを制御する信号を生成する。

図２４は図２３において示したサイリスタのゲート端子の個別駆動用バッファ回路５０３〜５０６等の構成を示す。図２４（ａ）は一例としてバッファ回路５０３の回路図シンボルであり、図２４（ｂ）はその回路構成を示している。図２４（ｂ）において、５１１、５１２はインバータ回路、５１３、５１４はＰＭＯＳトランジスタである。インバータ回路５１１の入力はバッファ回路５０３の入力端子に相当するものであり、インバータ回路５１１の出力はインバータ回路５１２の入力と接続される一方で、ＰＭＯＳトランジスタ５１３のゲートとも接続されている。またインバータ回路５１２の出力はＰＭＯＳトランジスタ５１４のゲートと接続される。ＰＭＯＳトランジスタ５１３のソースは電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳトランジスタ５１４のソースと接続される一方で、バッファ回路５０３の出力端子と接続される。またＰＭＯＳトランジスタ５１４のドレーン端子はグランドと接続されている。

図２５は図２３において示したサイリスタのゲート端子の個別駆動用バッファ回路５０３〜５０６等の他の構成を示す。図２５（ａ）はバッファ回路５０３の回路図シンボルであり、図２５（ｂ）はその回路構成を示している。図２５（ｂ）において、５１１はインバータ回路、５１３はＰＭＯＳトランジスタ、５２１はダイオード、５２２はＮＭＯＳトランジスタである。インバータ回路５１１の入力はバッファ回路５０３の入力端子に相当するものであり、インバータ回路５１１の出力はＰＭＯＳトランジスタ５１３のゲート、ＮＭＯＳトランジスタ５２２のゲートと接続されている。ＰＭＯＳトランジスタ５１３のソースは電源ＶＤＤと接続され、そのドレーン端子はバッファ回路５０３の出力端子とダイオード５２１のアノード端子と接続される。ダイオード５２１のカソード端子はＮＭＯＳトランジスタ５２２のドレーン端子と接続され、ＮＭＯＳトランジスタ５２２のソース端子はグランドと接続されている。図２５に示す回路は図２４に示した回路と同様の動作を行うことができ、その特性上の差異は図２４のＰＭＯＳトランジスタ５１４の閾値電圧Ｖｔと図２５のダイオードの順電圧Ｖｆとの差に起因するものである。

次に実施例２の動作を説明する。図２６は図２３において示した発光サイリスタのゲート端子駆動用バッファ回路５０３〜５０６の動作を説明するものである。図２６（ａ）はバッファ回路５０３、５０５とそれに接続されるサイリスタ１０１、１０３の要部を抜き出して示す図であり、説明を簡略化するため他のバッファ回路やサイリスタ素子については記載を省略している。図２６（ｂ）は前記バッファ回路５０３、５０５の内部構成およびサイリスタ１０１、１０３の等価回路をも示している。図２６（ｂ）の破線で囲んで示す５０３、５０５はバッファ回路であり、破線で囲んで示す１０１、１０３はサイリスタである。

図２６（ｂ）において、５１１ａ、５１２ａ、５１１ｂ、５１２ｂはインバータ回路、５１３ａ、５１４ａ、５１３ｂ、５１４ｂはＰＭＯＳトランジスタ、１４１ａ、１４１ｂはＰＮＰトランジスタ、１４２ａ、１４２ｂはＮＰＮトランジスタである。いま、図２６（ａ）において、サイリスタ１０１のターンオン過程を説明するためにバッファ回路５０３の入力がＬｏｗレベルになっているとする。このとき、インバータ回路５１１ａの出力はＨｉｇｈレベルとなり、インバータ５１２ａの出力はＬｏｗレベルとなる。これによりＰＭＯＳトランジスタ５１３ａはオフ状態であり、ＰＭＯＳトランジスタ５１４ａはオン状態となって、そのソース端子レベルをグランド電位よりも略Ｖｔ電位分高い電位にまで下降させることができる。なお前述したＶｔはＰＭＯＳトランジスタの閾値電圧である。

ついで、サイリスタ１０１を駆動するために図示しないドライバＩＣのＤＯ端子に出力を生じ、Ｉａ１として図示したアノード電流が発生したとする。このとき、アノード電流はサイリスタ１０１のアノード・ゲート間のＰＮ接合に順方向電流となって流れ、ゲート電流を生じる。前述した電流が流れる結果、サイリスタ１０１ゲート端子にはゲート電位を生じる。バッファ回路５０５やサイリスタ１０３においては前述したのと同様の構成であり、それぞれ個別に同様の動作をする。

図２６（ｂ）において、前記ゲート電流Ｉｇはサイリスタ１０１の内部にあるＰＮＰトランジスタ１４１ａのベース電流に相当するものであり、該電流が流れることでＰＮＰトランジスタ１４１ａはオン状態への移行を開始して、該素子のコレクタにはコレクタ電流を生じる。該コレクタ電流はＮＰＮトランジスタ１４２ａのベース電流となり、ＮＰＮトランジスタ１４２ａをオン状態へと移行させる。これにより生じたコレクタ電流はＰＮＰトランジスタ１４１ａのベース電流を増強し、ＰＮＰトランジスタ１４１ａのオン状態への移行を加速させることになる。

一方、ＮＰＮトランジスタ１４２ａが完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧は低下して、前述したＰＭＯＳトランジスタ５１４ａの閾値電圧Ｖｔよりも小さい電位となる。この結果、サイリスタ１０１のゲート端子からバッファ回路５０３の出力端子の側に流れるゲート電流は略ゼロとなって、サイリスタ１０１のカソード端子にはアノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、サイリスタ１０１は完全にオン状態となる。図２６を参照して明らかなように、同時に点灯するサイリスタ１０１、１０３等において、そのゲート端子には個別にゲート駆動バッファ回路５０３、５０５等が配備されており、前記サイリスタ１０１、１０３のゲート端子間は直接接続されないため、前記ゲート端子間を流れる電流成分は発生しないことになる。

実施例１で設定されるサイリスタにおいては、図２１を用いて説明したように、その発光は主としてＰＮＰトランジスタ１４１に流れる電流による特性を備え、前記各電流ごとの発光パワー（Ｐ）の成分（Ｐi1，Ｐi2，Ｐi3）への寄与の大きい順に記せば、
Ｐi1 ＞ Ｐi2 ＞＞Ｐi3
となる必要があった。このため、前記電流Ｉ３のように、同時に発光している他のサイリスタのゲート電流の一部が自身のゲート端子を介して流入していたとしても、その影響を軽微なものとする特性を具備させる必要があった。これに対して実施例２の構成においては、同時に点灯するサイリスタのゲート端子間は直接に接続されないため、該端子間を流れる電流成分は発生しないので、前記した条件を設ける必要がなくなる。

このように実施例２の構成においては、実施例１と同様に、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１、４２）の搭載を不要とできて、省スペースで低コストなＬＥＤをヘッド実現できるようになり、それに加えて、実施例１の構成で設ける必要のあったサイリスタに対する特性制約を不要とすることができるようになり、さらなる改良がなされたのである。

即ち、実施例２においては、図２４を用いて説明したように、発光素子として２端子ＬＥＤ素子に替えて発光サイリスタを用い、そのゲート端子の駆動をドライバＩＣ内に設けたＰＭＯＳトランジスタによるプッシュプル駆動バッファ回路により行う構成とした。これにより、前記サイリスタのターンオン過程におけるゲート駆動は前記サイリスタ駆動のためのアノード電流の一部が用いられ、該素子がオンした後には前記ゲート駆動バッファを介して流れる電流が無くなり実質的に該バッファは切り離される構成とした。このため、前記サイリスタは３端子素子であるものの実質的には２端子ＬＥＤと同様に動作させるとが可能となって、従来構成のＬＥＤヘッドと互換性がある形態で動作させことができる。これにより、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１、４２）の搭載を不要とできて、従来構成のＬＥＤヘッドと比べて省スペースで低コストな光プリントヘッドを実現できるようになった。

次に実施例３を説明する。実施例３の構成は実施例２の構成において用いられた個別バッファ回路に代えて、ダイオードの逆接続構成からなる個別回路を設ける構成としたものである。そのため実施例３における光プリントヘッドの構成図は実施例２における構成図（図２２）と同様であるためその説明を省略し、図２２の構成に用いられるドライバＩＣ（ＩＣ１〜ＩＣ２６）の構成について述べる。図２７は実施例３によるドライバＩＣの詳細な構成を示すブロック図である。

図２７において、１１１は抵抗であって、ストローブ端子と電源ＶＤＤとの間に接続されるプルアップ素子である。１１２、１１３はインバータ回路、１１４はＮＡＮＤ回路である。ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップ回路であって、シフトレジスタを構成する。ＬＴＡ１〜ＬＴＤ１、ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。１１７はＭＥＭ２ブロック、１２１はＭＥＭブロックであり、それぞれがメモリ回路であって、各発光素子の光量ばらつき補正のための補正データ（ドット補正データ）や発光素子アレイチップ毎の光量補正データ（チップ補正データ）あるいはドライバＩＣ毎の固有データがそれぞれ格納される。１１８はＭＵＸ２ブロックであってマルチプレクサ回路である。本回路は前記メモリＭＥＭ２から出力されているドット補正データにおいて、隣接した発光素子ドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替えるために設けられている。

ＤＲＶブロック（１１９）は発光素子の駆動回路、ＳＥＬブロック１２０はセレクタ回路、ＣＴＲＬ１ブロック（１１５）は制御回路であって、前記補正データをメモリＭＥＭ２やＭＥＭに対して書き込みするときの書き込み指令信号（Ｅ１、Ｅ２、Ｗ３〜Ｗ０）を発生する。またＣＴＲＬ２ブロック（１１６）は制御回路であって、前記マルチプレクサＭＵＸ２に対し奇数ドットデータと偶数ドットデータとのデータ切り替え指令信号（Ｓ１Ｎ、Ｓ２Ｎ）を発生する。前記データ切り替え指令信号（Ｓ１Ｎ，Ｓ２Ｎ）はまたバッファ回路５０１、５０２の入力端子とも接続され、該バッファ回路の出力は後述する個別回路を介してドライバＩＣのＧ１、Ｇ２端子と接続され、前述した図２２のように各発光素子アレイ毎に発光サイリスタ１０２や１０１のゲート端子と個別に接続される。

ＡＤＪブロック（１２２）は制御電圧発生回路であって、ＶＲＥＦ端子より入力された基準電圧値ＶＲＥＦを受けて、発光素子駆動のための制御電圧を発生させる。５０１、５０２は共通バッファ回路、５４１〜５４４はそれぞれアノード駆動出力端子ＤＯ１〜ＤＯ９６の近傍にその出力端子を個別に配置した後述する個別回路である。フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路ＳＥＬへ入力され、その出力端子Ｙ０はドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５からの出力もセレクタ回路ＳＥＬに接続され、各々の出力はドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタ回路を構成しており、セレクタ回路１２０によりシフト段数を２４段と２５段とに切り替えることができる。

ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＯ０〜ＤＡＴＡＩ３にそれぞれ接続されている。従って、ドライバＩＣ ＩＣ１〜ＩＣ２６の全シフトレジスタとで、印刷制御部１から初段のドライバＩＣ ＤＲＶ１に入力されるデータ信号ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路を構成している。同様に、ドライバＩＣ ＩＣ１〜ＩＣ２６の全シフトレジスタとで、印刷制御部１から初段のドライバＩＣ ＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路をそれぞれ構成している。

ラッチ回路ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４は、ラッチ信号ＬＯＡＤ−Ｐによりラッチ動作が行われる。ラッチ回路ＬＴＡ１〜ＬＴＡ２４は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ２４はフリップフロップ回路ＦＦＢ１〜ＦＦＢ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１をラッチする。ＬＴＣ１〜ＬＴＣ２４はフリップフロップ回路ＦＦＣ１〜ＦＦＣ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ２をラッチする。ＬＴＤ１〜ＬＴＤ２４はフリップフロップ回路ＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。ＮＡＮＤ回路１１４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐがインバータ回路１１２、１１３を介して入力され、発光素子駆動部ＤＲＶに対する駆動のオン、オフを制御する信号を生成する。

図２８は図２７において示したサイリスタのゲート端子駆動のための個別回路５４１〜５４４の構成を示す。図２８（ａ）は個別回路５４１の回路図シンボルであり、図２８（ｂ）はその回路構成を示している。図２８（ｂ）において、５５１、５５２はダイオードで、ダイオード５５１のアノードはダイオード５５２のカソードと接続され、ダイオード５５１のカソードはダイオード５５２のアノードと接続される、というように、ダイオード５５１とダイオード５５２はそれぞれ逆方向に並列接続されており、前記２つの接続ノードが図２８（ａ）の個別回路の第１と第２の端子となっている。

図２８（ｂ）の構成の回路においては、ダイオード５５１、５５２の順方向電圧をＶｆとするとき、前記２つのダイオードは互いに逆方向に接続されているので、図２８（ａ）の個別回路の第１と第２の端子間に電圧印加されるとき、その電圧の正逆によらず、絶対値として前記Ｖｆ電圧以上の電圧が印加されるとき、ダイオード５５１、５５２の内でいずれか一方のダイオードに順方向電圧が印加されることになって、該素子に順電流を生じる。この結果、個別回路５４１においては絶対値としてＶｆ電圧以上の電圧が印加されると電流伝達する機能を備えることになる。これにより、図２８の個別回路においてはＨｉｇｈレベル、Ｌｏｗレベルの両方の論理状態を前述したサイリスタのゲート端子に伝達することができる。

次に実施例３の動作を説明する。図２９は図２８において示した発光サイリスタのゲート端子駆動用の個別回路５４１〜５４４の動作を説明するものである。図２９（ａ）は個別回路５４１とそれに接続されるサイリスタ１０１の要部を抜き出して示す図であり、図２９（ｂ）は前記個別回路５４１の内部構成およびサイリスタ１０１の等価回路を示している。図２９（ｂ）に破線で囲んで示す５４１は個別回路であり、破線で囲んで示す１０１はサイリスタである。図２９（ｂ）において、５０１は図２８において説明した共通バッファ回路、５５１、５５２はダイオード、１４１はＰＮＰトランジスタ、１４２はＮＰＮトランジスタである。またダイオード５５１、５５２の順電圧をＶｆ、ＰＮＰトランジスタ１４１のベース電流をＩｂ、サイリスタ１０１のゲート電流をＩｇ、その端子電圧を
Ｖｇ、カソード電流をＩｋと記号して図中に記載している。

いま、図２９（ａ）において、サイリスタ１０１のターンオン過程を説明するためにバッファ回路５０１の入力がＬｏｗレベルになっているとする。ついで、サイリスタ１０１を駆動するために図示しないドライバＩＣのＤＯ端子出力を生じ、Ｉａとして図示したアノード電流が発生する。このとき、バッファ回路５０１の出力はＬｏｗレベルとなり、サイリスタ１０１のアノード端子から注入された電流ＩａはＰＮＰトランジスタ１４１のエミッタ・ベース間をＩｂとして流れ、さらにサイリスタのゲート電流Ｉｇとして個別回路５４１のうちダイオード５５２の側を流れて、前記バッファ回路５０１の出力端子に流れ込むことになる。このとき、ダイオード５５２の順電圧をＶｆとしているので、バッファ回路５０１の出力端子電位が略ゼロであったとしても、サイリスタ１０１のゲート電位Ｖｇは前記した順電圧Ｖｆと略等しいものとなる。

図２９（ｂ）において、前記ゲート電流Ｉｇはサイリスタ１０１の内部にあるＰＮＰトランジスタ１４１のベース電流Ｉｂに相当するものであり、該電流が流れることでＰＮＰトランジスタ１４１はオン状態への移行を開始して、該素子のコレクタにはコレクタ電流を生じる。該コレクタ電流はＮＰＮトランジスタ１４２のベース電流となり、ＮＰＮトランジスタ１４２をオン状態へと移行させる。これにより生じたコレクタ電流はＰＮＰトランジスタ１４１のベース電流Ｉｂを増強し、ＰＮＰトランジスタ１４１のオン状態への移行を加速させることになる。一方、ＮＰＮトランジスタ１４２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧は低下して、前述したダイオード５５２の順電圧よりも小さい電位となる。この結果、サイリスタ１０１のゲート端子から個別回路５４１の出力端子の側に流れる電流Ｉｇは略ゼロとなって、サイリスタ１０１のカソード端子にはアノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、サイリスタ１０１は完全にオン状態となる。

図２９（ｃ）は前述したサイリスタ１０１のターンオン過程を説明する図であって、横軸にアノード電流Ｉａ、縦軸にアノード端子電位Ｖａを示している。サイリスタの消灯状態においてはアノード電流は略ゼロであり、前記グラフの原点（０，０）の状態にある。
サイリスタのターンオン開始に伴い、アノード駆動が行われると図中矢印で示したようにアノード電位が上昇してＶｐ電位に到達する。該電圧はダイオード５５２の順電圧ＶｆとＰＮＰトランジスタ１４１のエミッタ・ベース間電圧の加算値に対応するものであり、該電圧が順方向に印加されることでゲート電流（これは１４１のベース電流に等しい）を生じる。

図２９（ｃ）において丸印を付して示す（Ｉｐ，Ｖｐ）ポイントは、サイリスタ１０１のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。ついで、アノード電流Ｉａが増加するに伴いアノード電位Ｖａは低下していき、丸印を付して示す（Ｉｖ，Ｖｖ）ポイントに到達する。該ポイントはサイリスタのオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当しており、このときのゲート電流Ｉｇは略ゼロにまで低下していて、実質的に個別回路５４１はサイリスタ１０１から切り離されたのと等価な状態にある。さらにアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは増加していき、丸印を付して示す（Ｉ１，Ｖ１）ポイントに到達する。該ポイントは発光サイリスタの発光駆動の最終動作ポイントであり、ドライバＩＣ側から供給されるアノード電流Ｉａと等しく、それに応じた所定の発光パワーで発光駆動がなされる。

図２９を用いてサイリスタのターンオン過程を説明したが、個別回路５４１を用いることでオン状態にあるサイリスタからのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができ、アノード電流Ｉａを調整することでそれに応じた発光パワーを得ることができる。

このような動作はバッファ回路５０１の出力とサイリスタのゲート端子間に５４１で示す個別回路を介在させたことによる効果であり、通常のＣＭＯＳ出力回路とサイリスタのゲート端子とを直結した場合にはそのＬｏｗレベル出力は略０Ｖ電位にまで降下してしまうので、ＰＮＰトランジスタ１４１のベース電流は前記ＣＭＯＳバッファ回路５０１の側にＩｇとして流れ続け、その分ＮＰＮトランジスタ１４２のコレクタ電流が減少して、サイリスタのカソード電流Ｉｋも減少してしまう。この結果、サイリスタの発光出力が変動してしまい所望状態で動作させることができず、発光サイリスタを用いてＬＥＤヘッドを実現することを困難にしていたのである。 これに対して、図２９に示したゲート駆動バッファを用いる構成においては前述した不具合が生じることが無くなり、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１、４２）の搭載を不要とできて、省スペースで低コストなＬＥＤをヘッド実現できるようになったのである。

図３０は図２７の構成において、サイリスタ素子が同時に点灯した場合の挙動を説明する図である。図３０においては説明を簡略化するため２個のサイリスタ素子１０１、１０３について取り上げ、他の素子は省略している。図３０（ａ）は図２７におけるゲート駆動用個別回路５４１〜５４４と図２２において示したサイリスタ１０１、１０３の接続を示す図である。図３０（ｂ）は図３０（ａ）と対比させて描いた図であり、個別回路５４１と５４３とを破線で囲んで示しその内部にあるダイオードを５５１ａ、５５２ａ、５５１ｂ、５５２ｂとして示している。また上記サイリスタ素子１０１、１０３を破線で囲んで示し、その内部等価回路をＰＮＰトランジスタ１４１、ＮＰＮトランジスタ１４２として示している。さらにＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間電圧をＶｃｅ１、ＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間電圧をＶｃｅ３と記号して図中に記載している。

図３０（ａ）において、サイリスタの同時オンの状況を示すためゲート駆動バッファ５０１の入力レベルをＬｏｗとし、その出力に接続されるゲート配線Ｇが複数のサイリスタ１０１、１０３のゲート端子とが個別回路５４１、５４２を介してそれぞれ接続されている。図３０（ｂ）は複数のサイリスタ素子１０１、１０３が同時にオンしている状況を示しているが、図２９を用いて説明したように、実施例３の構成を用いたバッファ回路５０１においては、サイリスタのターンオン指令のため、その出力レベルをＬｏｗとさせてサイリスタ素子をオンさせた後には、該素子のゲート端子からバッファ回路５０１の出力端子に向かって流れ込む電流は略ゼロとすることができる。このため図３０（ｂ）においてはゲート配線Ｇに接続されるバッファ回路５０１の影響は除外して考えることができ、図３０（ｂ）においてはバッファ５０１を破線にて記載している。

いま、サイリスタ１０１がオンしており、そのアノード端子からＩａ１なる駆動電流が流入しているとする。このとき、サイリスタ１０１のゲート電流Ｉｇの流れる経路として破線矢印で示す経路を考える。前記ゲート電流Ｉｇが流れると仮定すると、該電流はＰＮＰトランジスタ１４１ａのエミッタ・ベース間を通り、個別回路５４１中のダイオード５５２ａを順方向に通って、共通ゲート配線Ｇを経由して、別の個別回路５４３中のダイオード５５１ｂを順方向に通り、ＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間を経由してグランドに流出するものとなる。そのため、サイリスタ１０１のゲート端子からゲート電流Ｉｇの流出側をみて積算した電位Ｖｇは
Ｖｇ＝２×Ｖｆ＋Ｖｃｅ３
となる。

ところがサイリスタ１０１中のＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間電圧Ｖｃｅ１は前記Ｖｇ電圧の計算値よりも十分に小さいので、ＰＮＰトランジスタ１４１ａのベース端子を流れた電流Ｉｂは破線矢印の経路を通ることなく、ＮＰＮトランジスタ１４２ａのコレクタ電流となって、自分自身のカソード電流Ｉｋとして合流することになる。図２７、図３０を参照して明らかなように、同時に点灯するサイリスタ１０１、１０３等において、そのゲート端子は個別回路５４１〜５４４等を介してバッファ回路５０１、５０２に接続されており、前記サイリスタ１０１、１０３のゲート端子間は直接接続されないため、前記ゲート端子間を流れる電流成分は発生しないことになる。

実施例１で設定されるサイリスタにおいては、図２１を用いて説明したように、その発光は主としてＰＮＰトランジスタ１４１に流れる各部電流Ｉ１〜Ｉ３による特性を備え、前記各電流ごとの発光パワー（Ｐ）の成分（Ｐi1，Ｐi2，Ｐi3）への寄与の大きい順に記せば、
Ｐi1 ＞ Ｐi2 ＞＞Ｐi3
となる必要があった。このため、前記電流Ｉ３のように、同時に発光している他のサイリスタのゲート電流の一部が自身のゲート端子を介して流入していたとしても、その影響を軽微なものとする特性を具備させる必要があった。これに対して実施例３の構成においては、同時に点灯するサイリスタのゲート端子はそれぞれ個別回路を介して共通ゲート配線と接続されるようにしており、前記個別回路の働きによりサイリスタのゲート端子間を流れる電流成分は発生しなくなって、前記した条件を設ける必要がなくなる。

このように実施例３の構成においては、実施例１と同様に、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１、４２）の搭載を不要とでき、省スペースで低コストなＬＥＤをヘッド実現できるようになる。これに加えて、実施例１の構成で設ける必要のあったサイリスタに対する特性制約を不要とすることができるようになり、さらなる改良が図れたのである。

即ち、実施例３においては、図２９を用いて説明したように、発光素子として２端子ＬＥＤ素子に替えて発光サイリスタを用い、そのゲート端子の駆動をドライバＩＣ内に設けたバッファ回路とそれに接続された共通ゲート配線と、前記共通配線とサイリスタのゲート端子間との接続を個別回路を介して行う構成とした。これにより、前記サイリスタのターンオン過程におけるゲート駆動は前記サイリスタ駆動のためのアノード電流の一部が用いられ、該素子がオンした後には前記ゲート駆動バッファを介して流れる電流が無くなり該バッファは実質的に切り離される構成とした。このため、前記サイリスタは３端子素子であるものの実質的には２端子ＬＥＤと同様に動作させることが可能となって、従来構成のＬＥＤヘッドと互換性がある形態で動作させことができる。これにより、従来構成において設ける必要のあったパワーＭＯＳトランジスタ（図３２における４１、４２）の搭載を不要とできて、従来構成のＬＥＤヘッドと比べて省スペースで低コストな光プリントヘッドを実現できるようになったのである。

以上実施例１〜３で説明した発光素子アレイは、電子写真プリンタにおける露光工程で光源として利用することができる。以下その一例としてタンデムカラープリンタをとりあげ、図３１を用いて説明する。図３１は本発明の半導体複合装置を搭載したサイリスタヘッドを用いたタンデムカラープリンタを示す概略構成図である。

図３１において、タンデムカラープリンタ６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、その内部構成を説明する。

プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、感光体ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設され、露光装置６０３ｃとしては上記各実施例で説明した光プリントヘッド（１９）が用いられる。更に、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

またタンデムカラープリンタ６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向におけるホッピングローラ６０７の下流側には、ピンチローラ６０８と共に記録媒体６０５を挟持することによって記録媒体を搬送する搬送ローラ６１０と、ピンチローラ６０９と共に記録媒体６０５を挟持して記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成され、感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上のトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加される。

定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。定着装置６１３の下流側に配設される排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

つぎに上記構成のタンデムカラープリンタ６００の動作を説明する。まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて記録媒体６０５は、搬送ローラ６１０とピンチローラ６０８およびレジストローラ６１１とピンチローラ６０９に挟持されて、イエローのプロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によってさらに下流方向に搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。そしてその記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着され、定着後の記録媒体６０５は、排出ローラ６１４とピンチローラ６１６および排出ローラ６１５とピンチローラ６１７に挟持されて、タンデムカラープリンタ６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

以上の様に、本発明の画像形成装置によれば、発光素子として発光サイリスタを有する光プリントヘッドを採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ，コピー機など）を提供することができる。即ち、上記実施例１〜３の光プリントヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

以上述べたように、上記各実施例では光源として用いられる発光サイリスタを用いた場合について説明したが、本発明は、スイッチング素子に例えば直列に接続された他の素子、例えば有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。例えば有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを備えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。さらに、表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動（電圧印加の制御）のためにスイッチング素子としても用いられるサイリスタにも適用可能である。本発明はまた、３端子構造を備えたサイリスタのほか、第１と第２の２つのゲート端子を備えた４端子サイリスタＳＣＳ：（Ｓｉｌｉｃｏｎ）Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｗｉｔｃｈの場合にも適用可能である。

本発明に係る電子写真プリンタを示すブロック図である。 実施例１による光プリントヘッドの構造を示す回路図である。 実施例１の発光サイリスタの構成を示す図である。 実施例１によるドライバＩＣの詳細な構成を示すブロック図である。 メモリ回路ＭＥＭ２の回路構成図である。 マルチプレクサ回路を示す回路構成図である。 発光素子駆動回路を示す回路構成図である。 制御回路ＣＴＲＬ１の構成を示す回路図である。 制御回路ＣＴＲＬ２の構成を示す回路図である。 制御電圧発生回路を示す回路図である。 サイリスタのゲート端子の駆動用バッファ回路を示す回路図である。 光プリントヘッドの基板ユニットの斜視図である。 光プリントヘッドの構成を概略的に示す断面図である。 光プリントヘッドにおける印刷動作を示すタイムチャートである。 補正データ転送処理と印刷データ転送の動作を示すタイムチャートである。 補正データ転送の詳細波形を示すタイムチャートである。 補正データ転送の詳細波形を示すタイムチャートである。 補正データ転送の詳細波形を示すタイムチャートである。 補正データ転送の詳細波形を示すタイムチャートである。 発光サイリスタのゲート端子駆動用バッファ回路の動作を説明する図である。 サイリスタ素子が同時に点灯した場合の挙動を説明する図である。 実施例２による光プリントヘッドの構造を示す図である。 実施例２によるドライバＩＣの詳細な構成を示すブロック図である。 サイリスタのゲート端子の個別駆動用バッファ回路の構成を示す回路図である。 サイリスタのゲート端子の個別駆動用バッファ回路の他の構成を示す回路図である。 発光サイリスタのゲート端子駆動用バッファ回路の動作を説明する回路図である。 実施例３によるドライバＩＣの詳細な構成を示すブロック図である。 実施例３の個別回路を示す回路図である。 発光サイリスタのゲート端子駆動用の個別回路の動作を説明する図である。 サイリスタ素子が同時に点灯した場合の挙動を説明する図である。 タンデムカラープリンタを示す概略構成図である。 従来の一般的なＬＥＤを用いた光プリントヘッドを示す回路図である。

１９ 光プリントヘッド
１０１〜１０８ 発光サイリスタ
１１５ 制御回路
１１６ 制御回路
１１７ メモリ回路
１１８ マルチプレクサ回路
１１９ 駆動回路
１２１ メモリ回路
１２２ 制御電圧発生回路
１２３、１２４ バッファ回路
５０１、５０２ 共通バッファ回路
５０３〜５０６ 個別バッファ回路
５４１〜５４４ 個別回路

Claims (4)

1. 第１端子と、第２端子と、前記第１端子と前記第２端子との間の導通を制御するための制御端子とを各々有し、前記第１端子と前記第２端子との間に電流が流れることにより発光する複数の発光素子と、
   前記複数の発光素子のうち、少なくとも２つの発光素子に対応して設けられ、前記発光素子の前記第１端子と前記第２端子との間に電流を流すことにより発光させる駆動回路と、
   前記複数の発光素子の各々に対応して設けられ、前記発光素子の前記制御端子と一端が接続され、互いに逆接続された一対のダイオードで構成された、双方向に電圧降下を発生させる双方向電圧降下発生回路と、
   複数の前記双方向電圧降下発生回路の他端を共通に接続する共通母線と、
   前記共通母線に対して、前記発光素子の制御端子に与える制御信号を出力するバッファ回路とを備えたことを特徴とする光プリントヘッド。
2. 前記バッファ回路は、前記駆動回路ごとに備えたことを特徴とする請求項１に記載の光プリントヘッド。
3. 第１端子と、第２端子と、前記第１端子と前記第２端子との間の導通を制御するための制御端子とを各々有し、前記第１端子と前記第２端子との間に電流が流れることにより発光する複数の発光素子と、
   前記複数の発光素子のうち、少なくとも２つの発光素子に対応して設けられ、前記発光素子の前記第１端子と前記第２端子との間に電流を流すことにより発光させる駆動回路と、
   前記複数の発光素子の各々に対応して設けられ、前記発光素子の前記制御端子と一端が接続され、互いに逆接続された一対のダイオードで構成された、双方向に電圧降下を発生させる双方向電圧降下発生回路と、
   前記複数の発光素子は複数のグループに分けられており、各々のグループに対応させて設けられ、当該グループの属する前記複数の発光素子の前記制御端子に接続された前記双方向電圧降下発生回路の他端を共通に接続する共通母線と、
   前記発光素子の制御端子に与える制御信号を出力するバッファ回路とを備えたことを特徴とする光プリントヘッド。
4. 請求項１〜請求項３の何れか一項に記載された光プリントヘッドを備え、当該光プリントヘッドの前記発光素子を発光させて画像を形成することを特徴とする画像形成装置。

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