JP5197318B2 - 駆動回路、記録ヘッド、画像形成装置および表示装置 - Google Patents

Description

本発明は、複数の発光素子を駆動する駆動回路、該駆動回路を有する記録ヘッド並びに該記録ヘッドを有する画像形成装置および表示装置に関する。

従来の画像形成装置においては、プリントヘッドの発光素子として有機ＥＬ（electroluminescence）素子を用いたものがある。この種の有機ＥＬプリントヘッドでは、ライン状に配列された複数の有機ＥＬ発光素子におけるデータ信号に応じた点灯・非点灯が、ライン走査信号に応じたタイミングで順次行われる。そして、このような有機ＥＬプリントヘッドにおける、各画素回路の有機ＥＬ発光素子の駆動方式としては、伝統的な有機ＥＬディスプレイの応用として、電流プログラム方式が採用されている（特許文献１、特許文献２参照）。

図を用いて詳細に説明する。図１８は従来のプリントヘッドにおける駆動回路を示す回路図である。図１８において、１１９は従来構成のプリントヘッド、１１はライン走査回路で、１２は入力回路であって図示しない制御回路から発せられる発光素子ごとの発光オン、オフ指令や発光強度の指令信号を入力する。破線で囲まれた５１〜５ｎは画素回路であって、各画素回路は公知の低温ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）製造プロセスを用いて構成されたＰＭＯＳトランジスタＴＲ１、ＴＲ２と、コンデンサＣ１と有機ＥＬ発光素子ＯＬＥＤとからなる。

ＰＭＯＳトランジスタＴＲ１は制御用トランジスタであって、そのソースは入力回路１２の出力と接続された配線Ｖと接続され、ドレーンはコンデンサＣ１の一端とＰＭＯＳトランジスタＴＲ２のゲートに接続される。コンデンサＣ１の他端はＰＭＯＳトランジスタＴＲ２のソースと電源ＶＤＤとに接続される。またＰＭＯＳトランジスタＴＲ２は駆動用トランジスタであって、そのドレーンは有機ＥＬ素子ＯＬＥＤのアノード端子と接続され、有機ＥＬ素子ＯＬＥＤのカソード端子はグランドと接続されている。ＰＭＯＳトランジスタＴＲ１のゲートがライン走査回路１１のＰ出力と接続され、画素回路５１においてはライン走査回路１１のＰ１出力と接続され、画素回路５２の対応する箇所はＰ２と接続され、以下同様にｎ個の画素回路はライン走査回路１１のＰ１〜Ｐｎ出力とそれぞれ接続されている。

上記構成において、例えばシフトレジスタ等から構成されるライン走査回路１１から、転送信号の如きパルス状のライン走査信号（Ｐ１〜Ｐｎ）が、複数の画素回路に対して順番に供給される。すると、画素回路に含まれる制御用トランジスタＴＲ１のゲートにライン走査信号が供給され、該素子がオン状態となることで、データ信号の電圧（Ｖ）が駆動用トランジスタＴＲ２のゲートに供給される。ここで例えば、点灯（オン）を指示するデータ信号が駆動用トランジスタＴＲ２のゲートに供給されると、該素子はオン状態とされ、有機ＥＬ素子ＯＬＥＤに駆動電流が流れることで、該素子ＯＬＥＤは発光状態となる。また、非点灯（オフ）を指示するデータ信号が駆動用トランジスタＴＲ２のゲートに供給されると、該素子ＴＲ２はオフ状態とされ、有機ＥＬ素子ＯＬＥＤには駆動電流が供給されなくなって、該素子ＯＬＥＤは消灯状態となる。

このように、画素回路はライン走査回路１１からのライン走査信号によって、有機ＥＬ素子（ＯＬＥＤ）に駆動電流を選択的に流すことができる。このとき、データ信号の電圧（Ｖ）は駆動用トランジスタＴＲ２のゲートに供給され、その電位はコンデンサＣ１の蓄積電荷として保持されている。このため、ライン走査回路１１による一走査によって駆動トランジスタＴＲ２に与えたれた駆動指令電圧は、ライン走査回路１１による次のライン走査によるデータ書き換えまでは保持されており、駆動オン、オフや駆動量の状態を維持することができることで、画素回路５１のような２個のトランジスタＴＲ１、ＴＲ２と１個のコンデンサＣ１といった簡単な構成の画素回路でありながら、有機ＥＬ素子ＯＬＥＤに駆動状態の指令を行うことができる。

特開平１１−２７４５６９号公報 特開２００６−８８３４４号公報

しかしながら、上述した有機ＥＬ素子を用いてプリントヘッドを構成しようとするとき、例えば感光体を露光するに十分な発光パワーを得ることが難しく、比較的低速なプリンタにしか適用することが出来なかった。その理由としては、有機ＥＬ素子そのものの問題があり、他の発光素子、たとえばＡｌＧａＡｓといった無機結晶材料で構成されたＬＥＤ素子と比べると、発光効率が劣り、駆動電流による劣化のために寿命が短くなってしまうことから駆動電流を大きくすることが困難で、所望の発光パワーが得られないという問題を有していた。

それに加えて、図１８で示した画素回路（５１等）においては、２個のトランジスタＴＲ１、ＴＲ２と１個のコンデンサＣ１といった簡単な構成の画素回路でありながら、発光素子に駆動状態の指令を行うことができる反面、それに用いられるトランジスタは低温ポリシリコンやアモルファスシリコンといった材料を用いて製造されるのが通例であり、原理的にキャリア移動度を大きくできない。このため、これにより構成されるトランジスタの電流駆動能力は小さくなってしまう。このように、従来構成によるプリントヘッドにおいては、発光素子側、駆動素子側ともに問題を内在しており、その解決が切望されていた。

したがって本発明は、簡単な構成を維持しつつ、充分な発光出力を得ることができる駆動回路、記録ヘッド、画像形成装置および表示装置を提供することを目的とする。

上記課題を解決するために、本発明の駆動回路は、三端子素子からなるバイポーラ型発光トランジスタと、前記バイポーラ型発光トランジスタを制御し、三端子素子からなる制御素子と、前記バイポーラ型発光トランジスタを駆動し、三端子素子からなる駆動素子と、前記駆動素子の電荷を保持する電荷保持素子とを具備する画素駆動回路と、前記画素駆動回路を指定するための第１の指定信号を前記制御素子へ出力する第１の指定回路と、前記バイポーラ型発光トランジスタの駆動状態を指定する第２の指定信号を前記制御素子へ出力する第２の指定回路とから構成され、前記第２の指定回路は、前記第２の指定信号の出力電位の大きさを変化させることにより、前記制御素子および前記駆動素子を介して前記バイポーラ型発光トランジスタの駆動電流を変化させ、前記バイポーラ型発光トランジスタの光量調整を行うことを特徴とする。

上記構成を有する本発明に拠れば、三端子素子からなるバイポーラ型発光トランジスタを用いており、第２の指定回路からバイポーラ型発光トランジスタの駆動状態を指定する第２の指定信号を制御素子へ出力することにより、バイポーラ型発光トランジスタの発光出力を大きくすることが可能となる。

以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は実施例１のプリントヘッドを示す回路図である。以下に説明する各実施例では、画像形成装置として電子写真プリンタを例として説明する。まず図１により電子写真プリンタの構成を説明する。

図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。

そして、印刷を行うための用紙の有無およびサイズが用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとしてプリントヘッド（記録ヘッド）１９に転送される。プリントヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられた発光素子を複数個線上に配列したものである。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。プリントヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。

その後、トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２へ搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。

次にプリントヘッド１９について説明する。図２において、１０１はライン走査回路（第１の指定回路）、１０２は入力回路（第２の指定回路）であって、図示しない制御回路１から発せられる発光素子ごとの発光オン，オフ指令や発光強度の指令信号を入力する。破線で囲まれた６１〜６ｎは画素回路であって、ＴＲ１１、ＴＲ１２はＰＭＯＳトランジスタであって、公知の低温ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）製造プロセスを用いて構成することができる。ＰＭＯＳトランジスタＴＲ１１、ＴＲ１２は３つの端子を備えており、その第１端子はソース、第２端子ドレーン、第３端子はゲートである。またＣ１はコンデンサ、Ｑ１は後述する発光トランジスタであって、発光トランジスタＱ１は３つの端子を備えており、その第１端子はエミッタ、第２端子コレクタ、第３端子はベースである。

ＰＭＯＳトランジスタＴＲ１１は後述する制御用トランジスタであって、そのソースは入力回路１０２の出力と接続された配線Ｖと接続され、ドレーンはコンデンサＣ１の一端とＰＭＯＳトランジスタＴＲ１２の第３端子であるゲートと接続される。コンデンサＣ１の他端はＰＭＯＳトランジスタＴＲ１２の第１端子であるソースと電源ＶＤＤとに接続される。またＰＭＯＳトランジスタＴＲ１２は後述する駆動用トランジスタであって、その第２端子であるドレーンは発光トランジスタＱ１のベース端子と接続され、発光トランジスタＱ１のコレクタ端子は電源ＶＤＤと接続され、エミッタ端子はグランドと接続されている。またＰＭＯＳトランジスタＴＲ１１のゲートはライン走査回路１０１の出力端子Ｐと接続され、画素回路６１においてはライン走査回路１０１のＰ１出力端子と接続され、画素回路６２の対応する箇所はＰ２出力端子と接続され、以下同様にｎ個の画素回路はライン走査回路１０１のＰ１〜Ｐｎ出力端子とそれぞれ接続されている。

図３は図２で示した発光トランジスタＱ１の構成を示す図である。図３（ａ）は回路シンボルを示し、発光トランジスタＱ１は、コレクタ端子Ｃ、ベース端子Ｂ、エミッタ端子Ｅの三つの端子を備えている。図３（ｂ）は図３（ａ）にて示した発光トランジスタの断面構造を示す図である。本図にて示す発光トランジスタＱ１は、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１１１と、Ｐ型不純物を含ませ成層したＰ型層１１２とを順に積層させたＰＮの２層構造からなるウェハーを構成する。

次いで、最上層のＰ型層１１２の一部に公知のフォトリソグラフィー法を用いて選択的にＮ型不純物領域１１３を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でトランジスタの最下層となるＮ型領域１１１の一部を露出させ、該領域に金属配線を形成してエミッタ電極Ｅを形成する。それと同時にＮ型領域１１３にコレクタ電極Ｃが、Ｐ型領域１１２にベース電極Ｂが形成される。

図３（ｃ）は発光トランジスタの別の形態を示す。該別の形態においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１１１と、Ｐ型不純物を含ませ成層したＰ型層１１２と、Ｎ型不純物を含ませたＮ型層１１４を順に積層させたＮＰＮの３層構造のウェハーを構成する。さらに公知のドライエッチング法を用いて溝部を形成することで素子分離を行う。

また、前記エッチングの過程でトランジスタの最下層となるＮ型領域１１１の一部を露出させ、該領域に金属配線を形成してエミッタ電極Ｅを形成する。同様に、最上層となるＮ型領域１１４のうち所要部以外をエッチングにより除去して、残存する該領域に金属配線を形成してコレクタ電極Ｃを形成する。それと同時にＰ型領域１１２にもベース電極Ｂが形成される。

なお、図３に示したトランジスタではＧａＡｓウェハー基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ，ＧａＡｓＰ，ＡｌＧａＩｎＰといった材料を用いるものであってもよく、またはサファイヤ基板上にＧａＮやＡｌＧａＮといった材料を成膜したものであっても良い。前述したトランジスタ素子は、たとえば特開２００７−８１０８１号で開示されているエピタキシャルボンディング法を用いて後述するＴＦＴ基板と接着され、公知のエッチング法により不要箇所が除去されるとともに、トランジスタ素子の端子箇所が露出させられる。ついで、前記トランジスタの各端子の予定箇所と前記ＴＦＴ基板の回路端子部とがフォトリソグラフィー法により形成された薄膜配線を用いて接続される。このようにして、発光素子・駆動素子からなる複合素子を前記ＴＦＴ基板上に一体かつ同時に形成することができる。

図４は前記の発光素子・駆動素子を複合してなる複合素子をＴＦＴ基板上に配列して構成したプリントヘッドの基板ユニットの斜視図である。図４において、１２１はＴＦＴ素子が形成されたユニット基板、１２２は図２において示したライン走査回路や画素回路からなる駆動部であり、１２３は該素子上に配置された発光トランジスタ（Ｑ１等）を示す。また１２４は薄膜配線を示し、前記駆動回路の各端子と基板１２１上の図示しない配線パッドとを接続している。また駆動部１２２と発光トランジスタ１２３の間も薄膜配線を用いて接続されている。

図５はプリントヘッドの構成を概略的に示す断面図である。図５に示されるように、プリントヘッド１９は、ベース部材１３１と、ベース部材１３１にて固定されたユニット基板１２１と、柱状の光学素子を多数配列してなるロッドレンズアレイ１３２と、ロッドレンズアレイ１３２を保持するホルダ１３３と、ユニット基板１２１、ベース部材１３１およびホルダ１３３とを固定するクランプ部材１３４、１３５とで構成される。また１２２は前述した駆動回路等が集積された駆動回路部であり、１２３は該素子上もしくはそれと隣接するように配置された発光トランジスタ（Ｑ１）の列を示す。

次に実施例１の動作を説明する。図６は実施例１のプリントヘッド回路の動作を説明する回路図である。なお説明を簡略化するため実施例１の画素回路を３個のみ取り上げて説明することとする。いま、画素回路６１〜６３を駆動するため入力回路１０２の出力部が電位Ｖに設定され、次いでライン走査回路１０１の出力端子のうち、Ｐ２〜Ｐｎの出力レベルがＨｉｇｈとなっており、Ｐ１端子出力がＨｉｇｈレベルからＬｏｗレベル出力に遷移する場合を考える。このとき、ＰＭＯＳトランジスタＴＲ１１のゲートにはＬｏｗレベル信号が印加され、ＰＭＯＳトランジスタＴＲ１１はオン状態となって、そのドレーン電位は前述した電位Ｖと略等しくなるよう、図中破線矢印Ｉ１にて示すように、コンデンサＣ１に充電電流を生じて、前記過渡現象ののちにコンデンサＣ１の両端電圧は図中に記載したＶｇｓ１となる。

ここで、前記電圧は電源電圧ＶＤＤと電位Ｖとの差に等しく、
Ｖｇｓ１＝ＶＤＤ−Ｖ
の関係にある。前記電圧Ｖｇｓ１はＰＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧となっているので、該電圧がＰＭＯＳトランジスタＴＲ１２の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＴＲ１２はオンし、ＰＭＯＳトランジスタＴＲ１２のドレーン端子には、前記ゲート・ソース間電圧に応じて決まるドレーン電流Ｉｄ１を生じる。

図６に一点鎖線矢印Ｉｂ１として示すように、ＰＭＯＳトランジスタＴＲ１２のドレーン電流Ｉｄ１は、発光トランジスタＱ１のベース電流Ｉｂ１となっており、発光トランジスタＱ１にベース電流が流入する結果、発光トランジスタＱ１はオンしてそのコレクタ端子には実線矢印にて示すコレクタ電流Ｉｃ１を生じ、該電流は電源ＶＤＤから発光トランジスタＱ１のコレクタに流入して、エミッタ端子からグランドへ至る電流経路を生じる。前述したように、発光トランジスタＱ１はＡｌＧａＡｓ等の化合物半導体を用いて構成されており、そのＰＮ接合面に電流を流すことで発光現象を生じ、前記コレクタ電流Ｉｃ１に応じて決まる発光出力が得られる。

なお前述したＰＭＯＳトランジスタＴＲ１２のゲート・ソース間にはコンデンサＣ１が接続されているため、その両端に与えられた電位Ｖｇｓ１はコンデンサＣ１の蓄積電荷により保持される。このため、ライン走査回路１０１のＰ１出力をＨｉｇｈとして、ＰＭＯＳトランジスタＴＲ１１をオフさせた後も、前記蓄積電荷によりＰＭＯＳトランジスタＴＲ１２は前記Ｖｇｓ１電圧により直前の駆動状態を維持することができる。

図７は実施例１のプリントヘッド１９に用いられるＴＦＴトランジスタＴＲ１２の動作を説明する静特性グラフである。図７の横軸はドレーン・ソース間電圧Ｖｄｓを示し、縦軸はドレーン電流Ｉｄを示し、グラフ中の曲線群はゲート・ソース間電圧Ｖｇｓを一定として描いたもので、図７の曲線群から４本を選んでＶｇｓ＝Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３と記号して注記を付している。なお、横軸のＡ部は該トランジスタが飽和領域で動作する領域を示している。

ここで、ＴＦＴトランジスタのドレーン・ソース間電圧が図中Ｃのポイントにあるとする。このときのドレーン・ソース間電圧Ｖｄｓは後述する発光トランジスタＱ１のベース・エミッタ間電圧をＶｂｅとするとき、
Ｖｄｓ＝ＶＤＤ−Ｖｂｅ
の関係にある。このとき、ゲート・ソース間電圧がＶｇｓ＝Ｖｇ１に設定されたとすると、図中にＢとして記載したポイントが動作点となり、ドレーン電流Ｉｄは図中Ｉｄ１として示した値となる。

ポイントＢ付近での特性を見ると、ＰＭＯＳトランジスタＴＲ１２は前記ドレーン・ソース間電圧Ｖｄｓが多少変動したとしてもドレーン電流Ｉｄは略一定とみなせる定電流特性を備えていることが判る。またこのとき、ゲート・ソース間電圧ＶｇｓをＶｇ０とすることでドレーン電流Ｉｄは減少し、逆にゲート・ソース間電圧ＶｇｓをＶｇ２とすることでドレーン電流ＩｄはＢ点よりも増加させることができ、ＰＭＯＳトランジスタＴＲ１２は前記ゲート・ソース間電圧Ｖｇｓによる電流調整機能を備えていることが判る。

図８はプリントヘッド１９に用いられる発光トランジスタＱ１の動作を説明する静特性グラフである。図８の横軸はコレクタ・エミッタ間電圧Ｖｃｅを示し、縦軸はコレクタ電流Ｉｃを示し、グラフ中の曲線群はベース電流Ｉｂを一定として描いたもので、図８の曲線群から４本を選んでＩｂ＝Ｉｂ０，Ｉｂ１，Ｉｂ２，Ｉｂ３と記号して注記を付している。なお横軸のＡ部は該トランジスタが能動領域で動作する領域を示している。ここで、発光トランジスタのコレクタ・エミッタ間電圧が図中Ｅのポイントにあるとする。

図６を用いて説明したように、発光トランジスタＱ１のコレクタは電源ＶＤＤと接続されているので、図８に示すポイントＥは電源電圧ＶＤＤに対応していることになる。このとき、ベース電流がＩｂ＝Ｉｂ１と設定されたとすると、図中にＤとして記載したポイントが動作点となり、コレクタ電流Ｉｃは図中Ｉｃ１として示した値であり、コレクタ・エミッタ電圧Ｖｃｅが多少変動したとしてもコレクタ電流Ｉｃは略一定とみなせることが判る。またこのとき、ベース電流をＩｂ０とすることでコレクタ電流Ｉｃは減少し、逆にベース電流をＩｂ２とすることでコレクタ電流Ｉｃを増加させることができ、発光トランジスタＱ１は前記ベース電流によってコレクタ電流を調整する電流調整機能を備えていることが判る。

なお、発光トランジスタＱ１にベース電流Ｉｂを与え、それによりコレクタ電流Ｉｃを生じるとき、
β＝Ｉｃ／Ｉｂ
で定義されるβは電流増幅率と呼ばれ、通常β≫１であって、図８を用いて説明したように、僅かなベース電流の変化によってコレクタ電流を大きく変えることができる利点を有している。

図９は図６の回路の動作を説明するためのタイムチャートであって、ライン走査回路１０１からの指令により隣接する３個の画素回路６１〜６３を順に発光駆動させる場合の動作を示す。各信号波形において、Ｐ１〜Ｐ３はライン走査回路１０１のＰ１〜Ｐ３の各出力端子波形を示す。波形Ｖは入力回路１０２からの出力電圧波形である。Ｖｇｓ１〜Ｖｇｓ３波形は画素回路６１〜６３におけるＰＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧をそれぞれ示す。Ｉｄ１〜Ｉｄ３波形は画素回路６１〜６３におけるＰＭＯＳトランジスタＴＲ１２のドレーン電流波形をそれぞれ示しており、図６を参照して明らかなように、該電流は発光トランジスタＱ１のベース電流と等しいものである。またＩｃ１〜Ｉｃ３は画素回路６１〜６３における発光トランジスタＱ１のコレクタ電流波形をそれぞれ示している。

以下にタイムチャートに記載された各時刻においてその動作を順に説明する。
時刻Ｔ１：１ラインの発光駆動制御の開始時の時刻Ｔ１において、前記ライン走査回路１０１の出力Ｐ１〜Ｐ３はＨｉｇｈレベルとなっている。このとき、入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ０としておく。
時刻Ｔ２：ライン走査回路１０１の出力Ｐ１〜Ｐ３をＬｏｗレベルとする。これにより複数ある画素回路６１〜６３のＰＭＯＳトランジスタＴＲ１１はオンとされ、前記Ｖ０電圧をコンデンサＣ１に伝達する。前述したように、コンデンサＣ１の両端電圧Ｖｇｓは
Ｖｇｓ＝ＶＤＤ−Ｖ
となるので、前記ＶｇｓをＰＭＯＳトランジスタＴＲ１２の閾値電圧より小さくなるように前述した設定電位Ｖ０を設定しておくことで、ＰＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧Ｖｇｓ１〜Ｖｇｓ３は閾値電圧Ｖｔ以下となり、画素回路６１〜６３のＰＭＯＳトランジスタＴＲ１２をオフとすることができ、各画素回路６１〜６３の発光トランジスタＱ１はすべて消灯する。

時刻Ｔ３：ライン走査回路出力Ｐ１〜Ｐ３をＨｉｇｈレベルにする。前述したオン、オフの設定状態はコンデンサＣ１への電荷の蓄積状態によるので、時刻Ｔ３においてライン走査回路出力Ｐ１〜Ｐ３をＨｉｇｈレベルに戻した後も設定状態は保持される。この結果、すべての発光トランジスタＱ１はオフのままとなる。
時刻Ｔ４：入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ１とする。
時刻Ｔ５：ライン走査回路１０１のＰ１出力をＬｏｗレベルとする。これにより画素回路６１のＰＭＯＳトランジスタＴＲ１１はオンとされる。

画素回路６１のＰＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧Ｖｇｓ１は、前述したように
Ｖｇｓ１＝ＶＤＤ−Ｖ１
となり、前記設定電位Ｖが初期状態であるＶ０からＶ１に低下させられているのに対応して、Ｖｇｓ１電圧はＡ部に示すように立ち上がる。該電圧Ｖｇｓ１はＰＭＯＳトランジスタＴＲ１２の閾値電圧Ｖｔを超えるものであり、そのドレーン端子には波形Ｉｄ１として示される電流を生じる（Ｂ部）。該電流Ｉｄ１は発光トランジスタＱ１のベース電流Ｉｂ１であり、これが流れることでトランジスタＱ１には前述の電流増幅率β倍されたコレクタ電流Ｉｃ１が流れる（Ｃ部）。
時刻Ｔ６：ライン走査回路１０１のＰ１出力をＨｉｇｈレベルとする。
これにより画素回路６１のＰＭＯＳトランジスタＴＲ１１はオフとなるが、コンデンサＣ１には前述したＶｇｓ１の電圧が保持されたままとなるので、画素回路６１のＰＭＯＳトランジスタＴＲ１２および発光トランジスタＱ１の駆動状態はそのまま保持し続けることができる。

時刻Ｔ７：入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ２とする。
時刻Ｔ８：ライン走査回路１０１のＰ２出力をＬｏｗレベルとする。これにより画素回路６２のＰＭＯＳトランジスタＴＲ１１はオンとされる。画素回路６２のＰＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧Ｖｇｓ２は、前述したように、
Ｖｇｓ２＝ＶＤＤ−Ｖ２
となり、前記設定電位Ｖが初期状態のＶ０からＶ２に低下しているのに対応して、Ｖｇｓ２電圧はＤ部に示すように立ち上がる。該電圧Ｖｇｓ２はＰＭＯＳトランジスタＴＲ１２の閾値電圧Ｖｔを超えるものであり、トランジスタＴＲ１２のドレーン端子には波形Ｉｄ２として示される電流を生じる（Ｅ部）。該電流Ｉｄ２は発光トランジスタＱ１のベース電流Ｉｂ２であり、これが流れることでトランジスタＱ１には前述の電流増幅率β倍されたコレクタ電流Ｉｃ２が流れる（Ｆ部）。

時刻Ｔ９：ライン走査回路１０１のＰ２出力をＨｉｇｈレベルとする。これにより画素回路６２のＰＭＯＳトランジスタＴＲ１１はオフとなるが、コンデンサＣ１には前述したＶｇｓ２の電圧が保持されたままとなるので、画素回路６２のＰＭＯＳトランジスタＴＲ１２および発光トランジスタＱ１の駆動状態はそのまま保持し続けることができる。
時刻Ｔ１０：入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ３とする。
時刻Ｔ１１：ライン走査回路１０１のＰ３出力をＬｏｗレベルとする。これにより画素回路６３のＰＭＯＳトランジスタＴＲ１１はオンとされる。

画素回路６３のＴＲ１２のゲート・ソース間電圧Ｖｇｓ３は、前述したように
Ｖｇｓ３＝ＶＤＤ−Ｖ３
となり、前記設定電位Ｖが初期状態であるＶ０からＶ３に低下しているのに対応して、Ｖｇｓ３電圧はＧ部に示すように立ち上がる。該電圧Ｖｇｓ３はＰＭＯＳトランジスタＴＲ１２の閾値電圧Ｖｔを超えるものであり、トランジスタＴＲ１２のドレーン端子には波形Ｉｄ３として示される電流を生じる（Ｈ部）。該電流Ｉｄ３は発光トランジスタＱ１のベース電流Ｉｂ３であり、これが流れることでトランジスタＱ１には前述の電流増幅率β倍されたコレクタ電流Ｉｃ３が流れる（Ｉ部）。
時刻Ｔ１２：ライン走査回路１０１のＰ３出力をＨｉｇｈレベルとする。これにより画素回路６３のＰＭＯＳトランジスタＴＲ１１はオフとなるが、コンデンサＣ１には前述したＶｇｓ３の電圧が保持されたままとなるので、画素回路６３のＰＭＯＳトランジスタＴＲ１２および発光トランジスタＱ１の駆動状態はそのまま保持し続けることができる。

上記詳細に説明したように、入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ０，Ｖ１，Ｖ２，Ｖ３とそれぞれ変化させ、それに応じてライン走査回路１０１の複数ある出力信号を択一的にオン設定することで、それにより指定される画素回路６１〜６３に駆動電流を生じさせて発光トランジスタＱ１の発光開始を指示することができ、前記駆動配線Ｖの設定電位は画素回路６１〜６３に対する駆動状態の指令信号となっている。なお、図９を用いた説明では入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ０，Ｖ１，Ｖ２，Ｖ３とそれぞれ異なる値として表現したが、各画素回路６１〜６３の駆動状態を変化させる必要がない場合には同じ設定電圧とすればよく、また、着目する画素回路を駆動する必要がない場合には、対応する時刻における入力回路１０２からの出力である駆動配線Ｖの設定電位を、たとえば初期電圧であるＶ０と等しくすることで該当する画素を消灯状態とすることができる。また前記ライン駆動により点灯開始が指示された画素において、次ラインにおける同様処理によって消灯指示を行うことで消灯状態とさせることができる。

このように、ライン走査回路１０１を用いてシーケンシャルに走査させることで、ライン状に配列された画素回路６１〜６３を任意にオン、オフ駆動できることはもちろん、各画素を任意の駆動状態として駆動することができるので、発光素子の製造プロセスばらつき等により発光効率が僅かに異なってしまったとしても、それらを補正するように前記駆動状態の指令電圧を変化させることで前記ばらつきの影響を解消することが可能である。

従来構成のプリントヘッドにおいて用いられていた有機ＥＬ素子においては、通電劣化のために寿命が短くなってしまうことから駆動電流を大きくすることが困難で、所望の発光パワーが得られないという問題のほか、その駆動に用いられるトランジスタは低温ポリシリコンやアモルファスシリコンといった、キャリア移動度を原理的に大きくできない材料を用いて公知のＴＦＴ技術を用いて製造されるので、そのトランジスタの電流駆動能力は小さくなってしまい、該素子により駆動される被駆動素子の発光光量が不足してしまうという問題があった。

実施例１においては、その構成を示す図６を参照して明らかなように、発光素子として有機ＥＬ素子に代えてＡｌＧａＡｓ基材等の結晶素材を用いた発光トランジスタＱ１を用いるため、経時変化に起因する劣化などの問題はなく、またその駆動電流を大きくすることで大きな発光出力を得ることができる。また、前記発光トランジスタＱ１の電流増幅率は大きく、小さなベース電流で大きな電流制御能力を有している。この結果、前記発光トランジスタＱ１を制御する駆動回路としては電流駆動能力に劣るＴＦＴ素子を用いたとしても十分に対応することができ、従来構成における技術課題を解決することができたのである。

次に実施例２を説明する。図１０は実施例２によるプリントヘッド１９の構成を示す図である。図１０において、２０１はライン走査回路、２０２は入力回路であって、図示しない制御回路から発せられる発光素子ごとの発光オン、オフ指令や発光強度の指令信号を入力する。破線で囲まれた７１〜７ｎは画素回路であって、ＴＲ２１、ＴＲ２２はＮＭＯＳトランジスタであり、公知の低温ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）製造プロセスを用いて構成することができる。前記ＮＭＯＳトランジスタは３つの端子を備える３端子素子であって、その第１端子はソース、第２端子はドレーン、第３端子はゲートである。またＣ２はコンデンサ、Ｑ２は後述する発光トランジスタであって、３つの端子を備えており、その第１端子はエミッタ、第２端子はコレクタ、第３の端子はベースである。

ＮＭＯＳトランジスタＴＲ２１は後述する制御用トランジスタであって、そのソースは入力回路２０２の出力と接続された配線Ｖと接続され、ドレーンはコンデンサＣ２の一端とＮＭＯＳトランジスタＴＲ２２のゲートと接続される。コンデンサＣ２の他端はＮＭＯＳトランジスタＴＲ２２のソースとグランドとに接続される。またＮＭＯＳトランジスタＴＲ２２は後述する駆動用トランジスタであって、そのドレーンは発光トランジスタＱ２のベース端子と接続される。また発光トランジスタＱ２のエミッタ端子は電源ＶＤＤと接続され、コレクタ端子はグランドと接続されている。一方、ＮＭＯＳトランジスタＴＲ２１のゲートがライン走査回路２０１のＰ出力端子と接続され、画素回路７１においてはライン走査回路２０１のＰ１出力端子と接続され、画素回路７２の対応する箇所はＰ２出力端子と接続され、以下同様にｎ個の画素回路はライン走査回路１０１のＰ１〜Ｐｎ出力端子とそれぞれ接続されている。

図１１は図１０で示した発光トランジスタＱ２の構成を示す図である。図１１（ａ）は回路シンボルを示し、発光トランジスタＱ２はコレクタ端子Ｃ、ベース端子Ｂ、エミッタ端子Ｅの三つの端子を備えている。図１１（ｂ）は図１１（ａ）にて示した発光トランジスタＱ２の断面構造を示す図である。図１１（ｂ）において、実施例２の発光トランジスタＱ２は、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。

まず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＰ型不純物を含ませたＰ型層２１１と、Ｎ型不純物を含ませ成層したＮ型層２１２とを順に積層させたＮＰの２層構造からなるウェハーを構成する。次いで、最上層のＮ型層２１２の一部に公知のフォトリソグラフィー法を用いて選択的にＰ型不純物領域２１３を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でトランジスタの最下層となるＰ型領域２１１の一部を露出させ、該領域に金属配線を形成してコレクタ電極Ｃを形成する。それと同時にＰ型領域２１３にエミッタ電極Ｅが形成され、Ｎ型領域２１２にベース電極Ｂが形成される。

図１１（ｃ）は発光トランジスタＱ２の別の形態を示す。図１１（ｃ）の別の形態においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＰ型不純物を含ませたＰ型層２１１と、Ｎ型不純物を含ませ成層したＮ型層２１２、Ｐ型不純物を含ませ成層したＰ型層２１４とを順に積層させたＰＮＰの３層構造のウェハーを構成する。

さらに、公知のドライエッチング法を用いて溝部を形成することで素子分離を行う。また、前記エッチングの過程でトランジスタの最下層となるＰ型領域２１１の一部を露出させ、該領域に金属配線を形成してコレクタ電極Ｃを形成する。同様に、最上層となるＰ型領域２１４の所要部以外をエッチングにより除去して残存する該領域に金属配線を形成してエミッタ電極Ｅを形成する。それと同時にＮ型領域２１２にはベース電極Ｂが形成される。

なお、図１１に示したトランジスタではＧａＡｓウェハー基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであってもよく、またはサファイヤ基板上にＧａＮやＡｌＧａＮといった材料を成膜したものであっても良い。前述したトランジスタ素子は、たとえば特開２００７−８１０８１号で開示されているエピタキシャルボンディング法を用いて前述したＴＦＴ基板と接着され、公知のエッチング法により不要箇所が除去されるとともに、トランジスタ素子の端子箇所が露出させられる。ついで、前記トランジスタの各端子の予定箇所と前記ＴＦＴ基板の回路端子部とがフォトリソグラフィー法により形成された薄膜配線を用いて接続される。このようにして、発光素子・駆動素子からなる複合素子を前記ＴＦＴ基板上に一体かつ同時に形成することができる。

図１２は図１０にて示した実施例２のプリントヘッド回路の動作を説明する回路図である。なお説明を簡略化するため図１０に示す画素回路のうち３個の画素回路７１〜７３を取り上げて説明することとする。いま、画素回路７１〜７３を駆動するため入力回路２０２の出力部が電位Ｖに設定され、次いでライン走査回路２０１の出力端子のうち、Ｐ２〜Ｐｎの出力レベルがＬｏｗとなっており、Ｐ１端子出力がＬｏｗレベルからＨｉｇｈレベル出力に遷移する場合を考える。

このとき、ＮＭＯＳトランジスタＴＲ２１のゲートにはＨｉｇｈレベル信号が印加され、該素子はオン状態となって、そのドレーン電位は前述した電位Ｖと略等しくなるよう、図中破線矢印Ｉ１にて示すように、コンデンサＣ２に充電電流を生じて、前記過渡現象ののちにコンデンサＣ２の両端電圧は図中に記載したＶｇｓ１となる。ここで、前記電圧は前記電位Ｖに略等しく、
Ｖｇｓ１＝Ｖ
の関係にある。前記電圧はＮＭＯＳトランジスタＴＲ２２のゲート・ソース間電圧となっているので、該電圧がＮＭＯＳトランジスタＴＲ２２の閾値電圧Ｖｔを超えるとＮＭＯＳトランジスタＴＲ２２はオンして、該素子のドレーン端子には、前記ゲート・ソース間電圧に応じて決まるドレーン電流Ｉｄを生じる。

図１２に一点鎖線矢印Ｉｂ１として示すように、前記ドレーン電流Ｉｄは発光トランジスタＱ２のベース電流Ｉｂ１となっており、発光トランジスタＱ２にベース電流が流入する結果、該発光トランジスタＱ２はオンしてそのコレクタ端子には実線矢印にて示すコレクタ電流Ｉｃ１を生じて電源ＶＤＤから発光トランジスタＱ２のエミッタに流入し、コレクタ端子からグランドへ至る電流経路を生じる。前述したように、発光トランジスタＱ２はＡｌＧａＡｓ等の化合物半導体を用いて構成されており、そのＰＮ接合面に電流を流すことで発光現象を生じ、前記コレクタ電流Ｉｃ１に応じて決まる発光出力が得られる。

なお前述したＮＭＯＳトランジスタＴＲ２２のゲート・ソース間にはコンデンサＣ２が接続されているため、その両端に与えたれた電位Ｖｇｓ１はコンデンサＣ２の蓄積電荷により保持される。このため、ライン走査回路２０１のＰ１出力をＬｏｗとして、ＮＭＯＳトランジスタＴＲ２１をオフさせた後も、前記蓄積電荷によりＮＭＯＳトランジスタＴＲ２２は前記Ｖｇｓ１電圧により直前の駆動状態を維持することができる。

図１３は図１２の回路の動作を説明するためのタイムチャートで、ライン走査回路２０１からの指令により隣接する３個の画素回路７１〜７３を順に発光駆動させる場合の動作を説明する。図１３に示す各信号波形において、Ｐ１〜Ｐ３はライン走査回路２０１のＰ１〜Ｐ３の出力端子波形を示す。波形Ｖは入力回路２０２からの出力電圧波形である。Ｖｇｓ１〜Ｖｇｓ３波形は画素回路７１〜７３におけるＮＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧をそれぞれ示す。またＩｄ１〜Ｉｄ３波形は画素回路７１〜７３におけるＮＭＯＳトランジスタＴＲ２２のドレーン電流波形をそれぞれ示しており、図１２を参照して明らかなように、該電流は発光トランジスタＱ２のベース電流Ｉｂ１〜Ｉｂ３と等しいものである。またＩｃ１〜Ｉｃ３は画素回路７１〜７３における発光トランジスタＱ２のコレクタ電流波形をそれぞれ示している。

以下にタイムチャートに記載された各時刻においてその動作を順に説明する。
時刻Ｔ１：１ラインの発光駆動制御の開始時の時刻Ｔ１において、前記ライン走査回路２０１の出力Ｐ１〜Ｐ３はＬｏｗレベルとなっている。このとき、入力回路２０２からの出力である駆動配線Ｖの設定電位をＶ０としておく。
時刻Ｔ２：ライン走査回路２０１の出力Ｐ１〜Ｐ３をＨｉｇｈレベルとする。これにより、複数ある画素回路７１〜７３のＮＭＯＳトランジスタＴＲ２１はオンとされ、前記Ｖ０電圧をコンデンサＣ２に伝達する。

前述したように、コンデンサＣ１の両端電圧Ｖｇｓは
Ｖｇｓ＝Ｖ
となるので、前記電圧ＶｇｓをＮＭＯＳトランジスタＴＲ２２の閾値電圧より小さくなるように前述した設定電位Ｖ０を設定しておくことで、各画素回路７１〜７３のトランジスタＴＲ２２のゲート・ソース間電圧Ｖｇｓ１〜Ｖｇｓ３は閾値電圧Ｖｔ以下となり、画素回路７１〜７３のＮＭＯＳトランジスタＴＲ２２をオフとすることができ、各画素回路の発光トランジスタＱ２はすべて消灯する。

時刻Ｔ３：ライン走査回路２０１のＰ１〜Ｐ３出力をＬｏｗレベルにする。前述したオン、オフの設定状態はコンデンサＣ２への電荷の蓄積状態によるので、時刻Ｔ３においてライン走査回路２０１のＰ１〜Ｐ３出力をＬｏｗレベルに戻した後も保持される。この結果、すべての発光トランジスタＱ２はオフのままとなる。
時刻Ｔ４：次いで、入力回路２０２からの出力である駆動配線Ｖの設定電位をＶ１とする。
時刻Ｔ５：ライン走査回路２０１のＰ１出力をＨｉｇｈレベルとする。これにより画素回路７１のＮＭＯＳトランジスタＴＲ２１はオンとされる。

画素回路７１のＮＭＯＳトランジスタＴＲ２２のゲート・ソース間電圧Ｖｇｓ１は前述したように、
Ｖｇｓ１＝Ｖ１
となり、前記設定電位Ｖが初期状態であるＶ０からＶ１に上昇させられているのに対応して、Ｖｇｓ１電圧はＡ部に示すように立ち上がる。該電圧Ｖｇｓ１はＮＭＯＳトランジスタＴＲ２２の閾値電圧Ｖｔを超えるものであり、そのドレーン端子には波形Ｉｄ１として示される電流を生じる（Ｂ部）。該電流は発光トランジスタＱ２のベース電流Ｉｂ１であり、これが流れることでトランジスタＱ２には前述の電流増幅率β倍されたコレクタ電流Ｉｃ１が流れる（Ｃ部）。

時刻Ｔ６：ライン走査回路２０１のＰ１出力をＬｏｗレベルとする。これにより画素回路７１のＮＭＯＳトランジスタＴＲ２１はオフとなるが、コンデンサＣ２には前述したＶｇｓ１の電圧が保持されたままとなるので、画素回路７１のＮＭＯＳトランジスタＴＲ２２、発光トランジスタＱ２の駆動状態はそのまま保持し続けることができる。
時刻Ｔ７：入力回路２０２からの出力である駆動配線Ｖの設定電位をＶ２とする。
時刻Ｔ８：ライン走査回路２０１のＰ２出力をＨｉｇｈレベルとする。これにより画素回路７２のＮＭＯＳトランジスタＴＲ２１はオンとされる。

画素回路７２のＮＭＯＳトランジスタＴＲ２２のゲート・ソース間電圧Ｖｇｓ２は、前述したように、
Ｖｇｓ２＝Ｖ２
となり、前記設定電位Ｖが初期状態のＶ０からＶ２に上昇しているのに対応して、Ｖｇｓ２電圧はＤ部に示すように立ち上がる。該電圧はＮＭＯＳトランジスタＴＲ２２の閾値電圧Ｖｔを超えるものであり、そのドレーン端子には波形Ｉｄ２として示される電流を生じる（Ｅ部）。該電流は発光トランジスタＱ２のベース電流Ｉｂ２であり、これが流れることで発光トランジスタＱ２には前述の電流増幅率β倍されたコレクタ電流Ｉｃ２が流れる（Ｆ部）。

時刻Ｔ９：ライン走査回路２０１のＰ２出力をＬｏｗレベルとする。これにより画素回路７２のＮＭＯＳトランジスタＴＲ２１はオフとなるが、コンデンサＣ２には前述したＶｇｓ２の電圧が保持されたままとなるので、画素回路７２のＮＭＯＳトランジスタＴＲ２２、発光トランジスタＱ２の駆動状態はそのまま保持し続けることができる。
時刻Ｔ１０：入力回路１０２からの出力である駆動配線Ｖの設定電位をＶ３とする。
時刻Ｔ１１：ライン走査回路２０１のＰ３出力をＨｉｇｈレベルとする。これにより画素回路７３のＮＭＯＳトランジスタＴＲ２１はオンとされる。

画素回路７３のＮＭＯＳトランジスタＴＲ２２のゲート・ソース間電圧Ｖｇｓ３は、前述したように、
Ｖｇｓ３＝Ｖ３
となり、前記設定電位Ｖが初期状態であるＶ０からＶ３に上昇しているのに対応して、Ｖｇｓ３電圧はＧ部に示すように立ち上がる。該電圧はＮＭＯＳトランジスタＴＲ２２の閾値電圧Ｖｔを超えるものであり、そのドレーン端子には波形Ｉｄ３として示される電流を生じる（Ｈ部）。該電流は発光トランジスタＱ２のベース電流Ｉｂ３であり、これが流れることで発光トランジスタＱ２には前述の電流増幅率β倍されたコレクタ電流Ｉｃ３が流れる（Ｉ部）。
時刻Ｔ１２：ライン走査回路２０１のＰ３出力をＬｏｗレベルとする。
これにより画素回路７３のＮＭＯＳトランジスタＴＲ２１はオフとなるが、コンデンサＣ２には前述したＶｇｓ３の電圧が保持されたままとなるので、画素回路７３のＮＭＯＳトランジスタＴＲ２２、発光トランジスタＱ２の駆動状態はそのまま保持し続けることができる。

上記詳細に説明したように、入力回路２０２からの出力である駆動配線Ｖの設定電位をＶ０，Ｖ１，Ｖ２，Ｖ３とそれぞれ変化させ、それに応じてライン走査回路２０１の出力信号を択一的にオン設定することで、それにより指定される画素回路７１〜７３に駆動電流を生じさせて発光トランジスタＱ２の発光開始を指示することができ、前記駆動配線Ｖの設定電位は画素回路に対する駆動状態の指令信号となっている。

なお、図１３における説明では入力回路２０２からの出力である駆動配線Ｖの設定電位をＶ０，Ｖ１，Ｖ２，Ｖ３とそれぞれ異なる値として表現したが、各画素回路７１〜７３の駆動状態を変化させる必要がない場合には同じ設定電圧とすればよく、また着目する画素回路を駆動する必要がない場合には、対応する時刻における入力回路２０２からの出力である駆動配線Ｖの設定電位を、たとえば初期電圧であるＶ０と等しくすることで該当する画素を消灯状態とすることができる。また、前記ライン駆動により点灯開始が指示された画素において、次ラインにおける同様処理によって消灯指示を行うことで消灯状態とさせることができる。

このように、ライン走査回路２０１を用いてシーケンシャルに走査させることで、ライン状に配列された画素回路７１〜７３を任意にオン、オフ駆動できることはもちろん、各画素を任意の駆動状態として駆動することができるので、発光素子の製造プロセスばらつき等により発光効率が僅かに異なってしまったとしても、それらを補正するように前記駆動状態の指令電圧を変化させることで前記ばらつきの影響を解消することができる。

従来構成のプリントヘッドにおいて用いられていた有機ＥＬ素子においては、通電劣化のために寿命が短くなってしまうことから駆動電流を大きくすることが困難で、所望の発光パワーが得られないという問題のほか、その駆動に用いられるトランジスタは低温ポリシリコンやアモルファスシリコンといった、キャリア移動度を原理的に大きくできない材料を用いて公知のＴＦＴ技術を用いて製造されるので、そのトランジスタの電流駆動能力は小さくなってしまい、該素子により駆動される被駆動素子の発光光量が不足してしまうという問題があった。

上記構成を有する実施例２においては、発光素子として有機ＥＬ素子に代えてＡｌＧａＡｓ基材等の結晶素材を用いた発光トランジスタＱ２を用いるため、経時変化に起因する劣化などの問題はなく、またその駆動電流を大きくすることで大きな発光出力を得ることができる。また、前記発光トランジスタＱ２の電流増幅率は大きく、小さなベース電流で大きな電流制御能力を有している。この結果、前記発光トランジスタＱ２を制御する駆動回路としては電流駆動能力に劣るＴＦＴ素子を用いたとしても十分に対応することができ、従来構成における技術課題を解決することができたのである。

上記実施例１、２で説明した駆動回路は、電子写真プリンタにおける露光工程で光源として利用することができる。以下その一例としてタンデムカラープリンタをとりあげ、図１４を用いて説明する。図１４は本発明の半導体複合装置を搭載したプリントヘッドを用いたタンデムカラープリンタを示す概略構成図である。

図１４において、画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、その内部構成を説明する。

プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、感光体ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設され、露光装置６０３ｃとしては上記各実施例で説明したプリントヘッド（１９）が用いられる。更に、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

また画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向におけるホッピングローラ６０７の下流側には、ピンチローラ６０８と共に記録媒体６０５を挟持することによって記録媒体を搬送する搬送ローラ６１０と、ピンチローラ６０９と共に記録媒体６０５を挟持して記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成され、感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上のトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加される。

定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。定着装置６１３の下流側に配設される排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

つぎに上記構成の画像形成装置６００の動作を説明する。まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて記録媒体６０５は、搬送ローラ６１０とピンチローラ６０８およびレジストローラ６１１とピンチローラ６０９に挟持されて、イエローのプロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によってさらに下流方向に搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。そしてその記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着され、定着後の記録媒体６０５は、排出ローラ６１４とピンチローラ６１６および排出ローラ６１５とピンチローラ６１７に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

以上の様に、本発明の画像形成装置によれば、発光素子として発光トランジスタ（Ｑ１又はＱ２）を有するプリントヘッドを採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ，コピー機など）を提供することができる。即ち、上記実施例１、２のプリントヘッド１９を用いることにより、上記説明したフルカラーの画像形成装置に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

以上は本発明の駆動回路をプリントヘッドに適用した場合について説明したが、本発明は、プリントヘッドのごとき発光素子を一次元的に配列したもののみならず、平面上に二次元的に配列して構成した表示パネルにも適用することができる。次に表示パネルに適用した例を図１５に従って説明する。

図１５において、４００は表示パネルで、表示パネル４００は、主走査駆動回路４０２、副走査回路４０１および破線にて囲まれた画素回路４１１、４１２、４１ｎ、４２１、４２２、４２ｎから構成される。画素回路はそれぞれ同一回路からなり、画素回路４２１について説明すると、画素回路４２１は、ＰＭＯＳトランジスタＴＲ１１、ＴＲ１２、コンデンサＣ１、発光トランジスタＱ１から構成される。ＰＭＯＳトランジスタＴＲ１１のゲートは副走査回路４０１の出力端子Ｐ１と接続され、そのソース端子は主走査駆動回路４０２のＤ２出力と接続され、そのドレーンはＰＭＯＳトランジスタＴＲ１２のゲートとコンデンサＣ１の一端と接続される。またコンデンサＣ１の他端はＰＭＯＳトランジスタＴＲ１２のソースとともに電源ＶＤＤに接続される。ＰＭＯＳトランジスタＴＲ１２のドレーンは発光トランジスタＱ１のベースと接続され、発光トランジスタＱ１のコレクタは電源ＶＤＤと接続され、エミッタはグランドと接続されている。他の画素回路についても同様の構成である。主走査駆動回路４０２、副走査回路４０１および画素回路４１１、４１２、４１ｎ、４２１、４２２、４２ｎは後述の表示パネル発光部を構成する。

図１６は図１５の構成を用いてなる表示パネルの実装図である。図１６において、４３２は図１５で説明した表示パネル発光部であり、４３１はその制御回路基板、４３３は前記制御回路基板４３１と表示パネル発光部４３２とを接続するフレキシブルフラットケーブルである。また表示パネル発光部４３２において、４３４は前述した主走査駆動回路４０２と画素回路とを接続する主走査配線、４３５は副走査回路４０１と画素回路とを接続する副走査配線、４３６は前述した画素回路である。

図１７は図１６で説明した表示パネルを用いる機器の一例として携帯型電話機の構成を示す。図１７において、５００は携帯電話本体であり、５０１は前述した表示パネル発光部、５０２は操作スイッチ部、５０３はマイクロフォン等を用いた音声入力部、５０４はスピーカ等からなる音声出力部、５０５は送受信アンテナ部である。

本発明に係る電子写真プリンタを示すブロック図である。 実施例１のプリントヘッドを示す回路図である。 実施例１の発光トランジスタＱ１の構成を示す図である。 プリントヘッドの基板ユニットの斜視図である。 プリントヘッドの基板ユニットの断面図である。 実施例１の動作を示す回路図である。 実施例１のプリントヘッドに用いられるＴＦＴトランジスタの動作を説明する静特性グラフである。 実施例１のプリントヘッドに用いられる発光トランジスタの動作を説明する静特性グラフである。 実施例１の動作を示すタイムチャートである。 実施例２のプリントヘッドを示す回路図である。 実施例２の発光トランジスタＱ２の構成を示す図である。 実施例２の動作を示す回路図である。 実施例２の動作を示すタイムチャートである。 本発明を適用した画像形成装置を示す構成図である。 本発明を適用した表示パネルを示す回路図である。 表示パネルを示す実装図である。 表示パネルを用いる機器の一例として携帯型電話機を示す外観図である。 従来のプリントヘッドにおける駆動回路を示す回路図である。

符号の説明

１９ プリントヘッド
６１、６２、６３、６ｎ、７１、７２、７３、７ｎ 画素回路
１０１、２０１ ライン走査回路
１０２、２０２ 入力回路
ＴＲ１１、ＴＲ１２ ＰＭＯＳトランジスタ
ＴＲ２１、ＴＲ２２ ＮＭＯＳトランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｑ１、Ｑ２ 発光トランジスタ

Claims (6)

1. 三端子素子からなるバイポーラ型発光トランジスタと、
   前記バイポーラ型発光トランジスタを制御し、三端子素子からなる制御素子と、
   前記バイポーラ型発光トランジスタを駆動し、三端子素子からなる駆動素子と、
   前記駆動素子の電荷を保持する電荷保持素子とを具備する画素駆動回路と、
   前記画素駆動回路を指定するための第１の指定信号を前記制御素子へ出力する第１の指定回路と、
   前記バイポーラ型発光トランジスタの駆動状態を指定する第２の指定信号を前記制御素子へ出力する第２の指定回路とから構成され、
   前記第２の指定回路は、前記第２の指定信号の出力電位の大きさを変化させることにより、前記制御素子および前記駆動素子を介して前記バイポーラ型発光トランジスタの駆動電流を変化させ、前記バイポーラ型発光トランジスタの光量調整を行うことを特徴とする駆動回路。
2. 前記バイポーラ型発光トランジスタはＮＰＮ型バイポーラトランジスタ、前記制御素子及び前記駆動素子はそれぞれＰ型ＭＯＳトランジスタであり、
   前記制御素子のソース端子は前記第２の指定回路に接続され、ドレーン端子は前記駆動素子のゲート端子に接続され、ゲート端子は前記第１の指定回路に接続され、
   前記駆動素子のソース端子は電源に接続され、ドレーン端子は前記バイポーラ型発光トランジスタのベース端子に接続され、
   前記電荷保持素子の両端は前記駆動素子のソース端子とゲート端子にそれぞれ接続され、
   前記バイポーラ型発光トランジスタのエミッタ端子はグランドに接続され、コレクタ端子は電源に接続される請求項１記載の駆動回路。
3. 前記バイポーラ型発光トランジスタはＰＮＰ型バイポーラトランジスタ、前記制御素子及び前記駆動素子はそれぞれＮ型ＭＯＳトランジスタであり、
   前記制御素子のドレーン端子は前記駆動素子のゲート端子に接続され、ソース端子は前記第２の指定回路に接続され、ゲート端子は前記第１の指定回路に接続され、
   前記駆動素子のソース端子はグランドに接続され、ドレーン端子は前記バイポーラ型発光トランジスタのベース端子に接続され、
   前記電荷保持素子の両端は前記駆動素子のソース端子とゲート端子にそれぞれ接続され、
   前記バイポーラ型発光トランジスタのエミッタ端子は電源に接続され、コレクタ端子はグランドに接続される請求項１記載の駆動回路。
4. 請求項１乃至請求項３のいずれかの駆動回路を具備する記録ヘッド。
5. 請求項４に記載の記録ヘッドを具備する画像形成装置。
6. 請求項１乃至請求項３のいずれかの駆動回路を具備する表示装置。

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