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JP5115434B2 - Method for producing group III nitride compound semiconductor device - Google Patents

Method for producing group III nitride compound semiconductor device Download PDF

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JP5115434B2
JP5115434B2 JP2008252436A JP2008252436A JP5115434B2 JP 5115434 B2 JP5115434 B2 JP 5115434B2 JP 2008252436 A JP2008252436 A JP 2008252436A JP 2008252436 A JP2008252436 A JP 2008252436A JP 5115434 B2 JP5115434 B2 JP 5115434B2
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Description

本発明はIII族窒化物系化合物半導体素子の製造方法に関する。本発明は異種基板上にIII族窒化物系化合物半導体をエピタキシャル成長させて素子構造を形成したのち、金属、はんだその他の導電層を介して導電性の支持基板を接着し、異種基板との界面近傍のIII族窒化物系化合物半導体の薄層をレーザ照射で分解して異種基板を取り除く、いわゆるレーザリフトオフ技術に関する。本発明は特にpn接合又は活性層を挟んで上下にp型層とn型層を有するIII族窒化物系化合物半導体発光素子の製造方法に特に有効である。   The present invention relates to a method for producing a group III nitride compound semiconductor device. In the present invention, a group III nitride compound semiconductor is epitaxially grown on a heterogeneous substrate to form an element structure, and then a conductive support substrate is bonded via a metal, solder, or other conductive layer, and in the vicinity of the interface with the heterogeneous substrate. The present invention relates to a so-called laser lift-off technique in which a thin layer of a Group III nitride compound semiconductor is decomposed by laser irradiation to remove a heterogeneous substrate. The present invention is particularly effective for a method for producing a group III nitride compound semiconductor light emitting device having a p-type layer and an n-type layer above and below a pn junction or an active layer.

非特許文献1として後述する、Kellyらに始まるレーザリフトオフ技術により、発光素子その他のIII族窒化物系化合物半導体素子を、エピタキシャル成長に用いた基板から導電性の支持基板に貼り替えることが可能となった。これにより、例えば発光ダイオードにおいては、支持基板裏面に電極を設けることができる。これによりGaAs系の発光素子同様に、基板裏面とエピタキシャル層最上面の2箇所に正負のいわゆる対向電極を有する発光素子とすることが可能となる。
正負の電極が発光層を挟んで対向することの利点は、支持基板の水平面積と同程度の発光層面積を形成できること、及び、均一な発光を得ることができることによる、素子当たりの光取り出し効率の向上である。
With a laser lift-off technique starting from Kelly et al., Which will be described later as Non-Patent Document 1, it becomes possible to replace a light emitting device and other group III nitride compound semiconductor devices from a substrate used for epitaxial growth to a conductive support substrate. It was. Thereby, for example in a light emitting diode, an electrode can be provided in the back surface of a support substrate. As a result , similarly to the GaAs-based light emitting element, it is possible to obtain a light emitting element having so-called positive and negative counter electrodes at two locations on the back surface of the substrate and the uppermost surface of the epitaxial layer.
The advantage of the positive and negative electrodes facing each other with the light emitting layer sandwiched between them is that the light emitting layer area can be formed as much as the horizontal area of the support substrate, and that uniform light emission can be obtained. It is an improvement.

図5及び図6は、現時点で公表されている異なる2つの技術を端的に示す、2つの工程図(断面図)である。
図5のように、例えばサファイア基板等の異種基板をエピタキシャル成長基板100として用い、例えばn型層11とp型層12を順に形成するものを考える。尚、本明細書においては、n型層11とp型層12を有し、それらの間に発光領域Lを形成したものを合わせてエピタキシャル層10と呼ぶ。本明細書においては、n型層11とp型層12を有し、それらの間に発光領域Lを形成したものを例示するが、発光素子の構成は、このような単純な構造のものに限定されないことは当然である。
p型層12にコンタクト電極121を形成し、金属その他の導電層122を介してはんだ層(ソルダ層)50を用いて例えばシリコン等から成る導電性の支持基板200と接着する。はんだ層(ソルダ層)50との間には、支持基板200にも別途金属その他の導電層222を設けておく。こうして、最終的に分離するチップ内をレーザ照射領域の外周が横切らないように、例えば1チップごとに、レーザLSRを照射する。
こうして、例えば窒化ガリウムGaN層の一部を薄膜状に分解して溶融金属ガリウム(Ga)と窒素(N2)ガスに分解する。接合したウエハの外周部から順に当該窒化ガリウムGaN層の分解を行えば、分解により生ずる溶融金属ガリウム(Ga)と窒素(N2)ガスはウエハの外周に排出させることができる。
FIG. 5 and FIG. 6 are two process diagrams (cross-sectional views) that briefly show two different technologies published at the present time.
As shown in FIG. 5, consider a case in which a heterogeneous substrate such as a sapphire substrate is used as the epitaxial growth substrate 100 and an n-type layer 11 and a p-type layer 12 are formed in this order, for example. In this specification, an n-type layer 11 and a p-type layer 12 having a light emitting region L formed therebetween are collectively referred to as an epitaxial layer 10. In this specification, an example in which the n-type layer 11 and the p-type layer 12 are provided and the light-emitting region L is formed between them is illustrated, but the configuration of the light-emitting element has such a simple structure. Of course, it is not limited.
A contact electrode 121 is formed on the p-type layer 12 and bonded to a conductive support substrate 200 made of, for example, silicon using a solder layer (solder layer) 50 via a metal or other conductive layer 122. A metal or other conductive layer 222 is separately provided on the support substrate 200 between the solder layer (solder layer) 50. In this way, the laser LSR is irradiated, for example, for each chip so that the outer periphery of the laser irradiation region does not cross the chip that is finally separated.
Thus, for example, a part of the gallium nitride GaN layer is decomposed into a thin film and decomposed into molten metal gallium (Ga) and nitrogen (N 2 ) gas. If the gallium nitride GaN layer is decomposed sequentially from the outer periphery of the bonded wafer, the molten metal gallium (Ga) and nitrogen (N 2 ) gas generated by the decomposition can be discharged to the outer periphery of the wafer.

図6は、分解により生ずる溶融金属ガリウム(Ga)と窒素(N2)ガスの排出をより容易に行うために、ウエハ外部に連通する空気孔trを設ける技術である。空気孔trは、支持基板200との接合前に、エピタキシャル層のp型層12側からレジストマスクを用いたドライエッチングを行って形成する。この際、p型層12側からレジストマスクを用いたドライエッチングを実施するので、エピタキシャル層のエッチングされた外周部の側面はテーパ(傾斜)を有することとなる。当該テーパ(傾斜)は、p型層12の水平断面積が最も小さく、発光領域L、n型層11へと従って水平面積が順に大きくなるものである。通常、レジストマスクを用いたIII族窒化物系化合物半導体のドライエッチングにおいては、当該テーパ(傾斜)は、水平面と60〜80度を成す。即ち、図6において、各発光素子チップに分離した場合、上部であるn型層11の水平断面積が下部であるp型層12の水平断面積よりも大きい、逆テーパ型の素子構造となる。
ドライエッチングによって、p型層12とn型層11の側面が露出するので、短絡を避けるために絶縁性保護膜40でp型層12とn型層11の側面を覆う必要がある。このため、コンタクト電極121を形成した後、絶縁性保護膜40との密着性を確保するため、導電層122及び123の積層構造において、絶縁性保護膜40と密着性の高いものを用いる必要がある。
尚、図6では、導電層122及び123とはんだ層(ソルダ層)125が、空気孔trを塞がないように形成されるものを示した。
FIG. 6 shows a technique for providing an air hole tr communicating with the outside of the wafer in order to more easily discharge molten metal gallium (Ga) and nitrogen (N 2 ) gas generated by decomposition. The air hole tr is formed by dry etching using a resist mask from the p-type layer 12 side of the epitaxial layer before bonding to the support substrate 200. At this time, since dry etching using a resist mask is performed from the p-type layer 12 side, the side surface of the etched outer peripheral portion of the epitaxial layer has a taper (inclination). The taper (inclination) is such that the horizontal cross-sectional area of the p-type layer 12 is the smallest, and the horizontal area increases in order according to the light emitting region L and the n-type layer 11. Usually, in the dry etching of a group III nitride compound semiconductor using a resist mask, the taper (inclination) forms 60 to 80 degrees with the horizontal plane. That is, in FIG. 6, when separated into light emitting element chips, an inverted tapered element structure is obtained in which the horizontal sectional area of the upper n-type layer 11 is larger than the horizontal sectional area of the lower p-type layer 12. .
Since the side surfaces of the p-type layer 12 and the n-type layer 11 are exposed by dry etching, it is necessary to cover the side surfaces of the p-type layer 12 and the n-type layer 11 with the insulating protective film 40 in order to avoid a short circuit. For this reason, after forming the contact electrode 121, in order to ensure the adhesiveness with the insulating protective film 40, in the laminated structure of the conductive layers 122 and 123, it is necessary to use a thing with high adhesiveness with the insulating protective film 40. is there.
In FIG. 6, the conductive layers 122 and 123 and the solder layer (solder layer) 125 are formed so as not to block the air holes tr.

本発明の先行技術として、本願出願人による先行出願の公報を特許文献1として示す。
特開2008−186959号公報 Appl.Phys.Lett.,vol.69,1996,pp.1749−1751
As a prior art of the present invention, a publication of a prior application filed by the present applicant is shown as Patent Document 1.
JP 2008-186959 A Appl. Phys. Lett. , Vol. 69, 1996, pp. 1749-1751

現在、レーザリフトオフ技術により発光素子を得ようとしても歩留まりが極めて悪い。
実際、図5の方法では、レーザ照射領域であるGaN層のサファイア基板との界面において、分解により液体Gaと窒素ガスが生じることから、非常に大きな体積膨張が生じる。窒素ガスの逃げ道が無い場合は剥離が生じる。窒素ガスの逃げ道を作るために、例えば接合ウエハの外周部から順に、GaN層のサファイア基板との界面との分解を行ったとしても、レーザ照射が行われてる領域に、レーザ照射が行われていない領域が必ず隣接していることにより、当該隣接部との境界付近に少なからぬ負荷が係る。このため、レーザ照射領域に隣接する、レーザ未照射領域との境界付近において、密着性の弱い積層部界面において剥離が生じ、更には支持基板であるシリコン基板等に亀裂が発生する。
At present, the yield is extremely poor even if an attempt is made to obtain a light emitting element by laser lift-off technology.
In fact, in the method of FIG. 5, liquid Ga and nitrogen gas are generated by decomposition at the interface of the GaN layer, which is the laser irradiation region, with the sapphire substrate, resulting in very large volume expansion. Separation occurs when there is no escape route for nitrogen gas. In order to create a nitrogen gas escape path, for example, even if the GaN layer is decomposed from the interface with the sapphire substrate in order from the outer periphery of the bonded wafer, the laser irradiation is performed on the region where the laser irradiation is performed. Since a non-existent region is always adjacent, a considerable load is applied near the boundary with the adjacent portion. For this reason, in the vicinity of the boundary between the laser irradiation region and the non-laser irradiation region, separation occurs at the interface of the laminated portion having weak adhesion, and further, a crack occurs in the silicon substrate or the like as the support substrate.

図6の方法では、エピタキシャル層の外周部の側面付近には導電層を形成することは好ましくない。これは、当該外周部側面に、支持基板200及びエピタキシャル層10のp型層12に対して通電するための導電層を形成すると、その導電層が、後の工程においてエピタキシャル層10のn型層11と接触しかねないためである。この場合、発光層等を介さずにpn電極が導通することとなり、素子として不合格品となる。即ち、歩留まりを悪化させる。
このようなpnの導通を回避するには、エピタキシャル層10外周部の絶縁性保護膜40上には導電層122及び123とはんだ(ソルダ)層125を形成しない必要がある。しかしこのためには、レジストマスクを用いたリフトオフ等の作業のため、レジスト材の塗布、露光と溶剤によるパターニング、金属等の蒸着等、及びリフトオフ作業を繰り返す必要がある。この場合、例えばレジスト残渣や汚染物の付着により、積層済みの各層間の密着性が劣化し、レーザリフトオフ時に剥離や亀裂の発生が生じる。
In the method of FIG. 6, it is not preferable to form a conductive layer near the side surface of the outer peripheral portion of the epitaxial layer. This is because when a conductive layer for energizing the support substrate 200 and the p-type layer 12 of the epitaxial layer 10 is formed on the side surface of the outer peripheral portion, the conductive layer becomes an n-type layer of the epitaxial layer 10 in a later step. This is because it may come into contact with 11. In this case, the pn electrode becomes conductive without passing through the light emitting layer or the like, and the device becomes a rejected product. That is, the yield is deteriorated.
In order to avoid such pn conduction, it is necessary not to form the conductive layers 122 and 123 and the solder (solder) layer 125 on the insulating protective film 40 on the outer peripheral portion of the epitaxial layer 10. However, for this purpose, because of work such as lift-off using a resist mask, it is necessary to repeat application of resist material, exposure and patterning with a solvent, vapor deposition of metal, etc., and lift-off work. In this case, for example, due to adhesion of resist residues and contaminants, the adhesion between the laminated layers deteriorates, and peeling or cracking occurs at the time of laser lift-off.

また、本願出願人による特許文献1の技術を提示したが、これは各素子ごとにエピタキシャル層10を分離した後、金属電極を覆わないように、各素子外周部のみに樹脂を厚く形成する必要がある。この、金属電極を覆わないように、各素子外周部のみに樹脂を厚く形成することは必ずしも容易でなく、回避する方法が望まれる。   Moreover, although the technique of patent document 1 by the present applicant was presented, it is necessary to form a thick resin only on the outer periphery of each element so as not to cover the metal electrode after separating the epitaxial layer 10 for each element. There is. It is not always easy to form a thick resin only on the outer periphery of each element so as not to cover the metal electrode, and a method for avoiding this is desired.

本発明は上記の課題を解決するために成されたものである。その目的は、レーザリフトオフ技術を用いてIII族窒化物系化合物半導体素子を形成する際に、良好な素子特性を有するように、歩留まりを向上させることである。   The present invention has been made to solve the above problems. The purpose is to improve the yield so as to have good device characteristics when forming a group III nitride compound semiconductor device using a laser lift-off technique.

請求項1に係る発明は、異種基板をエピタキシャル成長基板として用い、III族窒化物系化合物半導体から成るエピタキシャル層の最上面に導電層を介して支持基板を接着したのち、レーザリフトオフによりエピタキシャル成長基板を取り除く、III族窒化物系化合物半導体素子の製造方法において、
支持基板との接着前に、エピタキシャル成長基板に形成したエピタキシャル層の最上面から、エピタキシャル層の最下面とエピタキシャル成長基板との界面まで少なくとも達し、支持基板と接合させた際に、ウエハ外部に連通する空気孔として作用する第1の溝を形成する第1溝形成工程と、
レーザリフトオフによりエピタキシャル成長基板を剥離したのちに、各チップ毎の外周に当たるエピタキシャル層を除去してエピタキシャル層を各チップ毎に分離する第2の溝を形成する第2溝形成工程と、
第2溝形成工程で露出された、各チップのエピタキシャル層の外周側面を少なくとも完全に覆う絶縁性保護膜を形成する絶縁性保護膜形成工程と、
各チップ毎に分離するために支持基板を切断する支持基板切断工程とを有することを特徴とするIII族窒化物系化合物半導体素子の製造方法である。
本発明の主たる特徴は、レーザリフトオフのため、レーザ照射によりIII族窒化物系化合物半導体層を薄膜状に分解する際に発生する窒素ガス及び溶融III族元素が容易に除去されるように空気孔となる第1の溝の形成と、最終的に得るべき素子チップのエピタキシャル層の外周を形成するための第2の溝の形成とを別々に実施することである。後述する請求項に明示する通り、第1の溝の構造は、第2の溝の形成時に除去しても、支持基板切断工程において除去しても良い。
According to the first aspect of the present invention, a heterogeneous substrate is used as an epitaxial growth substrate, a support substrate is bonded to the uppermost surface of an epitaxial layer made of a group III nitride compound semiconductor via a conductive layer, and then the epitaxial growth substrate is removed by laser lift-off. In the method for producing a group III nitride compound semiconductor device,
Prior to bonding to the support substrate, air that reaches at least from the uppermost surface of the epitaxial layer formed on the epitaxial growth substrate to the interface between the lowermost surface of the epitaxial layer and the epitaxial growth substrate, and communicates with the outside of the wafer when bonded to the support substrate. A first groove forming step of forming a first groove acting as a hole;
A second groove forming step of forming a second groove for separating the epitaxial layer for each chip by removing the epitaxial layer corresponding to the outer periphery of each chip after peeling off the epitaxial growth substrate by laser lift-off;
An insulating protective film forming step of forming an insulating protective film that at least completely covers the outer peripheral side surface of the epitaxial layer of each chip exposed in the second groove forming step;
And a support substrate cutting step of cutting the support substrate to separate each chip.
The main feature of the present invention is that, for laser lift-off, the nitrogen gas and molten group III element generated when the group III nitride compound semiconductor layer is decomposed into a thin film by laser irradiation are easily removed. Forming the first groove and forming the second groove for forming the outer periphery of the epitaxial layer of the element chip to be finally obtained are performed separately. As specified in the claims described later, the structure of the first groove may be removed when the second groove is formed or may be removed in the supporting substrate cutting step.

請求項2に係る発明は、第1溝形成工程よりも後に、エピタキシャル層の最上面にコンタクト電極を形成することを特徴とする。
請求項3に係る発明は、導電層のうちエピタキシャル成長基板側に形成される導電層は、エピタキシャル成長基板に形成したエピタキシャル層を支持基板に接合させる前に、コンタクト電極を覆って、エピタキシャル層の最上面の全面に、形成されることを特徴とする。
請求項4に係る発明は、第1溝形成工程は、ダイサーにより実施することを特徴とする。
請求項5に係る発明は、第1溝形成工程は、ドライエッチングにより実施することを特徴とする。
請求項6に係る発明は、第1溝形成工程は、レーザ照射によるエピタキシャル層の分解により実施することを特徴とする。
The invention according to claim 2 is characterized in that a contact electrode is formed on the uppermost surface of the epitaxial layer after the first groove forming step.
In the invention according to claim 3, the conductive layer formed on the epitaxial growth substrate side of the conductive layer covers the contact electrode before joining the epitaxial layer formed on the epitaxial growth substrate to the support substrate. It is characterized in that it is formed on the entire surface .
The invention according to claim 4 is characterized in that the first groove forming step is performed by a dicer.
The invention according to claim 5 is characterized in that the first groove forming step is performed by dry etching.
The invention according to claim 6 is characterized in that the first groove forming step is performed by decomposition of the epitaxial layer by laser irradiation.

請求項7に係る発明は、第2溝形成工程はドライエッチングにより実施することを特徴とする。
請求項8に係る発明は、第2溝形成工程においては、第1の溝の側面を構成していたエピタキシャル層も除去することを特徴とする。
請求項9に係る発明は、第2溝形成工程においては、第1の溝を覆うマスクを形成して第1の溝の構造を破壊しないよう処理し、支持基板切断工程において第1の溝を形成していた構造を除去することを特徴とする。
The invention according to claim 7 is characterized in that the second groove forming step is performed by dry etching.
The invention according to claim 8 is characterized in that, in the second groove forming step, the epitaxial layer constituting the side surface of the first groove is also removed.
According to a ninth aspect of the present invention, in the second groove forming step, a mask that covers the first groove is formed so as not to destroy the structure of the first groove, and in the support substrate cutting step, the first groove is formed. The structure that has been formed is removed.

請求項10に係る発明は、支持基板切断工程は、レーザ照射によることを特徴とする。   The invention according to claim 10 is characterized in that the supporting substrate cutting step is performed by laser irradiation.

本発明によれば、極めて高い歩留まり率を達成することができる。その理由は以下の通りである。
まず、第1溝形成工程により、支持基板を接合したウエハの状態で、ウエハ外部に連通する空気孔として作用する第1の溝が確保される。これにより、レーザリフトオフのためのレーザ照射の際に、III族窒化物系化合物半導体層の分解により生ずる窒素ガスが容易にウエハ外部に排出されることとなる。これは、レーザリフトオフのためのレーザ照射の際に、レーザが照射されてエピタキシャル成長基板とエピタキシャル層との間に窒素ガスが生成している部分から、レーザが未照射で、エピタキシャル成長基板とエピタキシャル層が完全に接合した状態のままである部分に係る応力負荷が小さくなることを意味する。このため、レーザ照射中の領域と、それに隣接するレーザ照射済み領域とレーザ未照射領域のいずれの領域においても、積層されたエピタキシャル層、導電層及び支持基板の各層間での剥離を生ずる可能性が小さくなる。また、各工程中でエピタキシャル成長基板や支持基板に亀裂が生ずる可能性も小さくなる。
According to the present invention, an extremely high yield rate can be achieved. The reason is as follows.
First, the first groove forming step secures a first groove that acts as an air hole communicating with the outside of the wafer in the state of the wafer bonded with the support substrate. As a result, during laser irradiation for laser lift-off, nitrogen gas generated by the decomposition of the group III nitride compound semiconductor layer is easily discharged out of the wafer. This is because, during laser irradiation for laser lift-off, the laser is not irradiated from the portion where nitrogen gas is generated between the epitaxial growth substrate and the epitaxial layer, and the epitaxial growth substrate and the epitaxial layer are separated from each other. This means that the stress load on the part that remains completely joined is reduced. For this reason, there is a possibility that peeling will occur between the layers of the laminated epitaxial layer, conductive layer, and support substrate in the laser-irradiated region and any of the adjacent laser-irradiated region and laser-unirradiated region. Becomes smaller. In addition, the possibility of cracks occurring in the epitaxial growth substrate and the support substrate during each process is reduced.

更に、図6で示した技術と比較すると、本発明によるレーザリフトオフ時には、絶縁性保護膜を形成する必要が無い。これは、レーザリフトオフのためのレーザ照射の際にウエハ外部に連通する空気孔として作用する第1の溝の側面は、後の工程で除去され、最終的なIII族窒化物系化合物半導体素子の外周部としては残らないからである。この点で第1溝形成工程において、エピタキシャル成長基板やエピタキシャル層に対する負荷を小さくすることができ、素子特性の劣化を回避することが可能となる。   Furthermore, compared with the technique shown in FIG. 6, it is not necessary to form an insulating protective film at the time of laser lift-off according to the present invention. This is because the side surface of the first groove acting as an air hole communicating with the outside of the wafer at the time of laser irradiation for laser lift-off is removed in a later process, and the final group III nitride compound semiconductor device It is because it does not remain as an outer peripheral part. In this regard, in the first groove forming step, it is possible to reduce the load on the epitaxial growth substrate and the epitaxial layer, and it is possible to avoid the deterioration of the element characteristics.

更に、レーザリフトオフ前においては、絶縁性保護膜を形成する必要がないので、絶縁性保護膜を形成する際に必要となるレジストマスクの形成も行われない。且つ、下記に示す通り、第1の溝が形成された、エピタキシャル層を有するエピタキシャル成長基板に対し、全面に導電層を形成することが可能である。即ち、コンタクト電極形成後、レーザリフトオフまでの間に、レジストマスクの形成その他の、積層工程以外の加熱を伴う処理が一切不要となる。これは、レジスト残渣や汚染物の付着の無いまま、各層間の密着性が強固な状態でレーザリフトオフを開始できることを意味する。即ち、レーザリフトオフまでに積層された各層は、フォトレジストによるパターニング工程を経ないことから、層間の密着性が劣化することがなく、剥離を回避することができる。
以上の作用により、本発明により得られるIII族窒化物系化合物半導体素子は、素子特性の劣化が少ない。即ち、本発明のIII族窒化物系化合物半導体素子の製造方法により、極めて高い歩留まり率を達成することができる。
Further, since it is not necessary to form an insulating protective film before laser lift-off, a resist mask necessary for forming the insulating protective film is not formed. In addition, as shown below, a conductive layer can be formed on the entire surface of the epitaxial growth substrate having the epitaxial layer in which the first groove is formed. In other words, after the contact electrode is formed and before the laser lift-off, there is no need for any process involving heating other than the laminating process, such as formation of a resist mask. This means that the laser lift-off can be started in a state where the adhesion between the respective layers is strong without adhesion of resist residues and contaminants. That is, the layers stacked before the laser lift-off do not undergo a patterning process using a photoresist, and therefore, adhesion between the layers is not deteriorated and peeling can be avoided.
Due to the above-described action, the group III nitride compound semiconductor device obtained by the present invention has little deterioration in device characteristics. That is, an extremely high yield rate can be achieved by the method for producing a group III nitride compound semiconductor device of the present invention.

本発明の実施において、エピタキシャル成長基板と導電性の支持基板は、いずれも500μm厚程度の比較的厚膜の基板を用いることができるので、ハンドリングが容易となる。尚、最終的に個々の素子に分割する際に、例えばレーザを用いた切断を適用する場合は、支持基板は100μm乃至200μmまで薄肉化したのち、裏面に電極層を形成すると良い。   In the practice of the present invention, both the epitaxial growth substrate and the conductive support substrate can be a relatively thick substrate having a thickness of about 500 μm, which facilitates handling. In the case of finally dividing into individual elements, for example, when cutting using a laser is applied, the support substrate is preferably thinned to 100 μm to 200 μm and then an electrode layer is formed on the back surface.

レーザリフトオフの際のレーザ照射領域(ショットエリア)の設計においては、最終的に得られるべき各チップをレーザ照射領域(ショットエリア)の外周が横切らないようにすることが好ましい。レーザ照射領域(ショットエリア)の外周は、III族窒化物系化合物半導体層の分解が生ずる領域と生じない領域の境界であり、エピタキシャル成長基板と接合が無くなる部分と接合がまだ残っている部分の境界が各チップを横切ると、当該チップ内部で少なからず応力が発生するからである。
例えばチップの平面形状が正方形等であれば、当該チップサイズのレーザ照射領域(ショットエリア)とするか、複数個のチップを合わせた方形領域に一致するサイズのレーザ照射領域(ショットエリア)となるように調整すると良い。
In designing the laser irradiation area (shot area) at the time of laser lift-off, it is preferable that the outer periphery of the laser irradiation area (shot area) does not cross each chip to be finally obtained. The outer periphery of the laser irradiation region (shot area) is the boundary between the region where the group III nitride compound semiconductor layer is decomposed and the region where it does not occur, and the boundary between the portion where the junction with the epitaxial growth substrate disappears and the portion where the junction still remains This is because when a chip crosses each chip, a stress is generated in the chip.
For example, if the planar shape of the chip is a square or the like, the laser irradiation area (shot area) of the chip size or the laser irradiation area (shot area) of a size matching the square area where a plurality of chips are combined. It is better to adjust as follows.

本発明により形成される第1の溝は、少なくとも各レーザ照射領域(ショットエリア)外周と略一致する必要がある。即ち各レーザ照射領域(ショットエリア)外周であって、第1の溝が形成されていない部分は無いことが好ましい。
尚、各レーザ照射領域(ショットエリア)内部に当たる部分を、例えば横断するように第1の溝を設けても良く、設けなくても良い。これは各レーザ照射領域(ショットエリア)が複数個のチップの、エピタキシャル成長基板との分離を行う場合に意味を持つ。
また、第1の溝はウエハ外部と連通する必要があるので、例えばエピ基板外周付近の、チップが形成されない領域においても、エピ基板外周に達するように形成すると良い。
第1の溝の側面は、最終的に除去されるようにすると良い。第1の溝の側面が最終的に除去されるのであれば、第1の溝を形成した際に側面となるエピタキシャル層のp型層とn型層とが、第1の溝を形成した際又はその後にショート状態となっても良い。ショートを生じたブリッジ部は最終的には除去されるので、各チップのpnショートは解消されるからである。この点で、第1溝形成工程において採用されうる技術は、極めて選択範囲が広い。例えば、ダイサーによるダイシング、マスクを用いたドライエッチング、レーザ照射による溶融及び分解、或いはサンドブラストによるエッチングを採用することができる。
The first groove formed according to the present invention needs to substantially coincide with at least the outer periphery of each laser irradiation region (shot area). That is, it is preferable that there is no portion where the first groove is not formed on the outer periphery of each laser irradiation region (shot area).
The first groove may or may not be provided so as to cross, for example, a portion corresponding to the inside of each laser irradiation region (shot area). This is significant when each laser irradiation region (shot area) separates a plurality of chips from the epitaxial growth substrate.
Further, since the first groove needs to communicate with the outside of the wafer, for example, the first groove may be formed so as to reach the outer periphery of the epitaxial substrate even in the region where the chip is not formed.
The side surface of the first groove may be finally removed. If the side surface of the first groove is finally removed, when the first groove is formed, the p-type layer and the n-type layer of the epitaxial layer serving as the side surface form the first groove. Or it may be in a short state after that. This is because the bridge portion in which the short circuit has occurred is finally removed, so that the pn short circuit of each chip is eliminated. In this respect, the technology that can be employed in the first groove forming step has a very wide selection range. For example, dicing by a dicer, dry etching using a mask, melting and decomposition by laser irradiation, or etching by sandblasting can be employed.

本発明により形成される第2の溝は、各チップを形成するエピタキシャル層がチップごとに分離されるように形成する。この際、第1の溝を構成するエピタキシャル層を除去しても良く、第1の溝側面のエピタキシャル層を残したまま、第1の溝と各チップ外周部の間のエピタキシャル層を除去しても良い。第1の溝側面のエピタキシャル層を第2溝形成工程で残した場合は、当該第1の溝側面のエピタキシャル層は支持基板切断工程で除去されるようにすると良い。
尚、第2溝形成工程においては、エピタキシャル層外周部の側面において、例えばp型層とn型層とがショートしてしまうことは好ましくない。このため、第2溝形成工程において採用されうる技術は、やや選択範囲が狭くなる。
The second groove formed according to the present invention is formed so that the epitaxial layer forming each chip is separated for each chip. At this time, the epitaxial layer constituting the first groove may be removed, and the epitaxial layer between the first groove and the outer periphery of each chip is removed while leaving the epitaxial layer on the side surface of the first groove. Also good. When the epitaxial layer on the side surface of the first groove is left in the second groove forming step, the epitaxial layer on the side surface of the first groove is preferably removed in the supporting substrate cutting step.
In the second groove forming step, it is not preferable that, for example, the p-type layer and the n-type layer are short-circuited on the side surface of the outer peripheral portion of the epitaxial layer. For this reason, the selection range of the technology that can be adopted in the second groove forming step is slightly narrowed.

支持基板切断工程は、任意の切断方法を用いることができる。この場合、金属その他の導電層と導電性の支持基板の小片等が飛散及び付着する可能性がある。そこで、第2溝形成工程の後、絶縁性保護膜を形成して、支持基板切断工程でp型層とn型層とがショートしてしまうことを防ぐことが重要である。
切断方法として採用されうる技術は、極めて選択範囲が広い。ダイサー等によるハーフカットと機械的切断の組み合わせや、レーザ照射による分解も好ましい。
Any cutting method can be used for the supporting substrate cutting step. In this case, a metal or other conductive layer and a small piece of the conductive support substrate may be scattered and attached. Therefore, it is important to form an insulating protective film after the second groove forming step to prevent the p-type layer and the n-type layer from being short-circuited in the support substrate cutting step.
The technology that can be adopted as the cutting method has a very wide selection range. A combination of half cutting with a dicer or the like and mechanical cutting, or decomposition by laser irradiation is also preferable.

図1は、本発明の具体的な一実施例である製造方法により得られたIII族窒化物系化合物半導体素子(青色LED)1000の構成を示す断面図である。
図1のIII族窒化物系化合物半導体素子(青色LED)1000は、n型シリコン基板である導電性の支持基板200の表面に、支持基板200に近い方から、複数の金属の積層から成る導電層222、低融点合金層であるはんだ層(ソルダ層)50、複数の金属の積層から成る導電層122、pコンタクト電極121、主としてp型のIII族窒化物系化合物半導体層の単層又は複層であるp型層12、発光領域L、主としてn型のIII族窒化物系化合物半導体層の単層又は複層であるn型層11、nコンタクト電極130の積層構造を有する。
請求項の記載と本実施例の構成を対比した場合、請求項の「導電層」に対応するものは、導電層222、はんだ層(ソルダ層)50、導電層122及びpコンタクト電極121である。
尚、発光領域Lを挟んだp型層12とn型層11の外周側面は、絶縁性保護膜40で覆われている。また、p型層12とn型層11(以下、合わせてエピタキシャル層10と言うことがある)の水平断面積は、p型層12の支持基板側200側からn型層11のnコンタクト電極130側に向って徐々に減少する。このため、絶縁性保護膜40で覆われたエピタキシャル層の外周側面は、nコンタクト電極130を形成された上側から、支持基板側200側である下側に向って広がるような、傾き(順テーパ)を形成している。
尚、n型層11には、光取り出し効率を向上させるために、凹凸を有する表面11sが形成されている。
また、支持基板200の逆の面(裏面)には、複数の金属の積層から成る導電層232、はんだ層(ソルダ層)235が形成されている。
FIG. 1 is a cross-sectional view showing a configuration of a group III nitride compound semiconductor device (blue LED) 1000 obtained by a manufacturing method according to a specific embodiment of the present invention.
A group III nitride compound semiconductor element (blue LED) 1000 in FIG. 1 is a conductive layer made of a stack of a plurality of metals on the surface of a conductive support substrate 200 that is an n-type silicon substrate. A layer 222, a solder layer (solder layer) 50 which is a low melting point alloy layer, a conductive layer 122 made of a stack of a plurality of metals, a p-contact electrode 121, and a single layer or a plurality of p-type Group III nitride compound semiconductor layers. It has a laminated structure of a p-type layer 12 that is a layer, a light emitting region L, an n-type layer 11 that is a single layer or multiple layers of an n-type Group III nitride compound semiconductor layer, and an n-contact electrode 130.
When the description in the claims is compared with the configuration of the present embodiment, what corresponds to the “conductive layer” in the claims is the conductive layer 222, the solder layer (solder layer) 50, the conductive layer 122, and the p-contact electrode 121. .
The outer peripheral side surfaces of the p-type layer 12 and the n-type layer 11 sandwiching the light emitting region L are covered with an insulating protective film 40. Further, the horizontal cross-sectional area of the p-type layer 12 and the n-type layer 11 (hereinafter sometimes referred to collectively as the epitaxial layer 10) is the n-contact electrode of the n-type layer 11 from the support substrate side 200 side of the p-type layer 12. It gradually decreases toward the 130 side. Therefore, the outer peripheral side surface of the epitaxial layer covered with the insulating protective film 40 is inclined (forward taper) so as to spread from the upper side where the n contact electrode 130 is formed toward the lower side which is the support substrate side 200 side. ) Is formed.
The n-type layer 11 has a surface 11s having irregularities in order to improve light extraction efficiency.
In addition, a conductive layer 232 and a solder layer (solder layer) 235 made of a stack of a plurality of metals are formed on the opposite surface (back surface) of the support substrate 200.

本実施例においては、各層は次のように構成されている。
複数の金属の積層から成る導電層222と232は、いずれも、支持基板200側から、チタン(Ti)、ニッケル(Ni)、金(Au)の順に積層されたものである。尚ニッケル(Ni)層は、はんだ層(ソルダ層)50のスズ(Sn)の拡散を防ぐものである。
はんだ層(ソルダ層)50と235は、いずれも金とスズとの合金(Au−Sn)から成るはんだで形成されている。尚、はんだ層(ソルダ層)235表面には、スズの酸化を防止するため薄膜の金(Au)層が形成されている。
pコンタクト電極121は、銀(Ag)、パラジウム(Pd)及び銅(Cu)の合金で形成されている。
複数の金属の積層から成る導電層122は、p型層12及びpコンタクト電極121に近い側から、チタン(Ti)、窒化チタン(TiN)、チタン(Ti)、ニッケル(Ni)、金(Au)の順に積層されたものである。
nコンタクト電極130は、バナジウム(V)と金(Au)の積層構造から成る。
絶縁性保護膜40は窒化ケイ素(Si34)から成る。
In this embodiment, each layer is configured as follows.
The conductive layers 222 and 232 made of a plurality of metal layers are each laminated in the order of titanium (Ti), nickel (Ni), and gold (Au) from the support substrate 200 side. Note that the nickel (Ni) layer prevents diffusion of tin (Sn) in the solder layer (solder layer) 50.
The solder layers (solder layers) 50 and 235 are each formed of solder made of an alloy of gold and tin (Au—Sn). A thin gold (Au) layer is formed on the surface of the solder layer (solder layer) 235 to prevent oxidation of tin.
The p contact electrode 121 is formed of an alloy of silver (Ag), palladium (Pd), and copper (Cu).
The conductive layer 122 made of a stack of a plurality of metals has titanium (Ti), titanium nitride (TiN), titanium (Ti), nickel (Ni), gold (Au) from the side close to the p-type layer 12 and the p contact electrode 121. ) Are stacked in this order.
The n-contact electrode 130 has a laminated structure of vanadium (V) and gold (Au).
The insulating protective film 40 is made of silicon nitride (Si 3 N 4 ).

図1のIII族窒化物系化合物半導体素子(青色LED)1000は、次のようにして製造された。この際の工程図(断面図)を図2.A乃至図2.Sで示す。尚、図2.E、図2.I、図2.Kおよび図2.Mは、それぞれ工程図である図2.D、図2.H、図2.Jおよび図2.Lの一部の拡大図である。   The group III nitride compound semiconductor device (blue LED) 1000 of FIG. 1 was manufactured as follows. The process drawing (cross-sectional view) at this time is shown in FIG. A to FIG. Indicated by S. FIG. E, FIG. I, FIG. K and FIG. M are process diagrams, respectively. D, FIG. H, FIG. J and FIG. It is a partial enlarged view of L.

厚さ500μmのサファイアから成るエピタキシャル成長基板100にn型層11及びp型層12を順にエピタキシャル成長させて、エピタキシャル層10とした(図2.A)。発光領域LはMQW構造で形成したが、図2.Aでは単に太破線で示した。
次に、レーザリフトオフ時の空気孔となる、第1の溝tr−1をダイサーにより形成した。第1の溝tr−1は、p型層12及びn型層11の合計膜厚約4μmと、エピタキシャル成長基板100の深さ10μm程度を除去することにより形成された。第1の溝tr−1の幅は約20μmとした(図2.B)。
次にスパッタ装置により、Ag−Pd−Cu合金層を全面に形成し、レジストマスクを形成してAg−Pd−Cu合金層の不要部分を除去し、レジストマスクを除去し、その後、加熱によりアロイ化してpコンタクト電極121を形成した(図2.C)。
An epitaxial layer 10 was formed by epitaxially growing an n-type layer 11 and a p-type layer 12 in this order on an epitaxial growth substrate 100 made of sapphire having a thickness of 500 μm (FIG. 2.A). The light emitting region L is formed with an MQW structure. In A, it is indicated by a thick broken line.
Next, the 1st groove | channel tr-1 used as the air hole at the time of laser lift-off was formed with the dicer. The first trench tr-1 was formed by removing the total thickness of the p-type layer 12 and the n-type layer 11 of about 4 μm and the depth of the epitaxial growth substrate 100 of about 10 μm. The width of the first groove tr-1 was about 20 μm (FIG. 2.B).
Next, an Ag—Pd—Cu alloy layer is formed on the entire surface by a sputtering apparatus, a resist mask is formed, unnecessary portions of the Ag—Pd—Cu alloy layer are removed, the resist mask is removed, and then the alloy is heated. As a result, a p-contact electrode 121 was formed (FIG. 2.C).

次に、スパッタ装置によりTi層、TiN層、Ti層、Ni層、Au層を順に全面に形成した。この5層を合わせて導電層122で示している。尚、化合物層であるTiN層はスパッタ装置で実施する必要があるが、それ以降のTi層、Ni層、Au層は蒸着で形成しても良い。
また、抵抗加熱蒸着装置によりはんだ層125として、AuSn層及びAu層を全面に形成した。最終形成のAu層は、スズ(Sn)の酸化その他からの保護膜である。(図2.D)
ここで、第1の溝tr−1を、導電層122及びはんだ層(ソルダ層)125が覆うことがあっても、第1の溝tr−1が空気孔としての外部との連通が確保される、又はレーザリフトオフの際のレーザ照射時に連通可能であれば良い。実際、図2.Eに示す通り、第1の溝tr−1の底部には厚く導電層122及びはんだ層(ソルダ層)125が形成されうるが、側壁には形成されないか、形成されたとしても極めて薄い。よって、n型層11の、エピタキシャル成長基板100との界面11sfに発生した窒素が第1の溝tr−1に排出されるべき、連通すべき位置(図2.Eでvnt)は、レーザリフトオフ時の窒素ガスにより容易に除かれ、生成する窒素ガスの排出が容易となる。
Next, a Ti layer, a TiN layer, a Ti layer, a Ni layer, and an Au layer were sequentially formed on the entire surface by a sputtering apparatus. These five layers are collectively shown as a conductive layer 122. The TiN layer, which is a compound layer, needs to be implemented by a sputtering apparatus, but the subsequent Ti layer, Ni layer, and Au layer may be formed by vapor deposition.
Further, an AuSn layer and an Au layer were formed on the entire surface as the solder layer 125 by a resistance heating vapor deposition apparatus. The final formed Au layer is a protective film from oxidation of tin (Sn) and others. (Fig. 2.D)
Here, even if the conductive layer 122 and the solder layer (solder layer) 125 may cover the first groove tr-1, the first groove tr-1 is ensured to communicate with the outside as an air hole. Or communication is possible at the time of laser irradiation during laser lift-off. In fact, FIG. As shown in E, the conductive layer 122 and the solder layer (solder layer) 125 can be formed thickly at the bottom of the first trench tr-1, but they are not formed on the side wall or are extremely thin even if formed. Therefore, the position where nitrogen generated at the interface 11sf of the n-type layer 11 with the epitaxial growth substrate 100 should be discharged to the first trench tr-1 (vnt in FIG. 2.E) is at the time of laser lift-off. The nitrogen gas is easily removed and the generated nitrogen gas can be easily discharged.

次に、厚さ500μmのシリコンから成る支持基板200に、抵抗加熱蒸着装置によりTi層、Ni層及びAu層から成る導電層222と、AuSn層及びAu層から成るはんだ層225を全面に形成する。最終形成のAu層は、スズ(Sn)の酸化その他からの保護膜である。
こうして、上記エピタキシャル層を有するエピタキシャル成長基板100と支持基板200を、はんだ層(ソルダ層)125及び225を向かい合わせて接合する。はんだ層(ソルダ層)125及び225は言わば低融点合金層である。加熱温度は320℃、圧力は196kPa(約2気圧、2kgf/cm2)とした(図2.F)。
この際、2つのAuSn層の間のAu薄膜2層は、AuSn層に吸収され、1つのAuSn層となる。以下、はんだ層(ソルダ層)125及び225が一体化したものをはんだ層(ソルダ層)50として示す(図2.G)。
Next, a conductive layer 222 made of a Ti layer, a Ni layer and an Au layer and a solder layer 225 made of an AuSn layer and an Au layer are formed on the entire surface of the support substrate 200 made of silicon having a thickness of 500 μm by a resistance heating vapor deposition apparatus. . The final formed Au layer is a protective film from oxidation of tin (Sn) and others.
In this way, the epitaxial growth substrate 100 having the epitaxial layer and the support substrate 200 are joined with the solder layers (solder layers) 125 and 225 facing each other. The solder layers (solder layers) 125 and 225 are low melting point alloy layers. The heating temperature was 320 ° C., and the pressure was 196 kPa (about 2 atm, 2 kgf / cm 2 ) (FIG. 2.F).
At this time, the two Au thin films between the two AuSn layers are absorbed by the AuSn layer and become one AuSn layer. Hereinafter, an integrated solder layer (solder layer) 125 and 225 is shown as a solder layer (solder layer) 50 (FIG. 2.G).

次に、レーザリフトオフを行う。エピタキシャル層のn型層11の、サファイアから成るエピタキシャル成長基板100との界面11sf付近にレーザ照射して、薄膜状部分を分解する。この際、レーザ照射領域(ショットエリア)としては、500μmピッチに形成される正方形状のチップを16個含む、1辺2mmの正方形領域とした。こうして、図2.Gにおいて、n型層11の、サファイアから成るエピタキシャル成長基板100との界面11sf付近を全て薄膜状部分を分解して結合を解き、エピタキシャル成長基板100を剥離させた(図2.H)。第1の溝tr−1はウエハ外部に連通していたので、窒素ガスが発生しても直ちに第1の溝tr−1を通じてウエハ外部に当該窒素ガスは排出され、レーザ照射によって、エピタキシャル層10、エピタキシャル成長基板100、支持基板200及びそれらの間に形成された導電性の各層には小さな負荷しかかからない。このため、剥離や亀裂は全く生じなかったことが最終的に確かめられた。
この際、第1の溝tr−1の底面と側面の一部は、サファイア基板100に形成されていたものであり、当該サファイア基板100の一部である第1の溝tr−1の底面と側面に形成されていた導電層122とはんだ層(ソルダ層)125は、サファイア基板100と共に除去された(図2.I、図2.Hの一部拡大図)。
Next, laser lift-off is performed. The thin film portion is decomposed by irradiating the n-type layer 11 of the epitaxial layer near the interface 11sf with the epitaxial growth substrate 100 made of sapphire. At this time, the laser irradiation region (shot area) was a square region having a side of 2 mm including 16 square chips formed at a pitch of 500 μm. Thus, FIG. In G, the thin film portion of the n-type layer 11 in the vicinity of the interface 11sf with the epitaxial growth substrate 100 made of sapphire was decomposed to break the bonds, and the epitaxial growth substrate 100 was peeled off (FIG. 2.H). Since the first groove tr-1 communicated with the outside of the wafer, even if nitrogen gas is generated, the nitrogen gas is immediately discharged to the outside of the wafer through the first groove tr-1, and the epitaxial layer 10 is irradiated by laser irradiation. The epitaxial growth substrate 100, the support substrate 200, and the conductive layers formed therebetween are subjected to a small load. For this reason, it was finally confirmed that no peeling or cracking occurred.
At this time, the bottom surface and part of the side surface of the first groove tr-1 are formed on the sapphire substrate 100, and the bottom surface of the first groove tr-1 that is a part of the sapphire substrate 100 The conductive layer 122 and the solder layer (solder layer) 125 formed on the side surfaces were removed together with the sapphire substrate 100 (a partially enlarged view of FIGS. 2.I and 2.H).

次にマスクを用いたドライエッチングにより、エピタキシャル層10のチップ外周部を除去し、第2の溝tr−2を形成した(図2.J)。
この際、エッチングマスクとしてはCVDによりSiO2を形成し、所定形状として用いた。またこの際、第1の溝tr−1の側面の一部は、n型層11及びp型層12から成るエピタキシャル層10に形成されていたものであり、当該エピタキシャル層10の一部である第1の溝tr−1の側面に形成されていた導電層122とはんだ層(ソルダ層)125(図2.Iで、符号Mを付して示した破線楕円内部)は、エピタキシャル層10と共に除去された(図2.K)。
Next, the outer peripheral portion of the chip of the epitaxial layer 10 was removed by dry etching using a mask to form a second trench tr-2 (FIG. 2.J).
At this time, SiO 2 was formed by CVD as an etching mask and used as a predetermined shape. At this time, a part of the side surface of the first trench tr-1 is formed in the epitaxial layer 10 including the n-type layer 11 and the p-type layer 12, and is a part of the epitaxial layer 10. The conductive layer 122 and the solder layer (solder layer) 125 (inside the broken line ellipse indicated by the symbol M in FIG. 2.I) formed on the side surface of the first groove tr-1 together with the epitaxial layer 10 It was removed (Figure 2.K).

次に絶縁性保護膜40を形成するため、CVDによりSiNを全面に形成した(図2.L)。この際、SiNから成る絶縁性保護膜40は、一旦、第1の溝tr−1のはんだ層(ソルダ層)50側の底部にも堆積する(図2.M)。
次にSiNから成る絶縁性保護膜40のうち、必要な部分である各素子外周部以外をドライエッチングして除去し、n型層11の面11fを露出させた(図2.N)。n型層11の面11fはいわゆる(000−1)面、−c面であり、エッチングされやすい。
そこで、ウエハのn型層11表面を、濃度1mol/L(1M)の水酸化カリウム水溶液(KOHaq)に浸漬し、60℃で放置して凹凸面11sを形成した(図2.O)。
次にレジストマスクを用いて、所望領域にVとAuを積層してn電極130を形成した(図2.P)。
Next, in order to form the insulating protective film 40, SiN was formed on the entire surface by CVD (FIG. 2.L). At this time, the insulating protective film 40 made of SiN is once deposited also on the bottom of the first groove tr-1 on the solder layer (solder layer) 50 side (FIG. 2.M).
Next, the insulating protective film 40 made of SiN was removed by dry etching except the outer peripheral portion of each element, which was a necessary portion, to expose the surface 11f of the n-type layer 11 (FIG. 2.N). The surface 11f of the n-type layer 11 is a so-called (000-1) plane or -c plane and is easily etched.
Therefore, the surface of the n-type layer 11 of the wafer was immersed in an aqueous potassium hydroxide solution (KOHaq) having a concentration of 1 mol / L (1M) and left at 60 ° C. to form an uneven surface 11s (FIG. 2.O).
Next, using a resist mask, an n-electrode 130 was formed by stacking V and Au in a desired region (FIG. 2.P).

次に、シリコンから成る支持基板200の裏面を研磨して、厚さ120μmまで薄肉化した(図2.Q)。
シリコンから成る支持基板200の研磨した面にTi層、Ni層、Au層から成る導電層232と、AuSn層とAu層から成るはんだ層(ソルダ層)235を蒸着した(図2.R)。最終形成のAu層は、スズ(Sn)の酸化その他からの保護膜である。尚、はんだ層(ソルダ層)235は、形成しなくても良い。
次にレーザを用いて支持基板200を切断した(図2.S)。図2.SでCで示した2本の破線の内側がレーザで分解及び溶融されて各素子が分離された。こうして図1のIII族窒化物系化合物半導体素子(青色LED)1000を得た。このように得られたIII族窒化物系化合物半導体素子(青色LED)1000は、1枚のエピタキシャル成長基板100(支持基板200)から得られたチップのうち、合格率は95%であり、極めて高い歩留まり率を示した。
Next, the back surface of the support substrate 200 made of silicon was polished to a thickness of 120 μm (FIG. 2.Q).
A conductive layer 232 made of a Ti layer, a Ni layer, and an Au layer and a solder layer (solder layer) 235 made of an AuSn layer and an Au layer were deposited on the polished surface of the support substrate 200 made of silicon (FIG. 2.R). The final formed Au layer is a protective film from oxidation of tin (Sn) and others. Note that the solder layer (solder layer) 235 may not be formed.
Next, the support substrate 200 was cut using a laser (FIG. 2. S). FIG. The inside of the two broken lines indicated by C in S was decomposed and melted by a laser to separate each element. Thus, a group III nitride compound semiconductor device (blue LED) 1000 of FIG. 1 was obtained. The group III nitride compound semiconductor device (blue LED) 1000 thus obtained has an extremely high pass rate of 95% among chips obtained from one epitaxial growth substrate 100 (support substrate 200). Yield rate was shown.

実施例1においては、工程図である図2.Jとその拡大図である図2.Kに示した通り、第2の溝tr−2を形成する際に、第1の溝tr−1を形成しているエピタキシャル層10側面も除去した。この第2の溝tr−2を形成する際に、第1の溝tr−1を形成しているエピタキシャル層10側面を残すこととし、支持基板200の切断工程において当該第1の溝tr−1の構成を除去することとしても良い。これを実施例2として図3.A及び図3.Bを用いて説明する。
図3.Aは図2.Jの拡大図である図2.Kに対応する本実施例の1工程の拡大図である。実施例1においては、第2の溝tr−2を形成する際、第1の溝tr−1を形成しているエピタキシャル層10側面も除去したので、導電層122及びはんだ層(ソルダ層)125の当該側面に形成されていた部分(図2.Iで、符号Mを付して示した破線楕円内部)が除去されたことを図2.Iと図2.Kに示した。本実施例では、第2の溝tr−2を形成する際、第1の溝tr−1を形成しているエピタキシャル層10側面を除去しないので、導電層122及びはんだ層(ソルダ層)125の当該側面に形成されていた部分(図2.Iで、符号Mを付して示した破線楕円内部)も除去されない(図3.A)。この実施には、第2の溝形成のエッチングに先立って形成されるエッチングマスクとして、第1の溝tr−1を覆う部分を形成すれば良い。この実施例の利点は、ドライエッチング中にマスクで第1の溝tr−1を覆うので、マスクで第1の溝tr−1を覆わない場合に必ずしも分解除去されない可能性のある金属片(図2.Iで、符号Mを付して示した破線楕円内部)による、エピタキシャル層のショートを防ぐことである。また、エッチングチャンバに金属片が残留することや、内部の金属汚染を低減することにもなる。
絶縁性保護膜を形成した後、支持基板切断工程においては、図3.Bに示す通りCで示した2本の破線の内側をレーザで分解し、各素子に分離する。
In the first embodiment, FIG. J and its enlarged view, FIG. As indicated by K, when the second trench tr-2 was formed, the side surface of the epitaxial layer 10 forming the first trench tr-1 was also removed. When the second trench tr-2 is formed, the side surface of the epitaxial layer 10 forming the first trench tr-1 is left, and the first trench tr-1 is cut in the cutting process of the support substrate 200. It is good also as removing the structure of. This is referred to as Example 2 in FIG. A and FIG. A description will be given using B.
FIG. A is shown in FIG. Fig. 2 is an enlarged view of J. It is an enlarged view of 1 process of the present Example corresponding to K. FIG. In the first embodiment, when the second groove tr-2 is formed, the side surface of the epitaxial layer 10 forming the first groove tr-1 is also removed, so that the conductive layer 122 and the solder layer (solder layer) 125 are removed. FIG. 2 shows that the portion (inside the broken line ellipse indicated by the symbol M in FIG. 2.I) formed on the side surface of FIG. I and FIG. K. In the present embodiment, when the second groove tr-2 is formed, the side surface of the epitaxial layer 10 forming the first groove tr-1 is not removed, so that the conductive layer 122 and the solder layer (solder layer) 125 are not removed. The portion formed on the side surface (inside the broken line ellipse indicated by the symbol M in FIG. 2.I) is not removed (FIG. 3.A). For this implementation, a portion covering the first groove tr-1 may be formed as an etching mask formed prior to the etching for forming the second groove. The advantage of this embodiment is that the first groove tr-1 is covered with a mask during dry etching. Therefore, if the first groove tr-1 is not covered with a mask, a metal piece that may not be decomposed and removed (see FIG. 2. To prevent the epitaxial layer from being short-circuited by I) inside the broken-line ellipse indicated by the symbol M. In addition, metal pieces remain in the etching chamber, and internal metal contamination is reduced.
After the insulating protective film is formed, in the supporting substrate cutting step, FIG. As shown in B, the inside of the two broken lines indicated by C is disassembled with a laser and separated into each element.

(変形例)
例えば支持基板切断工程において、切断(分離)のためのレーザ照射を複数回行うことにしても良い。例えば図4は、破線楕円内部が、レーザ照射で分解又は溶融されることを概念的に示している。図4に示される通り、当該破線楕円を複数個並べて、必要な範囲が分解又は溶融されるように調整すると良い。
本技術の利点は、実施例1における、支持基板切断工程に先立つ支持基板200の薄肉化の省略が挙げられる。或いは、実施例1においてダイサーで実施した第1の溝形成をレーザ照射によって行うこととした際、支持基板切断工程におけるレーザ照射を、第1の溝形成の際と同じ集光度、出力に調整することも可能である。
(Modification)
For example, in the support substrate cutting step, laser irradiation for cutting (separation) may be performed a plurality of times. For example, FIG. 4 conceptually shows that the inside of the broken ellipse is decomposed or melted by laser irradiation. As shown in FIG. 4, it is preferable to arrange a plurality of broken-line ellipses so that a necessary range is decomposed or melted.
Advantages of the present technology include omission of thinning of the support substrate 200 prior to the support substrate cutting step in the first embodiment. Alternatively, when the first groove formation performed by the dicer in Example 1 is performed by laser irradiation, the laser irradiation in the supporting substrate cutting step is adjusted to the same light collection degree and output as in the first groove formation. It is also possible.

本発明に係る製造方法によって得られたIII族窒化物系化合物半導体素子(青色LED)の構成を示す断面図。Sectional drawing which shows the structure of the group III nitride compound semiconductor element (blue LED) obtained by the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 図2.Dの工程図の一部拡大図(断面図)。FIG. The elements on larger scale of process drawing of D (sectional drawing). 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 図2.Hの工程図の一部拡大図(断面図)。FIG. The elements on larger scale of process drawing of H (sectional drawing). 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 図2.Jの工程図の一部拡大図(断面図)。FIG. J is a partially enlarged view (sectional view) of the process diagram of J. FIG. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 図2.Lの工程図の一部拡大図(断面図)。FIG. The elements on larger scale of process drawing of L (sectional drawing). 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 実施例2に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on Example 2. FIG. 実施例2に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on Example 2. FIG. 変形例に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on a modification. 従来例に係る製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on a prior art example. 従来例に係る他の製造方法の1工程を示す工程図(断面図)。Process drawing (sectional drawing) which shows 1 process of the other manufacturing method which concerns on a prior art example.

1000:III族窒化物系化合物半導体素子(青色LED)
100:サファイア基板(エピタキシャル成長基板)
11:n型層
L:発光領域
12:p型層
121:pコンタクト電極
122、222、232:導電層
125、225、235、50:はんだ層(ソルダ層)
130:n電極
200:シリコン基板(支持基板)
40:SiNから成る絶縁性保護膜
1000: Group III nitride compound semiconductor device (blue LED)
100: Sapphire substrate (epitaxial growth substrate)
11: n-type layer L: light emitting region 12: p-type layer 121: p-contact electrode 122, 222, 232: conductive layer 125, 225, 235, 50: solder layer (solder layer)
130: n-electrode 200: silicon substrate (support substrate)
40: Insulating protective film made of SiN

Claims (10)

異種基板をエピタキシャル成長基板として用い、III族窒化物系化合物半導体から成るエピタキシャル層の最上面に導電層を介して支持基板を接着したのち、レーザリフトオフにより前記エピタキシャル成長基板を取り除く、III族窒化物系化合物半導体素子の製造方法において、
前記支持基板との接着前に、前記エピタキシャル成長基板に形成した前記エピタキシャル層の最上面から、前記エピタキシャル層の最下面と前記エピタキシャル成長基板との界面まで少なくとも達し、前記支持基板と接合させた際に、ウエハ外部に連通する空気孔として作用する第1の溝を形成する第1溝形成工程と、
レーザリフトオフにより前記エピタキシャル成長基板を剥離したのちに、各チップ毎の外周に当たる前記エピタキシャル層を除去して前記エピタキシャル層を各チップ毎に分離する第2の溝を形成する第2溝形成工程と、
前記第2溝形成工程で露出された、各チップの前記エピタキシャル層の外周側面を少なくとも完全に覆う絶縁性保護膜を形成する絶縁性保護膜形成工程と、
各チップ毎に分離するために支持基板を切断する支持基板切断工程とを有することを特徴とするIII族窒化物系化合物半導体素子の製造方法。
A group III nitride compound in which a heterogeneous substrate is used as an epitaxial growth substrate, a support substrate is bonded to the uppermost surface of an epitaxial layer made of a group III nitride compound semiconductor via a conductive layer, and then the epitaxial growth substrate is removed by laser lift-off. In a method for manufacturing a semiconductor element,
Prior to bonding with the support substrate, when reaching at least from the uppermost surface of the epitaxial layer formed on the epitaxial growth substrate to the interface between the lowermost surface of the epitaxial layer and the epitaxial growth substrate, and when bonded to the support substrate, A first groove forming step of forming a first groove acting as an air hole communicating with the outside of the wafer;
A second groove forming step of forming a second groove for separating the epitaxial layer for each chip by removing the epitaxial layer corresponding to the outer periphery of each chip after peeling off the epitaxial growth substrate by laser lift-off;
An insulating protective film forming step of forming an insulating protective film that at least completely covers an outer peripheral side surface of the epitaxial layer of each chip exposed in the second groove forming step;
A method of manufacturing a group III nitride compound semiconductor device, comprising: a support substrate cutting step of cutting the support substrate to separate each chip.
前記第1溝形成工程よりも後に、前記エピタキシャル層の最上面にコンタクト電極を形成することを特徴とする請求項1に記載のIII族窒化物系化合物半導体素子の製造方法。 2. The method for producing a group III nitride compound semiconductor device according to claim 1, wherein a contact electrode is formed on the uppermost surface of the epitaxial layer after the first groove forming step. 前記導電層のうち前記エピタキシャル成長基板側に形成される導電層は、前記エピタキシャル成長基板に形成した前記エピタキシャル層を前記支持基板に接合させる前に、前記コンタクト電極を覆って、前記エピタキシャル層の前記最上面の全面に、形成されることを特徴とする請求項2に記載のIII族窒化物系化合物半導体素子の製造方法。 Conductive layer formed on the epitaxial growth substrate side of the conductive layer, prior to bonding the epitaxial layer formed on the epitaxial growth substrate to the support substrate, to cover the contact electrode, said top surface of said epitaxial layer The method for producing a group III nitride compound semiconductor device according to claim 2, wherein the group III nitride compound semiconductor device is formed over the entire surface . 前記第1溝形成工程は、ダイサーにより実施することを特徴とする請求項1乃至請求項3のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 The method for manufacturing a group III nitride compound semiconductor device according to any one of claims 1 to 3, wherein the first groove forming step is performed by a dicer. 前記第1溝形成工程は、ドライエッチングにより実施することを特徴とする請求項1乃至請求項3のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 4. The method of manufacturing a group III nitride compound semiconductor device according to claim 1, wherein the first groove forming step is performed by dry etching. 5. 前記第1溝形成工程は、レーザ照射による前記エピタキシャル層の分解により実施することを特徴とする請求項1乃至請求項3のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 4. The method of manufacturing a group III nitride compound semiconductor device according to claim 1, wherein the first groove forming step is performed by decomposing the epitaxial layer by laser irradiation. 5. . 前記第2溝形成工程はドライエッチングにより実施することを特徴とする請求項1乃至請求項6のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 The method for producing a group III nitride compound semiconductor device according to claim 1, wherein the second groove forming step is performed by dry etching. 前記第2溝形成工程においては、第1の溝の側面を構成していた前記エピタキシャル層も除去することを特徴とする請求項1乃至請求項7のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 The group III nitride according to any one of claims 1 to 7, wherein in the second groove forming step, the epitaxial layer that has formed the side surface of the first groove is also removed. For manufacturing a semiconductor compound semiconductor device. 前記第2溝形成工程においては、前記第1の溝を覆うマスクを形成して前記第1の溝の構造を破壊しないよう処理し、前記支持基板切断工程において前記第1の溝を形成していた構造を除去することを特徴とする請求項1乃至請求項7のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 In the second groove forming step, a mask that covers the first groove is formed so as not to destroy the structure of the first groove, and in the supporting substrate cutting step, the first groove is formed. The method for producing a group III nitride compound semiconductor device according to any one of claims 1 to 7, wherein the structure is removed. 前記支持基板切断工程は、レーザ照射によることを特徴とする請求項1乃至請求項9のいずれか1項に記載のIII族窒化物系化合物半導体素子の製造方法。 The method of manufacturing a group III nitride compound semiconductor device according to claim 1, wherein the supporting substrate cutting step is performed by laser irradiation.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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JP7477835B2 (en) * 2020-04-15 2024-05-02 株式会社デンソー Semiconductor chip manufacturing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368275A (en) * 2001-06-11 2002-12-20 Toyoda Gosei Co Ltd Semiconductor device and manufacturing method therefor
DE10245631B4 (en) * 2002-09-30 2022-01-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung semiconductor device
JP4295669B2 (en) * 2003-05-22 2009-07-15 パナソニック株式会社 Manufacturing method of semiconductor device
KR100595884B1 (en) * 2004-05-18 2006-07-03 엘지전자 주식회사 Method for manufacturing semiconductor device of Nitride chemical
JP2007173465A (en) * 2005-12-21 2007-07-05 Rohm Co Ltd Manufacturing method of nitride semiconductor light-emitting element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141478B2 (en) 2010-07-23 2018-11-27 Lg Innotek Co., Ltd. Structure of a reflective electrode and an OHMIC layer of a light emitting device

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