JP5114244B2

JP5114244B2 - クロック再生回路

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Application number: JP2008044414A
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Inventors: 昌春柳舘
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Description

本発明は、入力信号に同期するクロック信号を生成するクロック再生回路に関する。

無線通信では、ジッタを有する受信信号からデータを再生するために使用するクロック信号を生成するクロック再生回路が使用される。クロック再生回路では、受信信号とクロック信号を正確に同期させる必要がある。これに関して特許文献１には、クロック信号の位相を最適化するため、受信信号から、信号変化点の位置毎の検出回数を示すヒストグラムを生成し、生成したヒストグラムの最大値に基づいて代表位相を決定する方法が記載されている。
特開平１０−２１５２８９号公報

しかし、特許文献１に記載された方法では、受信信号にランダム成分のジッタが含まれる場合、ヒストグラムの生成に使用する受信データが少ないとヒストグラムの形状が正規分布とならず、ヒストグラムの最大値を使用した位相調整では最適な位相が得られない状況が発生する。また、符号間干渉（Inter-Symbol Interference）等により、ヒストグラムのピークが一定範囲内にばらつくようなジッタが受信信号に含まれる場合にも、ヒストグラムの最大値を使用した位相調整では最適な位相が得られないこととなる。さらに、ヒストグラムの形状が左右非対称となるようなジッタが受信信号に含まれる場合には、ヒストグラムの最大値の位置が偏るため、ヒストグラムの最大値を使用した位相調整では最適な位相が得られないこととなる。

本発明は、上述した課題に鑑みてなされたものであって、クロック信号の位相調整の精度を向上することができるクロック再生回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、入力信号に同期するクロック信号を生成するクロック再生回路において、前記入力信号の変化点を検出する検出部（図３のエッジ抽出回路８に対応）と、前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部（図３のＡＮＤゲートブロック９、エッジ数カウンタブロック１０に対応）と、前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部（図３のヒストグラム演算回路１１に対応）と、前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部（図３のクロック位相調整回路１２に対応）とを備え、前記演算処理部（図３のヒストグラム演算回路１１に対応）は、前記第１のヒストグラムを構成する各々の前記部分期間の前記変化点の頻度に対して、隣接する前記部分期間の前記変化点の頻度を加算し、前記部分期間毎の加算値を示す第２のヒストグラムを生成し、前記加算値が最大となる前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出することを特徴とするクロック再生回路である。

また、本発明のクロック再生回路は、入力信号に同期するクロック信号を生成するクロック再生回路において、前記入力信号の変化点を検出する検出部（図３のエッジ抽出回路８に対応）と、前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部（図３のＡＮＤゲートブロック９、エッジ数カウンタブロック１０に対応）と、前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部（図９のヒストグラム演算回路２８に対応）と、前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部（図３のクロック位相調整回路１２に対応）とを備え、前記演算処理部（図９のヒストグラム演算回路２８に対応）は、前記第１のヒストグラムを構成する前記変化点の頻度が多い方から複数の前記部分期間を抽出し、抽出した前記部分期間毎の前記変化点の頻度を示す第２のヒストグラムを生成し、前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出することを特徴とする。

また、本発明のクロック再生回路において、前記演算処理部（図９のヒストグラム演算回路２８に対応）は、前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置と、前記第１のヒストグラムを構成する前記変化点の頻度が最大となる前記部分期間の時間的位置とに基づいて前記クロック信号の位相調整値を算出することを特徴とする。

また、本発明のクロック再生回路は、入力信号に同期するクロック信号を生成するクロック再生回路において、前記入力信号の変化点を検出する検出部（図３のエッジ抽出回路８に対応）と、前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部（図３のＡＮＤゲートブロック９、エッジ数カウンタブロック１０に対応）と、前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部（図１２のヒストグラム演算回路４４に対応）と、前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部（図３のクロック位相調整回路１２に対応）とを備え、前記演算処理部（図１２のヒストグラム演算回路４４に対応）は、前記第１のヒストグラムを構成する前記変化点の頻度が基準値以上または基準値以下となる前記部分期間を抽出し、抽出した前記部分期間毎の前記変化点の頻度を示す第２のヒストグラムを生成し、前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出することを特徴とする。

また、本発明のクロック再生回路は、入力信号に同期するクロック信号を生成するクロック再生回路において、前記入力信号の変化点を検出する検出部（図３のエッジ抽出回路８に対応）と、前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部（図３のＡＮＤゲートブロック９、エッジ数カウンタブロック１０に対応）と、前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部（図１７のヒストグラム演算回路５１に対応）と、前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部（図３のクロック位相調整回路１２に対応）とを備え、前記演算処理部（図１７のヒストグラム演算回路５１に対応）は、前記第１のヒストグラムを構成する前記変化点の頻度が第１の基準値以上となる前記部分期間を抽出し、抽出した前記部分期間毎の前記変化点の頻度を示す第２のヒストグラムを生成し、前記第１のヒストグラムを構成する前記変化点の頻度が前記第１の基準値よりも小さい第２の基準値以上となる前記部分期間を抽出し、抽出した前記部分期間毎の前記変化点の頻度を示す第３のヒストグラムを生成し、前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置または前記第３のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出することを特徴とする。

上記において、括弧で括った部分の記述は、後述する本発明の実施形態と本発明の構成要素とを便宜的に対応付けるためのものであり、この記述によって本発明の内容が限定されるわけではない。

本発明によれば、第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、第２のヒストグラムに基づいてクロック信号の位相調整値を算出することによって、クロック信号の位相調整の精度を向上することができるという効果が得られる。

以下、図面を参照し、本発明の実施形態を説明する。以下の各実施形態では、画像データをフレーム単位で間欠的に通信する画像通信システム用の受信機に本発明を適用した場合を例に説明を行う。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態の通信データの構成を示している。図示したように画像データはフレーム単位にまとめられ、フレーム１００毎のフレームデータとして通信される。また、休止期間１１０を置いて間欠的に通信が行われる。

フレームデータ中の画像データは、所定の単位で複数のデータブロックに分割される。フレームデータの先頭にはプリアンブル１２０ａが付加され、各ブロックの先頭には同期パターン（ＵＷ：ユニークワード）が付加されている。本実施形態のプリアンブルは、通信の開始を検出し高周波処理回路の動作を安定させるために付加されている。同期パターンは、画像データ中には発生しないパターンで構成されたデータである。本実施形態では、通信データ中の同期パターンが相関演算により検出される。

相関演算は、シンボルレートの整数倍の周波数に設定されている基準クロックを用いて通信データをサンプリングし、サンプリング結果を同期パターンと比較することにより行う。相関演算では、通信データが同期パターンと完全に一致した場合に同期パターン検出信号が‘１’（ＨＩ）となる。そのため、図１に示したように同期パターンの最後の１ｂｉｔの受信タイミングが同期パターンの検出タイミングとなる。

本実施形態のデータブロックには、図１に示したように情報ブロック１２０ｂと画像ブロック１２０ｃの２種類がある。情報ブロック１２０ｂはプリアンブル１２０ａの直後のブロックであり、情報ブロック１２０ｂであることを示す同期パターン（ＵＷ＿１）と送信機の識別番号やタイムスタンプ等のフレーム情報データとで構成されている。画像ブロック１２０ｃは、情報ブロックに続いて送られるブロックであり、画像ブロック１２０ｃであることを示す同期パターン（ＵＷ＿２）と画像データとで構成されている。

フレーム情報データと画像データは受信機中の再生クロック信号でキャプチャ処理される。フレーム情報データの受信中の期間における再生クロック信号の位相は、上記の相関演算により検出する同期パターン（ＵＷ＿１）の検出タイミングに基づいて調整される。この位相調整方法は特許文献１等により公知であるので説明を省略する。

画像データの受信中の期間における再生クロック信号の位相は以下のようにして調整される。すなわち、２値化処理後の受信データの位相分布がブロック単位で測定されてヒストグラムが生成され、得られたヒストグラムが演算処理されて代表位相が検出され、得られた代表位相に基づいて再生クロック信号の位相が調整される。具体的には、図１に示したように、ヒストグラム生成期間１３０ａにおいて情報ブロック１２０ｂ中のフレーム情報データの位相分布が測定されてヒストグラムが生成される。続いて、同期パターン（ＵＷ＿２）の受信中の期間１３０ｂにおいてヒストグラムが演算処理されて代表位相が検出され、得られた代表位相に基づいて再生クロック信号の位相が調整される。

さらに、ヒストグラム生成期間１３０ｃにおいて最初の画像ブロック１２０ｃ中の画像データの位相分布が測定されてヒストグラムが生成される。続いて、次の画像ブロック１２０ｃの同期パターン（ＵＷ＿２）の受信中の期間１３０ｄにおいてヒストグラムが演算処理されて代表位相が検出され、得られた代表位相に基づいて再生クロック信号の位相が調整される。このように前ブロックのデータの位相分布を測定し、その結果に基づいて次ブロックの受信時の再生クロック信号の位相調整を行う処理はフレーム期間内に継続して実施される。

図２は、本実施形態による無線通信システムの構成を示している。無線通信システムは、通信データを無線で送信する送信機１と、送信機１から送信された通信データを受信する受信機２とを備えている。受信機２は、ＲＦ回路３、データラッチ回路４、クロック再生回路５、同期検出回路６、およびデータ処理回路７を備えている。

受信機２では、通信データはＲＦ回路３により復調処理されて、２値化されたデータ信号に変換された後、データラッチ回路４、クロック再生回路５、および同期検出回路６に供給される。同期検出回路６は、図１に示した同期パターン（ＵＷ＿１，ＵＷ＿２）の検出を行う。その結果、図１に示した同期パターン検出信号Ａ，Ｂがクロック再生回路５とデータ処理回路７に供給される。クロック再生回路５は、ＲＦ回路３からのデータ信号と同期検出回路６からの同期パターン検出信号とを用いて再生クロック信号の位相を調整し、位相調整後の再生クロック信号をデータラッチ回路４とデータ処理回路７に供給する。データラッチ回路４はＲＦ回路３からのデータ信号を再生クロック信号に同期してキャプチャし、データ処理回路７に出力する。データ処理回路７は、データラッチ回路４からのデータ信号、同期検出回路６からの同期パターン検出信号、およびクロック再生回路５からの再生クロック信号を用いて画像の再構成やファイル化を行う。

図３はクロック再生回路５の構成を示している。クロック再生回路５は、エッジ抽出回路８、ＡＮＤゲートブロック９、エッジ数カウンタブロック１０、ヒストグラム演算回路１１、クロック位相調整回路１２、位相ゲート信号生成回路１３、タイミングコントロール回路１４、逓倍回路１５、および発振器１６を備えている。

エッジ抽出回路８は、データ信号の変化点である立上り／立下りの両エッジを検出し、エッジ信号を生成する。生成されたエッジ信号はＡＮＤゲートブロック９に入力される。発振器１６は、シンボルレートに対応した周波数のシステムクロックを供給する。逓倍回路１５は、ＰＬＬ回路で構成されており、システムクロックを１２逓倍した逓倍クロックを生成する。位相ゲート信号生成回路１３は、基準期間となる１シンボル期間を１２個の部分位相（以下、省略して位相と記す）に分割し、各位相毎にＨＩレベルとなる１２本のゲート信号（位相（１）＿ゲート信号〜位相（１２）＿ゲート信号）を生成する。

ＡＮＤゲートブロック９は、エッジ信号とゲート信号を用いて、エッジ信号がどの位相に発生しているのかを検出し、各位相に対応したエッジ数カウンタにカウントアップ信号（位相（１）＿カウントアップ信号〜位相（１２）＿カウントアップ信号）を供給する。このＡＮＤゲートブロック９は、２入力のＡＮＤゲートが１２個組み合わされた構造を有し、片側の入力にはエッジ抽出回路８からのエッジ信号が加えられ、もう片側の入力には位相ゲート信号生成回路１３からのゲート信号が加えられている。各ＡＮＤゲートから出力された信号はエッジ数カウンタブロック１０中のエッジ数カウンタ（１）〜エッジ数カウンタ（１２）に供給される。

エッジ数カウンタブロック１０は、位相の数に応じた１２個のエッジ数カウンタ（１）〜エッジ数カウンタ（１２）で構成されている。このエッジ数カウンタブロック１０は、各位相毎のエッジ数をカウントすることにより、データ信号の位相毎のエッジの検出頻度を示すヒストグラムを生成する。ヒストグラム演算回路１１は、ヒストグラムを演算処理して別のヒストグラムを生成し、そのヒストグラムから、再生クロック信号の位相調整に使用する代表位相を示す代表位相値を算出する。ヒストグラム演算回路１１の詳細は後述する。

クロック位相調整回路１２は、逓倍回路１５からの逓倍クロック、ヒストグラム演算回路１１からの代表位相値、およびタイミングコントロール回路１４からの制御信号を用いて、再生クロック信号の位相を部分位相単位で調整する。再生クロック信号の位相は、代表位相から１／２周期分ずれた位置に立上りエッジが来るように調整される。タイミングコントロール回路１４は、発振器１６からのシステムクロック、逓倍回路１５からの逓倍クロック、および同期検出回路６からの同期パターン検出信号から、クロック再生回路５内の各回路に供給する制御信号を生成する。

次に、図４を参照しながら、クロック再生回路５でのヒストグラムの生成方法を説明する。クロック再生回路５は、１シンボル期間を１２個の位相に分割し、データ信号のエッジがどの位相に位置するのかを検出し、検出結果を位相毎に累積することによりヒストグラムを生成する。

図４において、位相測定単位を構成する１つの区間４００が１シンボル期間である。１シンボル期間は、逓倍クロックの１２クロック期間に相当する期間であり、タイミングコントロール回路１４により設定される。データ信号の立上りエッジと逓倍クロックの位置関係が、図示した関係となっている場合、データ信号がＨＩに変化した直後の逓倍クロックの立上りから次の立上りまで、エッジ信号はＨＩとなって出力される。

また、各ゲート信号が順番にＨＩとなるように、位相（１）＿ゲート信号〜位相（１２）＿ゲート信号がＨＩ期間をずらしながら生成される。前述したように、エッジ信号と各位相ゲート信号はＡＮＤゲートブロック９に入力されており、図示した例では、エッジ信号（ＨＩ）と位相（６）＿ゲート信号（ＨＩ）が入力されるＡＮＤゲートの出力（位相（６）＿カウントアップ信号）がＨＩとなる。

エッジ数カウンタ（１）〜エッジ数カウンタ（１２）はカウントアップ信号の立上りエッジでカウントアップを行う。図示した例では、エッジ数カウンタ（６）のカウントアップが行われ、エッジ数カウンタ（６）の値はＭからＭ＋１にカウントアップする。図１に示したヒストグラム生成期間において上記の動作が繰り返されることにより、ヒストグラムが生成される。また、エッジ数カウンタブロック１０の各エッジ数カウンタは、タイミングコントロール回路１４からのカウンタリセット信号によりヒストグラム生成期間の開始直前にリセットされる。

次に、ヒストグラム演算回路１１の構成および動作を説明する。ヒストグラム演算回路１１は、ヒストグラムを構成する値（ヒストグラム値）を部分的に加算することによって新たなヒストグラムを生成し、そのヒストグラムを構成するヒストグラム値の最大値に対応した位相を代表位相として選択する。加算は、中心位相とその前後の位相を含む範囲で行われる。例えば、位相（１）に対する加算は、位相（１２）、位相（１）、および位相（２）のヒストグラム値を加算することにより行われる。また、位相（２）に対する加算は、位相（１）、位相（２）、および位相（３）のヒストグラム値を加算することにより行われる。

図５はヒストグラム演算回路１１の構成を示している。ヒストグラム演算回路１１は、カウンタセレクタ１７、位相カウンタバッファ１８，１９，２０、加算回路２１、加算値バッファ２２、最大値バッファ２３、位相値バッファ２４、代表位相値バッファ２５、比較回路２６、および演算制御回路２７を備えている。ヒストグラム演算回路１１内の各回路の動作は、演算制御回路２７からの制御信号（図示せず）により制御されている。また、ヒストグラム演算回路１１は、タイミングコントロール回路１４からのコントロール信号により制御されている。

エッジ数カウンタブロック１０内の各エッジ数カウンタからの出力値はカウンタセレクタ１７に加えられる。カウンタセレクタ１７は、演算制御回路２７からの制御信号に応じて、いずれかのエッジ数カウンタからの出力値を選択し、位相カウンタバッファ１８に出力する。カウンタセレクタ１７は、選択するカウンタを順次変更する。これに伴い、位相カウンタバッファ１９に格納されている値が位相カウンタバッファ２０に格納され、位相カウンタバッファ１８に格納されている値が位相カウンタバッファ１９に格納され、カウンタセレクタ１７から出力された値が位相カウンタバッファ１８に格納される。このように、カウンタ値が位相カウンタバッファ１８，１９，２０を順次移行する。

位相カウンタバッファ１８，１９，２０から出力された値は加算回路２１に入力される。加算回路２１は各々の値を加算する。加算結果は加算値バッファ２２に格納される。加算値バッファ２２に加算結果が格納されると同時に、加算処理された位相のうち中央位相の値が演算制御回路２７から位相値バッファ２４に送られて格納される。上記の処理は、カウンタセレクタ１７による選択の切替に応じて順次行われる。

以下、図６〜図８に示す例を用いて説明を行う。図８は各位相毎のヒストグラム値と加算値を示している。図６は、図８に示すヒストグラム値のグラフ（第１のヒストグラム）であり、図７は、図８に示す加算値のグラフ（第２のヒストグラム）である。加算処理での中央位相は位相（１）から位相（１２）まで順に設定される。全位相分の動作を行うため、カウンタセレクタ１７は、最初にエッジ数カウンタ（１２）からの出力値を選択し、続いてエッジ数カウンタ（１）、エッジ数カウンタ（２）、・・・、エッジ数カウンタ（１２）の順に出力値を選択する。最後に、カウンタセレクタ１７はエッジ数カウンタ（１）を選択して終了する。

カウンタセレクタ１７がエッジ数カウンタ（２）からの出力値を選択し、エッジ数カウンタ（２）からの出力値が位相カウンタバッファ１８に格納され、加算回路２１の加算結果が加算値バッファ２２に格納された時点で、位相値バッファ２４には、加算された位相の中央位相値として‘１’が格納される。このとき、位相カウンタバッファ１８，１９，２０には、それぞれ位相（１２）、位相（１）、位相（２）のヒストグラム値（全て‘０’）が格納されているので、加算回路２１の出力は‘０’となり、加算値バッファ２２には‘０’が格納される。

加算値バッファ２２の値は、比較回路２６によって最大値バッファ２３の値と比較される。加算値バッファ２２の値の方が大きい場合、加算値バッファ２２の値が最大値バッファ２３に格納され、位相値バッファ２４の値が代表位相値バッファ２５に格納される。動作開始時点では最大値バッファ２３は空であるので、加算値バッファ２２の値‘０’が最大値バッファ２３に格納され、位相値バッファ２４の値‘１’が代表位相値バッファ２５に格納される。

次の動作で、位相カウンタバッファ１８，１９，２０には、それぞれ位相（１）、位相（２）、位相（３）のヒストグラム値（‘０’，‘０’，‘１’）が格納されるので、加算回路２１の出力は‘１’となり、加算値バッファ２２には‘１’が格納される。また、位相値バッファ２４には‘２’が格納される。その結果、加算値バッファ２２の値‘１’が最大値バッファ２３の値‘０’よりも大きくなり、最大値バッファ２３には‘１’が格納され、代表位相値バッファ２５には‘２’が格納される。上記の動作が繰り返され、カウンタセレクタ１７によってエッジ数カウンタ（１）からの出力値が選択された後、最大値バッファ２３には‘４３’が格納されており、代表位相値バッファ２５には‘７’が格納されている。

図６に示したヒストグラムでは、ヒストグラム値が最大となる位相（８）はヒストグラムの分布の中心からずれている。一方、図７に示した加算値のグラフでは、加算値が最大となる位相（７）は加算値の分布のほぼ中心に位置する。クロック信号の位相調整を精度良く行うためには、ヒストグラムの形状を考慮した分布の中心の位相を代表位相とすることが望ましい。したがって、位相（８）よりも位相（７）を代表位相とすることが望ましく、上記の動作により、正確な代表位相を検出することが可能となる。

上述したように、本実施形態によれば、受信信号のエッジ位置を検出して得られたヒストグラムに基づいて演算処理を行って新たなヒストグラムを生成し、そのヒストグラムに基づいてクロック信号の代表位相値を算出することによって、通信時の信号劣化によりヒストグラムにバラツキが発生した場合でも、ヒストグラムの形状を考慮した真の中心の位相を検出することが可能となり、クロック信号の位相調整の精度を向上することができる。特に、ヒストグラムを構成するヒストグラム値を所定の位相範囲内で加算することによって、ヒストグラム値が平均化されるため、検出回数が少ない場合や、ランダムジッタ等のジッタによる信号劣化が激しい場合に発生するヒストグラムの局所的な乱れに対しても、その影響を抑えて最適な代表位相値を求めることができる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図９は、図３に示したヒストグラム演算回路１１に対応する本実施形態のヒストグラム演算回路２８の構成を示している。ヒストグラム演算回路２８は、カウンタセレクタ２９、バッファセレクタ３０、最大値バッファ３１、第２値セレクタ３２、第２値バッファ３３、第３値セレクタ３４、第３値バッファ３５、比較回路３６、演算制御回路３７、最大位相バッファ３８、第２位相セレクタ３９、第２位相バッファ４０、第３位相セレクタ４１、第３位相バッファ４２、および代表位相検出回路４３を備えている。

本実施形態のヒストグラム演算回路２８は、位相（１）から位相（１２）まで順番にヒストグラム値を比較して、ヒストグラム値の大きな順に３個の位相を検出し、それら３個の位相のヒストグラム値で構成されるヒストグラムの位相の配置に基づいて代表位相を選択する。検出した３個の位相が連続している場合、中央位置にある位相が代表位相として選択される。また、検出した３個の位相が連続していない場合、それら３個の位相を含む位相範囲の中心に近く、かつヒストグラム値が最大となる位相に近い位相が代表位相として選択される。

以下、図８に示した例を用いて説明を行う。ヒストグラム演算回路２８内の各回路の動作は、演算制御回路３７からの制御信号により制御されている。また、ヒストグラム演算回路２８は、タイミングコントロール回路１４からのコントロール信号により制御されている。タイミングコントロール回路１４から演算開始のコントロール信号を受け取った演算制御回路３７はカウンタセレクタ２９を制御し、エッジ数カウンタ（１）からの出力値‘０’をカウンタセレクタ２９から出力させる。カウンタセレクタ２９から出力された値は最大値バッファ３１に格納される。同時に、演算制御回路３７は位相値‘１’を出力し、最大位相バッファ３８に格納する。

続いて、演算制御回路３７はカウンタセレクタ２９を制御し、エッジ数カウンタ（２）からの出力値‘０’をカウンタセレクタ２９から出力させる。カウンタセレクタ２９からの出力値は比較回路３６に入力される。また、演算制御回路３７はバッファセレクタ３０を制御し、最大値バッファ３１の値を比較回路３６に出力させる。比較回路３６は、カウンタセレクタ２９からの出力値と最大値バッファ３１からの出力値とを比較し、比較の結果、両者が同値であると判定し、演算制御回路３７に判定結果を通知する。

本実施形態では、比較結果が同値である場合、カウンタセレクタ２９から先に出力された値が優先される。具体的には、比較回路３６からの通知を受けた演算制御回路３７は、最大値バッファ３１の値は変更せず、カウンタセレクタ２９からの出力値を第２値バッファ３３に格納するように第２値セレクタ３２を制御する。また、演算制御回路３７は位相値‘２’を出力し、第２位相セレクタ３９を介して第２位相バッファ４０に格納する。

続いて、演算制御回路３７はカウンタセレクタ２９を制御し、エッジ数カウンタ（３）からの出力値‘１’をカウンタセレクタ２９から出力させる。カウンタセレクタ２９からの出力値は比較回路３６に入力される。また、比較回路３６には、まずバッファセレクタ３０を介して最大値バッファ３１の値‘０’が入力され、続いて第２値バッファ３３の値‘０’が入力され、比較演算が２回行われる。

比較回路３６は、カウンタセレクタ２９からの出力値‘１’と最大値バッファ３１からの出力値‘０’とを比較し、続いてカウンタセレクタ２９からの出力値‘１’と第２値バッファ３３からの出力値‘０’とを比較する。比較回路３６は、比較の結果、カウンタセレクタ２９からの出力値が最大値バッファ３１の値および第２値バッファ３３の値よりも大きいと判定し、演算制御回路３７に判定結果を通知する。

比較回路３６からの通知を受けた演算制御回路３７は、第３値セレクタ３４を介して第２値バッファ３３の値‘０’を第３値バッファ３５に格納し、第２値セレクタ３２を介して最大値バッファ３１の値‘０’を第２値バッファ３３に格納し、カウンタセレクタ２９からの出力値‘１’を最大値バッファ３１に格納する。また、演算制御回路３７は、第３位相セレクタ４１を介して第２位相バッファ４０の値‘２’を第３位相バッファ４２に格納し、第２位相セレクタ３９を介して最大位相バッファ３８の値‘１’を第２位相バッファ４０に格納し、位相値‘３’を最大位相バッファ３８に格納する。

続いて、演算制御回路３７はカウンタセレクタ２９を制御し、エッジ数カウンタ（４）からの出力値‘７’をカウンタセレクタ２９から出力させる。カウンタセレクタ２９からの出力値は比較回路３６に入力される。また、比較回路３６には、まずバッファセレクタ３０を介して最大値バッファ３１の値‘１’が入力され、続いて第２値バッファ３３の値‘０’が入力され、続いて第３値バッファ３５の値‘０’が入力され、比較演算が３回行われる。

比較回路３６は、カウンタセレクタ２９からの出力値‘７’と最大値バッファ３１からの出力値‘１’とを比較し、続いてカウンタセレクタ２９からの出力値‘７’と第２値バッファ３３からの出力値‘０’とを比較し、続いてカウンタセレクタ２９からの出力値‘７’と第３値バッファ３５からの出力値‘０’とを比較する。比較回路３６は、比較の結果、カウンタセレクタ２９からの出力値が最大値バッファ３１の値、第２値バッファ３３の値、および第３値バッファ３５の値よりも大きいと判定し、演算制御回路３７に判定結果を通知する。

以降は上記と同様の手順で処理が位相（１２）まで繰り返され、適宜、最大値バッファ３１、第２値バッファ３３、第３値バッファ３５、最大位相バッファ３８、第２位相バッファ４０、および第３位相バッファ４２の値が更新される。

カウンタセレクタ２９からの出力値が、最大値バッファ３１の値、第２値バッファ３３の値、および第３値バッファ３５の値のうち少なくともいずれかの値よりも小さい場合には、カウンタセレクタ２９からの出力値よりも少ない値を保持しているバッファの値がシフトし、空いたバッファにカウンタセレクタ２９からの出力値が格納される。また、これに対応して最大位相バッファ３８、第２位相バッファ４０、および第３位相バッファ４２のうち少なくともいずれかのバッファの値がシフトし、空いたバッファに演算制御回路３７からの位相値が格納される。

例えば、カウンタセレクタ２９によってエッジ数カウンタ（７）の出力値‘１２’が選択された時点では、最大値バッファ３１には‘１５’、第２値バッファ３３には‘９’、第３値バッファ３５には‘７’、最大位相バッファ３８には‘６’、第２位相バッファ４０には‘５’、第３位相バッファ４２には‘４’が格納されている。カウンタセレクタ２９からの出力値‘１２’は、最大値バッファ３１の値‘１５’よりも小さく、第２値バッファ３３の値‘９’および第３値バッファ３５の値‘７’よりも大きい。このため、演算制御回路３７は、第２値バッファ３３の値を第３値バッファ３５に格納し、カウンタセレクタ２９からの出力値を第２値バッファ３３に格納する。また、演算制御回路３７は、第２位相バッファ４０の値を第３位相バッファ４２に格納し、位相値‘７’を第２位相バッファ４０に格納する。

上記の手順により、最大位相バッファ３８、第２位相バッファ４０、および第３位相バッファ４２にはヒストグラム値の大きい順に位相値が格納される。代表位相検出回路４３は、最大位相バッファ３８の位相値、第２位相バッファ４０の位相値、および第３位相バッファ４２の位相値から代表位相値を生成する。前述したように、３個の位相値が連続している場合、中央位置にある位相が代表位相として選択される。また、３個の位相値が連続していない場合、３個の位相を含む位相範囲の中心に近く、かつヒストグラム値が最大となる位相に近い位相が代表位相として選択される。

以下、代表位相値の具体的な決定方法を説明する。図１０および図１１は異なるヒストグラムの例を示している。図１０では、上位３つのヒストグラム値に対応した位相値は、ヒストグラム値が多い方から８，６，７となる。３つの位相値が連続しているため、３つの位相からなる位相範囲（位相（６）〜位相（８））の中央位置の位相（７）が代表位相となる。また、図１１では、上位３つのヒストグラム値に対応した位相値は、ヒストグラム値が多い方から８，６，５となる。３つの位相値が連続しておらず、３つの位相からなる位相範囲（位相（５）〜位相（８））の中央位置は位相（６）または位相（７）となる。最大位相バッファ３８の位相値が８であるため、位相（８）に近い位相（７）が代表位相となる。

上述したように、本実施形態によれば、第１の実施形態と同様に、通信時の信号劣化によりヒストグラムにバラツキが発生した場合でも、ヒストグラムの形状を考慮した真の中心の位相を検出することが可能となり、クロック信号の位相調整の精度を向上することができる。特に、エッジの検出回数が多い複数の位相からなる位相範囲の中央に相当する位相の値を代表位相値とすることによって、符号間干渉等によりヒストグラムのピークが一定範囲内にばらつくようなジッタが受信信号に含まれる場合でも、最適な代表位相値を求めることができる。また、複数の代表位相値の候補がある場合に、ヒストグラム値が最大となる位相に近い位相の値を代表位相値とすることによって、ヒストグラムの真の中心に近い位相を選択することができる。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１２は、図３に示したヒストグラム演算回路１１に対応する本実施形態のヒストグラム演算回路４４の構成を示している。ヒストグラム演算回路４４は、カウンタセレクタ４５、比較回路４６、基準値バッファ４７、位相群生成回路４８、代表位相検出回路４９、および演算制御回路５０を備えている。

本実施形態のヒストグラム演算回路４４は、位相（１）から位相（１２）まで順番にヒストグラム値を基準値と比較し、ヒストグラム値が基準値以上または基準値以下となる位相を検出し、検出した位相のヒストグラム値で構成される位相群（ヒストグラム）を生成する。ヒストグラム演算回路４４は、生成した位相群から代表位相を選択する。ヒストグラム値が基準値以上となる位相を検出して位相群を生成した場合、位相群の中央の位相が代表位相として選択される。また、ヒストグラム値が基準値以下となる位相を検出して位相群を生成した場合、位相群の中央の位相から１／２周期ずれた位置の位相が代表位相として選択される。

以下、図１３および図１４を参照しながら、ヒストグラム値が基準値以上となる位相を検出して位相群を生成し、代表位相を選択する例を説明する。図１３はヒストグラム値と位相群の関係を示しており、図１４はヒストグラム内で位相群として選択される位相を示している。

ヒストグラム演算回路４４内の各回路の動作は、演算制御回路５０からの制御信号により制御される。また、ヒストグラム演算回路４４は、タイミングコントロール回路１４からのコントロール信号により制御されている。タイミングコントロール回路１４から演算開始のコントロール信号を受け取った演算制御回路５０は、カウンタセレクタ４５を制御し、エッジ数カウンタ（１）からの出力値‘０’をカウンタセレクタ４５から出力させる。カウンタセレクタ４５から出力された値は比較回路４６に入力される。比較回路４６には基準値バッファ４７から基準値も入力される。以下では、基準値が‘１０’であるものとして説明する。

比較回路４６は、カウンタセレクタ４５からの出力値を基準値‘１０’と比較し、基準値以上の場合に値‘１’を位相群生成回路４８に出力し、基準値未満の場合に値‘０’を位相群生成回路４８に出力する。カウンタセレクタ４５からの出力値が‘０’であるため、比較回路４６の出力値は‘０’となる。

上記の手順を位相（１）から位相（１２）まで繰り返し行うと、図１３の位相群として示した内容を有する情報が位相群生成回路４８内に生成される。図１３に示した例では、位相群を構成する位相は位相（６）、位相（７）、および位相（８）となる。位相群の情報は位相群生成回路４８から代表位相検出回路４９に出力される。代表位相検出回路４９は、ヒストグラム値が基準値以上となる位相を検出して位相群を生成した場合には、位相群の中央の位相を代表位相として選択する。図１３に示した例では、位相値‘７’が代表位相値として選択され、出力される。

次に、図１５および図１６を参照しながら、ヒストグラム値が基準値以下となる位相を検出して位相群を生成し、代表位相を選択する例を説明する。図１５はヒストグラム値と位相群の関係を示しており、図１６はヒストグラム内で位相群として選択される位相を示している。

ヒストグラム演算回路４４内の各回路の動作は、演算制御回路５０からの制御信号により制御される。タイミングコントロール回路１４から演算開始のコントロール信号を受け取った演算制御回路５０は、カウンタセレクタ４５を制御し、エッジ数カウンタ（１）からの出力値‘０’をカウンタセレクタ４５から出力させる。カウンタセレクタ４５から出力された値は比較回路４６に入力される。比較回路４６には基準値バッファ４７から基準値も入力される。以下では、基準値が‘１’であるものとして説明する。

比較回路４６は、カウンタセレクタ４５からの出力値を基準値‘１’と比較し、基準値以下の場合に値‘１’を位相群生成回路４８に出力し、基準値を超える場合に値‘０’を位相群生成回路４８に出力する。カウンタセレクタ４５からの出力値が‘０’であるため、比較回路４６の出力値は‘１’となる。

上記の手順を位相（１）から位相（１２）まで繰り返し行うと、図１５の位相群として示した内容を有する情報が位相群生成回路４８内に生成される。図１５に示した例では、位相群を構成する位相は位相（１）、位相（２）、および位相（１２）となる。位相群の情報は位相群生成回路４８から代表位相検出回路４９に出力される。代表位相検出回路４９は、ヒストグラム値が基準値以下となる位相を検出して位相群を生成した場合には、位相群の中央の位相から１／２周期ずれた位相を代表位相として選択する。図１５に示した例では、位相群の中央の位相（１）から１／２周期ずれた位相（７）の位相値‘７’が代表位相値として選択され、出力される。

上述したように、本実施形態によれば、第１の実施形態と同様に、通信時の信号劣化によりヒストグラムにバラツキが発生した場合でも、ヒストグラムの形状を考慮した真の中心の位相を検出することが可能となり、クロック信号の位相調整の精度を向上することができる。特に、ヒストグラム値が基準値以上または基準値以下となる位相を抽出して位相群を生成し、位相群を構成する位相の中央に相当する位相の値に基づいて代表位相値を選択することによって、符号間干渉等によりヒストグラムのピークが一定範囲内にばらつくようなジッタが受信信号に含まれる場合でも、最適な代表位相値を求めることができる。

また、基準値との比較結果を用いて位相群を生成することによって、ヒストグラム演算回路４４の構成を簡易にすることができる。さらに、ヒストグラム値が基準値以下となる位相を抽出して位相群を生成し、位相群を構成する位相の中央に相当する位相の値に基づいて代表位相値を選択する場合には、所定値以上のヒストグラム値の分布の形状に無関係に代表位相値を選択するため、デューティーサイクル歪み等の影響により、ヒストグラム値の分布が左右非対称なヒストグラムを用いた場合でも、最適な代表位相値を求めることができる。

（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図１７は、図３に示したヒストグラム演算回路１１に対応する本実施形態のヒストグラム演算回路５１の構成を示している。ヒストグラム演算回路５１は、カウンタセレクタ５２、比較回路５３，５６、基準値バッファ５４，５７、位相群生成回路５５，５８、代表位相検出回路５９、および演算制御回路６０を備えている。

本実施形態のヒストグラム演算回路５１は、位相（１）から位相（１２）まで順番にヒストグラム値を２個の基準値と比較し、各々の基準値に対して、ヒストグラム値が基準値以上となる位相を検出し、検出した位相のヒストグラム値で構成される位相群（ヒストグラム）を２個生成する。ヒストグラム演算回路４４は、生成した２個の位相群から、所定の条件に従って１個の位相群を選択し、その位相群から代表位相を選択する。

具体的には、第１の基準値に対して生成した第１の位相群に含まれる位相が存在する場合（ヒストグラム値が第１の基準値よりも大きな位相が少なくとも１つ存在する場合）、第１の位相群の中央の位相が代表位相として選択される。また、第１の位相群に含まれる位相が存在しない場合（ヒストグラム値が第１の基準値よりも大きな位相が１つも存在しない場合）、第２の基準値（第２の基準値＜第１の基準値）に対して生成した第２の位相群の中央の位相が代表位相として選択される。

以下、図１８〜図２０を参照しながら、代表位相を選択する例を説明する。図１８は、第１の基準値に対応した第１の位相群に登録される位相がある場合のヒストグラム値と位相群の関係を示しており、図１９は、第１の位相群に登録される位相がない場合のヒストグラム値と位相群の関係を示している。図２０は、図１９に示す例における２個の基準値とヒストグラムおよび位相群の関係を示している。

ヒストグラム演算回路５１内の各回路の動作は、演算制御回路６０からの制御信号により制御される。また、ヒストグラム演算回路５１は、タイミングコントロール回路１４からのコントロール信号により制御されている。タイミングコントロール回路１４から演算開始のコントロール信号を受け取った演算制御回路６０は、カウンタセレクタ５２を制御し、エッジ数カウンタ（１）からの出力値‘０’をカウンタセレクタ５２から出力させる。カウンタセレクタ５２から出力された値は比較回路５３，５６に入力される。比較回路５３には基準値バッファ５４から第１の基準値も入力される。また、比較回路５６には基準値バッファ５７から第２の基準値も入力される。以下では、第１の基準値が‘１０’、第２の基準値が‘２’であるものとして説明する。

比較回路５３は、カウンタセレクタ５２からの出力値を第１の基準値‘１０’と比較し、第１の基準値以上の場合に値‘１’を位相群生成回路５５に出力し、第２の基準値未満の場合に値‘０’を位相群生成回路５５に出力する。また、比較回路５３は、カウンタセレクタ５２からの出力値を第２の基準値‘２’と比較し、第２の基準値以上の場合に値‘１’を位相群生成回路５８に出力し、第２の基準値未満の場合に値‘０’を位相群生成回路５８に出力する。位相群生成回路５５，５８はそれぞれ第１の位相群、第２の位相群の情報を生成し、代表位相検出回路５９に出力する。代表位相検出回路５９は、第１の位相群および第２の位相群を用いて代表位相を選択する。

第１の基準値が‘１０’、第２の基準値が‘２’であるので、図１８に示した例では、第１の位相群を構成する位相値は“６，７，８”となり、第２の位相群を構成する位相値は“４，５，６，７，８，９，１０，１１”となる。代表位相検出回路５９は、第１の位相群に３個の位相値が入っているので、第１の位相群を用いて代表位相を選択する。すなわち、代表位相検出回路５９は、位相値“６，７，８”の中央値である位相値‘７’を代表位相値として出力する。

また、図１９に示した例では、第１の位相群を構成する位相値は存在せず、第２の位相群を構成する位相値は“３，４，５，６，７，８，９，１０，１１”となる。代表位相検出回路５９は、第１の位相群に位相値が入っていないので、第２の位相群を用いて代表位相を選択する。すなわち、代表位相検出回路５９は、位相値“３，４，５，６，７，８，９，１０，１１”の中央値である位相値‘７’を代表位相値として出力する。

上述したように、本実施形態によれば、第１の実施形態と同様に、通信時の信号劣化によりヒストグラムにバラツキが発生した場合でも、ヒストグラムの形状を考慮した真の中心の位相を検出することが可能となり、クロック信号の位相調整の精度を向上することができる。特に、２種類の基準値に対応した２種類の位相群を生成し、いずれかの位相群を用いて代表位相を選択することによって、ヒストグラムの状況に応じて代表位相の決定方法が変更されるため、通信中の信号劣化の状態に対応して、最適な代表位相値を求めることができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の第１の実施形態における通信データの構成を示す参考図である。本発明の第１の実施形態による無線通信システムの構成を示すブロック図である。本発明の第１の実施形態による無線通信システムが備えるクロック再生回路の構成を示すブロック図である。本発明の第１の実施形態におけるヒストグラムの生成方法を説明するためのタイミングチャートである。本発明の第１の実施形態による無線通信システムが備えるヒストグラム演算回路の構成を示すブロック図である。本発明の第１の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。本発明の第１の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。本発明の第１の実施形態における代表位相値の決定方法を説明するための参考図である。本発明の第２の実施形態による無線通信システムが備えるヒストグラム演算回路の構成を示すブロック図である。本発明の第２の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。本発明の第２の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。本発明の第３の実施形態による無線通信システムが備えるヒストグラム演算回路の構成を示すブロック図である。本発明の第３の実施形態における代表位相値の決定方法を説明するための参考図である。本発明の第３の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。本発明の第３の実施形態における代表位相値の決定方法を説明するための参考図である。本発明の第３の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。本発明の第４の実施形態による無線通信システムが備えるヒストグラム演算回路の構成を示すブロック図である。本発明の第４の実施形態における代表位相値の決定方法を説明するための参考図である。本発明の第４の実施形態における代表位相値の決定方法を説明するための参考図である。本発明の第４の実施形態における代表位相値の決定方法を説明するためのヒストグラムである。

符号の説明

１・・・送信機、２・・・受信機、３・・・ＲＦ回路、４・・・データラッチ回路、５・・・クロック再生回路、６・・・同期検出回路、７・・・データ処理回路、８・・・エッジ抽出回路、９・・・ＡＮＤゲートブロック、１０・・・エッジ数カウンタブロック、１１，２８，４４，５１・・・ヒストグラム演算回路、１２・・・クロック位相調整回路

Claims

入力信号に同期するクロック信号を生成するクロック再生回路において、
前記入力信号の変化点を検出する検出部と、
前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部と、
前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部と、
前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部と、
を備え、
前記演算処理部は、
前記第１のヒストグラムを構成する各々の前記部分期間の前記変化点の頻度に対して、隣接する前記部分期間の前記変化点の頻度を加算し、
前記部分期間毎の加算値を示す第２のヒストグラムを生成し、
前記加算値が最大となる前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出する
ことを特徴とするクロック再生回路。
入力信号に同期するクロック信号を生成するクロック再生回路において、
前記入力信号の変化点を検出する検出部と、
前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部と、
前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部と、
前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部と、
を備え、
前記演算処理部は、
前記第１のヒストグラムを構成する前記変化点の頻度が多い方から複数の前記部分期間を抽出し、
抽出した前記部分期間毎の前記変化点の頻度を示す第２のヒストグラムを生成し、
前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出する
ことを特徴とするクロック再生回路。
前記演算処理部は、
前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置と、前記第１のヒストグラムを構成する前記変化点の頻度が最大となる前記部分期間の時間的位置とに基づいて前記クロック信号の位相調整値を算出する
ことを特徴とする請求項２に記載のクロック再生回路。
入力信号に同期するクロック信号を生成するクロック再生回路において、
前記入力信号の変化点を検出する検出部と、
前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部と、
前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部と、
前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部と、
を備え、
前記演算処理部は、
前記第１のヒストグラムを構成する前記変化点の頻度が基準値以上または基準値以下となる前記部分期間を抽出し、
抽出した前記部分期間毎の前記変化点の頻度を示す第２のヒストグラムを生成し、
前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出する
ことを特徴とするクロック再生回路。
入力信号に同期するクロック信号を生成するクロック再生回路において、
前記入力信号の変化点を検出する検出部と、
前記クロック信号の基準期間を複数に分割した部分期間と前記変化点とを対応させ、前記部分期間毎の前記変化点の頻度を示す第１のヒストグラムを生成するヒストグラム生成部と、
前記第１のヒストグラムに基づいて演算処理を行って第２のヒストグラムを生成し、前記第２のヒストグラムに基づいて前記クロック信号の位相調整値を算出する演算処理部と、
前記位相調整値に基づいて前記クロック信号の位相を調整する位相調整部と、
を備え、
前記演算処理部は、
前記第１のヒストグラムを構成する前記変化点の頻度が第１の基準値以上となる前記部分期間を抽出し、
抽出した前記部分期間毎の前記変化点の頻度を示す第２のヒストグラムを生成し、
前記第１のヒストグラムを構成する前記変化点の頻度が前記第１の基準値よりも小さい第２の基準値以上となる前記部分期間を抽出し、
抽出した前記部分期間毎の前記変化点の頻度を示す第３のヒストグラムを生成し、
前記第２のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置または前記第３のヒストグラムを構成する前記部分期間からなる時間的範囲の中央に相当する前記部分期間の時間的位置に基づいて前記クロック信号の位相調整値を算出する
ことを特徴とするクロック再生回路。