JP2010200220A - タイミング調整回路及びその調整方法 - Google Patents

Abstract

【課題】従来のタイミング調整回路では、データ受信用クロックのタイミング調整に時間を要し、精度の高いデータ処理ができないという問題があった。
【解決手段】本発明にかかるタイミング調整回路は、無線タグから送信される送信信号の受信タイミングを調整するタイミング調整回路であって、送信信号のプリアンブルを構成するアナログ信号を、基準クロックに基づいてデジタル信号に変換するＡＤＣ２００と、ＡＤＣ２００により変換された第１のデジタル信号と、第１のデジタル信号と時間的に隣接して変換された第２のデジタル信号と、からゼロクロスを検出するゼロクロス検出回路２０１と、基準クロックとゼロクロスの検出回数とに基づいて受信タイミングを決定する受信タイミング決定回路２０２と、を備える。このような構成により、データ受信用クロックのタイミング調整に要する時間を短縮し、精度の高いデータ処理を可能にすることができる。
【選択図】図２

Description

本発明は、タイミング調整回路及びその調整方法に関する。

無線タグと無線タグリーダライタと間の無線通信技術として知られているＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術は、物流や電子マネーなどの分野に広く用いられ、様々なプロトコル（通信規格）が規格化されている。ＲＦＩＤシステムは、概してＲＦＩＤタグとＲＦＩＤリーダライタを備えている。

ＩＳＯ１８０９２で定められたプロトコルの場合の例を示す。図５に示すように、データフレームは、主として、「Ｐｒｅａｍｂｌｅ＋ＳＹＮＣ＋ＬＥＮＧＴＨ」から構成されるプリアンブルと、データコマンドを含むペイロードと、データコマンドが正しく読みこまれたかどうかを検出（誤り検出）するために用いられるＣＲＣデータとによって構成される。

ここで、ＲＦＩＤタグからの応答信号には遅延やジッタ等の揺らぎが発生する。そのため、ＲＦＩＤリーダライタがこの応答信号を正しく受信できないという問題がある。そこで、ＲＦＩＤタグからの応答信号を正しく受信できるようにＲＦＩＤリーダライタの受信クロックの位相、周期等が制御される。具体的には、ＲＦＩＤタグからの応答信号に含まれるプリアンブルに基づいて受信用クロックの位相等が制御される。そして、この受信用クロックに同期してプリアンブルに続くデータフレームの読み込みが行われる。

データ受信装置においてデータ受信用クロックをタイミング調整する方法が特許文献１に開示されている。図７に、特許文献１に記載されている同期引き込み装置５００のブロック図を示す。図７に示す同期引き込み装置５００は、ユニワード（ＵＷ）検出器５０２、ＴＤＭＡタイミング生成器５０７、位相比較器５０６、マイクロプロセッサ５２０、補正カウンタ５２４、１／ｎ分周器５０３、補正器５０４、１／ｍ分周器５０５を有する。

ユニワード検出器５０２は、基地局からの電波を復調器５０１で復調して得られるシリアルのデジタル受信データ及び受信クロックからユニークワードを検出しその検出タイミングを出力する。ＴＤＭＡタイミング生成器５０７は、シンボルクロックでＴＤＭＡタイミングを生成し、自局の送信スロットタイミング及び受信スロットタイミングを生成する。位相検出器５０６は、ユニークワードの検出タイミングに応じて受信時のシンボルタイミングと自局のシンボルクロックの位相とを比較し、その位相差の値を出力する。マイクロプロセッサ５２０は、位相検出器５０６が出力する位相差の値に基づき基本クロックの補正量を算出するとともに進み／遅れ補正の指示を行う。補正カウンタ５２４は、マイクロプロセッサ５２０から指示された補正量から補正タイミングを生成する。１／ｎ分周器５０３は、受信時のシンボルタイミング周期のｎ×ｍ倍のクロックを１／ｎ分周し前記基本クロックを生成する。補正器５０４は、補正カウンタ５２４が出力する補正タイミングが進み補正の場合は基本クロックに対してクロックの削除、遅れ補正の場合は基本クロックに対してクロックの挿入を行い、補正操作を行った同期補正クロックを出力する。１／ｍ分周器５０５は、その同期補正されたクロックを１／ｍ分周し、自局のシンボルタイミングを示すシンボルクロックを出力する。

同期引き込み装置５００では、位相検出器５０６で検出された受信時のシンボルタイミングと自局のシンボルクロックの位相との位相差の値に基づきマイクロプロセッサ５２０が基本クロックの補正量を算出する。そして、算出された補正量で補正された基本クロックに基づき動作することで、基地局との動作の整合性を確保する。

しかし、図７に示す回路の場合、マイクロプロセッサ５２０において補正量を算出しているため、その演算処理に時間を要するという問題があった。近年、データ通信速度が向上しているため、補正タイミングの遅れによりデータ処理を正しく処理できない可能性がある。

特許第３１７６８０１号公報

上述のように、従来のデータ受信装置等に備えられたタイミング調整回路では、データ受信用クロックのタイミング調整のための演算処理に時間を要し、データ受信装置等がデータを正しく処理できないという問題があった。

本発明にかかるタイミング調整回路は、無線タグから送信される送信信号の受信タイミングを調整するタイミング調整回路であって、前記送信信号のプリアンブルを構成するアナログ信号を、基準クロックに基づいてデジタル信号に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータにより変換された第１のデジタル信号と、当該第１のデジタル信号と時間的に隣接して変換された第２のデジタル信号と、からゼロクロスを検出するゼロクロス検出回路と、前記基準クロックと前記ゼロクロスの検出回数とに基づいて前記受信タイミングを決定する受信タイミング決定回路と、を備える。

また、本発明にかかるタイミング調整回路の調整方法は、無線タグから送信される送信信号の受信タイミングを調整するタイミング調整回路であって、前記送信信号のプリアンブルを構成するアナログ信号を、基準クロックに基づいてデジタル信号に変換し、変換された第１のデジタル信号と、当該第１のデジタル信号と時間的に隣接して変換された第２のデジタル信号と、からゼロクロスを検出し、前記基準クロックと前記ゼロクロスの検出回数とに基づいて前記受信タイミングを決定する。

上述のような構成のタイミング調整回路及びその調整方法により、データ受信用クロックのタイミング調整に要する時間を短縮し、精度の高いデータ処理を可能にすることができる。

本発明により、データ受信用クロックのタイミング調整に要する時間を短縮し、精度の高いデータ処理を可能にするタイミング調整回路を提供することができる。

本発明の実施の形態にかかるタイミング調整回路を備えた無線タグリーダライタを示す図である。 本発明の実施の形態にかかるタイミング調整回路を備えた無線タグリーダライタを示す図である。 Ａ／Ｄコンバータ２００から出力されたデジタル信号波形を示す図である。 複数の通信規格のデータフレームの構成例を示す図である。 ＩＳＯ１８０９２のデータフレームの構成例を示す図である。 ＩＳＯ１８０００−６ＴｙｐｅＣのプリアンブルの例を示す図である。 特許文献１に記載の同期引き込み装置のブロック図である。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

なお、本発明の実施の形態では、無線タグリーダライタをＲＦＩＤリーダライタとし、無線タグをＲＦＩＤタグとして説明する。なお、例えば、プリアンブルのような固定パタンに基づいてその後のデータ処理を決定する通信方式を用いるものであればＲＦＩＤリーダライタの場合に限られず適用可能である。

まず、本発明の具体的な実施の形態を説明する前に、ＲＦＩＤタグとＲＦＩＤリーダライタとの送受信に用いられるいくつかの通信規格（プロトコル）のデータフレームを説明する。

図４は、ＩＳＯ１４４４３Ａ、ＩＳＯ１５６９３、ＩＳＯ１８０９２、ＩＳＯ１８０００−６、ＩＳＯ１８０００−４の５つのＲＦＩＤ通信規格にそれぞれ定義され、ＲＦＩＤリーダライタが処理するデータフレームの構成を示す。なお、ＩＳＯ１８０００−６とＩＳＯ１８０００−４では、ＲＦＩＤリーダライタが送信するデータフレームと受信するフレームのフォーマットが異なり、図４においてそれぞれ示している。各データフレームにおいて、「ＣＲＣ」の後の括弧中の数字は、ＣＲＣデータのビット数を示す。また、各データフレームの構成要素について、その通信規格で用いられた用語で表記する。

図４に示すように、それぞれの通信規格におけるデータフレームは、主として、「Ｐｒｅａｍｂｌｅ＋ＳＹＮＣ＋ＬＥＮＧＴＨ」、「ＳＯＣ」等から構成されるプリアンブルと、データコマンドを含むペイロードと、データコマンドが正しく読みこまれたかどうかを検出（誤り検出）するために用いられるＣＲＣデータと、によって構成される。ＲＦＩＤリーダライタがＲＦＩＤタグからの応答信号（データフレーム）を受信した場合、この応答信号に含まれるプリアンブルに基づいてデータ受信用クロックのタイミングが調整される。そして、このデータ受信用クロックに同期してプリアンブルに続くデータフレームが検出される。

なお、プリアンブルが上位ビットである（すなわち終端データが下位ビットである）か、プリアンブルが下位ビットである（すなわち終端データが上位ビットである）かは、通信規格によって異なる場合がある。しかし、何れの場合おいてもデータフレームの伝送はプリアンブルからである。以下において、データフレームの各構成要素を伝送順に示す。

図４に示すように、ＩＳＯ１４４４３Ａのデータフレームは、プリアンブル「ＳＯＣ」と、ペイロードと、１６ビットのＣＲＣデータと、終端データ「ＥＯＣ」からなる。以下、説明上の便宜のため、ペイロードとＣＲＣを合わせてＰＡＹＣＲＣという場合がある。また、ＰＡＹＣＲＣは、通常、生成処理に際してエンコードされ、解析処理に際してデコードされる。

ＩＳＯ１５６９３のデータフレームは、プリアンブル「ＳＯＦ」と、ＰＡＹＣＲＣと、終端データ「ＥＯＦ」からなる。ＣＲＣデータは１６ビットである。

ＩＳＯ１８０９２のデータフレームは、プリアンブル「Ｐｒｅａｍｂｌｅ＋ＳＹＮＣ＋ＬＥＮＧＴＨ」と、ＰＡＹＣＲＣからなる。ＩＳＯ１８０９２のデータフレームのプリアンブルにおける「ＳＹＮＣ」は、ＩＳＯ１８０９２のＰＡＹＣＲＣをデコードする際に用いられる極性データ（Ｐｏｌａｒｉｔｙ Ｄａｔａ）が含まれている。また、ＰＡＹＣＲＣのデータ長を示す「ＬＥＮＧＴＨ」も、デコードの際に用いられる。ＩＳＯ１８０９２のデータフレームのＣＲＣデータは１６ビットである。ＩＳＯ１８０９２のデータフレームには、終端データが無い。

ＩＳＯ１８０００−６では、ＲＦＩＤリーダライタが送信するデータフレームは、プリアンブルと、ＰＡＹＣＲＣからなる。プリアンブルは、「Ｐｒｅａｍｂｌｅ」と「Ｆｒａｍｅｓｙｎｃ」の２種類がある。ＣＲＣは、１６ビットと５ビットの２種類がある。また、ＲＦＩＤリーダライタが受信するデータフレームは、プリアンブル「Ｐｒｅａｍｂｌｅ」とＰＡＹＣＲＣとからなり、ＣＲＣは、１６ビットである。ＩＳＯ１８０００−６のデータフレームも、終端データが無い。

ＩＳＯ１８０００−４では、ＲＦＩＤリーダライタが送信するデータフレームは、プリアンブル「Ｐｒｅａｍｂｌｅ＋ｄｅｔｅｃｔ」及び「Ｐｒｅａｍｂｌｅ＋Ｄｅｌｉｍｉｔｅｒ」とＰＡＹＣＲＣとからなり、ＣＲＣデータは１６ビットである。また、ＲＦＩＤリーダライタが受信するデータフレームは、プリアンブル「Ｑｕｉｅｔ＋Ｐｒｅａｍｂｌｅ」とＰＡＹＣＲＣからなり、ＣＲＣデータは１６ビットである。ＩＳＯ１８０９２のデータフレームも、終端データが無い。

また、図４に示していないが、通信規格によって、ＰＡＹＣＲＣのデータには、パリティビットが挿入されたものもあれば、パリティビットが挿入されていないものもある。また、通信規格によっては、データコマンドの誤り検出を行う等のために終端データやパリティビットもデータフレームに含まれる場合がある。なお、以下の実施の形態の説明では、いずれの通信規格の場合にも適用可能である。

次に、本発明の実施の形態について図面を参照して説明する。図１に、本発明の実施の形態におけるタイミング調整回路１１２を備えたＲＦＩＤリーダライタ（無線タグリーダライタ）を示す。図１に示すＲＦＩＤリーダライタは、ＲＦＩＤタグ（無線タグ）との信号の送受信を行うアンテナ１００と、アナログ信号処理を行うＲＦ部１０１と、デジタル信号処理を行うモデム部１０２と、ＣＰＵ等が設けられ所定の演算処理を行う演算処理部１０３と、を備える。ここで、図１に示すＲＦＩＤリーダライタは、データ受信用クロックのタイミング調整に要する時間を短縮し、精度の高いデータ処理を行うことを可能にするタイミング調整回路１１２を備えることを特徴とする。なお、図１には、ＲＦＩＤタグからの応答信号を受信する回路のみ示している。したがって、実際には、ＲＦＩＤタグへの信号を送信するための回路等も備えているが、ここでは説明を省略する。

また、ＲＦ部１０１は、ミキサ１０４と、ＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）１０５と、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）１０６と、ＶＧＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）１０７と、ミキサ１０８と、ＨＰＦ１０９と、ＬＦＰ１１０と、ＶＧＡ１１１と、をさらに備える。モデム部１０２は、タイミング調整回路１１２と、データフレーム同期検出回路１１３と、をさらに備える。

まず、図１に示す回路の回路構成について説明する。アンテナ１００は、ミキサ１０４の入力端子と、ミキサ１０８の入力端子と、にそれぞれ接続される。ミキサ１０４の出力端子は、ＨＰＦ１０５の入力端子に接続される。ＨＰＦ１０５の出力端子は、ＬＰＦ１０６の入力端子に接続される。ＬＰＦ１０６の出力端子は、ＶＧＡ１０７の入力端子に接続される。ＶＧＡ１０７の出力端子は、タイミング調整回路１１２の一方の入力端子に接続される。

ミキサ１０８の出力端子は、ＨＰＦ１０９の入力端子に接続される。ＨＰＦ１０９の出力端子は、ＬＰＦ１１０の入力端子に接続される。ＬＰＦ１１０の出力端子は、ＶＧＡ１１１の入力端子に接続される。ＶＧＡ１１１の出力端子は、タイミング調整回路１１２の他方の入力端子に接続される。

タイミング調整回路１１２の２つの出力端子は、データフレーム同期検出回路１１３の２つの入力端子に互いに接続される。データフレーム同期検出回路１１３の出力端子は、演算処理部１０３の入力端子に接続される。

次に、図１に示す回路の動作について説明する。まず、演算処理部１０３から出力されたデータフレームは、モデム部１０２及びＲＦ部１０１を介してアンテナ１００から送信される（不図示）。

アンテナ１００はＲＦＩＤタグからの応答信号を受信する。この応答信号はミキサ１０４及びミキサ１０８に入力される。ここでは、ダイレクトコンバージョン方式を採用した例について説明する。すなわち、ＲＦＩＤタグからの応答信号とＲＦＩＤタグに送信する搬送波との位相差により、ＲＦＩＤタグからの応答信号が検出できなくなるのを回避するため、ＲＦＩＤタグに送信する搬送波とその位相を９０度ずらした信号とでそれぞれ検波する。

ミキサ１０４は、ＲＦＩＤタグからの応答信号と、ＲＦＩＤタグに送信する搬送波とをミキシングしてＩ相ベースバンド信号を出力する。Ｉ相ベースバンド信号はＨＰＦ１０５、ＬＰＦ１０６によってノイズが取り除かれる。ＬＰＦ１０６から出力された信号対は、ＶＧＡ１０７によって差動増幅される。

同様に、ミキサ１０８は、ＲＦＩＤタグからの応答信号と、９０度位相がずれた搬送波とをミキシングしてＱ相ベースバンド信号を出力する。Ｑ相ベースバンド信号はＨＰＦ１０９、ＬＦＰ１１０によってノイズが取り除かれる。ＬＦＰ１１０から出力された信号対は、ＶＧＡ１１１によって差動増幅される。

ＶＧＡ１０７及びＶＧＡ１１１の出力信号は、タイミング調整回路１１２に入力される。タイミング調整回路１１２において、ＶＧＡ１０７からの出力信号に含まれるプリアンブルに基づいて受信クロックのタイミングが調整される。同様に、ＶＧＡ１１１の出力信号に含まれるプリアンブルに基づいて受信クロックのタイミングが調整される。

タイミング調整回路１１２は、ＶＧＡ１０７に基づいて調整された受信クロック及びＡＤ変換されたデータフレームと、ＶＧＡ１１１に基づいて調整された受信クロック及びＡＤ変換されたデータフレームと、をデータフレーム同期検出回路１１３に出力する。その後、データフレーム同期検出回路１１３において、何れかの受信クロック及びデータフレームが選択される。そして、選択された受信クロックによってデータフレームが同期検出され、演算処理部１０３に送信される。

なお、本発明の実施の形態に示すタイミング調整回路１１２は、趣旨を逸脱しない範囲で適宜変更可能である。例えば、ＶＧＡ１０７及びＶＧＡ１１１の出力信号のうち選択された一方のみがタイミング調整回路１１２に入力される回路構成にも適宜変更可能である。この場合、タイミング調整回路１１２から出力される信号は、１組の受信クロック及びデータフレームのみである。なお、ＶＧＡ１０７及びＶＧＡ１１１の出力信号は、タイミング調整回路１１２においてそれぞれ同様の処理が行われるため、以下の説明では、ＶＧＡ１０７の出力信号の処理についてのみ説明する。

タイミング調整回路１１２は、ＶＧＡ１０７の出力信号（ＲＦＩＤタグからの応答信号）に含まれるプリアンブルに基づいて、プリアンブルに続くデータフレームを同期検出するための受信クロックのタイミング調整を行う。ここで、図６に通信規格がＩＳＯ１８０００−６ＴｙｐｅＣのプリアンブルを構成するビットデータの例を示す。図６に示すように、プリアンブルを構成するビットデータは、論理レベルが１ビット毎に反転するビットデータ部分（例えば"１０１０"）を有する。このようなビットデータ部分を用いて、受信用クロックのタイミング調整を行うことがさらに好ましい。なお、以下の説明では、特に断りがない限り、ＲＦＩＤタグからの応答信号に含まれるプリアンブルであって、論理レベルが１ビット毎に反転するビットデータ部分の信号に基づいてタイミング調整が行われているものとする。

次に、図２を用いてタイミング調整回路１１２についてさらに詳しく説明する。なお、前述のようにＲＦ部１０１の２つの出力信号（ＶＧＡ１０７及びＶＧＡ１１１の出力信号）は、タイミング調整回路１１２においてそれぞれ同様の処理が行われる。したがって、ここではＶＧＡ１０７の出力信号の処理を行う回路のみについて説明する。

まず、タイミング調整回路１１２の回路構成について説明する。図２に示すようにタイミング調整回路１１２は、ＡＤＣ（Ａ／Ｄコンバータ）２００と、ゼロクロス検出回路２０１と、受信タイミング決定回路２０２と、を備える。ゼロクロス検出回路２０１は、デジタル信号格納部２０３と、乗算回路２０４と、を有する。受信タイミング決定回路２０２は、カウンタ２０５と、検出結果格納部２０６と、カウンタ２０７と、受信タイミング調整部２０８と、受信タイミング記憶部（第１の受信タイミング記憶部）２０９と、受信タイミング記憶部（第２の受信タイミング記憶部）２１０と、セレクタ２１１と、比較部２１２と、切替制御部２１３と、を有する。

ＲＦ部１０１の出力端子（ＶＧＡ１０７の出力端子）はＡＤＣ２００の入力端子に接続される。ＡＤＣ２００の出力端子は、デジタル信号格納部２０３の入力端子と、乗算回路２０４の一方の入力端子と、データフレーム同期検出回路１１３のデータ入力端子と、に接続される。ＡＤＣクロック（基準クロック）はＡＤＣ２００のクロック入力端子と、デジタル信号格納部２０３のクロック入力端子と、カウンタ２０５のクロック入力端子と、カウンタ２０７のクロック入力端子と、に入力される。デジタル信号格納部２０３の出力端子は、乗算回路２０４の他方の入力端子に接続される。

乗算回路２０４の出力端子は、検出結果格納部２０６の一方の入力端子と、カウンタ２０７の入力端子と、切替制御部２１３の一方の入力端子と、に接続される。カウンタ２０５の出力端子は、検出結果格納部２０６の他方の入力端子に接続される。検出結果格納部２０６の出力端子は、受信タイミング調整部２０８の入力端子に接続される。受信タイミング調整部２０８の出力端子は、受信タイミング記憶部２０９の入力端子と、受信タイミング記憶部２１０の入力端子と、に接続される。受信タイミング記憶部２０９の出力端子は、セレクタ２１１の一方の入力端子に接続される。受信タイミング記憶部２１０の出力端子は、セレクタ２１１の他方の入力端子に接続される。

セレクタ２１１の出力端子は、比較部２１２の一方の入力端子に接続される。比較部２１２の一方の出力端子は、データフレーム同期検出回路１１３のクロック入力端子に接続される。比較部２１２の他方の出力端子は、切替制御部２１３の他方の入力端子に接続される。切替制御部２１３の出力端子は、セレクタ２１１の切替制御端子に接続される。カウンタ２０７の出力端子は、比較部２１２の他方の入力端子に接続される。

次に、タイミング調整回路１１２の動作について説明する。ＶＧＡ１０７の出力信号は、ＡＤＣ２００において、ＡＤＣクロックに同期してデジタル信号に変換される。図３にＡＤＣ２００の出力結果の例を示す。横軸が時間を示し、縦軸がアナログ信号の電圧に応じたデジタル値を示す。なお、図３中に表されたプロットはＡＤＣクロックに同期して変換されたデジタル値を示す。

ＡＤＣ２００の出力信号は、デジタル信号格納部２０３と、乗算回路２０４と、データフレーム同期検出回路１１３と、に入力される。デジタル信号格納部２０３は、ＡＤＣ２００から出力されたデジタル信号を格納する。乗算回路２０４は、ＡＤＣ２００においてＡＤＣクロックの検出エッジに同期して変換されたデジタル信号と、デジタル信号格納部２０３に格納された１クロック前のＡＤＣクロックの検出エッジに同期して変換されたデジタル信号と、を乗算して出力する。

このように、乗算回路２０４において、時間的に隣接して変換された両デジタル信号を乗算することにより、ＲＦＩＤタグからの応答信号のゼロクロスを検出することが可能である。つまり、両デジタル信号の乗算結果が正の場合には、ゼロクロス検出されない。一方、両デジタル信号の乗算結果が負の場合には、ゼロクロス検出される。そして、乗算回路２０４の出力信号は、検出結果格納部２０６の一方の入力端子に入力される。

カウンタ２０５は、ＡＤＣクロックの検出エッジをカウントする。カウンタ２０５の出力信号は、検出結果格納部２０６の他方の入力端子に入力される。検出結果格納部２０６は、所定の期間（例えば、プリアンブルに含まれる論理レベルが１ビット毎に反転するビットデータ部分の信号の受信期間）、ゼロクロスの検出回数とＡＤＣクロックによる検出回数（カウンタ２０５によるカウント数）とを格納する。そして、検出結果格納部２０６の出力信号は、受信タイミング調整部２０８に入力される。

受信タイミング調整部２０８は、ゼロクロスの検出回数とＡＤＣクロックによる検出回数とに基づいて、ＲＦＩＤタグから送信されるプリアンブルの周期を特定する。例えば、ＡＤＣクロックが２．６ＭＨｚ、ゼロクロス検出回数が８回、ＡＤＣクロックの検出エッジによる検出回数が３２０回の場合を考える。ここで、ゼロクロス検出後、次のゼロクロスが検出されるまでを１周期とする。この場合、プリアンブルの周期は６５ＫＨｚと算出することができる。つまり、ゼロクロス検出後、次のゼロクロスが検出されるまでの間、ＡＤＣクロックの検出エッジによる検出回数は平均４０回であることがわかる。

この結果に基づいて、データフレームを同期検出するための受信クロックをタイミング調整することができる。例えば、ゼロクロス検出後、ＡＤＣクロックの３クロック目の検出エッジを、受信クロックの検出エッジとしてタイミング調整することができる。

受信タイミング調整部２０８において調整された受信クロックの情報（例えば、ゼロクロスの検出後、ＡＤＣクロックの３クロック目を検出エッジとする、という情報）は、受信タイミング記憶部２０９に入力される。一方、受信タイミング記憶部２１０には、受信タイミング記憶部２０９と異なるタイミングに調整された受信クロックの情報（例えば、ＡＤＣクロックの６クロック目を検出エッジとする、という情報）が入力される。

これは、プリアンブルに続くデータフレームの信号において、同じ論理レベルのビットが連続する場合（例えば"１１"）を考慮している。例えば、プリアンブルに続くデータフレームの信号において、ゼロクロス検出後、次のゼロクロスが検出されるまで時間が、プリアンブルと比較して２倍であるとする。このとき、ゼロクロスの検出後、例えば、ＡＤＣクロックの３クロック目と６クロック目とを検出エッジとすることにより、同じ論理レベルのビットが連続するビットデータをそれぞれ同期検出することができる。

セレクタ２１１は、受信タイミング記憶部２０９の出力信号と受信タイミング記憶部２１０の出力信号とのいずれか一方を選択し、受信タイミング情報として比較部２１２に出力する。

カウンタ２０７は、乗算回路２０４からゼロクロスを検出すると、ＡＤＣクロックの検出エッジのカウントを開始する。なお、乗算回路２０４が次のゼロクロスを検出すると、カウント数はリセットされる。

比較部２１２において、カウンタ２０７のカウント数と、セレクタ２１１によって選択された受信タイミング情報と、に基づいてデータフレームを同期検出するための受信クロックを一方の出力端子から出力する。例えば、ゼロクロス検出後、ＡＤＣクロックの３クロック目を検出エッジとする場合を考える。この場合、例えば、受信タイミング記憶部２０９から出力された受信タイミング情報が、セレクタ２１１を介して比較部２１２に入力される。ここで、カウンタ２０７によるカウント数が"３"を示した場合、セレクタ２１１からの受信タイミング情報と一致して、比較部２１２から出力される受信クロックが立ち上がる。それにより、データフレーム同期検出回路１１３において、プリアンブルに続くデータフレームの同期検出を行う。なお、本発明の実施の形態では、受信クロックの検出エッジが立ち上がりエッジの場合を例に説明しているが、立ち下がりエッジの場合にも適宜変更可能である。そして、カウンタ２０７のカウント数が増加すると、再び受信クロックは立ち下がる。

比較部２１２の他方の出力端子から出力された一致信号（後述）は、切替制御部２１３に入力される。また、乗算回路２０４の出力信号も切替制御部２１３に入力される。切替制御部２１３は、これらの信号に基づいて、セレクタ２１１の出力信号を選択的に切り替える。

具体的には、例えば、切替制御部２１３は、乗算回路２０４からゼロクロスを検出すると、比較部２１２から出力される一致信号のカウントを開始する。ここで、一致信号とは、セレクタ２１１から出力される受信タイミング情報と、カウンタ２０７のカウント数とが一致した場合に、比較部２１２から出力される信号のことである。なお、比較部２１２の一方の出力端子から出力される受信クロックの検出エッジ（例えば、立ち上がりエッジ）を一致信号として用いても良い。初期状態においてカウント数が"０"を示す場合、切替制御部２１３は例えばロウレベルの信号をセレクタ２１１の切替制御端子に出力する。それにより、セレクタ２１１は、受信タイミング記憶部２０９の出力信号を選択する。一方、比較部２１２から出力される一致信号により、カウント数が"１"を示す場合、切替制御部２１３は例えばハイレベルの信号をセレクタ２１１の切替制御端子に出力する。それにより、セレクタ２１１は、受信タイミング記憶部２１０の出力信号を選択する。なお、乗算回路２０４が次のゼロクロスを検出すると、カウント数はリセットされる。

このように、受信タイミング情報を切り替えることにより、プリアンブルに続くデータフレームにおいて、同じ論理レベルのビットが連続するビットデータを同期検出することができる。

以上のように、本発明の実施の形態にかかるタイミング調整回路は、データフレーム用の受信クロックのタイミング調整のためにマイクロプロセッサ等の演算回路を使用しない。したがって、タイミング調整に要する時間を短縮することができる。近年のデータ通信速度の向上に対応して、タイミング調整の遅れを抑制することができるため、精度の高いデータ処理を可能にすることができる。また、本発明の実施の形態にかかるタイミング調整回路は、ＰＬＬ等の大規模回路によるタイミング調整を行わないため、回路規模の増大を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明の実施の形態のＲＦＩＤリーダライタでは、モデム部１０２に備えられた受信回路として、タイミング調整回路１１２と、データフレーム同期検出回路１１３と、が備えられた場合の例について説明したが、これに限られない。例えば、データフレームのノイズを除去するためのローパスフィルター回路等が備えられた回路構成にも適宜変更可能である。

また、本発明の実施の形態では、ＲＦＩＤリーダライタにおいて、ＲＦＩＤタグからの応答信号によってＩ相ベースバンド信号とＱ相ベースバンド信号の２種類の信号が生成される場合の例について説明したが、これに限られない。例えば、Ｉ相ベースバンド信号のみが生成される回路構成にも適宜変更することが可能である。あるいは、趣旨を逸脱しない限りにおいて、ＲＦＩＤタグからの応答信号を受信する方式として、ダイレクトコンバージョン方式に代わる他の方式（例えば、スーパーヘテロダイン方式）を用いても良い。

また、本発明の実施の形態にかかるタイミング調整回路１１２は、図２に示す回路に限られず、趣旨を逸脱しない限りにおいて適宜変更が可能である。例えば、図２に示す回路は、受信タイミング情報を格納する受信タイミング記憶部が２個の場合について説明したがこれに限られない。プリアンブルに続くデータフレームを同期検出するために、必要であれば３個以上の受信タイミング記憶部を備えた回路構成にも適宜変更可能である。あるいは、不要であれば受信タイミング記憶部を備えない回路構成にも適宜変更可能である。この場合、受信タイミング調整部２０８から出力される受信タイミング情報が直接比較部２１２に入力される。

１００ アンテナ
１０１ ＲＦ部
１０２ モデム部
１０３ 演算処理部
１０４ ミキサ
１０５ ＨＰＦ
１０６ ＬＰＦ
１０７ ＶＧＡ
１０８ ミキサ
１０９ ＨＰＦ
１１０ ＬＰＦ
１１１ ＶＧＡ
１１２ タイミング調整回路
１１３ データフレーム同期検出回路
２００ ＡＤＣ
２０１ ゼロクロス検出回路
２０２ 受信タイミング決定回路
２０３ デジタル信号格納部
２０４ 乗算回路
２０５ カウンタ
２０６ 検出結果格納部
２０７ カウンタ
２０８ 受信タイミング調整部
２０９ 受信タイミング記憶部
２１０ 受信タイミング記憶部
２１１ セレクタ
２１２ 比較部
２１３ 切替制御部

Claims (8)

1. 無線タグから送信される送信信号の受信タイミングを調整するタイミング調整回路であって、
   前記送信信号のプリアンブルを構成するアナログ信号を、基準クロックに基づいてデジタル信号に変換するＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータにより変換された第１のデジタル信号と、当該第１のデジタル信号と時間的に隣接して変換された第２のデジタル信号と、からゼロクロスを検出するゼロクロス検出回路と、
   前記基準クロックと前記ゼロクロスの検出回数とに基づいて前記受信タイミングを決定する受信タイミング決定回路と、を備えたタイミング調整回路。
2. 前記プリアンブルのデータパタンは、反転値が連続して配列されたビット配列部分を有することを特徴とする請求項１に記載のタイミング調整回路。
3. 前記ゼロクロス検出回路は、
   前記第１のデジタル信号を格納するデジタル信号格納部と、
   当該第１のデジタル信号と前記第２のデジタル信号とを乗算する乗算回路と、を備えた請求項１又は２に記載のタイミング調整回路。
4. 前記受信タイミング決定回路は、
   前記基準クロックの検出エッジをカウントするカウンタを備え、
   前記カウンタのカウント数と前記ゼロクロスの検出回数とに基づいて前記受信タイミングを決定することを特徴とする請求項１〜３のいずれか一項に記載のタイミング調整回路。
5. 前記受信タイミング決定回路は、
   前記カウンタのカウント数と前記ゼロクロスの検出回数とに基づいて第１の受信タイミング情報を記憶する第１の受信タイミング記憶部と、
   前記第１の受信タイミング情報と異なる第２の受信タイミング情報を記憶する第２の受信タイミング記憶部と、
   前記プリアンブルに続くデータパタンに応じて前記第１の受信タイミング情報と前記第２の受信タイミング情報のいずれかを選択するセレクタと、
   前記ゼロクロス検出後の経過時間と、前記セレクタから出力される前記第１又は第２の受信タイミング情報と、に基づいて受信タイミングを決定する比較部と、を備えた請求項１〜４のいずれか一項に記載のタイミング調整回路。
6. 請求項１〜５のいずれか一項に記載のタイミング調整回路を備えた無線タグリーダライタ。
7. 無線タグから送信される送信信号の受信タイミングを調整するタイミング調整回路であって、
   前記送信信号のプリアンブルを構成するアナログ信号を、基準クロックに基づいてデジタル信号に変換し、
   変換された第１のデジタル信号と、当該第１のデジタル信号と時間的に隣接して変換された第２のデジタル信号と、からゼロクロスを検出し、
   前記基準クロックと前記ゼロクロスの検出回数とに基づいて前記受信タイミングを決定するタイミング調整回路の調整方法。
8. 前記プリアンブルのデータパタンは、反転値が連続して配列されたビット配列部分を有することを特徴とする請求項７に記載のタイミング調整回路の調整方法。

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