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JP5112620B2 - 化合物半導体装置 - Google Patents

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Description

本発明は、化合物半導体装置に係り、特にアイソレーションを向上した化合物半導体装置に関する。
化合物半導体のモノリシックマイクロ波集積回路（ＭＭＩＣ）では、ＧＨｚ帯のマイクロ波を使用する場合が多く、アイソレーション向上の要求も高まっている。
例えば、２つの素子（ＦＥＴ、配線、電極パッド、不純物領域のいずれか）が同一チップ内で近接して配置される場合、これらの間に高濃度不純物領域を配置する技術が知られている。高濃度不純物領域はフローティング電位とするか、あるいはＧＮＤ電位を印加することにより、２つの素子間のアイソレーションを向上させるものである（例えば特許文献１参照。）。
特開２００４−１３４５８９号公報
特許文献１の如く、ＧＮＤ電位を印加した高濃度不純物領域を、２つの素子（例えば隣り合う２つのＦＥＴ）間に近接して配置した場合、ＦＥＴを伝搬する高周波信号が漏れる場合がある。
すなわち、２つのＦＥＴと、ＧＮＤ電位の高濃度不純物領域間のバイアスによってキャリアがドリフトされ、２つのＦＥＴを伝搬する高周波信号が高濃度不純物領域を介して接地に漏れる。これにより、例えばスイッチＭＭＩＣの場合はインサーションロスの増大を招く問題があった。
また、電位的にフローティング状態の高濃度不純物領域を、２つの素子（例えばＦＥＴ）間に近接して配置する場合、ＦＥＴから基板に漏れる小さい振幅の高周波信号は高濃度不純物領域で吸収でき、２つのＦＥＴ間のアイソレーションを向上させることができる。
しかしＦＥＴから大きな振幅の高周波信号が基板に漏れた場合、電位的にフローティング状態である高濃度不純物領域そのものの電位が変動する。これは、信号パワーが大きいためであり、漏れた高周波信号によって高濃度不純物領域の電位が変動してしまう。このため、結果としてＦＥＴ等、２つの素子間のアイソレーションが十分確保できなくなる問題があった。
本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板に、トランジスタを含む複数の素子を集積化した化合物半導体装置であって、前記トランジスタに直流電位を印加する第１経路と、少なくともいずれか一方を高周波信号が伝搬し前記高周波信号が通過する距離の分離領域を介して互いに近接する第１素子および第２素子と、前記第１素子および前記第２素子間の前記分離領域に設けられた分離素子と、該分離素子と離間して配置され直流電位が印加される直流端子パッドと、前記分離素子と前記直流端子パッドとを接続する第２経路と、該第２経路上で前記分離素子と前記直流端子パッド間に接続された高抵抗素子と、を具備し、前記分離素子は、伝導領域または金属層のいずれかであり、前記第１素子および前記第２素子間の前記高周波信号の漏れを前記分離素子で吸収して前記高抵抗素子で減衰させて遮断することにより解決するものである。
第２に、化合物半導体基板に設けられ、少なくともいずれか一方を高周波信号が伝搬し前記高周波信号が通過する距離の分離領域を介して互いに近接する第１スイッチング素子および第２スイッチング素子と、前記第１および第２スイッチング素子にそれぞれ直流電位を印加する直流端子パッドと、前記第１および第２スイッチング素子と前記直流端子パッドをそれぞれ接続する第１経路と、前記直流端子パッドと離間して、前記第１スイッチング素子および前記第２スイッチング素子間の前記分離領域に設けられた分離素子と、前記分離素子と前記直流端子パッドとを接続する第２経路と、該第２経路上で前記分離素子と前記直流端子パッド間に接続された高抵抗素子と、を具備し、前記第１スイッチング素子および前記第２スイッチング素子間の前記高周波信号の漏れを前記分離素子で吸収して前記高抵抗素子で減衰させて遮断することにより解決するものである。

本発明に依れば以下の効果が得られる。
分離素子により、近接して配置された２つの素子間に漏れる高周波信号を防止できる。分離素子は、高抵抗素子を介して直流電位が印加される直流端子パッドに接続する。高抵抗素子の抵抗値は５〜１０ＫΩ以上であり、直流端子パッドは高周波信号としてＧＮＤ電位である。すなわち、分離素子は、フローティング電位ではなく、直流電位（高周波信号としてＧＮＤ電位）である。
つまり、第１素子および第２素子の少なくとも一方から高周波信号が漏れて分離素子に到達した場合であっても、漏れた信号により分離素子の電位が変動しにくく、さらに高周波信号としてのＧＮＤ電位にまで漏れることはない。
従って例えばスイッチＭＭＩＣの場合、インサーションロスの増大を招くことはない。また、従来の構造に比べてより効果的に第１素子および第２素子間のアイソレーション向上を図ることができる。
図１から図１７を参照し、本発明の実施の形態を詳細に説明する。
本発明の化合物半導体装置は、トランジスタを含む複数の素子を化合物半導体基板に集積化してなる。トランジスタには第１経路により高周波信号として接地電位（以下高周波ＧＮＤ電位と称する）となる直流電位が印加される。複数の素子のうち第１素子と第２素子は分離領域により分離され、第１素子および第２素子の少なくともいずれか一方には高周波信号が伝搬する。
分離素子は、第１素子および第２素子間の基板に配置される。分離素子には高抵抗素子が接続し、第２経路により高周波ＧＮＤ電位となる直流電位が印加される。これにより、分離素子は、第１素子および第２素子間の少なくともいずれか一方を伝搬する高周波信号の漏れを遮断する。
トランジスタは、化合物半導体基板に形成したＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等である。
第１素子と第２素子は分離領域を介して隣接して配置される。第１素子とは、第１伝導領域、第１金属層、容量のいずれかである。第１伝導領域はトランジスタの動作領域または抵抗であり、第１金属層はトランジスタに接続する配線または電極パッドである。
第２素子も、第１伝導領域、第１金属層、容量のいずれかである。第１伝導領域はトランジスタの動作領域または抵抗であり、第１金属層はトランジスタに接続する配線または電極パッドである。
ここで、本実施形態の伝導領域とは、基板に例えばｎ型不純物をイオン注入した領域である。あるいは、不純物を含むエピタキシャル層を分離領域で分離した領域である。具体的には、トランジスタの動作領域、抵抗、およびアイソレーション向上のため金属層の周辺に配置される不純物領域である。
分離領域は、半絶縁基板の一部、あるいは不純物を含むエピタキシャル層を不純物（例えばＢ＋）のイオン注入により絶縁化した絶縁化領域である。
分離素子は、第２伝導領域または第２金属層により構成され、高抵抗素子を介して高周波ＧＮＤ電位が印可される直流端子パッドに接続する。高抵抗素子の抵抗値は５ＫΩ〜１０Ｋ以上である。分離素子を第２金属層で構成した場合、第２金属層の下方の基板表面には、アイソレーション向上のための第３伝導領域を配置するとよい。第２金属層と第３伝導領域は、直接コンタクトしてショットキー接合またはオーミック接合を形成する。あるいは、第３伝導領域上に絶縁膜を介して第２金属層が配置され、直流的に分離される。尚、第３伝導領域は配置されなくてもよい。
尚、第１素子または第２素子である第１金属層の周辺に第３伝導領域が配置されてもよく、これによりアイソレーションを向上させることができる。
以下図を参照して、第１素子、第２素子および分離素子１０の配置例について説明する。
図１は、ノンドープのＧａＡｓ半絶縁基板１５０にイオン注入により不純物領域を形成する場合で、第１素子が抵抗２０、第２素子がＭＥＳＦＥＴ１００の動作領域１０１の場合である。
ＭＥＳＦＥＴ１００の動作領域１０１は、ｎ型不純物をＧａＡｓ半絶縁基板１５０にイオン注入した第１伝導領域１１である。ＭＥＳＦＥＴ１００は、高周波ＧＮＤ電位としての直流端子ＤＣと接続し、第１経路ｒ１により直流電位が印加される。
動作領域１０１には、同じくイオン注入により高濃度のｎ型不純物領域であるソース領域１０２およびドレイン領域１０３が配置される。ソース領域１０２およびドレイン領域１０３にはそれぞれオーミック金属層による１層目のソース電極１１１およびドレイン電極１１２、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０による２層目のソース電極１３１およびドレイン電極１３２が接続する。ソース領域１０２およびドレイン領域１０３間の動作領域１０１の一部にはゲート金属層１２０によるゲート電極１２１がショットキー接続する。ゲート電極１２１とその周囲の動作領域１０１の表面は窒化膜６０で覆われる。
抵抗２０は、高濃度のｎ型不純物をＧａＡｓ半絶縁基板１５０にイオン注入した第１伝導領域１１である。抵抗２０とＭＥＳＦＥＴ１００は分離領域５０を介して配置される。この場合の分離領域５０はＧａＡｓ半絶縁基板１５０の一部である。
図１（Ａ）は、分離素子１０が第２伝導領域１２の場合を示す。分離素子１０は、抵抗２０および動作領域１０１の間の基板１５０表面に配置される。また、分離素子１０は、抵抗２０および動作領域１０１の端部からそれぞれ所定のアイソレーションが確保できる程度（例えば４μｍ程度）離間する。第２伝導領域１２はｎ型の高濃度不純物領域であり、不純物濃度は１×１０１７ｃｍ−３以上である。図１（Ａ）の場合、分離素子１０上は窒化膜などの絶縁膜６０で被覆される。
分離素子１０は５ＫΩ〜１０Ｋ以上の高抵抗素子ＨＲを介して直流端子パッドＤに接続する。直流端子パッドＤは、同一のＧａＡｓ基板１５０上に設けられる。分離素子１０には直流端子パッドＤから第２経路ｒ２によって高周波ＧＮＤ電位としての直流電位が印加される。
本実施形態では、第１素子および第２素子間に分離素子１０を配置する。分離素子１０は高周波ＧＮＤ電位を持つ第２伝導領域１２である。このため、第１素子―第２素子間の直接的な電界の強度が大幅に弱まり、第１素子―第２素子間の高周波信号の漏れを防ぐことができる。
さらに第１素子または第２素子から分離領域５０に漏れた高周波信号は分離素子１０（第２伝導領域１２）に吸収されるため第１素子―第２素子間の高周波信号の漏れをさらに減らすことできる。その際、分離素子１０（第２伝導領域１２）と直流端子パッドＤの間には５ＫΩ〜１０Ｋ以上の高抵抗素子ＨＲがあるため、分離素子１０に漏れて吸収された高周波信号が直流端子パッドＤに達することはない。
従って第１素子または第２素子から分離素子１０を介して、高周波ＧＮＤ電位を持つ直流端子パッドＤに高周波信号が漏れることはなく、化合物半導体装置の高周波特性を劣化させることはない。
図１（Ｂ）は、分離素子１０が第２金属層２２の場合を示す。第２金属層２２は、例えばＭＥＳＦＥＴ１００の配線金属層１３０と同じ金属層により構成される。分離素子１０は、抵抗２０および動作領域１０１の間の基板１５０表面に配置される。また、分離素子１０は、抵抗２０および動作領域１０１の端部からそれぞれ所定のアイソレーションが確保できる程度（例えば４μｍ程度）離間する。また、第２金属層２２は窒化膜６０を開口して基板１５０表面と直接固着し、オーミック接合またはショットキー接合を形成する。
また、第２金属層２２は分離領域５０（ノンドープのＧａＡｓ半絶縁基板１５０）とコンタクトしてもよいし、図のごとく基板１５０表面に設けた、第３伝導領域１３とコンタクトしてもよい。第３伝導領域１３は、第２金属層２２と直流的に接続し、第２金属層２２下の全面（または第２金属層２２の周辺の下方）に、第２金属層２２よりはみ出して設けられる。また第２金属層２２から５μｍ以下程度離間した第２金属層２２の周辺に設けられてもよい。
分離素子１０が基板１５０とショットキー接合する場合、分離素子１０に印加された直流電位により基板１５０に空乏層が延びる。この空乏層が隣り合うＭＥＳＦＥＴ１００の動作領域１０１等の素子に到達すると、高周波信号が漏れるおそれがある。このため、第３伝導領域１３を配置する。第３伝導領域１３の不純物濃度は、１〜５×１０１８ｃｍ−３程度であり、これによって基板１５０に延びる空乏層が隣接する素子に到達することを防止し、アイソレーションを向上させることができる。
分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続する。また、ここではＭＥＳＦＥＴ１００（または抵抗Ｒ）は同一基板上に設けられた直流端子パッドＤを介して直流端子ＤＣと接続する。すなわち、第２素子と分離素子１０が共通の直流端子パッドＤに接続する場合を示す。
このように、直流端子パッドＤは分離素子１０のみに接続するものであっても良いし、図の如くＭＥＳＦＥＴ１００（または抵抗Ｒ）に接続する直流端子パッドＤと共用であってもよい。
例えばスイッチ回路装置においては、同一基板上に制御端子パッドや、接地端子パッド、あるいはロジック回路のＶＤＤ端子パッドなどを有する。そしてＭＥＳＦＥＴ１００または抵抗２０は、これらに接続し直流電位が印加される。
すなわち、分離素子１０が接続する直流端子パッドＤは、制御端子パッド、接地端子パッド、ＶＤＤ端子パッドなど、ＭＥＳＦＥＴ１００または抵抗２０に接続するものであっても良い。
但し、第１素子または第２素子に接続する直流端子パッドＤと、分離素子１０の直流端子パッドＤを共用する場合には、第１または第２素子と直流端子パッドＤの接続経路とは異なる経路で、分離素子１０と直流端子パッドＤを接続する。
つまり、図１（Ｂ）の如くＭＥＳＦＥＴ１００と、分離素子１０とが直流端子パッドＤを共用する場合には、ＭＥＳＦＥＴ１００と直流端子パッドＤを第１経路ｒ１により接続し、第１経路ｒ１とは異なる第２経路ｒ２で、分離素子１０と直流端子パッドＤを接続する。抵抗２０の場合も同様である。
また、例えばスイッチ回路装置においては抵抗２０によって制御端子パッドとＭＥＳＦＥＴ１００が接続される場合がある。このような場合は、制御端子パッドと抵抗２０やＭＥＳＦＥＴ１００を接続する第１経路ｒ１とは異なる第２経路ｒ２で、分離素子１０と直流端子パッドＤ（制御端子パッド）を接続する。
尚、第１経路ｒ１と第２経路ｒ２は直流端子パッドＤから異なる経路で延在してもよいし、途中で分岐する経路であってもよい。すなわち第２経路ｒ２は、いずれの第１経路ｒ１とも完全に重畳することはない。ここで、第２経路ｒ２は、第１素子または第２素子からの高周波信号の漏れ以外の要因では電位が高周波振動しない経路とするが、これについては後述する。
ＭＥＳＥＦＴ１００、抵抗２０等他の構成要素は図１（Ａ）と同様である。また第１素子および第２素子間の高周波信号の漏れを分離素子が遮断する働きについても図１（Ａ）と同様である。
図１（Ｃ）は、分離素子１０が第２金属層２２により構成され、窒化膜６０上に配置される場合である。
分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続する。これにより、抵抗２０−ＭＥＳＦＥＴ１００間の高周波信号の漏れを防止できる。第１素子および第２素子間の高周波信号の漏れを分離素子１０が遮断する働きについては図１（Ａ）と同様である。
但し、第１素子または第２素子から分離領域５０に漏れた高周波信号は窒化膜６０を介して分離素子１０に吸収される。ここでは分離素子１０は高周波ＧＮＤ電位を持つ第２金属層２２である。直流信号は窒化膜６０を通過しないが高周波信号は窒化膜６０を通過する。この場合は図の如く、分離素子１０下方の基板１５０表面に分離素子１０からはみ出して第３伝導領域１３を配置するとよい。すなわち第１素子または第２素子から空乏層が分離素子１０に向かって伸びた場合、第３伝導領域１３を配置することにより分離素子１０直下まで空乏層が達することを防止できる。従って、第１素子または第２素子と分離素子の間のアイソレーションを向上させることができる。
他の構成要素は、図１（Ａ）、（Ｂ）と同様である。
ここで、第１素子および第２素子の少なくともいずれか一方に高周波信号が伝搬する、近接した第１素子−第２素子間において、高周波信号が漏れるメカニズムについて説明する。
第１に、近接する第１素子−第２素子間は、分離領域５０によって分離される。しかし分離領域５０は、半絶縁性基板の一部、または不純物を含むエピタキシャル層をイオン注入により絶縁化した絶縁化領域である。従って分離領域５０の距離が短い場合は誘電体として高周波信号が通過する。
第２に、分離領域５０に金属層がショットキー接合する場合は、ショットキー接合から分離領域５０に空乏層が大きく広がる。つまり空乏層が分離領域５０を超えて近接した素子に達することによっても高周波信号が漏れる。
第３に、第１素子および第２素子のいずれかが絶縁膜（例えば窒化膜６０）上の配線の場合にも、窒化膜６０は誘電体となり高周波信号が通過する。すなわち分離領域５０によって分離されたいかなる素子同士であっても、それらが近接している場合は必ずお互いに高周波信号が漏れる。
第４に、第１素子または第２素子を伝搬する高周波信号により第１素子−第２素子間で直接的な高周波の電界が発生する。つまり、分離領域５０を介してこの高周波の電界による高周波ドリフト電流が流れてしまい、これによっても高周波信号が漏れることになる。
本実施形態では、分離素子１０を近接した第１素子−第２素子間に配置することにより第１素子−第２素子間の高周波信号の漏れを防ぐことができる。以下そのメカニズムについて説明する。
分離素子１０は、第２伝導領域１２または第２金属層２２により構成されている。そして高周波信号を分離する５〜１０ＫΩ以上の高抵抗素子ＨＲを介して直流電位が印可される直流端子パッドＤに接続する。直流電位は、高周波ＧＮＤ電位である。本実施形態の直流電位とは、接地電位、電源電位、制御信号の電位などである。
すなわち回路上、分離素子１０は、高周波信号の伝達経路と接続されていないため第１素子または第２素子からの高周波信号の漏れ以外の要因では電位的に高周波振動することはない。また５〜１０Ｋ以上の高抵抗素子ＨＲを介して直流端子パッドＤに接続されているため、分離素子１０は高周波ＧＮＤ電位である。従って分離素子１０を、高周波信号が伝搬する近接した第１素子−第２素子間に配置することにより、平面パターンとしての配置が、第１素子−高周波ＧＮＤ電位（分離素子１０）−第２素子となる。
前述の如く、第１素子−第２素子間には伝搬する高周波信号により直接的な電界が存在する。しかし、これらの間に高周波ＧＮＤ電位の分離素子１０を配置することで、第１素子−第２素子間の直接的な電界が大幅に弱まる。このため、第１素子−第２素子間において分離領域５０を介して高周波電流が流れることを阻止することができる。従って、高周波信号の漏れを防ぐことができる。
また図１（Ａ）の如く、分離素子１０が第２伝導領域１２で構成されている場合は、分離領域５０に漏れた高周波信号を高周波ＧＮＤ電位の分離素子１０により直接吸収することができる。
図１（Ｂ）は、分離素子１０が第２金属層２２により構成され、かつ第２金属層２２が基板１５０とショットキ接合またはオーミック接合する。このような場合は、分離領域５０に漏れた高周波信号を高周波ＧＮＤ電位の分離素子１０が、ショットキ接合またはオーミック接合を介して、吸収することができる。
図１（Ｃ）では、第２金属層２２と基板１５０との間に窒化膜６０が存在し、高周波信号は窒化膜６０を通過する。このような場合でも、第１素子または第２素子から分離領域５０に漏れた高周波信号は窒化膜６０を介して、高周波ＧＮＤ電位を持つ分離素子１０（第２金属層２２）に吸収される。従って、この作用によっても第１素子−第２素子間の高周波信号の漏れをさらに大幅に防ぐことができる。メカニズムは以上の２種類であり以降の実施形態においても同様である。
図２は、第１素子が容量３０、第２素子がＭＥＳＦＥＴ１００の動作領域１０１の場合である。容量３０は基板１５０上に下部電極３１を設け、その上層に誘電体となる窒化膜６０を介して上部電極３２を配置した構成である。例えば下部電極３１は配線金属層１３０と同じ金属層により構成される。ＭＥＳＦＥＴ１００は図１の場合と同様であり、第１経路ｒ１により直流電位が直流端子ＤＣより印加される。尚、以降の説明において既述の構成要素は同一符号とし、それらの説明を省略する。
図２（Ａ）は、分離素子１０が第２伝導領域１２により構成される場合である。分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続し、第２経路ｒ２により直流電位が印加される。これによりＭＥＳＦＥＴ１００と容量３０間の高周波信号の漏れを防止する。直流端子パッドＤは同一基板１５０上に設けられ、例えば分離素子１０のみと接続する。容量３０の下部電極３１は、窒化膜６０を開口し、基板１５０表面とコンタクトする。
図２（Ｂ）は、分離素子１０が第２金属層２２により構成される場合である。図の如く分離素子１０が接続する直流端子パッドＤとＭＥＳＦＥＴ１００が接続する直流端子パッドは同一の電極パッドでもよいが、ＭＥＳＦＥＴ１００は第１経路ｒ１により直流電位が印加され、分離素子１０は第２経路ｒ２により直流電位が印加される。尚、以降の図示を省略するが、分離素子１０と直流端子パッドＤおよびＭＥＳＦＥＴ（トランジスタ）の接続関係は上記に記載したものと同様とする。すなわち第１素子または第２素子と分離素子が直流端子パッドを共用する場合、第１経路ｒ１と第２経路ｒ２は直流端子パッドＤから異なる経路で延在してもよいし、途中で分岐する経路であってもよい。すなわち第２経路ｒ２は、いずれの第１経路ｒ１とも完全に重畳することはない。
分離素子１０が配置される周辺の基板１５０表面には、アイソレーション向上のため第３伝導領域１３が配置される。ここでは、第３伝導領域１３は分離素子１０よりはみ出して分離素子１０の下方の周辺のみに配置する場合を示す。また、容量３０の下部電極３１下方の周辺にも第３伝導領域１３を配置するとよい。第３伝導領域１３は、分離素子１０または下部電極３１と、ショットキー接合またはオーミック接合を形成する。
図２（Ｃ）は、分離素子１０下方に、窒化膜６０を介してアイソレーション向上のための第３伝導領域１３を配置した場合を示す。第３伝導領域１３は分離素子１０の下方の周辺のみ配置する。分離素子１０は第２金属層２２で構成され、第２金属層２２と下方の第３伝導領域１３とは窒化膜６０により直流的に絶縁される。また、容量３０は下部電極３１が窒化膜６０上に配置され、下部電極３１下方にもアイソレーション向上のため下部電極３１よりはみ出して第３伝導領域１３を配置する。この場合下部電極３１と第３伝導領域１３は窒化膜６０により直流的に絶縁されているが、高周波的には絶縁されていない。
第３伝導領域１３は高周波信号の漏れを防ぎアイソレーションを向上させるために配置する。本発明はこの方法に加えてさらに、第１素子―第２素子間の高周波信号の漏れを防ぎアイソレーションを向上するものである。
図３は、第１素子が電極パッド１３３、第２素子がＭＥＳＦＥＴ１００の動作領域１０１場合を示す。電極パッド１３３は、ＭＥＳＦＥＴ１００に接続する第１金属層２１であり、ＭＥＳＦＥＴ１００の配線金属層１３０と同一の金属層により形成される。
図３（Ａ）では、分離素子１０を第２伝導領域１２により構成する。分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続する。電極パッド１３３は、例えば基板１５０表面に直接固着される。
図３（Ｂ）は、分離素子１０を第２金属層２２で構成する。第２金属層２２は窒化膜６０を開口し、基板１５０表面とコンタクトする。このように、分離素子１０はノンドープの基板１５０（分離領域５０）上に配置されてもよい。電極パッド１３３は、例えばその下方の周辺に第３伝導領域１３が配置される。
図３（Ｃ）は、分離素子１０を第２金属層２２で構成し、窒化膜６０上に配置する。この場合も、分離素子１０下方に第３伝導領域１３を配置しなくても良い。電極パッド１３３は、例えば下方全面に第３伝導領域１３が配置される。尚、図３（Ｂ）、（Ｃ）において、分離素子１０下方に第３伝導領域１３を配置してもよい。
図３において、電極パッド１３３をＭＥＳＦＥＴ１００に接続する配線に変えても同様である。
図４は、第１素子が配線１３４、第２素子がＭＥＳＦＥＴ１００の動作領域１０１の場合を示す。配線１３４は、ＭＥＳＦＥＴ１００に接続する第１金属層２１であり、ＭＥＳＦＥＴ１００の２層目のソース電極１３１およびドレイン電極１３２を構成する配線金属層１３０により形成される。また、配線１３４は窒化膜６０上に延在する。
図４（Ａ）では、分離素子１０を第２伝導領域１２により構成する。分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続する。配線１３４の下方には、例えば窒化膜６０を介してアイソレーション向上のため第３伝導領域１３を配置する。配線１３４の下方の第３伝導領域１３は、何れの直流電位も印加されないフローティング電位である。高周波信号が伝搬する配線１３４が配置される領域においては、窒化膜６０が容量成分となり、高周波信号が窒化膜６０を通過して基板１５０に到達する。そこでフローティング電位の第３伝導領域１３を配置することにより、この領域における高周波信号の漏れを防止できる。
図４（Ｂ）は、分離素子１０を第２金属層２２で構成する。第２金属層２２は窒化膜６０を開口し、基板１５０表面とコンタクトする。第２金属層２２の下方には、第２金属層２２と離間してその周辺となる基板１５０表面に第３伝導領域１３が配置される。第３伝導領域１３と第２金属層２２との離間距離が５μｍ程度以下であれば、これらは直流的に接続する。すなわち第２金属層２２と第３伝導領域１３の少なくとも一部がコンタクトする場合と同様、アイソレーションを向上させることができる。配線１３４も同様に、その下方の周辺に配線１３４から５μｍ程度以下の距離で離間して第３伝導領域１３が配置される。
図４（Ｃ）は、分離素子１０を第２金属層２２で構成し、窒化膜６０上に配置する。第２金属層２２下方の周辺には直流的に絶縁された第３伝導領域１３が、第２金属層２２から５μｍ程度以下の距離で離間して配置される。配線１３４は、例えば下方の周辺に、配線１３４から５μｍ程度以下の距離で離間して第３伝導領域１３が配置される。
図５は、第１素子がゲート配線１２２、第２素子がＭＥＳＦＥＴ１００の動作領域１０１場合を示す。ゲート配線１２２は、ＭＥＳＦＥＴ１００に接続する第１金属層２１であり、ＭＥＳＦＥＴ１００のゲート電極１２１を構成するゲート金属層１２０により形成される。また、ゲート配線１２２は基板１５０表面とショットキー接合を形成する。
図５（Ａ）では、分離素子１０を第２伝導領域１２により構成する。分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続する。ゲート配線１２２の下方には、第３伝導領域１３を配置する。
図５（Ｂ）は、分離素子１０を第２金属層２２で構成する。第２金属層２２は窒化膜６０を開口し、基板１５０表面とコンタクトする。第２金属層２２の下方には、第２金属層２２と全面でコンタクトする第３伝導領域１３が配置される。ゲート配線１２２は、例えばその下方の全面に第３伝導領域１３が配置される。
図５（Ｃ）は、分離素子１０を第２金属層２２で構成し、窒化膜６０上に配置する。第２金属層２２下方の周辺には第２金属層２２と直流的に絶縁された第３伝導領域１３が配置される。ゲート配線１２２は、例えば下方の周辺に第３伝導領域１３が配置される。
図６は、第１素子が抵抗２０、第２素子がＨＥＭＴ２００の動作領域１０１の場合を示す。ＨＥＭＴは図の如く、ノンドープＧａＡｓ半絶縁基板１５０に複数の半導体層を積層したエピタキシャル基板上に構成される。
また第１伝導領域１１および第２伝導領域１２は、エピタキシャル基板を分離領域５０で分離して形成する。
図６を参照し、ＨＥＭＴ２００について説明する。
基板は、半絶縁性ＧａＡｓ基板１５０上にノンドープのバッファ層１５２を積層し、バッファ層１５２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層１５３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１５５、電子供給層となるｎ＋型ＡｌＧａＡｓ層１５３を積層したものである。電子供給層１５３とチャネル層１５５間には、スペーサ層１５４が配置される。
バッファ層１５２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層１５３上には、障壁層１５６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋型ＧａＡｓ層１５７を最上層に積層している。キャップ層１５７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０１８ｃｍ−３程度である。
電子供給層１５３、障壁層１５６、スペーサ層１５４は、チャネル層１５５よりバンドギャップが大きい材料が用いられる。また電子供給層１５３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
第１伝導領域１１となるＨＥＭＴ２００の動作領域１０１は、バッファ層１５２に達する分離領域５０によって分離することにより形成される。この場合分離領域５０は絶縁化領域である。絶縁化領域５０とは、電気的に完全な絶縁ではなく、エピタキシャル基板に不純物（Ｂ＋）をイオン注入することによりキャリアのトラップ準位を設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のための不純物（Ｂ＋）注入により不活性化されている。すなわち、本実施形態においてＨＥＭＴのエピタキシャル基板において絶縁化領域５０が配置されない領域は全て伝導領域とする。
また、エピタキシャル基板はキャップ層１５７を含んでいる。キャップ層１５７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１５７の配置されている領域は機能的には高濃度の不純物を含んだ伝導領域となる。
動作領域１０１においては図のごとく、高濃度不純物が添加されたキャップ層１５７を所定のパターンで除去することにより、ソース領域１５７ｓおよびドレイン領域１５７ｄを設ける。ソース領域１５７ｓおよびドレイン領域１５７ｄにはオーミック金属層で形成されるソース電極１１１、ドレイン電極１１２が接続し、その上層には配線金属層１３０によりソース電極１３１、ドレイン電極１３２が形成される。
また、動作領域１０１の一部のキャップ層１５７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１５６を露出し、ゲート金属層１２０をショットキー接続させてゲート電極１２１を形成する。
以下、ＨＥＭＴの動作領域１０１とは、絶縁化領域５０で分離され、ＨＥＭＴ２００のソース電極１１１、１３１、ドレイン電極１１２、１３２およびゲート電極１２１が配置される領域の半導体層をいう。すなわち電子供給層１５３、チャネル（電子走行）層１５５、スペーサ層１５４、障壁層１５６、キャップ層１５７などのＨＥＭＴを構成するエピタキシャル基板をすべて含んだトータルとしての領域を動作領域１０１とする。
抵抗２０も第１伝導領域１１として絶縁化領域５０により分離される。また、図６では分離素子１０が第２伝導領域１２により構成され、第２伝導領域１２も絶縁化領域５０により分離される。分離素子１０の不純物濃度は、代表してキャップ層１５７の不純物濃度とし、１〜５×１０１８ｃｍ−３程度である。ここでは分離素子１０上に窒化膜６０が設けられる。
分離素子１０を抵抗２０およびＨＥＭＴ２００の間に配置し、高抵抗素子ＨＲを介して直流端子パッドＤに接続することにより、抵抗２０−ＨＥＭＴ２００間の高周波信号の漏れを防止する。ここでも、分離素子１０（第２伝導領域１２）は、第１伝導領域１１の端部からそれぞれ４μｍ程度離間して配置される。
図７は、第１素子が容量３０であり、第２素子がＨＥＭＴ２００の動作領域１０１の場合である。容量３０とＨＥＭＴ２００は絶縁化領域５０により分離され、これらの間に分離素子１０を配置する。分離素子１０は、第２金属層２２により構成される。第２金属層２２は、例えば窒化膜６０を開口し、絶縁化領域５０上に配置される。
容量３０の下部電極３１は、例えばＨＥＭＴ２００の配線金属層１３０と同一の金属層により構成される。そして、容量３０の下部電極３１は、絶縁化領域５０で分離された第３伝導領域１３とコンタクトし、アイソレーションの向上を図っている。尚、第３伝導領域１３を配置しない場合は、容量３０の下方も絶縁化領域５０が配置される。
図８は、第１素子が第１金属層２１である電極パッド１３３の場合であり、第２素子がＨＥＭＴ２００の動作領域１０１の場合を示す。図８（Ａ）は平面図であり、図８（Ｂ）は図８（Ａ）のａ−ａ線断面図である。
図８（Ａ）の如く、ＨＥＭＴ２００は上側から伸びる櫛歯状の２本の配線金属層１３０がソース電極１３１であり、この下にオーミック金属層１１１で形成されるソース電極（破線）がある。また下側から伸びる櫛歯状の２本の配線金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０がドレイン電極１３２であり、この下にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）で形成されるドレイン電極（破線）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層（例えばＰｔ／Ｍｏ）１２０で形成されるゲート電極１２１が３本の櫛歯形状に配置されている。
動作領域１０１は、絶縁化領域５０により分離され、一点鎖線の領域に形成される。
図８（Ｂ）の如く、第１金属層２１とＨＥＭＴ２００は絶縁化領域５０により分離され、これらの間に分離素子１０を配置する。分離素子１０は、例えばＨＥＭＴ２００の配線金属層１３０と同じ金属層である第２金属層２２により構成される。第２金属層２２は、窒化膜６０を開口し、絶縁化領域５０で分離された第３伝導領域１３とコンタクトする。第３伝導領域１３により、第２金属層２２周辺のアイソレーション向上を図っている。第２金属層と第３伝導領域１３間の接合はショットキー接合でも良いし、オーミック接合でも良い。
更に、ここでは電極パッド１３３は直流端子パッドＤである。このように、第１素子は直流端子パッドＤであってもよい。電極パッド１３３（第１金属層２１）は、ＨＥＭＴ２００の配線金属層１３０と同一金属層であり、絶縁化領域５０により分離された第３伝導領域１３とコンタクトする。尚、第１金属層２１は絶縁化領域５０上に配置されてもよい。
図の如く、第２経路ｒ２は、第１経路ｒ１と一部重畳し、分岐点ＳＰにより第１経路ｒ１から分岐した経路であっても良い。すなわち第１経路ｒ１と第２経路ｒ２は、１つの直流端子パッドＤに接続し、直流端子パッドＤから分岐点ＳＰまで重畳する。第１経路は分岐点ＳＰから分岐してＨＥＭＴ２００に接続する。一方、第２経路ｒ２は分岐点ＳＰから分岐して分離素子１０に接続する、ハッチングで示す経路である。尚、第２経路ｒ２は、完全に第１経路ｒ１と重畳することはなく、従って第１経路ｒ１に含まれることもない。
但し、図８に示すように第１経路ｒ１から第２経路ｒ２を分岐させる場合、分岐点ＳＰと直流端子パッドＤの間に高抵抗素子ＨＲを接続する。そして、分岐点ＳＰから高周波信号が伝搬するトランジスタに至る第１経路ｒ１にも高い抵抗値（５ＫΩ〜１０ＫΩ以上）を有する他の抵抗素子Ｒを接続する必要がある。以下これについて説明する。
第２素子（ＨＥＭＴ）がオフのとき第２素子のチャネル層（ソース領域およびドレイン領域間の動作領域１０１）には高周波電流が流れない。従って、第２素子のチャネル層表面にショットキ接合しているゲート電極１２１の電位も高周波振動していない。つまり、第１経路ｒ１と第２経路ｒ２の電位はどの部分も高周波振動せず、第１経路ｒ１および第２経路ｒ２は全体に渡ってすべて高周波ＧＮＤ電位である。この結果、第１素子−第２素子間には高周波ＧＮＤ電位が配置されたこととなるため、高周波信号の漏れは発生しない。
一方、第２素子がオンの場合、第２素子のチャネル層には高周波電流が流れ、第２素子のチャネル層表面にショットキ接合しているゲート電極１２１の電位も高周波振動している。従って、第１経路ｒ１のゲート電極１２１近傍の電位はゲート電極１２１同様高周波振動している。しかし第１経路ｒ１において、分岐点ＳＰとゲート電極１２１との間に１０ＫΩ以上の抵抗値の他の抵抗素子Ｒが接続している。従って第２素子のゲート電極１２１近傍において高周波振動している電位は、抵抗素子Ｒにより十分減衰する。つまり第１経路ｒ１と第２経路ｒ２の分岐点ＳＰは、直流端子パッドＤの電位同様高周波ＧＮＤ電位となる。
このため、第２経路ｒ２において電位が高周波振動することはほとんどなく、分離素子１０の電位も高周波ＧＮＤ電位となる。この結果、第１素子−第２素子間に分離素子１０（高周波ＧＮＤ電位）を配置することにより第１素子−第２素子間の高周波信号の漏れを防止できる。
また、例えば第２素子から非常に大きな振幅の高周波信号が分離素子１０に漏れた場合、その高周波信号の影響を受けて分離素子１０の電位そのものがわずかに高周波振動する場合もある。しかし分離素子１０がフローティング電位の場合に比べてその高周波振動の振幅は極めて小さい。またその高周波振動が第１素子に伝わったとしてもそのレベルはわずかである。更にその場合、分離素子１０の電位の振動は高抵抗素子ＨＲにより十分減衰し直流端子パッドＤに達することは無い。すなわち、第２経路ｒ２は分離領域５０の電位の高周波振動を直流端子パッドＤに伝えることはなく回路装置の高周波特性を劣化させることはない。
このように、本実施形態において分離素子１０と直流端子パッドＤを接続する第２経路ｒ２は、電位の高周波振動がほとんど起こらない経路である。また、上記の如く第１素子または第２素子からの大きな振幅の高周波信号が分離素子１０に漏れ、第１素子―第２素子間の分離領域５０の電位が高周波振動した場合であっても、第２経路ｒ２により分離領域５０の高周波振動を吸収できる。すなわち、第２経路ｒ２は、分離領域５０の電位の高周波振動を吸収し、高周波振動を直流端子パッドＤに伝えない経路である。
このため、分離素子１０をトランジスタ（ＨＥＭＴ）と共通の直流端子パッドと接続し、第１経路ｒ１から分岐点ＳＰにおいて第２経路ｒ２を分岐させる場合には、分岐点ＳＰと直流端子パッドＤの間に高抵抗素子ＨＲを配置する。そして、第１経路ｒ１においては分岐点ＳＰとゲート電極１２１（動作領域１０１）の間に５〜１０ＫΩ以上の抵抗値を有する他の抵抗素子Ｒを接続する。これにより、第２経路ｒ２において電位が高周波振動することはほとんどなく、分離素子１０の電位も高周波ＧＮＤ電位となる。
以上ＨＥＭＴを例としたがＨＥＭＴのかわりにＦＥＴであっても同様である。また第１素子が第１金属層２１である配線１３４であってもよい。
図９は、第１素子が窒化膜６０上に延在する配線１３４（第１金属層２１）の場合であり、第２素子がＨＥＭＴ２００の動作領域１０１である。配線１３４とＨＥＭＴ２００は絶縁化領域５０で分離され、これらの間に分離素子１０が配置される。ここでは分離素子１０は第２金属層２２により構成される。また、第２金属層２２の下方には窒化膜６０を介してアイソレーション向上のための第３伝導領域１３が配置される。第２金属層２２と第３伝導領域１３は直流的に絶縁されている。
配線１３４下方にも窒化膜６０を介して第３伝導領域１３が配置されるが、配線１３４下方に絶縁化領域５０が配置されてもよい。
図１０は、第１素子が、第１金属層２１であるゲート配線１２２の場合であり、第２素子がＨＥＭＴ２００の動作領域１０１である。ＨＥＭＴ２００とゲート配線１２２は絶縁化領域５０により分離され、これらの間に分離素子１０が配置される。分離素子１０は高抵抗素子ＨＲを介して直流端子パッドＤに接続する。ここでは分離素子１０は第２伝導領域１２により構成される。
ゲート配線１２２は、ＨＥＭＴ２００のゲート電極１２１と同一のゲート金属層１２０である。ゲート電極１２１と同様にキャップ層１５７をエッチングし露出した障壁層１５６上に形成される。図では、ゲート配線１２２の周辺にキャップ層１５７が残存するように絶縁化領域５０で分離される。これにより、ゲート配線１２２の周辺に第３伝導領域１３を配置したこととなり、アイソレーションを向上させることができる。ゲート配線１２２下方は絶縁化領域５０が配置されてもよい。
図１１は、第１素子が抵抗２０、第２素子がＨＢＴ３００の動作領域１０１の場合を示す。ＨＢＴ３００は図の如く、ヘテロ接合を有する複数の半導体層を積層したエピタキシャル基板を、所望のパターンでエッチングし、エミッタ層、ベース層、コレクタ層をメサ構造に形成したバイポーラトランジスタである。
ＨＢＴ３００と同一基板に集積化される第１素子および分離素子１０は、ＨＢＴ３００のいずれかの半導体層上に形成される。これらはそれぞれ、半導体層を分離領域５０で分離して形成する。
図１１を参照し、ＨＢＴ３００について説明する。
半絶縁性のＧａＡｓ半絶縁基板１５０上にｎ＋型のＧａＡｓ層であるサブコレクタ層３０２が形成され、サブコレクタ層３０２上にｎ型ＩｎＧａＰ層のコレクタ層３０３、ｐ型ＧａＡｓ層のベース層３０４、ｎ型ＩｎＧａＰ層のエミッタ層３０５、ｎ＋型ＧａＡｓ層のキャップ層３０６がメサ型に積層されて構成されている。コレクタ層３０３は、サブコレクタ層３０２の一部領域上に形成され、シリコンドープによって１〜５×１０１７ｃｍ−３程度に不純物濃度にドープされる。その膜厚は１０００〜５０００Åである。ベース層３０４は、カーボン（Ｃ）ドープによって１〜５０×１０１８ｃｍ−３程度の不純物濃度にドープされ、膜厚は数百〜２０００Åである。エミッタ層３０５は、ベース層３０４の一部領域上に形成され、シリコンドープによって１〜１０×１０１７ｃｍ−３程度の不純物濃度にドープされる。その膜厚は１０００〜５０００Åである。エミッタ層３０５は、上層および下層のＧａＡｓ層と格子整合させる。キャップ層３０６は、エミッタ層３０５の上に形成され、シリコンドープによって３〜６×１０１８ｃｍ−３程度の不純物濃度にドープされ、膜厚は数千Åである。尚、コレクタ層３０３およびエミッタ層３０５はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよい。
ここでは一例として、エミッタ層３０５とベース層３０４とで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層３０３とベース層３０４とでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している構造を示した。この構造は、スイッチング素子に用いて好適な、いわゆるエミッタ−コレクタ対称型の構造であるが、ＨＢＴの構造についてはこれに限らない。例えばコレクタ層３０３がｎ−型ＧａＡｓ層等であってもよい。
サブコレクタ層３０２の表面には、コレクタ層３０３を挟む位置にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のコレクタ電極３０７が配置される。ベース層３０４の表面には、エミッタ層３０５を囲むパターンで、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）からなるベース電極３０８が配置される。キャップ層３０６の上部にはオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のエミッタ電極３０９が配置される。コレクタ電極３０７およびエミッタ電極３０９上には、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により、それぞれ２層目のコレクタ電極３１０、エミッタ電極３１１が設けられる。
第１伝導領域１１となるＨＢＴ３００の動作領域１０１は、半絶縁基板１５０に達する分離領域５０によって分離することにより形成される。この場合分離領域５０は絶縁化領域である。絶縁化領域５０とは、電気的に完全な絶縁ではなく、エピタキシャル基板に不純物（Ｂ＋）をイオン注入することによりキャリアのトラップ準位を設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のための不純物（Ｂ＋）注入により不活性化されている。すなわち、本実施形態においてＨＢＴのエピタキシャル基板において絶縁化領域５０が配置されない領域は全て伝導領域とする。
また、エピタキシャル基板はウエハ全面に渡ってサブコレクタ層３０２を含んでいる。サブコレクタ層３０２の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、サブコレクタ層３０２の配置されている領域は機能的には高濃度の不純物を含んだ伝導領域となる。
以下、ＨＢＴの動作領域１０１とは、絶縁化領域５０で分離され、ＨＢＴ３００のコレクタ電極３０７、３１０、ベース電極３０８およびエミッタ電極３０９、３１１が配置される領域の半導体層をいう。すなわちサブコレクタ層３０２、コレクタ層３０３、ベース層３０４、エミッタ層３０５、キャップ層３０６などのＨＢＴを構成するエピタキシャル基板をすべて含んだトータルとしての領域を動作領域１０１とする。
抵抗２０は、第１伝導領域１１としてサブコレクタ層３０２を絶縁化領域５０により分離することにより形成される。また、図１１では分離素子１０が第２伝導領域１２により構成され、第２伝導領域１２もサブコレクタ層３０２に分離領域５０を設けて分離される。分離素子１０の不純物濃度は、１〜５×１０１８ｃｍ−３程度である。ここでは分離素子１０上に窒化膜６０が設けられる。分離素子１０を抵抗２０およびＨＢＴ３００の間に配置し、高抵抗素子ＨＲを介して直流端子パッドＤに接続することにより、抵抗２０−ＨＢＴ３００間の高周波信号の漏れを防止する。ここでも、分離素子１０（第２伝導領域１２）は、第１伝導領域１１の端部からそれぞれ４μｍ程度離間して配置される。
図１２は、第１素子が容量３０、第２素子がＨＢＴ３００の動作領域１０１場合である。容量３０とＨＢＴ３００は絶縁化領域５０により分離され、これらの間に分離素子１０を配置する。分離素子１０は、第２金属層２２により構成される。第２金属層２２は、例えば窒化膜６０を開口し、絶縁化領域５０上に配置される。
容量３０の下部電極３１は、例えばＨＢＴ３００の配線金属層と同一の金属層により構成される。そして、容量３０の下部電極３１は、絶縁化領域５０でサブコレクタ層３０２を分離した第３伝導領域１３とコンタクトし、アイソレーションの向上を図っている。尚、第３伝導領域１３を配置しない場合は、容量３０の下方も絶縁化領域５０が配置される。
図１３は、第１素子が第１金属層２１である電極パッド１３３または配線１３４であり、第２素子がＨＢＴ３００の動作領域１０１場合である。第１金属層２１とＨＢＴ３００は絶縁化領域５０により分離され、これらの間に分離素子１０を配置する。分離素子１０は、例えばＨＢＴ３００の配線金属層と同じ金属層である第２金属層２２により構成される。第２金属層２２は、ＨＢＴ３００の例えば窒化膜６０を開口し、絶縁化領域５０で分離された第３伝導領域１３とコンタクトする。第３伝導領域１３により、第２金属層２２周辺のアイソレーション向上を図っている。第２金属層と、第３伝導領域１３はショットキー接合でも良いし、オーミック接合でも良い。
第１金属層２１（電極パッド１３３または配線１３４）は、ＨＢＴ３００の配線金属層と同一金属層であり、絶縁化領域５０により分離された第３伝導領域１３とコンタクトする。尚、第１金属層２１は絶縁化領域５０上に配置されてもよい。
図１４は、第１素子が窒化膜６０上に延在する第１金属層２１（配線１３４）であり、第１素子がＨＢＴ３００の動作領域１０１の場合である。配線１３４とＨＢＴ３００は絶縁化領域５０で分離され、これらの間に分離素子１０が配置される。ここでは分離素子１０は第２金属層２２により構成される。また、第２金属層２２の下方には窒化膜６０を介してアイソレーション向上のための第３伝導領域１３が配置される。第２金属層２２と第３伝導領域１３は直流的に絶縁されている。
配線１３４下方にも窒化膜６０を介して第３伝導領域１３が配置されるが、配線１３４下方に絶縁化領域５０が配置されてもよい。
以上、図を参照して説明したが、第１素子および第２素子の組み合わせは図示したものに限らない。また分離素子１０の構成と、第１素子および第２素子の組み合わせも図示したものに限らない。
図１５は、第１素子および第２素子の種類と、分離素子１０の構成を示す表である。図１５（Ａ）が第１素子および第２素子の種類を示し、図１５（Ｂ）が分離素子１０の構成を示す。本実施形態では、第１素子、第２素子および分離素子１０はこの表に示す全ての組み合わせが可能である。
更に、分離素子１０が第２金属層２２の場合で、これらの下方に第３伝導領域１３を配置した場合は、分離素子１０と第３伝導領域１３が直接固着してショットキー接合またはオーミック接合を形成してもよいし、絶縁膜を介して直流的に分離されていてもよい。さらに、第３伝導領域１３を分離素子１０下方の基板表面に分離素子１０から５μｍ程度離間してその周囲に配置し、分離素子１０と直流的に接続しても良い。
また、第１および第２素子と分離素子１０において、下方に第３伝導領域１３を設けた場合は、第３伝導領域１３のパターンの組み合わせは図１から図１４に図示したものに限らない。すなわち、第３伝導領域１３を素子の周辺のみに設けるパターンと、素子の下方全面に設けるパターンは、素子毎に適宜選択して組み合わせ可能である。
図１６および図１７を参照し、スイッチ回路装置を構成する素子間に分離素子１０を配置した例を示す。
図１６は、スイッチ回路装置を示す平面図である。スイッチ回路装置は、ＦＥＴを複数段接続した２つのスイッチング素子からなるハイパワーＳＰＤＴである。
ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群（第１ＦＥＴ群Ｆ１、第２ＦＥＴ群Ｆ２）を配置する。第１ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ１およびＣｔｌ２にそれぞれ接続する２つの電極パッドＣ１、およびＣ２、が基板の周辺に設けられている。
各ＦＥＴ群を構成する６つのゲート電極１２１にはそれぞれ、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２が接続されている。第１コントロール抵抗ＣＲ１には高周波信号の漏れを防止するため、各ＦＥＴのゲート電極１２１から第１制御端子パッドＣ１に至る経路上に、高抵抗素子ＨＲと、他の高抵抗素子Ｒ１、Ｒ２が接続する。
また、第２コントロール抵抗ＣＲ２にも同様に、各ＦＥＴのゲート電極１２１から第２制御端子パッドＣ２に至る経路上に、高抵抗素子ＨＲと、他の高抵抗素子Ｒ１、Ｒ２が接続する。
各ＦＥＴのゲート電極１２１はゲート金属層（例えばＰｔ／Ｍｏ）１２０により構成され、各素子を接続する配線１３４および電極パッド１３３が配線金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０により構成される。また各ＦＥＴの２層目のソース電極１３１、ドレイン電極１３２も配線金属層１３０により構成される。基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴの１層目のソース電極、ドレイン電極等を形成するものであり、図１６では、配線金属層１３０と重なるために図示されていない。
第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下第１ＦＥＴ群Ｆ１について説明する。また、スイッチ回路装置においてソース電極とドレイン電極は等価であるので、いずれか一方を用いて説明する。
ＦＥＴ１−１は上側から伸びる櫛歯状の３本の配線金属層１３０が共通入力端子パッドＩに接続されるソース電極１３１であり、この下にオーミック金属層で形成されるソース電極がある。また下側から伸びる櫛歯状の３本の配線金属層１３０がＦＥＴ１−１のドレイン電極１３２であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層１２０で形成されるゲート電極１２１が５本の櫛歯形状に配置されている。
動作領域１０１は、例えばＧａＡｓ半絶縁基板にイオン注入によって一点鎖線の領域に形成される。あるいは、ＧａＡｓ半絶縁基板に複数の半導体層を積層し、絶縁化層５０で分離することにより一点鎖線の領域に形成される。
ＦＥＴ１−２では、上側から延びる３本のソース電極１３１は、ＦＥＴ１−１のドレイン電極１３２と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、下側から延びる３本のドレイン電極１３２は、ＦＥＴ１−３のソース電極１３１に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層１２０で形成されるゲート電極１２１が５本の櫛歯形状に配置されている。ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
ＦＥＴ１−３は上側から伸びる櫛歯状の３本の配線金属層１３０がソース電極１３１であり、この下にオーミック金属層で形成されるソース電極がある。また下側から伸びる櫛歯状の３本の配線金属層１３０が、出力端子パッドＯ１に接続するドレイン電極１３２であり、この下にオーミック金属層で形成されるドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層１２０で形成されるゲート電極１２１が５本の櫛歯形状に配置されている。
この場合、第１素子が第１ＦＥＴ群Ｆ１の動作領域１０１であり、第２素子が第２ＦＥＴ群Ｆ２の動作領域１０１である。第１および第２素子は分離領域５０で分離されているがこれらのパターンは近接している。
パターン上お互いに近接している、第１素子−第２素子間の高周波信号の漏れを確実に防ぐために、高周波ＧＮＤ電位の分離素子１０を第１素子−第２素子間に配置している。分離素子１０には１０ＫΩ以上の高抵抗素子ＨＲを介して、例えば第２制御端子パッドＣ２を接続することによって高周波ＧＮＤ電位を与えている。
図１７は、図１６のｂ−ｂ線断面図を示す。図１７（Ａ）がＭＥＳＦＥＴの場合であり、図１７（Ｂ）がＨＥＭＴの場合である。ＭＥＳＦＥＴおよびＨＥＭＴはそれらが集積化される基板の構造が異なるが平面パターンは図１６の如く同様となる。
図１７（Ａ）の如く、ＧａＡｓ基板に、第１素子および第２素子となる２つのＦＥＴ（ＦＥＴ１−１、ＦＥＴ１−２）の動作領域１０１が配置される。これらはＧａＡｓ半絶縁基板１５０の一部により分離される。第１素子および第２素子のＭＥＳＦＥＴ１００は、図１と同様である。
２つの素子の間には分離素子１０が配置される。分離素子１０はここでは高濃度のｎ型不純物のイオン注入により形成された第２伝導領域１２である。分離素子１０に接続する高抵抗素子ＨＲは、動作領域１０１を形成するイオン注入工程によって形成している。
１７（Ｂ）は、第１素子および第２素子がＨＥＭＴ２００の動作領域１０１の場合である。ＨＥＭＴ２００は、例えば図６と同様である。分離素子１０は、ここでは第２伝導領域１２であり、第１素子および第２素子間に絶縁化領域５０で分離することにより形成される。分離素子１０に接続する高抵抗素子ＨＲは、キャップ層１５７のｎ＋型ＧａＡｓ層をエッチングすることによって形成される。
再び図１６を参照し、分離素子１０は高抵抗素子ＨＲを介して、例えば第２制御端子パッドＣ２に接続する。第２制御端子パッドＣ２は、第２コントロール抵抗ＣＲ２を介して第２ＦＥＴ群Ｆ２の各ＦＥＴのゲート電極１２１に接続し、各ＦＥＴに直流電位を印加する。
すなわち、分離素子１０の直流端子パッドは第２制御端子パッドＣ２であり、第２素子であるＭＥＳＦＥＴ１００に制御信号を印加する電極パッドである。本実施形態では、このように分離素子１０がＭＥＳＦＥＴ１００と直流端子パッドを共用する場合、ＭＥＳＦＥＴ１００の接続経路とは異なる経路で、分離素子１０と直流端子パッドを接続する。
第２素子の動作領域１０１と直流端子パッドである第２制御端子パッドＣ２は、第１経路ｒ１によって接続される。すなわち、第１経路ｒ１は第２制御端子パッドＣ２から高抵抗素子ＨＲ、分岐点ＳＰ、第２コントロール抵抗ＣＲ２を通り、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３の各ゲート電極１２１（動作領域１０１）に至る接続経路である。
一方、分離素子１０は、分岐点ＳＰにより第１経路ｒ１から分岐した第２経路ｒ２により第２制御端子パッドＣ２と接続する。すなわち、第２経路ｒ２は、ハッチングで示す如く第２制御端子パッドＣ２から高抵抗素子ＨＲ、分岐点ＳＰを通り分離素子１０に至る接続経路である。
既述の如く本実施形態において、第１経路ｒ１と第２経路ｒ２は、１つの直流端子パッドからそれぞれ延在する経路であってもよいし、第２経路ｒ２は、第１経路ｒ１から分岐した経路であっても良い。すなわち第２経路ｒ２は、完全に第１経路ｒ１と重畳することはなく、従って第１経路ｒ１に含まれることもない。
但し、図１６の如く第１経路ｒ１から第２経路ｒ２を分岐させる場合、分岐点ＳＰと直流端子パッドの間に高抵抗素子ＨＲを接続し、分岐点ＳＰからトランジスタに至る第１経路ｒ１にも高い抵抗値（５ＫΩ〜１０ＫΩ以上）を有する他の抵抗素子Ｒ１、Ｒ２を接続する必要がある。以下これについて説明する。
第２素子（第２ＦＥＴ群Ｆ２）がオフのとき第２素子のチャネル層（ソース領域およびドレイン領域間の動作領域１０１）には高周波電流が流れない。従って、第２素子のチャネル層表面にショットキ接合しているゲート電極１２１の電位も高周波振動していない。つまり、第１経路ｒ１と第２経路ｒ２の電位はどの部分も高周波振動せず、第１経路ｒ１および第２経路ｒ２は全体に渡ってすべて高周波ＧＮＤ電位である。この結果、第１素子−第２素子間には高周波ＧＮＤ電位が配置されたこととなるため、高周波信号の漏れは発生しない。
一方、第２素子がオンの場合、第２素子のチャネル層には高周波電流が流れ、第２素子のチャネル層表面にショットキ接合しているゲート電極１２１の電位も高周波振動している。従って、第１経路ｒ１のゲート電極１２１近傍の電位はゲート電極１２１同様高周波振動している。しかし第１経路ｒ１において、分岐点ＳＰとゲート電極１２１との間に１０ＫΩ以上の抵抗値の他の抵抗素子Ｒ１、Ｒ２が接続している。従って第２素子のゲート電極１２１近傍において高周波振動している電位は、抵抗素子Ｒ１、Ｒ２により十分減衰する。つまり第１経路ｒ１と第２経路ｒ２の分岐点ＳＰは、第２制御端子パッドＣ２の電位同様高周波ＧＮＤ電位となる。
このため、第２経路ｒ２において電位が高周波振動することはほとんどなく、分離素子１０の電位も高周波ＧＮＤ電位となる。この結果、第１素子−第２素子間に分離素子１０（高周波ＧＮＤ電位）を配置することにより第１素子−第２素子間の高周波信号の漏れを防止できる。
また、例えば第１素子から非常に大きな振幅の高周波信号が分離素子１０に漏れた場合、その高周波信号の影響を受けて分離素子１０の電位そのものがわずかに高周波振動する場合もある。しかし分離素子１０がフローティング電位の場合に比べてその高周波振動の振幅は極めて小さい。またその高周波振動が第２素子に伝わったとしてもそのレベルはわずかである。更にその場合、分離素子１０の電位の振動は高抵抗素子ＨＲにより十分減衰し直流端子パッドＤに達することは無い。すなわち、第２経路ｒ２は分離領域５０の電位の高周波振動を直流端子パッドＤに伝えることはなく回路装置の高周波特性を劣化させることはない。
このように、本実施形態において分離素子１０と直流端子パッドＤを接続する第２経路ｒ２は、電位の高周波振動がほとんど起こらない経路である。また、上記の如く第１素子または第２素子からの大きな振幅の高周波信号が分離素子１０に漏れ、第１素子―第２素子間の分離領域５０の電位が高周波振動した場合であっても、第２経路ｒ２により分離領域５０の高周波振動を吸収できる。すなわち、第２経路ｒ２は、分離領域５０の電位の高周波振動を吸収し、高周波振動を直流端子パッドＤに伝えない経路である。
このため、分離素子１０をトランジスタ（ＦＥＴ）と共通の直流端子パッド（第２制御端子パッドＣ２）と接続し、第１経路ｒ１から分岐点ＳＰにおいて第２経路ｒ２を分岐させる場合には、分岐点ＳＰと直流端子パッドＤの間に高抵抗素子ＨＲを配置する。そして、第１経路ｒ１においては分岐点ＳＰとゲート電極１２１（動作領域１０１）の間に５〜１０ＫΩ以上の抵抗値を有する他の抵抗素子Ｒ１、Ｒ２を接続する。これにより、第２経路ｒ２において電位が高周波振動することはほとんどなく、分離素子１０の電位も高周波ＧＮＤ電位となる。
また、分岐ではなく、直流端子パッドＤから第１経路ｒ１、第２経路ｒ２をそれぞれ延在してもよい。この場合、第２経路ｒ２は第１経路ｒ１の高周波振動の影響を受けることはないので、第２経路ｒ２上に高抵抗素子ＨＲが配置されていれば、他のパターン上の制約はない。
更に、第１制御端子パッドＣ１にも分岐点ＳＰを設け２つの制御端子パッドＣ１、Ｃ２と１つの分離素子１０を接続しても良い。
以上、多段のＳＰＤＴスイッチＭＭＩＣを例に説明したが、スイッチ回路装置の構成は上記の例に限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポートおよび出力ポートが異なるスイッチ回路装置であってもよく、またロジック回路を備えていても備えていなくても良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントＦＥＴを接続しても良い。
本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための断面概要図である。 本発明を説明するための表である。 本発明を説明するための平面図である。 本発明を説明するための断面概要図である。
符号の説明
１０ 分離素子
１１ 第１伝導領域
１２ 第２伝導領域
１３ 第３伝導領域
２０ 抵抗
２１ 第１金属層
２２ 第２金属層
３０ 容量
３１ 下部電極
３２ 上部電極
５０ 分離領域
６０ 絶縁膜
１００ ＭＥＳＦＥＴ
１０１ 動作領域
１０２、１５７ｓ ソース領域
１０３、１５７ｄ ドレイン領域
１１１、１３１ ソース電極
１１２、１３２ ドレイン電極
１２０ ゲート金属層
１２１ ゲート電極
１２２ ゲート配線
１３０ 配線金属層
１３３ 電極パッド
１３４ 配線
１５０ ＧａＡｓ半絶縁基板
１５２ バッファ層
１５３ 電子供給層
１５５ チャネル（電子走行）層
１５４ スペーサ層
１５６ 障壁層
１５７ キャップ層
２００ ＨＥＭＴ
３００ ＨＢＴ
３０２ サブコレクタ層
３０３ コレクタ層
３０４ ベース層
３０５ エミッタ層
３０６ キャップ層
３０７、３１０ コレクタ電極
３０８ ベース電極
３０９、３１１ エミッタ電極
ＨＲ 高抵抗素子
ＤＣ 直流端子
Ｄ 直流端子パッド
ｒ１ 第１経路
ｒ２ 第２経路
ＩＮ 共通入力端子
Ｃｔｌ１ 制御端子
Ｃｔｌ２ 制御端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
Ｉ 共通入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
Ｒ、Ｒ１、Ｒ２ 他の抵抗素子

Claims (21)

  1. 化合物半導体基板に、トランジスタを含む複数の素子を集積化した化合物半導体装置であって、
    前記トランジスタに直流電位を印加する第１経路と、
    少なくともいずれか一方を高周波信号が伝搬し前記高周波信号が通過する距離の分離領域を介して互いに近接する第１素子および第２素子と、
    前記第１素子および前記第２素子間の前記分離領域に設けられた分離素子と、
    該分離素子と離間して配置され直流電位が印加される直流端子パッドと、
    前記分離素子と前記直流端子パッドとを接続する第２経路と、
    該第２経路上で前記分離素子と前記直流端子パッド間に接続された高抵抗素子と、を具備し、
    前記分離素子は、伝導領域または金属層のいずれかであり、
    前記第１素子および前記第２素子間の前記高周波信号の漏れを前記分離素子で吸収して前記高抵抗素子で減衰させることにより遮断することを特徴とする化合物半導体装置。
  2. 前記第１素子および前記第２素子の少なくとも一方は第１伝導領域であり、前記分離素子の前記伝導領域は第２伝導領域であることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第１素子および前記第２素子の少なくとも一方は、前記トランジスタに接続する第１金属層であり、前記分離素子の前記金属層は第２金属層であることを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記第１伝導領域は、前記トランジスタの動作領域または抵抗であることを特徴とする請求項２に記載の化合物半導体装置。
  5. 前記第１金属層は、配線または電極パッドであることを特徴とする請求項３に記載の化合物半導体装置。
  6. 前記第１素子および前記第２素子の少なくとも一方は、容量であることを特徴とする請求項１に記載の化合物半導体装置。
  7. 前記金属層の下方には第３伝導領域が配置されることを特徴とする請求項２に記載の化合物半導体装置。
  8. 前記金属層と前記第３伝導領域との間に絶縁膜が配置されることを特徴とする請求項７に記載の化合物半導体装置。
  9. 前記金属層と前記第３伝導領域はショットキー接合またはオーミック接合を形成することを特徴とする請求項７に記載の化合物半導体装置。
  10. 前記直流端子パッドは前記トランジスタに接続することを特徴とする請求項１に記載の化合物半導体装置。
  11. 前記トランジスタは、ＦＥＴ、ＨＥＭＴ、ＨＢＴのいずれかであることを特徴とする請求項１に記載の化合物半導体装置。
  12. 前記分離領域は、半絶縁基板の一部、またはイオン注入により絶縁化した絶縁化領域であることを特徴とする請求項１に記載の化合物半導体装置。
  13. 前記複数の素子によりスイッチ回路を構成することを特徴とする請求項１に記載の化合物半導体装置。
  14. 前記第２経路により、分離領域の電位の高周波振動が吸収されることを特徴とする請求項１に記載の化合物半導体装置。
  15. 前記第２経路の少なくとも一部は前記第１経路と重畳しないことを特徴とする請求項１に記載の化合物半導体装置。
  16. 前記分離素子は前記伝導領域であり、前記高抵抗素子の不純物濃度は前記伝導領域の不純物濃度より低いことを特徴とする請求項１に記載の化合物半導体装置。
  17. 前記第２経路は一部が前記第１経路と重畳し分岐点において該第１経路から分岐して延在し、前記分岐点と前記直流端子パッドの間に前記高抵抗素子を接続し、前記分岐点から分岐する前記第１経路上に他の高抵抗素子を接続することを特徴とする請求項１６に記載の化合物半導体装置。
  18. 化合物半導体基板に設けられ、少なくともいずれか一方を高周波信号が伝搬し前記高周波信号が通過する距離の分離領域を介して互いに近接する第１スイッチング素子および第２スイッチング素子と、
    前記第１および第２スイッチング素子にそれぞれ直流電位を印加する直流端子パッドと、
    前記第１および第２スイッチング素子と前記直流端子パッドをそれぞれ接続する第１経路と、
    前記直流端子パッドと離間して、前記第１スイッチング素子および前記第２スイッチング素子間の前記分離領域に設けられた分離素子と、
    前記分離素子と前記直流端子パッドとを接続する第２経路と、
    該第２経路上で前記分離素子と前記直流端子パッド間に接続された高抵抗素子と、
    を具備し、
    前記第１スイッチング素子および前記第２スイッチング素子間の前記高周波信号の漏れを前記分離素子で吸収して前記高抵抗素子で減衰させることにより遮断することを特徴とする化合物半導体装置。
  19. 前記直流端子パッドは制御端子パッドであることを特徴とする請求項１８に記載の化合物半導体装置。
  20. 前記分離素子は前記第１および第２スイッチング素子のソース領域およびドレイン領域と同等の不純物濃度の不純物領域であり、前記高抵抗素子の不純物濃度は前記分離素子の不純物濃度より低いことを特徴とする請求項１８に記載の化合物半導体装置。
  21. 前記第２経路は一部が前記第１経路と重畳し分岐点において該第１経路から分岐して延在し、前記分岐点と前記直流端子パッドの間に前記高抵抗素子を接続し、前記分岐点から分岐する前記第１経路上に他の高抵抗素子を接続することを特徴とする請求項１８に記載の化合物半導体装置。
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