[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2009027081A - 半導体集積回路装置及びこれを用いた半導体スイッチ装置 - Google Patents

半導体集積回路装置及びこれを用いた半導体スイッチ装置 Download PDF

Info

Publication number
JP2009027081A
JP2009027081A JP2007190778A JP2007190778A JP2009027081A JP 2009027081 A JP2009027081 A JP 2009027081A JP 2007190778 A JP2007190778 A JP 2007190778A JP 2007190778 A JP2007190778 A JP 2007190778A JP 2009027081 A JP2009027081 A JP 2009027081A
Authority
JP
Japan
Prior art keywords
compound semiconductor
semiconductor layer
isolation region
substrate
element isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007190778A
Other languages
English (en)
Inventor
Takeshi Kikawa
健 紀川
Shinichiro Takatani
信一郎 高谷
Tomihisa Yukimoto
富久 行本
Yohei Otoki
洋平 乙木
Hiroyuki Kamogawa
弘幸 鴨川
Tomoyoshi Mishima
友義 三島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP2007190778A priority Critical patent/JP2009027081A/ja
Priority to TW097102195A priority patent/TW200905863A/zh
Priority to US12/019,137 priority patent/US20090026499A1/en
Priority to SG200800716-3A priority patent/SG149744A1/en
Publication of JP2009027081A publication Critical patent/JP2009027081A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)

Abstract

【課題】本発明は、電界効果型トランジスタを含む複数の半導体電子部材を有する半導体集積回路装置において、前記電界効果型トランジスタに対するサイドゲート効果せんとするものである。
【解決手段】電界効果型トランジスタを含む複数の半導体電子部材を有する半導体集積回路装置において、素子分離領域におけるバッファ用化合物半導体層内の異種半導体接合界面及び基板とバッファ用化合物半導体層との界面において生じる半導体のエネルギ禁制帯不連続が、電界効果型トランジスタの多数キャリアが基板中へ伝導する際の電位障壁とならないように、前記諸界面においてキャリアの蓄積を抑制する。こうして、電界効果型トランジスタに隣接する抵抗素子などからのサイドゲート効果を大幅に低減出来できる。
【選択図】図１

Description

本発明は、電界効果型トランジスタを含む複数の半導体電子部材を有する半導体集積回路装置に関するものである。前記電界効果型トランジスタにサイドゲート効果を抑制する効果を有するもので、わけても、前記半導体集積回路装置を用いた半導体スイッチ装置に適用して有用なものであう。
砒化ガリウム(GaAs)、燐化インジウム(InP)、窒化ガリウム(GaN)などの化合物半導体を基板あるいは下地に用いる化合物半導体素子は電子移動度がシリコン(Si)素子に比べて高く、高速、高周波、高効率動作が要求されるデバイスに多く用いられる。代表的な例として高周波スイッチがある。
高周波スイッチは、携帯電話や無線LAN(Local Area Network)などの無線通信機器で送受信の切り替えに用いられる。方式によっては、数ワット以上の信号の切り替えを行うこともある。無線通信の多様化に伴い、１本のアンテナに対し、複数の送受信部を切り替えるスイッチが実用化されている。
高周波スイッチには、ダイオードを用いたスイッチと電界効果型トランジスタを用いたスイッチがある。電界効果型トランジスタスイッチは、ダイオードスイッチに比べ、消費電力が小さく複雑なスイッチ回路を容易に作製できる利点がある。
電界効果型トランジスタスイッチは、複数のトランジスタや抵抗素子などをモノリシックに集積した半導体モノリシック集積装置である。こうしたモノリシック集積装置では、隣接する電子部材、例えば、素子や配線の電圧や信号などが互いに影響しあって素子特性に悪影響を与える、所謂サイドゲート効果が従来から問題になっている。サイドゲート効果低減を目的に、隣接した電界効果型トランジスタの間にフローティング電位の孤立半導体層を形成することによりサイドゲート効果を抑制できることが特許出願公開番号、特開平５-２７５４７４号公報に示されている（特許文献１）。更に、特許出願公開番号、特開平１０-１６３４３４号公報に基板上の異なる領域にバッファ層をそれぞれ配し、１つのバッファ層上に１つの電気素子を形成することにより各々の電気素子の電気的な相互干渉を防止できることが示されている（特許文献２）。
特開平５-２７５４７４号公報 特開平１０-１６３４３４号公報
従来の集積装置におけるサイドゲート効果では、低周波振動現象など、デジタル応用における低周波応答が課題となっていた。これは基板中のＥＬ２と呼ばれる深い準位を通した電位の伝播により生じるものである。
これに対し、アナログスイッチ応用では、オントランジスタとその近傍に配置された抵抗との間には１GHz以上の周波数で、振幅±１０V以上の高周波電圧が印加される。深い準位を介した基板中の伝播は応答速度が遅いため、このような高周波信号が基板中を伝播する危険は小さい。
しかしながら、ＥＬ２のような深い準位がないバッファ層を通した電位の伝播によるサイドゲート効果により、アンテナ出力信号に高調波歪が発生するという新たな問題が生じることを発明者らは見出した。サイドゲートから高周波電位がバッファ層を通してトランジスタのチャネルに伝播すると、チャネルの電気伝導度が変調を受け、高調波歪が発生する。また、Wide-band CDMA方式の携帯電話などで問題になる相互変調歪も同様に発生する。
GaAs基板２０１上に各種の従来構造のバッファ層２０２をエピタキシャル成長し、これを用いた集積素子を特性比較した。各種の従来構造のバッファ層の諸例は表１に示す通りである。
Figure 2009027081
 このバッファ層上に、ＨＥＭＴ構造をエピタキシャル成長して作製したＨＥＭＴ素子２０３と、ＨＥＭＴ素子２０３に隣接してエッチングにより形成したメサ抵抗素子２０４が配置されている。この集積素子の断面図が図２である。尚、本例では基板２０１とバッフア層２０２の間に、ｐ型ＡｌＧａＡｓの界面層を設けている。
ＨＥＭＴ素子２０３とそれに隣接するメサ抵抗素子２０４との間に、素子分離領域２０５が設けられている。この素子分離領域２０５の溝深さに対するサイドゲート効果の大きさの依存性を図３に示す。溝２０５の深さは、バッファ層２０２が残存される領域では、バッファ層残し量として、一方、基板内部まで溝が達している場合は、基板削り量として、横軸に示した。縦軸はサイドゲート効果の変化量を任意単位で示したものである。ＭＱＷ５層残し、ＭＱＷ３層残し、ＭＱＷ除去などは、各々、ＭＱＷ層を５層残存させた場合、ＭＱＷ層を３層残存させた場合、ＭＱＷ層を全て除去した場合などの結果を示すものである。
素子分離領域２０５の溝深さが、基板２０１に到達している場合に比べ、素子分離領域２０５にバッファ層２０２の一部が残る場合には、サイドゲート効果が大きくなる。このことはバッファ層２０２を通した電位の伝播によりサイドゲート効果が生じていることを示す。
こうした状況を背景に、本発明の目的は、電界効果型トランジスタを含む複数の半導体電子部材を有する半導体集積回路装置において、前記電界効果型トランジスタに対するサイドゲート効果せんとするものである。
こうした半導体集積回路装置は、アナログスイッチ応用におけるバッファ層を介した電位の伝播によるサイドゲート効果が抑制されており、アンテナ出力信号の高調波歪の小さい電界効果型トランジスタスイッチを実現する素子構造を提供することが出来る。
上記課題は、バッファ用化合物半導体層を通した電位の伝播の抑制により解決することができる。本願発明者は、バッファ用化合物半導体層を通した電位の伝播を抑制するためには、次の構成とすることが肝要なことを見出した。即ち、それは、例えば抵抗素子とそれに隣接するトランジスタ間の素子分離領域に残存するバッファ用化合物半導体層中でのキャリアの蓄積が生じることを防止し、キャリアがバッファ用化合物半導体層内に滞留することなく基板側へ移動させる必要があるとの事実である。そのためには、バッファ用化合物半導体層中での異種半導体接合界面及び基板とバッファ用化合物半導体層との界面において生じる半導体のエネルギ禁制帯不連続が、多数キャリアが基板中へ伝導する際の電位障壁とならないことが必要である。
即ち、隣接する素子間に設ける素子分離領域において、異種半導体接合界面における伝導電子帯端の不連続が電子による伝導の電位障壁とならないこと、若しくは価電子帯端での不連続が正孔による伝導の電位障壁とならない半導体構造とすることによりバッファ用化合物半導体層の電位の伝導を抑制することができ、即ち、サイドゲート効果を抑制することが出来る。
尚、本明細書において、バッファ用化合物半導体層とは、基板に隣接してエピタキシャルに成長した、キャリアの生成、結合、供給、注入、伝導、整流、若しくは増幅を意図しない、若しくは抵抗、容量、電磁誘導の発生を意図しない半導体層である。又、バッファ用化合物半導体層に引き続いて電界効果型トランジスタが形成されている場合には、チャネル層の直下、若しくは一部のＨＥＭＴ素子で採用されているように、チャネル層よりも基板側にキャリア供給層が形成されている場合にはキャリア供給層の直下までの半導体層の一部若しくは全部を示すものとする。
又、本願明細書において、電子部材とは、当該半導体集積回路装置を構成する為の各種部材のことを意味し、前述したトランジスタなどの能動素子や、抵抗などの受動素子をも含む概念である。
本発明によれば、電界効果型トランジスタを含む複数の半導体電子部材を有する半導体集積回路装置において、前記電界効果型トランジスタに対するサイドゲート効果を抑制することが出来る。前記半導体集積回路装置を用いることによって、十分サイドゲート効果を抑制した半導体スイッチ装置を提供することが出来る。
発明の実施の諸形態を説明するに先立って、本願発明の主な諸構成を列挙し説明する。
（１）基板上部に、バッファ用化合物半導体層を介して、並置して搭載される第１の電子部材として電界効果型トランジスタと、第２の電子部材と、及び前記電界効果型トランジスタと前記第２の電子部材との間に素子間分離領域とを、少なくとも有し、
前記素子間分離領域においては、前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在せず、且つ前記バッファ用半導体層と前記半導体基板との界面と、前記バッファ用化合物半導体層を構成する化合物半導体層相互の界面との群の少なくとも一者の界面において、前記界面において形成される異種化合物半導体接合界面での静電ポテンシャルの不連続が、前記電界効果型トランジスタの動作時の多数キャリアにとって、前記バッファ用化合物半導体層の前記基板側の静電ポテンシャルが、この基板側と反対側より小さくなっていることを特徴とする半導体集積回路装置。
前記素子間分離領域は、溝或いは、半導体層へのイオン打ち込みなどによる、いわゆる素子分離領域の形成などによって実現することが出来る。即ち、
（２）前記素子間分離領域は、溝部であり、前記溝部の底面での前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在しないことを特徴とする前項（１）に記載の半導体集積回路装置、であり、或いは
（３）前記素子間分離領域は、イオン打ち込みによる素子分離領域であり、前記素子分離領域の基板側に存在する前記バッファ用化合物半導体層が他の領域より薄い厚さとなされていることを特徴とする前項（２）に記載の半導体集積回路装置で、ある。
（４）前記イオン打ち込みによる素子分離領域は、打ち込まれたイオンのピーク濃度が、実際上１×１０１７ｃｍ−３以上である。実際上、半導体材料によらずこのピーク濃度でよく、このことについては、実施例において更に言及される。又、イオン種に関しても後述される。
（５）通例、前記イオン打ち込みのためのイオンが、酸素イオン、ホウ素イオン、ヘリウムイオン、窒素イオン、クロムイオン、鉄イオン、ルテニウムイオンの群から選ばれた少なくとも一者が好ましい。
（６）水素イオン、フッ素イオンをイオン打ち込みに用いる場合、上述の各イオンとは異なる条件を要する。即ち、前記イオン打ち込みによる素子分離領域の形成し際し、イオン打ち込みのためのイオンが、水素イオン、フッ素イオンの群から選ばれた少なくとも一者である場合、少なくとも前記素子間分離領域での前記バッファ用化合物半導体層が量子井戸構造を含まない構成となす。
尚、前記素子間分離領域の幅は、通例５μｍより２０μｍの範囲が多用される。又、バッファ用化合物半導体層の厚さは、通例用いられている厚さで十分である。例えば、この厚さとして、２００ｎｍより８００ｎｍの範囲が好適である。
これまでに、一例について言及したが、バッファ用化合物半導体層の構成は各種の構成を用いることが出来る。即ち、
（７）第１は、少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、第１の化合物半導体層、多層量子井戸構造の化合物半導体層、及び第２の化合物半導体層を有する構成である。
（８）第２は、先に例示した、少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、量子井戸構造を含まない複数の化合物半導体層で構成である。
（９）第３は、少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、単一の化合物半導体層で構成される例である。この場合も当然、前記バッファ用半導体層と前記半導体基板との界面において形成される異種化合物半導体接合界面での静電ポテンシャルの不連続が、前記電界効果型トランジスタの動作時の多数キャリアにとって、前記バッファ用化合物半導体層の前記基板側の静電ポテンシャルが、この基板側と反対側より小さくなっていることが肝要である。
本願発明の実施に各種基板を用いることが出来る。その代表的な例は、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板である。更には、半導体材料の選択によっては、サファイア基板、炭化珪素基板、珪素基板などを掲げることが出来る。バッファ用化合物半導体層は、これまで、特に化合物半導体装置の分野で用いられる材料を用いることが出来る。勿論、本願発明に係る異種化合物半導体接合界面での静電ポテンシャルの要件を満たすように設定することはいうまでもない。以下に、実用的な観点から、基板とバッファ用化合物半導体層の、より好ましい例を例示する。
（１０）第１は、前記基板がＧａＡｓ基板であり、且つ少なくとも前記素子間分離領域でのバッファ用化合物半導体層がＧａＡｓ、ＡｌＧａＡｓＩｎＧａＡｓ、及びＩｎＧａＡｌＰの群から選ばれた少なくとも一者でなる例である。
（１１）第２は、前記基板がＩｎＰ基板であり、且つ少なくとも前記素子間分離領域でのバッファ用化合物半導体層がＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰ、及びＡｌＧａＩｎＡｓＰの群から選ばれた少なくとも一者でなる例である。
（１２）第３は、前記基板がＧａＮ基板、サファイア基板、炭化珪素基板、及び珪素基板の群からえらばれた一者であり、且つ少なくとも前記素子間分離領域でのバッファ用化合物半導体層がＧａＮ、ＡｌＮ、及びＡｌＧａＮの群から選ばれた少なくとも一者でなる例である。
（１３）第１の電子部材として電界効果型トランジスタの最も有用な例は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。
尚、本願発明に係る半導体集積回路装置の代表的な製造方法の骨子は、次の通りである。これらの製造方法では、バッファ用化合物半導体層は、少なくとも第１及び第２の電子部材の下部、更には素子分離領域底面にバッファ用化合物半導体層が存在する場合、これらのバッファ用化合物半導体層は共通した半導体層である。即ち、基板上に、バッファ用化合物半導体層を形成する工程、前記バッファ用化合物半導体層上に、少なくとも第１の電子部材の主要部、例えば、電界効果型トランジスタの主要部を形成する工程、当該第１の電子部材に隣接した領域に素子分離領域を形成する工程、前記素子分離領域に隣接して第２の電子部材を形成する工程を少なくとも有するものである。尚、素子分離領域は、前述したように、溝或いはイオン打ち込み領域などで製造することが出来る。又、素子分離領域に対応する領域は、バッファ用化合物半導体層を全て除去してもいいし、一部を除去し、一部を残存させても良い。又、第１及び第２の電子部材及び素子分離領域の形成工程の順序は前記順序にこだわらず選択することも出来る。
又、例えば、第２の電子部材の形成にあたっては、先に形成された第１の電子部材形成の為の半導体層を用いても良いし、前記半導体層を一部を除去して用いても良いし、又、前記半導体層の一部或いは全てを除去し、この上部に第２の電子部材形成の為の半導体層を再形成しても良い。
＜実施例１＞
本発明の実施するための形態の一例を、図１を用いて説明する。図１は、本実施例の集積素子の、主要部の断面図である。本例は３階層構造且つその１階層としてＭＱＷ構造（Multi-quantum well）をも挿入したバッファ層を用いる例である。即ち、本実施例は、GaAs基板１０１上にGaAs／AlGaAs積層構造のバッファ層１０２を形成し、その上にInGaAsからなるチャネルを有する歪系ＨＥＭＴ (ＰＨＥＭＴ: Pseudomorphic ＨＥＭＴ) 素子１０３及びそれに隣接して抵抗素子１０４などを集積して作製したＨＥＭＴスイッチである。尚、当該半導体集積回路装置の電界効果型トランジスタ及び抵抗素子の平面配置は通例のもので十分である。例えば、電界効果型トランジスタの場合、ソース、ゲート及びドレインが各々矩形形状とされ平面に順次並置される。又、ゲートが複数の折り曲げられた形状なども用いることが出来る。以下の各実施例においても同様である。
尚、以下、各実施例においては、これまでの説明において用いたバッファ用化合物半導体層の用語を、簡潔に単にバッファ層と称する。
本例によれば、ＭＱＷ構造を含むバッファ層を用いた場合でも、前記半導体集積回路装置におけるサイドゲート効果を抑制することが出来る。
バッファ層の構造を表２に示す。バッファ層２０２は、次の３種類の層を重ねて構成する。即ち、GaAs基板１０１上に、厚さ２００ｎｍのGaAsバッファ層２０２−１、その上に各層の厚さが５０ｎｍのAlGaAs／GaAs（AlGaAs／GaAsは、AlGaAs層とGaAs層を交互に積層した形態を示す）からなる４周期ＭＱＷバッファ層２０２−２、更にその上に厚さ２００ｎｍのAlGaAsバッファ層２０２−３を形成する。
Figure 2009027081
 更に、集積素子となす為、これまで準備した半導体積層体上に、電界効果型トランジスタの一種であるＰＨＥＭＴ素子１０３を形成する。
このＰＨＥＭＴ素子自体は通例のもので十分である。その具体例を例示すれば、次の通りである。即ち、前述の準備された半導体積層体上に、AlGaAs下部キャリア供給層、GaAs／AlGaAs 下部スペーサ層、InGaAsチャネル層、AlGaAs／ GaAs 上部スペーサ層、AlGaAs上部キャリア供給層、AlGaAsショットキ層、GaAsキャップ層を順次エピタキシャル成長する。キャップ層の一部を選択的にエッチングしてショットキ層の一部を露出させる。そして、残ったキャップ層の上にソース電極とドレイン電極、露出したショットキ層の上にゲート電極を形成して電界効果型トランジスタの一種であるＰＨＥＭＴ素子１０３が完成する。
ＰＨＥＭＴ素子１０３に隣接した溝状の領域を、バッファ層１０２の途中までエッチングし、素子分離領域１０５とする。この溝の幅は通例の幅で十分である。即ち、本例では、この幅は概ね１０μｍとした。素子分離領域１０５に隣接するメサ部を用いてメサ抵抗素子１０４を形成する。メサ抵抗素子１０４は、ＰＨＥＭＴ素子１０３の層構造をそのまま用いてもよく、あるいはその一部若しくは全てを除去して、あるいは除去せずに、そのままその上に抵抗素子のための層構造を再成長により形成してもよい。
本例における抵抗素子１０４へ電圧印加された時の、溝の深さとＰＨＥＭＴ素子１０３のサイドゲート効果の大きさの関係を検討した。この問題に関する２次元デバイスシミュレーションの結果を図４に示す。図４は、印加電圧が−１０Vの例である。図４においても、図３での例と同じく、溝１０５の深さは、バッファ層１０２が残存される領域では、バッファ層残し量として、一方、基板内部まで溝が達している場合は、基板削り量として、横軸に示した。縦軸はサイドゲート効果の変化量を任意単位で示したものである。
このシミュレーションでは、GaAs基板内にはＥＬ２と呼ばれるGaAsエネルギ禁制帯中間近傍のエネルギー帯に存在する深い準位を導入しているが、バッファ層には、こうした深い準位は導入しておらず浅いアクセプタ準位のみ導入している。図４において、ＭＱＷ５層残し、ＭＱＷ３層残し、ＭＱＷ除去、全バッファ層除去などは、各々、ＭＱＷ層を５層残存させた場合、ＭＱＷ層を３層残存させた場合、ＭＱＷ層を全て除去した場合、全バッファ層を除去した場合の各結果を示すものである。
従来構造では、図２に示すように、GaAsバッファ層を介してサイドゲート効果が生じている。即ち、ＭＱＷ層を全て除去した場合でもサイドゲート効果が生じている。
本実施例でも、ＭＱＷバッファ層を残して素子分離を行う場合には、サイドゲート効果が生じている。しかし、ＭＱＷバッファ層までを除去して、GaAsバッファ層を残して素子分離を行った場合には、サイドゲート効果は大幅に低減される。これは、伝導電子のGaAs／AlGaAs界面での滞留がないためである。即ち、本発明により、バッファ層は残存させつつ、GaAsバッファ層を介したサイドゲート効果が抑制できることがわかる。
本実施例では、基板にGaAs基板、バッファ層にGaAs／AlGaAs系の積層構造を用いたが、バッファ層にGaAsに変えてInGaP、AlGaAsに変えてInGaAlPを用いてもよい。本実施例のバッファ層は、薄い交互積層膜を含んだ多層構造を用いたが、基板に隣接してGaAs若しくはInGaP層を形成し、その上にAlGaAs若しくはInGaAlPを形成した２層構造としてもよい。或いはまた、AlGaAs若しくはInGaAlPの単層膜でもよい。また、基板にInP基板を用い、バッファ層にInGaAs／InGaAlAs若しくはInGaAs／InGaAsP、若しくはInGaAs／InGaAlAsPからなる２層若しくはそれ以上からなる多層膜を用いてもよく、或いはまた、InGaAlAs、InGaAsP、InGaAlAsP若しくはInPからなる単層膜を用いてもよい。
或いはまた、サファイア基板、窒化ガリウム基板、炭化珪素基板、若しくは珪素基板を用いてバッファ層にGaN／AlGaN或いはGaN／AlNからなる２層若しくはそれ以上からなる多層膜を用いて作製したGaN系電界効果型トランジスタスイッチであってもよい。
バッファ層中に、ソース−ドレイン電極間のバッファリーク電流を抑制する目的で厚さ５ｎｍ乃至１００ｎｍ、キャリア濃度１×１０１６ ｃｍ-３乃至１×１０１８ ｃｍ-３のｐ型ドーピング層を設けてもよい。
本実施例では、電界効果型トランジスタにＰＨＥＭＴを用いたが、その他の電界効果型トランジスタ、例えばMESFET (MEtal Semiconductor Field Effect Transistor)、或いはHIGFET (Heterostructure Insulated-Gate Field Effect Transistor)などを用いてもよい。
本実施例では、着目する電界効果型トランジスタに対するサイドゲートとして作用する素子が、メサ抵抗素子である場合について説明したが、別の電界効果型トランジスタであってもよい。或いはショットキダイオードでもよい。尚、以下の実施例でも同様である。
本実施例では素子間分離領域を、ＰＨＥＭＴ素子を形成する層構造、即ちチャネル層とキャリア供給層、およびゲート、ソース、ドレイン電極を形成する層をエッチングにより除去する場合について説明したが、これらのＰＨＥＭＴ素子の層構造を残したままイオン打ち込みにより素子分離領域を形成してもよい。この場合、イオン打ち込みにより欠陥準位が導入され、フェルミレベルがエネルギ禁制帯中でピニングされることにより高抵抗化する。イオン打ち込みの際のエネルギ等の条件は、イオンの射影飛程(Ｒｐ)+標準偏差(ΔＲｐ)で定義されるイオンの侵入深さがＭＱＷバッファ層の存在する領域より深くなるように設定すればよい。また打ち込むイオンのピーク濃度が１×１０１７ ｃｍ-３以上とすれば、フェルミレベルのピニングを引き起こすのに十分な必要な欠陥準位濃度が得られる。打ち込みイオン種としては酸素、ボロン、ヘリウム、窒素、クロム、鉄、ルテニウムなどを用いればよい。
一方、イオン種として水素を用いると、ＭＱＷ層の浅いドナー、アクセプタが不活性化するものの深い準位が十分に形成されないためフェルミレベルのエネルギ禁制帯中でのピニングが生じない。このためキャリアが移動してＭＱＷの電位障壁で滞留する現象は抑制できず、サイドゲート効果が生じてしまう。イオン種にフッ素を用いた場合も同様である。従って、イオン打ち込みのためのイオンが、水素イオン、フッ素イオンの群から選ばれた少なくとも一者である場合は、少なくとも素子間分離領域でのバッファ層が量子井戸構造を含まない構成にすることが肝要である。
＜実施例２＞
本発明の第２の実施例を、図５を用いて説明する。図５は本例の主要部断面図である。本例は２層構造のバッファ層を用いる例である。即ち、本実施例は、GaAs基板５０１上にAlGaAs／GaAs ２層構造のバッファ層５０２を形成し、その上にInGaAsからなるチャネルを有するＰＨＥＭＴ素子５０３及びそれに隣接して抵抗素子５０４などを集積して作製したＨＥＭＴスイッチの一部である。
本例の構成は、ＭＱＷ構造を含まない為、製造プロセスがより簡便である。更には、素子分離領域の形成に、水素イオン或いはフッ素イオンをも用いることが出来る。このように、本例ではより広範な技術の適用が可能であり、前記半導体集積回路装置に対する、種々の特性要請への設計に裕度が大きい構造である。
バッファ層５０２の構造を表３に示す。GaAs基板上に厚さ２００ｎｍのGaAsバッファ層５０２−１、その上に厚さ２００ｎｍのAlGaAsバッファ層５０２−２を形成してバッファ層とする。その上にＰＨＥＭＴ素子５０３を搭載する。
Figure 2009027081
 このＰＨＥＭＴ素子自体は通例のもので十分である。その具体例を例示すれば、次の通りである。即ち、前述の準備された半導体積層体上に、AlGaAs下部キャリア供給層、GaAs／AlGaAs 下部スペーサ層、InGaAsチャネル層、AlGaAs／ GaAs 上部スペーサ層、AlGaAs上部キャリア供給層、AlGaAsショットキ層、GaAsキャップ層を順次エピタキシャル成長する。キャップ層の一部を選択的にエッチングしてショットキ層の一部を露出させる。残ったキャップ層の上に、ソース電極３（或いは４）とドレイン電極４（或いは３）、露出したショットキ層の上にゲート電極２を形成して電界効果型トランジスタの一種であるＰＨＥＭＴ素子５０３が完成する。
ＰＨＥＭＴ素子５０３に隣接した領域を、バッファ層５０２の途中までエッチングし、素子分離領域５０５とする。素子分離領域５０５に隣接するメサ部を用いてメサ抵抗素子５０４を形成する。メサ抵抗素子５０４は、ＰＨＥＭＴ素子５０３の層構造をそのまま用いてもよく、或いはその一部若しくは全てを除去して或いは除去せずにそのままその上に抵抗素子のための層構造を再成長により形成してもよい。
本実施例のバッファ層に形成されるヘテロ界面は電子が、基板（５０１）側へ伝導する際の電位障壁とならないため、バッファ層中に電子の蓄積は生じない。そのため、素子分離領域を形成する深さに依存せずサイドゲート効果は抑制される。
本実施例では基板にGaAs基板、バッファ層にGaAs／AlGaAsからなる２層膜を用いたが、バッファ層にGaAsに変えてInGaP、AlGaAsに変えてInGaAlPを用いてもよい。本実施例のバッファ層には２層構造を用いたが、基板に隣接してAlGaAs若しくはInGaAlPの単層膜でもよい。
また、基板にInP基板を用い、バッファ層にInGaAs／InGaAlAs若しくはInGaAs／InGaAsP、若しくはInGaAs／InGaAlAsPからなる２層からなる積層膜を用いてもよく、或いはまた、InGaAlAs、InGaAsP、InGaAlAsP若しくはInPからなる単層膜を用いてもよい。或いは又、サファイア基板、窒化ガリウム基板、炭化珪素基板、若しくは珪素基板を用いてバッファ層にGaN／AlGaN或いはGaN／AlNからなる２層膜若しくはAlGaN或いはAlNからなる単層膜を用いて作製したGaN系電界効果型トランジスタスイッチであってもよい。
バッファ層中に、ソース−ドレイン電極間のバッファリーク電流を抑制する目的で厚さ５ｎｍから１００ｎｍ、キャリア濃度１×１０１６ｃｍ-３から１×１０１８ｃｍ-３のｐ型ドーピング層を設けてもよい。
本実施例では電界効果型トランジスタにＰＨＥＭＴを用いたが、その他の電界効果型トランジスタ、例えばMESFET或いはHIGFETなどを用いてもよい。
本実施例では着目する電界効果型トランジスタに対するサイドゲートとして作用する素子がメサ抵抗素子である場合について説明したが、別の電界効果型トランジスタであってもよい。或いはショットキダイオードでもよい。
本実施例では素子間分離領域を、ＰＨＥＭＴ素子を形成する層構造、即ちチャネル層とキャリア供給層、およびゲート、ソース、ドレイン電極を形成する層をエッチングにより除去する場合について説明したが、これらのＰＨＥＭＴ素子の層構造を残したままイオン打ち込みにより素子分離領域を形成してもよい。この場合打ち込みイオン種としては水素、フッ素、酸素、ボロン、ヘリウム、窒素、クロム、鉄、ルテニウムなどが用いられる。イオン打ち込みによりＰＨＥＭＴ素子の層構造の電気抵抗が大きくなり素子が電気的に分離され、かつバッファ層には電子を滞留させるようなヘテロ接合界面の電位障壁が存在しないので、素子間分離領域のバッファ層を介したサイドゲート効果が抑制される。
実施例１ではイオン種として水素は適さない旨述べたが、前述した通り、本実施例の構造ではバッファ層にキャリアの蓄積を引き起こす電位障壁がもともと存在しないので、水素或いはフッ素を用いても問題ない。
＜実施例３＞
本発明の第３の実施例を、図６を用いて説明する。図６は本例の主要部断面図である。本例は単層構造のバッファ層を用いた例である。即ち、本実施例は、GaAs基板６０１上にAlGaAs単層構造のバッファ層６０２を形成し、その上にInGaAsからなるチャネルを有するＰＨＥＭＴ素子６０３及びそれに隣接して抵抗素子６０４などを集積して作製したＨＥＭＴスイッチの一部である。
本例は、単層構造のバッファ層である為、エピタキシャル構造が単純で製造が容易であり、且つ素子分離領域の形成に、水素イオン或いはフッ素イオンをも用いることが出来ることは実施例２と同様である。単層構造のバッファ層であっても、本願発明の特徴たる、バッファ用半導体層と前記半導体基板との界面において形成される異種化合物半導体接合界面での静電ポテンシャルの不連続が、電界効果型トランジスタの動作時の多数キャリアにとって、バッファ用化合物半導体層の基板側の静電ポテンシャルが、この基板側と反対側より小さくなっていることが肝要である。
バッファ層の構造を表４に示す。GaAs基板（６０１）上に厚さ４００ｎｍのAlGaAsバッファ層６０２を形成してバッファ層とする。その上にＰＨＥＭＴ素子６０３を搭載する。
Figure 2009027081
 このＰＨＥＭＴ素子自体は通例のもので十分である。その具体例を例示すれば、次の通りである。即ち、前述の準備された半導体積層体上に、AlGaAs下部キャリア供給層、GaAs／AlGaAs 下部スペーサ層、InGaAsチャネル層、AlGaAs／ GaAs 上部スペーサ層、AlGaAs上部キャリア供給層、AlGaAsショットキ層、GaAsキャップ層を順次エピタキシャル成長する。キャップ層の一部を選択的にエッチングしてショットキ層の一部を露出させ、残ったキャップ層の上にソース電極とドレイン電極、露出したショットキ層の上にゲート電極を形成して電界効果型トランジスタの一種であるＰＨＥＭＴ素子６０３が完成する。
ＰＨＥＭＴ素子６０３に隣接した領域をバッファ層６０２の途中までエッチングし、素子分離領域６０５とする。素子分離領域６０５に隣接するメサ部を用いてメサ抵抗素子６０４を形成する。メサ抵抗素子６０４はＰＨＥＭＴ素子６０３の層構造をそのまま用いてもよく、あるいはその一部若しくは全てを除去してあるいは除去せずにそのままその上に抵抗素子のための層構造を再成長により形成してもよい。
本実施例のバッファ層に形成されるヘテロ界面は電子が基板側へ伝導する際の電位障壁とならないため、バッファ層中での電子の蓄積は生じない。そのため、素子分離領域を形成する深さに依存せずサイドゲート効果は抑制される。
本実施例では基板にGaAs基板、バッファ層にAlGaAs単層構造を用いたが、バッファ層にAlGaAsに変えてInGaAlPを用いてもよい。また、基板にInP基板を用い、InGaAlAs、InGaAsP、InGaAlAsP若しくはInPからなる単層膜を用いてもよい。或いはまた、サファイア基板、窒化ガリウム基板、炭化珪素基板、若しくは珪素基板を用いてバッファ層にAlGaN或いはAlNからなる単層膜を用いて作製したGaN系電界効果型トランジスタスイッチであってもよい。
バッファ層中に、ソース−ドレイン電極間のバッファリーク電流を抑制する目的で厚さ５ｎｍより１００ｎｍ、キャリア濃度１×１０１６ｃｍ-３より１×１０１８ｃｍ-３のｐ型ドーピング層を設けてもよい。
本実施例では電界効果型トランジスタにＰＨＥＭＴを用いたが、その他の電界効果型トランジスタ、例えばMESFET或いはHIGFETなどを用いてもよい。
本実施例では着目する電界効果型トランジスタに対するサイドゲートとして作用する素子がメサ抵抗素子である場合について説明したが、別の電界効果型トランジスタであってもよい。或いはショットキダイオードでもよい。
本実施例では素子間分離領域を、ＰＨＥＭＴ素子を形成する層構造、即ちチャネル層とキャリア供給層、およびゲート、ソース、ドレイン電極を形成する層をエッチングにより除去する場合について説明したが、これらのＰＨＥＭＴ素子の層構造を残したままイオン打ち込みにより素子分離領域を形成してもよい。この場合打ち込みイオン種としては水素、フッ素、酸素、ボロン、ヘリウム、窒素、クロム、鉄、ルテニウムなどが用いられる。イオン打ち込みによりＰＨＥＭＴ素子の層構造の電気抵抗が大きくなり素子が電気的に分離され、かつバッファ層には電子を滞留させるようなヘテロ接合界面の電位障壁が存在しないので、素子間分離領域のバッファ層を介したサイドゲート効果が抑制される。
実施例１ではイオン種として水素は適さない旨述べたが、前述した通り、本実施例の構造ではバッファ層にキャリアの蓄積を引き起こす電位障壁がもともと存在しないので、水素或いはフッ素を用いても問題ない。
以上、諸実施の形態を用いて本願発明を説明してきたが、本願発明によれば、例えば、代表的な適用例である電界効果型トランジスタスイッチ、アンテナ出力信号に高調波歪の小さい電界効果型トランジスタスイッチを容易に作製する事ができる。更に、本願発明の適用によって、電界効果型トランジスタを含む複数の半導体電子部材を有する半導体集積回路装置を用いているWide-band CDMA方式の携帯電話などにおいて、相互変調歪を低減することができた。
本願発明を詳細に説明してきたが、主要な適用例である電界効果型トランジスタスイッチの多岐にわたる諸形態を、次に列挙する。
（１）基板上に隣接してバッファ層が形成されており、前記バッファ層上に隣接して積層した半導体層を用いて作製した複数の素子が集積されている集積装置において、素子間の半導体層の少なくとも前記バッファ層の一部まで物理的に除去することにより素子分離を行い、且つ前記素子分離領域において前記バッファ層と基板との界面、及び／或いは前記バッファ層を形成する半導体層同士の界面において形成される異種半導体接合界面での静電ポテンシャルの不連続が、電界効果型トランジスタの動作における多数キャリアにとり、表面側よりも基板側の静電ポテンシャルが小さくなっていることを特徴とする電界効果型トランジスタスイッチ。
（２）基板上に隣接してバッファ層が形成されており、前記バッファ層上に隣接して積層した半導体層を用いて作製した複数の素子が集積されている集積装置において、素子間の半導体層及びバッファ層の少なくとも一部若しくは全部が物理的に残存し且つ前記残存する半導体層及びバッファ層へのイオンの打ち込により素子分離を行っており、且つ打ち込まれたイオンの射影飛程と前記射影飛程の標準偏差の和で定義される打ち込みイオンの侵入深さよりも深い領域にまでバッファ層が存在し、且つ前記素子分離領域において前記バッファ層と基板との界面、及び／或いは前記打ち込みイオンの侵入深さより深い領域の前記バッファ層を形成する半導体層同士の界面において形成される異種半導体接合界面での静電ポテンシャルの不連続が、電界効果型トランジスタの動作における多数キャリアにとり、表面側よりも基板側の静電ポテンシャルが小さくなっていることを特徴とする電界効果型トランジスタスイッチ。
（３）前項（２）の電界効果型スイッチにおいて、素子間分離を行うために打ち込まれたイオンのピーク濃度が１×１０１７ｃｍ-３以上であることを特徴とする電界効果型トランジスタスイッチ。
（４）前項（２）−（３）の電界効果型スイッチにおいて、素子間分離を行うためのイオンが酸素イオン、ホウ素イオン、ヘリウムイオン、窒素イオン、クロムイオン、鉄イオン、ルテニウムイオンであることを特徴とする電界効果型トランジスタスイッチ。
（５）基板上に隣接してバッファ層が形成されており、前記バッファ層上に隣接して積層した半導体層を用いて作製した複数の素子が集積されている集積装置において、素子間の半導体層及びバッファ層の少なくとも一部若しくは全部が物理的に残存し且つ前記残存する半導体層及びバッファ層への水素イオンの打ち込により素子分離を行っており、素子間絶縁領域に物理的に残存するバッファ層中に存在する界面及びバッファ層と基板との界面において形成される異種半導体接合界面での静電ポテンシャルの不連続が、電界効果型トランジスタの動作における多数キャリアにとり、表面側よりも基板側の静電ポテンシャルが小さくなっていることを特徴とする電界効果型トランジスタスイッチ。
（６）基板上に隣接してバッファ層が形成されており、前記バッファ層上に隣接して積層した半導体層を用いて作製した複数の素子が集積されている集積装置において、素子間の半導体層及びバッファ層の少なくとも一部若しくは全部が物理的に残存し且つ前記残存する半導体層及びバッファ層へのフッ素イオンの打ち込により素子分離を行っており、素子間絶縁領域に物理的に残存するバッファ層中に存在する界面及びバッファ層と基板との界面において形成される異種半導体接合界面での静電ポテンシャルの不連続が、電界効果型トランジスタの動作における多数キャリアにとり、表面側よりも基板側の静電ポテンシャルが小さくなっていることを特徴とする電界効果型トランジスタスイッチ。
（７）前項（１）−（６）の電界効果型スイッチにおいて、基板にGaAs基板を用い、バッファ層に少なくともAlGaAsを含むことを特徴とする電界効果型トランジスタスイッチ。
（８）前項（１）−（６）の電界効果型スイッチにおいて、基板にInP基板を用い、バッファ層に少なくともAlInAs、 GaInAs、 AlGaInAs、 GaInAsP、 AlGaInAsPのいずれかを含むことを特徴とする電界効果型トランジスタスイッチ。
（９）前項（１）−（６）の電界効果型スイッチにおいて、基板にGaN基板若しくはサファイア基板を用い、バッファ層に少なくともGaN、AlN、AlGaNを含むことを特徴とする電界効果型トランジスタスイッチ。
（１０）前項（１）−（６）の電界効果型スイッチにおいて、電界効果型トランジスタが高電子移動度トランジスタ(ＨＥＭＴ: High Electron Mobility Transistor)であることを特徴とする電界効果型トランジスタスイッチ。
本発明の第１の実施の形態を示した断面図。 従来構造の電界効果型トランジスタスイッチの形態を示した断面図。 従来構造の電界効果型トランジスタスイッチのサイドゲート効果を説明する図。 本発明の効果を説明する図。 本発明の第２の実施の形態を示した断面図。 本発明の第３の実施の形態を示した断面図。
符号の説明
１０１：GsAs基板、１０２：AlGaAs／GaAs積層構造を有するバッファ層、１０３：ＰＨＥＭＴ素子、１０４：メサ抵抗素子、１０５：素子分離領域、２０１：GsAs基板、２０２：AlGaAs／GaAs積層構造を有するバッファ層、２０３：ＨＥＭＴ素子、２０４：メサ抵抗素子、２０５：素子分離領域、５０１：GsAs基板、５０２：AlGaAs／GaAs ２層構造を有するバッファ層、５０３：ＰＨＥＭＴ素子、５０４：メサ抵抗素子、５０５：素子分離領域、６０１：GsAs基板、６０２：AlGaAs／GaAs ２層構造を有するバッファ層、６０３：ＰＨＥＭＴ素子、６０４：メサ抵抗素子、６０５：素子分離領域。

Claims (20)

  1. 基板上部に、バッファ用化合物半導体層を介して、並置して搭載される第１の電子部材として電界効果型トランジスタと、第２の電子部材と、及び前記電界効果型トランジスタと前記第２の電子部材との間に素子間分離領域とを少なくとも有し、
    前記素子間分離領域においては、前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在せず、且つ前記バッファ用半導体層と前記半導体基板との界面と、前記バッファ用化合物半導体層を構成する化合物半導体層相互の界面との群の少なくとも一者の界面において、前記界面において形成される異種化合物半導体接合界面での静電ポテンシャルの不連続が、前記電界効果型トランジスタの動作時の多数キャリアにとって、前記バッファ用化合物半導体層の前記基板側の静電ポテンシャルが、この基板側と反対側より小さくなっている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１において、
    前記素子間分離領域は、溝部であり、前記溝部の底面での前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在しないことを特徴とする半導体集積回路装置。
  3. 請求項２において、
    前記素子間分離領域は、イオン打ち込みによる素子分離領域であり、前記素子分離領域の基板側に存在する前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在しないことを特徴とする半導体集積回路装置。
  4. 請求項３において、
    前記イオン打ち込みによる素子分離領域は、打ち込まれたイオンのピーク濃度が１×１０１７ｃｍ−３以上であることを特徴とする半導体集積回路装置。
  5. 請求項４において、
    前記イオン打ち込みのためのイオンが、酸素イオン、ホウ素イオン、ヘリウムイオン、窒素イオン、クロムイオン、鉄イオン、ルテニウムイオンの群から選ばれた少なくとも一者であることを特徴とする半導体集積回路装置。
  6. 請求項３において、
    少なくとも前記素子間分離領域での前記バッファ用化合物半導体層が量子井戸構造を含まず、且つ前記イオン打ち込みによる素子分離領域は、イオン打ち込みのためのイオンが、水素イオン、フッ素イオンの群から選ばれた少なくとも一者であることを特徴とする半導体集積回路装置。
  7. 請求項１において、
    少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、第１の化合物半導体層、多層量子井戸構造の化合物半導体層、及び第２の化合物半導体層を有することを特徴とする半導体集積回路装置。
  8. 請求項１において、
    少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、量子井戸構造を含まない複数の化合物半導体層で構成されることを特徴とする半導体集積回路装置。
  9. 請求項１において、
    少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、単一の化合物半導体層で構成され、且つ前記バッファ用半導体層と前記半導体基板との界面において形成される異種化合物半導体接合界面での静電ポテンシャルの不連続が、前記電界効果型トランジスタの動作時の多数キャリアにとって、前記バッファ用化合物半導体層の前記基板側の静電ポテンシャルが、この基板側と反対側より小さくなっていることを特徴とする半導体集積回路装置。
  10. 請求項１において、
    前記基板がＧａＡｓ基板であり、且つ少なくとも前記素子間分離領域でのバッファ用化合物半導体層がＧａＡｓ、ＡｌＧａＡｓＩｎＧａＡｓ、及びＩｎＧａＡｌＰの群から選ばれた少なくとも一者でなることを特徴とする半導体集積回路装置。
  11. 請求項１において、
    前記基板がＩｎＰ基板であり、且つ少なくとも前記素子間分離領域でのバッファ用化合物半導体層がＡｌＩｎＡｓ、ＧａＩｎＡｓ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰ、及びＡｌＧａＩｎＡｓＰの群から選ばれた少なくとも一者でなることを特徴とする半導体集積回路装置。
  12. 請求項１において、
    前記基板がＧａＮ基板、サファイア基板、炭化珪素基板、及び珪素基板の群からえらばれた一者であり、且つ少なくとも前記素子間分離領域でのバッファ用化合物半導体層がＧａＮ、ＡｌＮ、及びＡｌＧａＮの群から選ばれた少なくとも一者でなることを特徴とする半導体集積回路装置。
  13. 請求項１において、
    第１の電子部材としての電界効果型トランジスタが、高電子移動度トランジスタ（ＨＥＭＴ:High Electron Mobility Transistor）であることを特徴とする半導体集積回路装置。
  14. 半導体集積回路装置を含んで構成された半導体スイッチ装置であって、
    前記半導体集積回路装置は、
    基板上部に、バッファ用化合物半導体層を介して、並置して搭載される第１の電子部材として電界効果型トランジスタと、第２の電子部材と、及び前記電界効果型トランジスタと前記第２の電子部材との間に素子間分離領域とを少なくとも有し、
    前記素子間分離領域においては、前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在せず、且つ前記バッファ用半導体層と前記半導体基板との界面と、前記バッファ用化合物半導体層を構成する化合物半導体層相互の界面との群の少なくとも一者の界面において、前記界面において形成される異種化合物半導体接合界面での静電ポテンシャルの不連続が、前記電界効果型トランジスタの動作時の多数キャリアにとって、前記バッファ用化合物半導体層の前記基板側の静電ポテンシャルが、この基板側と反対側より小さくなっている
    ことを特徴とする半導体スイッチ装置。
  15. 請求項１４において、
    前記素子間分離領域は、溝部であり、前記溝部の底面での前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在しないことを特徴とする半導体スイッチ装置。
  16. 請求項１５において、
    前記素子間分離領域は、イオン打ち込みによる素子分離領域であり、前記素子分離領域の基板側に存在する前記バッファ用化合物半導体層が他の領域より薄い厚さとなされるか或いは当該バッファ用化合物半導体層が存在しないことを特徴とする半導体スイッチ装置。
  17. 請求項１６において、
    前記イオン打ち込みによる素子分離領域は、打ち込まれたイオンのピーク濃度が１×１０１７ｃｍ−３以上であることを特徴とする半導体スイッチ装置。
  18. 請求項１７において、
    前記イオン打ち込みのためのイオンが、酸素イオン、ホウ素イオン、ヘリウムイオン、窒素イオン、クロムイオン、鉄イオン、ルテニウムイオンの群から選ばれた少なくとも一者であることを特徴とする半導体スイッチ装置。
  19. 請求項１８において、
    少なくとも前記素子間分離領域での前記バッファ用化合物半導体層が量子井戸構造を含まず、且つ前記イオン打ち込みによる素子分離領域は、イオン打ち込みのためのイオンが、水素イオン、フッ素イオンの群から選ばれた少なくとも一者であることを特徴とする半導体スイッチ装置。
  20. 請求項１４において、
    少なくとも前記素子間分離領域でのバッファ用化合物半導体層が、第１の化合物半導体層、多層量子井戸構造の化合物半導体層、及び第２の化合物半導体層を有することを特徴とする半導体スイッチ装置。
JP2007190778A 2007-07-23 2007-07-23 半導体集積回路装置及びこれを用いた半導体スイッチ装置 Pending JP2009027081A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007190778A JP2009027081A (ja) 2007-07-23 2007-07-23 半導体集積回路装置及びこれを用いた半導体スイッチ装置
TW097102195A TW200905863A (en) 2007-07-23 2008-01-21 Semiconductor integrated circuit device and semiconductor switching device using thereof
US12/019,137 US20090026499A1 (en) 2007-07-23 2008-01-24 Semiconductor integrated circuit device and semiconductor switching device using thereof
SG200800716-3A SG149744A1 (en) 2007-07-23 2008-01-25 Semiconductor integrated circuit device and semiconductor switching device using thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007190778A JP2009027081A (ja) 2007-07-23 2007-07-23 半導体集積回路装置及びこれを用いた半導体スイッチ装置

Publications (1)

Publication Number Publication Date
JP2009027081A true JP2009027081A (ja) 2009-02-05

Family

ID=40294475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007190778A Pending JP2009027081A (ja) 2007-07-23 2007-07-23 半導体集積回路装置及びこれを用いた半導体スイッチ装置

Country Status (4)

Country Link
US (1) US20090026499A1 (ja)
JP (1) JP2009027081A (ja)
SG (1) SG149744A1 (ja)
TW (1) TW200905863A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101503778B1 (ko) * 2012-06-28 2015-03-18 가부시키가이샤 어드밴티스트 스위치 장치 및 시험 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080926A (ja) * 2008-08-29 2010-04-08 Toshiba Lighting & Technology Corp Ｌｅｄ点灯装置および照明器具
JP4794655B2 (ja) * 2009-06-09 2011-10-19 シャープ株式会社 電界効果トランジスタ
US8927999B2 (en) 2011-11-21 2015-01-06 Avogy, Inc. Edge termination by ion implantation in GaN
KR101919422B1 (ko) * 2012-09-28 2019-02-08 삼성전자주식회사 질화물 반도체 기반의 파워 변환 장치
CN106603032B (zh) * 2016-12-27 2019-08-02 成都海威华芯科技有限公司 一种AlN SAW光电集成器件的制作方法
CN111128896A (zh) * 2019-12-13 2020-05-08 深圳第三代半导体研究院 一种无线电压传感器及其制备方法
CN113363254B (zh) * 2021-06-02 2024-06-18 厦门市三安集成电路有限公司 一种半导体器件及其制备方法
CN115172366A (zh) * 2022-09-05 2022-10-11 晶通半导体(深圳)有限公司 一种单片集成分压器的氮化镓器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523593A (en) * 1992-03-30 1996-06-04 Hitachi, Ltd. Compound semiconductor integrated circuit and optical regenerative repeater using the same
JPH07263644A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 化合物半導体集積回路
US7023030B2 (en) * 1999-02-24 2006-04-04 Quantum Semiconductor, Llc Misfet
JP2001244419A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 高周波モジュール及び移動体検知モジュール
JP2002208600A (ja) * 2001-01-10 2002-07-26 Fujitsu Quantum Devices Ltd 半導体装置
WO2003015174A2 (en) * 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP4272142B2 (ja) * 2004-12-07 2009-06-03 株式会社ルネサステクノロジ スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP5112620B2 (ja) * 2005-05-31 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 化合物半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101503778B1 (ko) * 2012-06-28 2015-03-18 가부시키가이샤 어드밴티스트 스위치 장치 및 시험 장치

Also Published As

Publication number Publication date
TW200905863A (en) 2009-02-01
SG149744A1 (en) 2009-02-27
US20090026499A1 (en) 2009-01-29

Similar Documents

Publication Publication Date Title
US11081578B2 (en) III-V depletion mode semiconductor device
US10541324B2 (en) Semiconductor device with a recessed ohmic contact and methods of fabrication
JP5065616B2 (ja) 窒化物半導体素子
US9276082B2 (en) Method for producing a semiconductor device comprising a Schottky diode and a high electron mobility transistor
JP2009027081A (ja) 半導体集積回路装置及びこれを用いた半導体スイッチ装置
KR100967779B1 (ko) 화합물 반도체 장치 및 그것을 이용한 도허티 증폭기
US8716756B2 (en) Semiconductor device
JP5396911B2 (ja) 化合物半導体装置及びその製造方法
US9349819B2 (en) Heterojunction semiconductor device and manufacturing method
JP2008112868A (ja) 半導体装置およびその製造方法
KR20120048244A (ko) Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP5900315B2 (ja) 半導体装置および半導体装置の製造方法
JP2013004967A (ja) エンハンスメント型ｉｉｉ−ｖ族高電子移動度トランジスタ（ｈｅｍｔ）および製造方法
JP2012256864A (ja) ノーマリーオフ型高電子移動度トランジスタ
JP2008263146A (ja) 半導体装置およびその製造方法
US7250642B2 (en) Field-effect transistor
US10468406B2 (en) Integrated enhancement mode and depletion mode device structure and method of making the same
JP2009224605A (ja) 半導体装置およびその製造方法
CN114402442A (zh) 氮化物基半导体装置及其制造方法
JP2004241711A (ja) 半導体装置
JP2019114581A (ja) 化合物半導体装置及びその製造方法
CN104037211A (zh) 半导体器件和电子装置
US20210398857A1 (en) Transistor Manufacturing Method
US20210202728A1 (en) Enhancement-mode high-electron-mobility transistor
US10431676B2 (en) Semiconductor device and method for forming the same