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JP5105817B2 - Semiconductor device - Google Patents

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JP5105817B2 JP2006270463A JP2006270463A JP5105817B2 JP 5105817 B2 JP5105817 B2 JP 5105817B2 JP 2006270463 A JP2006270463 A JP 2006270463A JP 2006270463 A JP2006270463 A JP 2006270463A JP 5105817 B2 JP5105817 B2 JP 5105817B2
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Description

本発明は、無線通信用の半導体装置に関する。特に、半導体薄膜トランジスタを用いて形成した回路に、通信信号から生成した電源電圧を供給する半導体装置に関する。 The present invention relates to a semiconductor device for wireless communication. In particular, the present invention relates to a semiconductor device that supplies a power supply voltage generated from a communication signal to a circuit formed using a semiconductor thin film transistor.

近年、超小型ICチップと、無線通信用のアンテナを組み合わせた小型の半導体装置(以下、無線チップと記す)が脚光を浴びている。無線チップは、無線通信装置(以下、リーダ/ライタと記す)を使った通信信号の授受により、データを書き込んだり、データを読み出すことができる。   In recent years, a small semiconductor device (hereinafter referred to as a wireless chip) in which an ultra-small IC chip and an antenna for wireless communication are combined has attracted attention. The wireless chip can write and read data by exchanging communication signals using a wireless communication device (hereinafter referred to as a reader / writer).

無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在の商品管理では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップを商品管理に用いると、無線でデータを読み取るため、無線による通信信号が通過するのであれば遮蔽物があっても読み取ることができる。従って、商品管理に無線チップを用いることにより、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている(特許文献1参照)。
特開2000−149194号公報
As an application field of the wireless chip, for example, merchandise management in the distribution industry can be cited. In the current merchandise management, merchandise management using a bar code or the like is the mainstream, but since the bar code is optically read, the data cannot be read if there is a shield. On the other hand, when a wireless chip is used for merchandise management, data is read wirelessly, so if a wireless communication signal passes, it can be read even if there is a shield. Therefore, using a wireless chip for merchandise management is expected to improve merchandise management efficiency and cost. In addition, a wide range of applications such as a boarding ticket, an air passenger ticket, and automatic fee settlement are expected (see Patent Document 1).
JP 2000-149194 A

無線チップにおいて、通信信号から電源電圧を生成する方法を、図3及び図4を用いて説明する。図3は無線チップにおける電源回路であり、図4は電源回路の各部における電圧の時間変化である。   A method for generating a power supply voltage from a communication signal in a wireless chip will be described with reference to FIGS. FIG. 3 shows a power supply circuit in the wireless chip, and FIG. 4 shows a time change of voltage in each part of the power supply circuit.

図3において、電源回路はアンテナ部301、整流部302、保持容量部303を有する。アンテナ部301はアンテナ304、共振容量305を有する。通信信号を受信することにより、アンテナ部301の第1の出力端子306と第2の出力端子307との間に電位差(以下、アンテナ部301の出力電位と記す)が生じる。整流部302は、ダイオード308から構成される。なお、簡単のため、整流部302は半波整流部として説明する。整流部302の第1の入力端子309と第2の入力端子310とにアンテナ部301の第1の出力端子306と第2の出力端子307とが接続され、整流部302の第1の出力端子311と第2の出力端子312との間に整流された電位差(以下、整流部302の出力電位と記す)を生じる。保持容量部303は、保持容量313を有する。保持容量部303の第1の入力端子314と第2の入力端子315とに整流部302の第1の出力端子311と第2の出力端子312とが接続され、保持容量部303の第1の出力端子316と第2の出力端子317との間に電位差(以下、保持容量部303の出力電位と記す)が生じる。保持容量部303の出力電位が、無線チップの電源電圧となる。   In FIG. 3, the power supply circuit includes an antenna portion 301, a rectifying portion 302, and a storage capacitor portion 303. The antenna unit 301 includes an antenna 304 and a resonance capacitor 305. By receiving the communication signal, a potential difference (hereinafter referred to as an output potential of the antenna unit 301) is generated between the first output terminal 306 and the second output terminal 307 of the antenna unit 301. The rectifying unit 302 includes a diode 308. For simplicity, the rectification unit 302 will be described as a half-wave rectification unit. The first output terminal 306 and the second output terminal 307 of the antenna unit 301 are connected to the first input terminal 309 and the second input terminal 310 of the rectifying unit 302, and the first output terminal of the rectifying unit 302 is connected. A rectified potential difference (hereinafter referred to as an output potential of the rectifying unit 302) is generated between 311 and the second output terminal 312. The storage capacitor unit 303 has a storage capacitor 313. The first output terminal 311 and the second output terminal 312 of the rectifier 302 are connected to the first input terminal 314 and the second input terminal 315 of the storage capacitor 303, and the first of the storage capacitor 303 A potential difference (hereinafter referred to as an output potential of the storage capacitor portion 303) is generated between the output terminal 316 and the second output terminal 317. The output potential of the storage capacitor portion 303 becomes the power supply voltage of the wireless chip.

図4において、図3のアンテナ部301における出力電位の時間変化を図4(A)の波形401とする。このとき、図3の整流部302の出力電位の時間変化が図4(B)の波形402となる。また、図3の保持容量部303の出力電位の時間変化が図4(B)の波形403となる。整流部302におけるダイオード308は、整流部302における第1の出力端子311の電位より第1の入力端子309における電位が高い場合のみ導通状態となる。従って、ダイオード308はアンテナ部301の出力電位が正電位の部分のみに整流する機能を有する。整流部302の出力電位は、保持容量313により平滑化され、保持容量部303の出力電位となるが、無線チップの回路に電力として消費されるため、徐々に減衰する。以上のことを繰り返すため、保持容量部303の出力電位は、波形403のように時間変化する。   In FIG. 4, the time change of the output potential in the antenna portion 301 in FIG. 3 is represented by a waveform 401 in FIG. At this time, the time change of the output potential of the rectifier 302 in FIG. 3 becomes a waveform 402 in FIG. Further, the time change of the output potential of the storage capacitor portion 303 in FIG. 3 becomes a waveform 403 in FIG. The diode 308 in the rectifier 302 is in a conductive state only when the potential at the first input terminal 309 is higher than the potential at the first output terminal 311 in the rectifier 302. Therefore, the diode 308 has a function of rectifying only the portion where the output potential of the antenna portion 301 is positive. The output potential of the rectifier 302 is smoothed by the storage capacitor 313 and becomes the output potential of the storage capacitor 303, but is gradually attenuated because it is consumed as power in the circuit of the wireless chip. In order to repeat the above, the output potential of the storage capacitor portion 303 changes with time as shown by the waveform 403.

以上のように、無線チップでは、通信信号から電源電圧を生成するため、振幅の強大な通信信号を与えた場合には、無線チップ内部で回路を電気的に破壊するような大電圧が生成してしまう恐れがある。また、このことを逆手に取って、第三者が、故意に強大な通信信号を無線チップに与え、回路を電気的に破壊することで、無線チップから情報を読み出せなくすることも想定される。このように振幅の強大な通信信号により、無線チップを破壊することを、以下、強電波攻撃と呼ぶことにする。無線チップから情報を読み出せなくなることを防止するため、無線チップでは、このような強電波攻撃に対する耐性が必要とされるのである。   As described above, since the power supply voltage is generated from the communication signal in the wireless chip, when a communication signal having a large amplitude is given, a large voltage is generated so as to electrically destroy the circuit inside the wireless chip. There is a risk that. In addition, taking this in the other hand, it is also assumed that a third party intentionally gives a strong communication signal to the wireless chip and electrically destroys the circuit, thereby making it impossible to read information from the wireless chip. The Such destruction of a wireless chip by a communication signal having a strong amplitude will be referred to as a strong radio wave attack hereinafter. In order to prevent the information from being read from the wireless chip, the wireless chip needs to be resistant to such a strong radio wave attack.

本発明は、上記の問題を鑑みなされたもので、強電波攻撃に対する高耐性を有する無線チップを提供する。特に、強大な通信信号を受信しても、無線チップ内部で生成する電源電圧を規定値とする回路を備えた無線チップを提供する。   The present invention has been made in view of the above problems, and provides a wireless chip having high resistance to strong radio wave attacks. In particular, a wireless chip including a circuit that uses a power supply voltage generated inside a wireless chip as a specified value even when a strong communication signal is received is provided.

本発明における無線チップでは、電源回路において、電源回路が破壊される電圧、つまり規定電圧の範囲を超える電源電圧に達した場合、電源配線と接地配線とが電気的に短絡する素子を備えた回路を有する。なお、電源電圧は、所定の電位差を有するため、当該素子は規定電圧の範囲を超える電位差に達した場合、電源配線と接地配線とを電気的に短絡する機能を有する。このような構成とすることで、強大な通信信号が与えられた時でも、電源回路で生成する電源電圧は、規定電圧の範囲を超えることはない。従って、強電波攻撃に対する高耐性を有する、信頼性の高い無線チップを提供する。   In the wireless chip according to the present invention, in the power supply circuit, a circuit including an element that electrically shorts the power supply wiring and the ground wiring when the power supply circuit reaches a voltage that destroys the power supply circuit, that is, a power supply voltage that exceeds a specified voltage range. Have Note that since the power supply voltage has a predetermined potential difference, the element has a function of electrically short-circuiting the power supply wiring and the ground wiring when a potential difference exceeding the specified voltage range is reached. With such a configuration, even when a strong communication signal is given, the power supply voltage generated by the power supply circuit does not exceed the specified voltage range. Therefore, a highly reliable wireless chip having high resistance to strong radio wave attacks is provided.

本明細書で開示する本発明の構成は、無線信号より電源電圧が生成される半導体装置において、電源電圧を生成する電源回路は、リーク素子を有し、リーク素子は、規定電圧の範囲を超える電圧が電源回路内に生じたときのリーク素子の電気抵抗が、規定電圧の範囲内の電圧が電源回路内に生じたときのリーク素子の電気抵抗より低くなることにより、電源電圧を規定電圧の範囲内に保持することを特徴とする半導体装置である。   In the structure of the present invention disclosed in this specification, in a semiconductor device in which a power supply voltage is generated from a radio signal, the power supply circuit that generates the power supply voltage includes a leak element, and the leak element exceeds a specified voltage range. The electrical resistance of the leakage element when a voltage is generated in the power supply circuit is lower than the electrical resistance of the leakage element when a voltage within the specified voltage range is generated in the power supply circuit, thereby reducing the power supply voltage to the specified voltage. It is a semiconductor device characterized by being held within a range.

本発明の別構成は、無線信号より電源電圧が生成される半導体装置において、電源電圧を生成する電源回路は、保持容量と、リーク素子を有し、リーク素子は、規定電圧の範囲を超える電圧が電源回路内に生じたときのリーク素子の電気抵抗が、規定電圧の範囲内の電圧が電源回路内に生じたときのリーク素子の電気抵抗より低くなることにより、保持容量に蓄積された電荷を電流としてリーク素子に流し、電源電圧を規定電圧の範囲内に保持することを特徴とする半導体装置である。   According to another configuration of the present invention, in a semiconductor device in which a power supply voltage is generated from a radio signal, a power supply circuit that generates the power supply voltage includes a storage capacitor and a leak element, and the leak element is a voltage exceeding a specified voltage range. The electric resistance of the leakage element when the voltage is generated in the power supply circuit becomes lower than the electric resistance of the leakage element when the voltage within the range of the specified voltage is generated in the power supply circuit. Is supplied to the leakage element as a current, and the power supply voltage is maintained within a specified voltage range.

本発明の別構成は、無線信号より電源電圧が生成される半導体装置において、前記電源電圧を生成する電源回路は、アンテナ部と、整流部と、保持容量部を含み、前記アンテナ部は、アンテナと、共振容量を有し、整流部は、ダイオードを有し、保持容量部は、保持容量と、リーク素子を有し、リーク素子は、規定電圧の範囲を超える電圧が電源回路内に生じたときのリーク素子の電気抵抗が、規定電圧の範囲内の電圧が電源回路内に生じたときのリーク素子の電気抵抗より低くなることにより、保持容量に蓄積された電荷を電流としてリーク素子に流し、電源電圧を規定電圧の範囲内に保持することを特徴とする半導体装置である。   In another configuration of the present invention, in a semiconductor device in which a power supply voltage is generated from a radio signal, the power supply circuit that generates the power supply voltage includes an antenna unit, a rectifier unit, and a storage capacitor unit, and the antenna unit includes an antenna And the resonant capacitor, the rectifier unit has a diode, the storage capacitor unit has a storage capacitor and a leak element, and the leak element has a voltage exceeding the specified voltage range in the power supply circuit. When the electrical resistance of the leakage element becomes lower than the electrical resistance of the leakage element when a voltage within the specified voltage range is generated in the power supply circuit, the electric charge accumulated in the storage capacitor flows as a current to the leakage element. The semiconductor device is characterized in that the power supply voltage is maintained within a specified voltage range.

本発明において、整流部は、ダイオードを複数有することができる。   In the present invention, the rectifying unit can include a plurality of diodes.

本発明において、電源回路は、絶縁表面を有する基板上に形成された半導体薄膜を有する薄膜トランジスタを用いて構成されている。   In the present invention, the power supply circuit is formed using a thin film transistor having a semiconductor thin film formed over a substrate having an insulating surface.

本発明において、絶縁表面を有する基板は、ガラス基板、石英基板、プラスチック基板、SOI基板のいずれかを適用することができる。   In the present invention, any of a glass substrate, a quartz substrate, a plastic substrate, and an SOI substrate can be used as the substrate having an insulating surface.

本発明において、保持容量部の第1の出力端子と第2の出力端子との間の電位差が電源電圧となる。   In the present invention, the potential difference between the first output terminal and the second output terminal of the storage capacitor portion is the power supply voltage.

本発明において、リーク素子は、N型MOSトランジスタ、またはP型MOSトランジスタを適用することができる。   In the present invention, an N-type MOS transistor or a P-type MOS transistor can be applied as the leak element.

本発明において、リーク素子は、N型メモリトランジスタ、またはP型メモリトランジスタを適用することができる。   In the present invention, an N-type memory transistor or a P-type memory transistor can be applied as the leak element.

本発明において、リーク素子は、第1の領域と第1の領域よりゲート絶縁膜の膜厚が薄い第2の領域を有するゲート絶縁膜を含むMIS容量を適用することができる。またはリーク素子は、半導体薄膜と、ゲート絶縁膜と、ゲート電極を積層することで形成されるMIS容量を有し、ゲート絶縁膜は、第1の領域と第1の領域よりゲート絶縁膜の膜厚が薄い第2の領域を有してもよい。この場合、第2の領域におけるゲート絶縁膜の膜厚は、第1の領域のゲート絶縁膜の膜厚の50%〜80%となる。   In the present invention, a MIS capacitor including a gate insulating film having a first region and a second region in which the gate insulating film is thinner than the first region can be applied to the leak element. Alternatively, the leak element has a MIS capacitor formed by stacking a semiconductor thin film, a gate insulating film, and a gate electrode. The gate insulating film is a film of the gate insulating film from the first region and the first region. You may have a 2nd area | region where thickness is thin. In this case, the thickness of the gate insulating film in the second region is 50% to 80% of the thickness of the gate insulating film in the first region.

本発明において、リーク素子は、半導体薄膜と、ゲート絶縁膜と、ゲート電極を積層することで形成されるMIS容量を適用することができる。この場合、ゲート絶縁膜は、第1の領域と第1の領域よりゲート絶縁膜の膜厚が薄い第2の領域を有し、第2の領域は、ゲート電極の端部と重なっている。   In the present invention, a MIS capacitor formed by stacking a semiconductor thin film, a gate insulating film, and a gate electrode can be applied to the leak element. In this case, the gate insulating film includes a first region and a second region where the thickness of the gate insulating film is smaller than that of the first region, and the second region overlaps with an end portion of the gate electrode.

本発明において、リーク素子は、半導体薄膜と、ゲート絶縁膜と、ゲート電極を積層することで形成されるMIS容量を適用することができる。この場合、ゲート絶縁膜は、第1の領域と第1の領域よりゲート絶縁膜の膜厚が薄い第2の領域を有し、第1の領域は、半導体薄膜と重なっており、第2の領域は、半導体薄膜の端部と重なっている。   In the present invention, a MIS capacitor formed by stacking a semiconductor thin film, a gate insulating film, and a gate electrode can be applied to the leak element. In this case, the gate insulating film includes a first region and a second region in which the gate insulating film is thinner than the first region, and the first region overlaps the semiconductor thin film, and the second region The region overlaps the end of the semiconductor thin film.

本発明により、電源電圧を通信信号より作成される無線チップにおいて、信頼性の高い無線チップを提供することができる。特に、無線チップを薄膜トランジスタにより形成した場合に、本発明は有効である。   According to the present invention, a highly reliable wireless chip can be provided as a wireless chip in which a power supply voltage is generated from a communication signal. In particular, the present invention is effective when the wireless chip is formed of a thin film transistor.

以下に、本発明の実施の形態及び実施例を、図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、実施の形態及び実施例を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments and examples of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of the embodiments and examples. Note that the same portions or portions having similar functions are denoted by the same reference symbols throughout the drawings for describing the embodiments and examples, and the repetitive description thereof is omitted.

(実施の形態1)
本実施の形態では、本発明における無線チップを、図1及び図2を用いて説明する。図1は、本発明における無線チップにおける電源回路であり、図2は、電源回路の各部における電圧の時間変化である。
(Embodiment 1)
In this embodiment mode, a wireless chip according to the present invention will be described with reference to FIGS. FIG. 1 is a power supply circuit in a wireless chip according to the present invention, and FIG. 2 is a time change of voltage in each part of the power supply circuit.

図1において、電源回路はアンテナ部101、整流部102、保持容量部103を有する。アンテナ部101はアンテナ104、共振容量105を有する。通信信号を受信することにより、アンテナ部101の第1の出力端子106と第2の出力端子107との間に電位差(以下、アンテナ部101の出力電位と記す)を生じる。通信信号は、有線から得られる場合と無線により得られる場合があり、どちらの形態にも対応可能であるが、アンテナ部を有し、無線による通信信号(無線信号と記す)を得る形態を用いて説明する。   In FIG. 1, the power supply circuit includes an antenna portion 101, a rectifying portion 102, and a storage capacitor portion 103. The antenna unit 101 includes an antenna 104 and a resonance capacitor 105. By receiving the communication signal, a potential difference (hereinafter referred to as an output potential of the antenna unit 101) is generated between the first output terminal 106 and the second output terminal 107 of the antenna unit 101. The communication signal may be obtained from wired or wireless, and can be used in either form, but it has an antenna part and uses a form for obtaining a wireless communication signal (referred to as a wireless signal). I will explain.

整流部102は、ダイオード108を有する。なお、簡単のため、整流部102は半波整流部として説明するが、これ以外に全波整流部であってもよい。整流部102の第1の入力端子109と第2の入力端子110とにアンテナ部101の第1の出力端子106と第2の出力端子107とが接続される。ダイオード108は、入力端子が整流部102の第1の入力端子109に接続され、出力端子が第1の出力端子111に接続される。ダイオード108は、第1の入力端子109の電位が第2の入力端子110の電位より高い場合のみ、導通する。従って、整流部102の第1の出力端子111と第2の出力端子112との間に整流された電位差(以下、整流部102の出力電位と記す)を生じる。なお、出力端子と入力端子を合わせて接続端子と記すことができる。   The rectifying unit 102 includes a diode 108. For simplicity, the rectification unit 102 is described as a half-wave rectification unit, but other than this, a full-wave rectification unit may be used. The first output terminal 106 and the second output terminal 107 of the antenna unit 101 are connected to the first input terminal 109 and the second input terminal 110 of the rectifying unit 102. The diode 108 has an input terminal connected to the first input terminal 109 of the rectifier 102 and an output terminal connected to the first output terminal 111. The diode 108 conducts only when the potential of the first input terminal 109 is higher than the potential of the second input terminal 110. Therefore, a rectified potential difference (hereinafter referred to as an output potential of the rectifying unit 102) is generated between the first output terminal 111 and the second output terminal 112 of the rectifying unit 102. Note that the output terminal and the input terminal can be collectively referred to as a connection terminal.

保持容量部103は、保持容量113とリーク素子118とを有する。保持容量部103の第1の入力端子114と第2の入力端子115とに整流部102の第1の出力端子111と第2の出力端子112とが接続され、保持容量部103の第1の出力端子116と第2の出力端子117との間に電位差(以下、保持容量部103の出力電位と記す)が生じる。この保持容量部103の出力電位が、無線チップの電源電圧となる。   The storage capacitor unit 103 includes a storage capacitor 113 and a leak element 118. The first output terminal 111 and the second output terminal 112 of the rectifying unit 102 are connected to the first input terminal 114 and the second input terminal 115 of the storage capacitor unit 103, and the first A potential difference (hereinafter referred to as an output potential of the storage capacitor portion 103) is generated between the output terminal 116 and the second output terminal 117. The output potential of the storage capacitor portion 103 becomes the power supply voltage of the wireless chip.

リーク素子118は、規定電圧の範囲を超える電圧が生じた場合に、電気抵抗が非常に低くなる電気特性を有する素子である。規定電圧とは、無線チップの回路、代表的には電源回路が電気的に破壊されない電圧のことであり、具体的には1V〜8Vが好ましいが、これに限定されない。リーク素子118として、例えば、規定電圧を閾値電圧とするダイオード、トランジスタ、規定電圧の範囲を超えるとゲートリーク電流が膨大となるMIS容量などが考えられる。   The leak element 118 is an element having an electrical characteristic that the electrical resistance becomes very low when a voltage exceeding the specified voltage range is generated. The specified voltage is a voltage at which the circuit of the wireless chip, typically, the power supply circuit is not electrically destroyed. Specifically, the voltage is preferably 1V to 8V, but is not limited thereto. As the leak element 118, for example, a diode having a specified voltage as a threshold voltage, a transistor, or a MIS capacity in which a gate leak current becomes enormous when the range of the specified voltage is exceeded can be considered.

図2において、図1のアンテナ部101における出力電位の時間変化を図2(A)の波形201に示す。このとき、図1の整流部102の出力電位の時間変化が図2(B)の波形202である。また、図1の保持容量部103の出力電位の時間変化が図2(B)の波形203である。整流部102におけるダイオード108は、整流部102における第1の出力端子111の電位より第1の入力端子109における電位が高い場合のみ導通状態となる。従って、ダイオード108は、アンテナ部101の出力電位が正電位の部分のみに整流する機能を有する。   In FIG. 2, the time change of the output potential in the antenna portion 101 of FIG. 1 is shown in a waveform 201 of FIG. At this time, the time change of the output potential of the rectifier 102 in FIG. 1 is a waveform 202 in FIG. Further, the time change of the output potential of the storage capacitor portion 103 in FIG. 1 is a waveform 203 in FIG. The diode 108 in the rectifying unit 102 becomes conductive only when the potential at the first input terminal 109 is higher than the potential at the first output terminal 111 in the rectifying unit 102. Therefore, the diode 108 has a function of rectifying only the portion where the output potential of the antenna portion 101 is a positive potential.

ここで、整流部102の出力電位、すなわち保持容量部103の第1の入力端子114と第2の入力端子115との間の電位差が規定電圧以下の場合、保持容量113に、整流部102の出力電位が印加され、供給された電荷が蓄積される。一方、整流部102の出力電位が規定電圧の範囲を超えた場合、リーク素子118は、整流部102の出力電位が規定電圧以下の場合より、電気抵抗が低くなる。従って、保持容量113に蓄積された電荷は、電流としてリーク素子118に流れる。つまり、保持容量部103の出力電位、つまり図2(B)における波形203は、規定値を超えて上昇しないことになる。   Here, when the output potential of the rectifying unit 102, that is, the potential difference between the first input terminal 114 and the second input terminal 115 of the storage capacitor unit 103 is equal to or lower than the specified voltage, the storage capacitor 113 has the An output potential is applied and the supplied charge is accumulated. On the other hand, when the output potential of the rectifying unit 102 exceeds the specified voltage range, the leakage element 118 has a lower electrical resistance than when the output potential of the rectifying unit 102 is equal to or lower than the specified voltage. Therefore, the charge accumulated in the storage capacitor 113 flows to the leak element 118 as a current. That is, the output potential of the storage capacitor portion 103, that is, the waveform 203 in FIG. 2B does not increase beyond a specified value.

整流部102の出力電位は、保持容量113により平滑化され、保持容量部103の出力電位となるが、無線チップの回路に電力として消費されるため、徐々に減衰する。以上のことを繰り返すため、保持容量部103の出力電位は、図2(B)の波形203のように時間変化する。   The output potential of the rectifying unit 102 is smoothed by the storage capacitor 113 and becomes the output potential of the storage capacitor unit 103, but is gradually attenuated because it is consumed as power in the circuit of the wireless chip. In order to repeat the above, the output potential of the storage capacitor portion 103 changes with time as indicated by a waveform 203 in FIG.

以上のような構成とすることで、通信信号より電源電圧を内部で生成する無線チップにおいて、振幅の強大な通信信号が与えられた場合においても、生成される電源電圧を規定電圧の範囲内に保持することができる。したがって、強電波攻撃に対しても、回路が電気的に破壊されることなく、信頼性の高い無線チップを提供する。   With the configuration as described above, even when a communication signal having a large amplitude is given to a wireless chip that generates a power supply voltage from a communication signal, the generated power supply voltage is within a specified voltage range. Can be held. Therefore, a highly reliable wireless chip is provided without the circuit being electrically destroyed even against a strong radio wave attack.

本実施の形態における無線チップは、ガラス基板、石英基板、プラスチック基板、SOI基板に形成することができる。ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を用いた薄膜トランジスタから構成することで、高性能、低消費電力、高信頼性の無線チップを、回路規模が増大することなく、より軽量で安価に提供することができる。   The wireless chip in this embodiment can be formed over a glass substrate, a quartz substrate, a plastic substrate, or an SOI substrate. High-performance, low-power-consumption, high-reliability wireless chips can be achieved by using thin-film transistors that use semiconductor thin films formed on substrates with insulating surfaces such as glass substrates, quartz substrates, and plastic substrates. Without increasing, it is possible to provide lighter and cheaper.

(実施の形態2)
本実施の形態では、実施の形態1で説明した形態とは異なる形態の、本発明における無線チップについて、図5及び図6を用いて説明する。図5は、本実施の形態における無線チップにおける電源回路であり、図6は、電源回路の各部における電圧の時間変化である。
(Embodiment 2)
In this embodiment, a wireless chip of the present invention, which is different from that described in Embodiment 1, will be described with reference to FIGS. FIG. 5 is a power supply circuit in the wireless chip in this embodiment, and FIG. 6 is a time change of voltage in each part of the power supply circuit.

図5において、電源回路はアンテナ部501、整流部502、保持容量部503を有する。アンテナ部501と保持容量部503は、実施の形態1と同様であり、整流部502が第1のダイオード519〜第4のダイオード522と複数個のダイオードを有する点が異なる。アンテナ部501はアンテナ504と共振容量505を有し、通信信号を受信することにより、アンテナ部501の第1の出力端子506と第2の出力端子507との間に電位差(以下、アンテナ部501の出力電位と記す)を生じる。通信信号は、有線から得られる場合と無線により得られる場合があり、どちらの形態にも対応可能であるが、アンテナ部を有し、無線による通信信号(無線信号と記す)を得る形態を用いて説明する。   In FIG. 5, the power supply circuit includes an antenna portion 501, a rectifying portion 502, and a storage capacitor portion 503. The antenna portion 501 and the storage capacitor portion 503 are the same as those in Embodiment 1, except that the rectifier portion 502 includes the first diode 519 to the fourth diode 522 and a plurality of diodes. The antenna unit 501 includes an antenna 504 and a resonance capacitor 505, and receives a communication signal, whereby a potential difference (hereinafter referred to as the antenna unit 501) is generated between the first output terminal 506 and the second output terminal 507 of the antenna unit 501. Of the output potential). The communication signal may be obtained from wired or wireless, and can be used in either form, but it has an antenna part and uses a form for obtaining a wireless communication signal (referred to as a wireless signal). I will explain.

なお、本実施の形態では整流部502は全波整流部として説明する。整流部502の第1の入力端子509と第2の入力端子510とにアンテナ部501の第1の出力端子506と第2の出力端子507とが接続され、整流部502の第1の出力端子511と第2の出力端子512との間に整流された電位差(以下、整流部502の出力電位と記す)が生じる。また、第1のダイオード519は、入力端子が整流部502の第2の出力端子512に接続され、出力端子が第1の入力端子509に接続される。第2のダイオード520は、入力端子が整流部502の第1の入力端子509に接続され、出力端子が第1の出力端子511に接続される。第3のダイオード521は、入力端子が整流部502の第2の出力端子512に接続され、出力端子が第2の入力端子510に接続される。第4のダイオード522は、入力端子が整流部502の第2の入力端子510に接続され、出力端子が第1の出力端子511に接続される。   In this embodiment, the rectification unit 502 is described as a full-wave rectification unit. The first output terminal 506 and the second output terminal 507 of the antenna unit 501 are connected to the first input terminal 509 and the second input terminal 510 of the rectifier unit 502, and the first output terminal of the rectifier unit 502 is connected. A rectified potential difference (hereinafter, referred to as an output potential of the rectifying unit 502) is generated between 511 and the second output terminal 512. The first diode 519 has an input terminal connected to the second output terminal 512 of the rectifying unit 502 and an output terminal connected to the first input terminal 509. The second diode 520 has an input terminal connected to the first input terminal 509 of the rectifying unit 502 and an output terminal connected to the first output terminal 511. The third diode 521 has an input terminal connected to the second output terminal 512 of the rectifying unit 502 and an output terminal connected to the second input terminal 510. The fourth diode 522 has an input terminal connected to the second input terminal 510 of the rectifying unit 502 and an output terminal connected to the first output terminal 511.

保持容量部503は、保持容量513とリーク素子518とを有する。保持容量部503の第1の入力端子514と第2の入力端子515とに整流部502の第1の出力端子511と第2の出力端子512とが接続され、保持容量部503の第1の出力端子516と第2の出力端子517との間に電位差(以下、保持容量部503の出力電位と記す)が生じる。この保持容量部503の出力電位が、無線チップの電源電圧となる。   The storage capacitor portion 503 includes a storage capacitor 513 and a leak element 518. The first output terminal 511 and the second output terminal 512 of the rectifier unit 502 are connected to the first input terminal 514 and the second input terminal 515 of the storage capacitor unit 503, and the first capacitor terminal 503 has a first output terminal 512. A potential difference (hereinafter referred to as an output potential of the storage capacitor portion 503) is generated between the output terminal 516 and the second output terminal 517. The output potential of the storage capacitor portion 503 becomes the power supply voltage of the wireless chip.

リーク素子518は、規定電圧の範囲を超える電圧が生じた場合に、電気抵抗が低くなる電気特性を有する素子である。規定電圧とは、無線チップの回路、代表的には電源回路が電気的に破壊されない電圧のことであり、具体的には1V〜8Vが好ましいが、これに限定されない。リーク素子518として、例えば、規定電圧を閾値電圧とするダイオード、トランジスタ、規定電圧を超えるとゲートリーク電流が膨大となるMIS容量などが考えられる。   The leak element 518 is an element having an electric characteristic that an electric resistance is lowered when a voltage exceeding a specified voltage range is generated. The specified voltage is a voltage at which the circuit of the wireless chip, typically, the power supply circuit is not electrically destroyed. Specifically, the voltage is preferably 1V to 8V, but is not limited thereto. As the leak element 518, for example, a diode having a specified voltage as a threshold voltage, a transistor, or a MIS capacitor in which a gate leak current becomes enormous when the specified voltage is exceeded can be considered.

図6において、図5のアンテナ部501における出力電位の時間変化を図6(A)の波形601とする。このとき、図5の整流部502の出力電位の時間変化が図6(B)の波形602である。また、図5の保持容量部503の出力電位の時間変化が図6(B)の波形603である。   In FIG. 6, the time change of the output potential in the antenna portion 501 in FIG. 5 is represented by a waveform 601 in FIG. At this time, the time change of the output potential of the rectifier 502 in FIG. 5 is a waveform 602 in FIG. Further, the time change of the output potential of the storage capacitor portion 503 in FIG. 5 is a waveform 603 in FIG.

整流部502における第1のダイオード519は、整流部502の第1の入力端子509の電位より第2の出力端子512における電位が高い場合のみ導通状態となる。また、整流部502における第2のダイオード520は、整流部502における第1の出力端子511の電位より第1の入力端子509における電位が高い場合のみ導通状態となる。従って、アンテナ部501の出力電位が正電位の部分のみに整流する働きがある。さらに、整流部502における第3のダイオード521は、整流部502における第2の入力端子510の電位より第2の出力端子512における電位が高い場合のみ導通状態となる。また、整流部502における第4のダイオード522は、整流部502における第1の出力端子511の電位より第2の入力端子510における電位が高い場合のみ導通状態となる。従って、アンテナ部501の出力電位が負電位の部分のみに整流する働きがある。   The first diode 519 in the rectifying unit 502 is in a conductive state only when the potential at the second output terminal 512 is higher than the potential at the first input terminal 509 of the rectifying unit 502. In addition, the second diode 520 in the rectifier 502 is in a conductive state only when the potential at the first input terminal 509 is higher than the potential at the first output terminal 511 in the rectifier 502. Accordingly, there is a function of rectifying only the portion where the output potential of the antenna portion 501 is a positive potential. Further, the third diode 521 in the rectifying unit 502 is in a conductive state only when the potential at the second output terminal 512 is higher than the potential at the second input terminal 510 in the rectifying unit 502. In addition, the fourth diode 522 in the rectifier 502 is in a conductive state only when the potential at the second input terminal 510 is higher than the potential at the first output terminal 511 in the rectifier 502. Therefore, there is a function of rectifying only the portion where the output potential of the antenna portion 501 is a negative potential.

実施の形態1における半波整流部の整流部102の出力電位の時間変化(図2(B)の波形202)と、本実施の形態における整流部502の出力電位の時間変化(図6(B)の波形602)と、を比べると、整流部の出力電位が出力される時間は、2倍となることがわかる。すなわち、本実施の形態で示した全波整流部では、実施の形態1における半波整流部に比べ、ダイオードの数は増えるものの、通信信号から得たアンテナ部501の出力電位を効率的に保持容量部503に与えることができる。   Change over time of the output potential of the rectifier 102 of the half-wave rectifier in Embodiment 1 (waveform 202 in FIG. 2B) and change over time of the output potential of the rectifier 502 in this embodiment (FIG. 6B )) And the waveform 602), it can be seen that the time during which the output potential of the rectifier is output is doubled. That is, in the full-wave rectifier shown in this embodiment, the number of diodes is increased compared to the half-wave rectifier in Embodiment 1, but the output potential of antenna 501 obtained from the communication signal is efficiently held. It can be given to the capacitor portion 503.

ここで、整流部502の出力電位、すなわち保持容量部503の第1の入力端子514と第2の入力端子515との間の電位差が規定電圧以下の場合、保持容量513に、整流部502の出力電位が印加され、供給された電荷が蓄積される。一方、整流部502の出力電位が規定電圧の範囲を超えた場合、リーク素子518は、整流部502の出力電位が規定電圧以下の場合より、電気抵抗が低くなる。従って保持容量513に蓄積された電荷は、電流としてリーク素子518に流れる。つまり、保持容量部503の出力電位、つまり図6(B)における波形603は、規定値を超えて上昇しないことになる。   Here, when the output potential of the rectifying unit 502, that is, the potential difference between the first input terminal 514 and the second input terminal 515 of the storage capacitor unit 503 is equal to or lower than the specified voltage, the storage capacitor 513 has the An output potential is applied and the supplied charge is accumulated. On the other hand, when the output potential of the rectifying unit 502 exceeds the specified voltage range, the leakage element 518 has a lower electrical resistance than when the output potential of the rectifying unit 502 is equal to or lower than the specified voltage. Therefore, the charge accumulated in the storage capacitor 513 flows as a current to the leak element 518. In other words, the output potential of the storage capacitor portion 503, that is, the waveform 603 in FIG. 6B does not increase beyond the specified value.

整流部502の出力電位は、保持容量513により平滑化され、保持容量部503の出力電位となるが、無線チップの回路に電力として消費されるため、徐々に減衰する。以上のことを繰り返すため、保持容量部503の出力電位は、波形603のように時間変化する。   The output potential of the rectifier unit 502 is smoothed by the storage capacitor 513 and becomes the output potential of the storage capacitor unit 503, but is gradually attenuated because it is consumed as power in the circuit of the wireless chip. In order to repeat the above, the output potential of the storage capacitor portion 503 changes with time as shown by a waveform 603.

以上のような構成とすることで、通信信号より電源電圧を内部で生成する無線チップにおいて、強大な通信信号が与えられた場合においても、生成される電源電圧を規定電圧の範囲内に保持することができる。したがって、強電波攻撃に対しても、回路が電気的に破壊されることなく、信頼性の高い無線チップを提供する。   With the above-described configuration, even when a strong communication signal is given to a wireless chip that generates a power supply voltage from a communication signal, the generated power supply voltage is maintained within a specified voltage range. be able to. Therefore, a highly reliable wireless chip is provided without the circuit being electrically destroyed even against a strong radio wave attack.

本実施の形態における無線チップは、ガラス基板、石英基板、プラスチック基板、SOI基板に形成することができる。ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を用いた薄膜トランジスタから構成することで、高性能、低消費電力、高信頼性の無線チップを、回路規模が増大することなく、より軽量で安価に提供することができる。   The wireless chip in this embodiment can be formed over a glass substrate, a quartz substrate, a plastic substrate, or an SOI substrate. High-performance, low-power-consumption, high-reliability wireless chips can be achieved by using thin-film transistors that use semiconductor thin films formed on substrates with insulating surfaces such as glass substrates, quartz substrates, and plastic substrates. Without increasing, it is possible to provide lighter and cheaper.

以下に、本発明の実施例を図面に基づいて説明する。   Embodiments of the present invention will be described below with reference to the drawings.

本実施例では、実施の形態1及び実施の形態2で示した本発明における無線チップの構成で、リーク素子の例として、MOSトランジスタを用いて構成する例について、図7を用いて説明する。   In this example, an example in which a MOS transistor is used as an example of a leakage element in the structure of the wireless chip in the present invention described in Embodiment Modes 1 and 2 is described with reference to FIGS.

図7(A)は、N型MOSトランジスタ701を用いて、リーク素子を構成した例である。第1の端子702、第2の端子703は、実施の形態1で説明した図1において、保持容量部103の第1の出力端子116、第2の出力端子117に、各々電気的に接続される。また、第1の端子702、第2の端子703は、実施の形態2で説明した図5において、保持容量部503の第1の出力端子516、第2の出力端子517に、各々電気的に接続される。   FIG. 7A shows an example in which a leak element is formed using an N-type MOS transistor 701. The first terminal 702 and the second terminal 703 are electrically connected to the first output terminal 116 and the second output terminal 117 of the storage capacitor portion 103 in FIG. 1 described in Embodiment 1, respectively. The In addition, the first terminal 702 and the second terminal 703 are electrically connected to the first output terminal 516 and the second output terminal 517 of the storage capacitor portion 503 in FIG. 5 described in Embodiment 2, respectively. Connected.

N型MOSトランジスタ701の閾値電圧は、無線チップの回路が電気的に破壊されない電圧として決定される規定電圧となる。実施の形態1において、第2の端子703に対する第1の端子702の電位が規定電圧以下の場合、保持容量113に整流部102の出力電位が印加され、供給された電荷が蓄積される。一方、整流部102の出力電位が規定電圧の範囲を超えた場合、N型MOSトランジスタ701は、整流部102の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子702と第2の端子703は電気的に短絡することにより、保持容量113に蓄積された電荷は電流としてN型MOSトランジスタ701に流れる。同様に、実施の形態2において、第2の端子703に対する第1の端子702の電位が規定電圧以下の場合、保持容量513に整流部502の出力電位が印加され、供給された電荷が蓄積される。一方、整流部502の出力電位が規定電圧の範囲を超えた場合、N型MOSトランジスタ701は、整流部502の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子702と第2の端子703は電気的に短絡することにより、保持容量513に蓄積された電荷は電流としてN型MOSトランジスタ701に流れる。従って、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The threshold voltage of the N-type MOS transistor 701 is a specified voltage determined as a voltage at which the circuit of the wireless chip is not electrically destroyed. In Embodiment 1, when the potential of the first terminal 702 with respect to the second terminal 703 is equal to or lower than a specified voltage, the output potential of the rectifier 102 is applied to the storage capacitor 113 and the supplied charge is accumulated. On the other hand, when the output potential of the rectifying unit 102 exceeds the specified voltage range, the N-type MOS transistor 701 has a lower electrical resistance than when the output potential of the rectifying unit 102 is equal to or lower than the specified voltage, and the first terminal 702 When the second terminal 703 is electrically short-circuited, the charge accumulated in the storage capacitor 113 flows to the N-type MOS transistor 701 as a current. Similarly, in Embodiment 2, when the potential of the first terminal 702 with respect to the second terminal 703 is equal to or lower than a specified voltage, the output potential of the rectifier 502 is applied to the storage capacitor 513 and the supplied charge is accumulated. The On the other hand, when the output potential of the rectifying unit 502 exceeds the specified voltage range, the N-type MOS transistor 701 has a lower electrical resistance than when the output potential of the rectifying unit 502 is equal to or lower than the specified voltage, and the first terminal 702 When the second terminal 703 is electrically short-circuited, the charge accumulated in the storage capacitor 513 flows to the N-type MOS transistor 701 as a current. Therefore, the output potential of the storage capacitor portion 103 described in Embodiment 1 and the output potential of the storage capacitor portion 503 described in Embodiment 2 do not exceed the specified voltage range.

図7(B)は、P型MOSトランジスタ704を用いて、リーク素子を構成した例である。第1の端子705、第2の端子706は、実施の形態1で説明した図1において、保持容量部103の第1の出力端子116、第2の出力端子117に、各々電気的に接続される。あるいは、第1の端子705、第2の端子706は、実施の形態2で説明した図5において、保持容量部503の第1の出力端子516、第2の出力端子517に、各々電気的に接続される。   FIG. 7B shows an example in which a leak element is configured using a P-type MOS transistor 704. The first terminal 705 and the second terminal 706 are electrically connected to the first output terminal 116 and the second output terminal 117 of the storage capacitor portion 103 in FIG. 1 described in Embodiment 1, respectively. The Alternatively, the first terminal 705 and the second terminal 706 are electrically connected to the first output terminal 516 and the second output terminal 517 of the storage capacitor portion 503 in FIG. 5 described in Embodiment 2, respectively. Connected.

P型MOSトランジスタ704の閾値電圧の絶対値は、無線チップの回路が電気的に破壊されない電圧として決定される規定電圧の範囲内となる。実施の形態1において、第2の端子706に対する第1の端子705の電位が規定電圧以下の場合、保持容量113に整流部102の出力電位が印加され、供給された電荷が蓄積される。一方、整流部102の出力電位が規定電圧の範囲を超えた場合、P型MOSトランジスタ704は、整流部102の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子705と第2の端子706は電気的に短絡することにより、保持容量113に蓄積された電荷は電流としてP型MOSトランジスタ704に流れる。同様に、実施の形態2において、第2の端子706に対する第1の端子705の電位が規定電圧以下の場合、保持容量513に整流部502の出力電位が印加され、供給された電荷が蓄積される。一方、整流部502の出力電位が規定電圧の範囲を超えた場合、P型MOSトランジスタ704は、整流部502の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子705と第2の端子706は電気的に短絡することにより、保持容量513に蓄積された電荷は電流としてP型MOSトランジスタ704に流れる。従って、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The absolute value of the threshold voltage of the P-type MOS transistor 704 falls within a specified voltage range determined as a voltage at which the circuit of the wireless chip is not electrically destroyed. In Embodiment 1, when the potential of the first terminal 705 with respect to the second terminal 706 is equal to or lower than a specified voltage, the output potential of the rectifier 102 is applied to the storage capacitor 113 and the supplied charge is accumulated. On the other hand, when the output potential of the rectifying unit 102 exceeds the specified voltage range, the P-type MOS transistor 704 has a lower electrical resistance than when the output potential of the rectifying unit 102 is equal to or lower than the specified voltage, and the first terminal 705 When the second terminal 706 is electrically short-circuited, the charge accumulated in the storage capacitor 113 flows to the P-type MOS transistor 704 as a current. Similarly, in Embodiment 2, when the potential of the first terminal 705 with respect to the second terminal 706 is equal to or lower than a specified voltage, the output potential of the rectifier 502 is applied to the storage capacitor 513 and the supplied charge is accumulated. The On the other hand, when the output potential of the rectifying unit 502 exceeds the specified voltage range, the P-type MOS transistor 704 has a lower electrical resistance than when the output potential of the rectifying unit 502 is equal to or lower than the specified voltage, and the first terminal 705 When the second terminal 706 is electrically short-circuited, the charge accumulated in the storage capacitor 513 flows to the P-type MOS transistor 704 as a current. Therefore, the output potential of the storage capacitor portion 103 described in Embodiment 1 and the output potential of the storage capacitor portion 503 described in Embodiment 2 do not exceed the specified voltage range.

以上のような構成とすることで、通信信号より電源電圧を内部で生成する無線チップにおいて、振幅の強大な通信信号が与えられた場合においても、生成される電源電圧を規定電圧の範囲内に保持することができる。したがって、強電波攻撃に対しても、回路が電気的に破壊されることなく、信頼性の高い無線チップを提供する。   With the configuration as described above, even when a communication signal having a large amplitude is given to a wireless chip that generates a power supply voltage from a communication signal, the generated power supply voltage is within a specified voltage range. Can be held. Therefore, a highly reliable wireless chip is provided without the circuit being electrically destroyed even against a strong radio wave attack.

本実施例では、実施の形態1及び実施の形態2で示した本発明における無線チップを構成で、リーク素子の例として、メモリトランジスタを用いて構成する例について、図8を用いて説明する。メモリトランジスタとは、記憶機能を有する素子であり、例えば浮遊ゲートを有したトランジスタやゲート絶縁膜中に、電子のトラップ準位を有したトランジスタが挙げられる。 In this example, an example in which the wireless chip of the present invention described in Embodiments 1 and 2 is used and a memory transistor is used as an example of a leak element will be described with reference to FIGS. The memory transistor is an element having a memory function, and examples thereof include a transistor having a floating gate and a transistor having an electron trap level in a gate insulating film.

図8(A)は、N型メモリトランジスタ801を用いて、リーク素子を構成した例である。第1の端子802、第2の端子803は、実施の形態1で説明した図1において、保持容量部103の第1の出力端子116、第2の出力端子117に、各々電気的に接続される。または、第1の端子802、第2の端子803は、実施の形態2で説明した図5において、保持容量部503の第1の出力端子516、第2の出力端子517に、各々電気的に接続される。   FIG. 8A shows an example in which a leak element is formed using an N-type memory transistor 801. The first terminal 802 and the second terminal 803 are electrically connected to the first output terminal 116 and the second output terminal 117 of the storage capacitor portion 103 in FIG. 1 described in Embodiment 1, respectively. The Alternatively, the first terminal 802 and the second terminal 803 are electrically connected to the first output terminal 516 and the second output terminal 517 of the storage capacitor portion 503 in FIG. 5 described in Embodiment 2, respectively. Connected.

N型メモリトランジスタ801は、N型MOSトランジスタのゲート絶縁膜中に浮遊ゲートを追加した不揮発性メモリとすることが可能である。この場合、浮遊ゲートに保持される電荷量を変更することで、N型メモリトランジスタ801の閾値電圧を決定することが可能である。また、N型メモリトランジスタ801は、N型MOSトランジスタのゲート絶縁膜中に電荷のトラップ準位を形成する窒化膜を追加した不揮発性メモリとすることが可能である。この場合、窒化膜中に保持される電荷量を変更することで、N型メモリトランジスタ801の閾値電圧を決定することが可能である。   The N-type memory transistor 801 can be a nonvolatile memory in which a floating gate is added to the gate insulating film of the N-type MOS transistor. In this case, the threshold voltage of the N-type memory transistor 801 can be determined by changing the amount of charge held in the floating gate. Further, the N-type memory transistor 801 can be a nonvolatile memory in which a nitride film that forms a charge trap level is added to the gate insulating film of the N-type MOS transistor. In this case, the threshold voltage of the N-type memory transistor 801 can be determined by changing the amount of charge held in the nitride film.

N型メモリトランジスタ801の閾値電圧は、本発明における無線チップの回路が電気的に破壊されない電圧として決定される規定電圧となる。実施の形態1において、第2の端子803に対する第1の端子802の電位が規定電圧以下の場合、保持容量113に整流部102の出力電位が印加され、供給された電荷が蓄積される。一方、整流部102の出力電位が規定電圧の範囲を超えた場合、N型メモリトランジスタ801は、整流部102の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子802と第2の端子803は電気的に短絡することにより、保持容量113に蓄積された電荷は電流としてN型メモリトランジスタ801に流れる。同様に、実施の形態2において、第2の端子803に対する第1の端子802の電位が規定電圧以下の場合、保持容量513に整流部502の出力電位が印加され、供給された電荷が蓄積される。一方、整流部502の出力電位が規定電圧の範囲を超えた場合、N型メモリトランジスタ801は、整流部502の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子802と第2の端子803は電気的に短絡することにより、保持容量113に蓄積された電荷は電流としてN型メモリトランジスタ801に流れる。従って、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The threshold voltage of the N-type memory transistor 801 is a specified voltage determined as a voltage at which the circuit of the wireless chip in the present invention is not electrically destroyed. In Embodiment 1, when the potential of the first terminal 802 with respect to the second terminal 803 is equal to or lower than a specified voltage, the output potential of the rectifier 102 is applied to the storage capacitor 113 and the supplied charge is accumulated. On the other hand, when the output potential of the rectifying unit 102 exceeds the range of the specified voltage, the N-type memory transistor 801 has a lower electrical resistance than when the output potential of the rectifying unit 102 is equal to or lower than the specified voltage, and the first terminal 802 When the second terminal 803 is electrically short-circuited, the charge accumulated in the storage capacitor 113 flows to the N-type memory transistor 801 as a current. Similarly, in Embodiment 2, when the potential of the first terminal 802 with respect to the second terminal 803 is equal to or lower than a specified voltage, the output potential of the rectifier 502 is applied to the storage capacitor 513 and the supplied charge is accumulated. The On the other hand, when the output potential of the rectifying unit 502 exceeds the range of the specified voltage, the N-type memory transistor 801 has a lower electrical resistance than when the output potential of the rectifying unit 502 is equal to or lower than the specified voltage, and the first terminal 802 When the second terminal 803 is electrically short-circuited, the charge accumulated in the storage capacitor 113 flows to the N-type memory transistor 801 as a current. Therefore, the output potential of the storage capacitor portion 103 described in Embodiment 1 and the output potential of the storage capacitor portion 503 described in Embodiment 2 do not exceed the specified voltage range.

図8(B)は、P型メモリトランジスタ804を用いて、リーク素子を構成した例である。第1の端子805、第2の端子806は、実施の形態1で説明した図1において、保持容量部103の第1の出力端子116、第2の出力端子117に、各々電気的に接続される。または、第1の端子805、第2の端子806は、実施の形態2で説明した図5において、保持容量部503の第1の出力端子516、第2の出力端子517に、各々電気的に接続される。 FIG. 8B shows an example in which a leak element is configured using a P-type memory transistor 804. The first terminal 805 and the second terminal 806 are electrically connected to the first output terminal 116 and the second output terminal 117 of the storage capacitor portion 103 in FIG. 1 described in Embodiment 1, respectively. The Alternatively, the first terminal 805 and the second terminal 806 are electrically connected to the first output terminal 516 and the second output terminal 517 of the storage capacitor portion 503 in FIG. 5 described in Embodiment 2, respectively. Connected.

P型メモリトランジスタ804は、P型MOSトランジスタのゲート絶縁膜中に浮遊ゲートを追加した不揮発性メモリとすることが可能である。この場合、浮遊ゲートに保持される電荷量を変更することで、P型メモリトランジスタ804の閾値電圧を決定することが可能である。また、P型メモリトランジスタ804は、P型MOSトランジスタのゲート絶縁膜中に電荷のトラップ準位を形成する窒化膜を追加した不揮発性メモリとすることが可能である。この場合、窒化膜中に保持される電荷量を変更することで、P型メモリトランジスタ804の閾値電圧を決定することが可能である。   The P-type memory transistor 804 can be a nonvolatile memory in which a floating gate is added to the gate insulating film of the P-type MOS transistor. In this case, the threshold voltage of the P-type memory transistor 804 can be determined by changing the amount of charge held in the floating gate. The P-type memory transistor 804 can be a non-volatile memory in which a nitride film that forms a charge trap level is added to the gate insulating film of the P-type MOS transistor. In this case, the threshold voltage of the P-type memory transistor 804 can be determined by changing the amount of charge held in the nitride film.

P型メモリトランジスタ804の閾値電圧の絶対値は、本発明における無線チップの回路が電気的に破壊されない電圧として決定される規定電圧となる。実施の形態1において、第2の端子806に対する第1の端子805の電位が規定電圧以下の場合、保持容量113に整流部102の出力電位が印加され、供給された電荷が蓄積される。一方、整流部102の出力電位が規定電圧の範囲を超えた場合、P型メモリトランジスタ804は、整流部102の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子805と第2の端子806は電気的に短絡することにより、保持容量113に蓄積された電荷は電流としてP型メモリトランジスタ804に流れる。同様に、実施の形態2において、第2の端子806に対する第1の端子805の電位が規定電圧以下の場合、保持容量513に整流部502の出力電位が印加され、供給された電荷が蓄積される。一方、整流部502の出力電位が規定電圧の範囲を超えた場合、P型メモリトランジスタ804は、整流部502の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子805と第2の端子806は電気的に短絡することにより、保持容量113に蓄積された電荷は電流としてP型メモリトランジスタ804に流れる。従って、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The absolute value of the threshold voltage of the P-type memory transistor 804 is a specified voltage determined as a voltage at which the circuit of the wireless chip in the present invention is not electrically destroyed. In Embodiment 1, when the potential of the first terminal 805 with respect to the second terminal 806 is equal to or lower than the specified voltage, the output potential of the rectifier 102 is applied to the storage capacitor 113 and the supplied charge is accumulated. On the other hand, when the output potential of the rectifier 102 exceeds the specified voltage range, the P-type memory transistor 804 has a lower electrical resistance than when the output potential of the rectifier 102 is equal to or lower than the specified voltage, and the first terminal 805 When the second terminal 806 is electrically short-circuited, the charge accumulated in the storage capacitor 113 flows to the P-type memory transistor 804 as a current. Similarly, in Embodiment 2, when the potential of the first terminal 805 with respect to the second terminal 806 is equal to or lower than the specified voltage, the output potential of the rectifier 502 is applied to the storage capacitor 513 and the supplied charge is accumulated. The On the other hand, when the output potential of the rectifying unit 502 exceeds the specified voltage range, the P-type memory transistor 804 has a lower electrical resistance than when the output potential of the rectifying unit 502 is equal to or lower than the specified voltage, and the first terminal 805 When the second terminal 806 is electrically short-circuited, the charge accumulated in the storage capacitor 113 flows to the P-type memory transistor 804 as a current. Therefore, the output potential of the storage capacitor portion 103 described in Embodiment 1 and the output potential of the storage capacitor portion 503 described in Embodiment 2 do not exceed the specified voltage range.

以上のような構成とすることで、通信信号より電源電圧を内部で生成する無線チップにおいて、強大な通信信号が与えられた場合においても、生成される電源電圧を規定電圧の範囲内に保持することができる。したがって、強電波攻撃に対しても、回路が電気的に破壊されることなく、信頼性の高い無線チップを提供する。   With the above-described configuration, even when a strong communication signal is given to a wireless chip that generates a power supply voltage from a communication signal, the generated power supply voltage is maintained within a specified voltage range. be able to. Therefore, a highly reliable wireless chip is provided without the circuit being electrically destroyed even against a strong radio wave attack.

本実施例では、実施の形態1及び実施の形態2で示した本発明における無線チップの構成で、リーク素子の例として、MIS容量を用いて構成する例について、図9及び図10を用いて説明する。   In this example, an example of using the MIS capacitor as an example of the leak element in the structure of the wireless chip in the present invention shown in Embodiment Modes 1 and 2 will be described with reference to FIGS. explain.

図9は、MIS容量901を用いて、リーク素子を構成した例である。第1の端子902、第2の端子903は、実施の形態1で説明した図1において、保持容量部103の第1の出力端子116、第2の出力端子117に、各々電気的に接続される。または、第1の端子902、第2の端子903は、実施の形態2で説明した図5において、保持容量部503の第1の出力端子516、第2の出力端子517に、各々電気的に接続される。   FIG. 9 shows an example in which a leak element is configured using a MIS capacitor 901. The first terminal 902 and the second terminal 903 are electrically connected to the first output terminal 116 and the second output terminal 117 of the storage capacitor portion 103 in FIG. 1 described in Embodiment 1, respectively. The Alternatively, the first terminal 902 and the second terminal 903 are electrically connected to the first output terminal 516 and the second output terminal 517 of the storage capacitor portion 503 in FIG. 5 described in Embodiment 2, respectively. Connected.

MIS容量901は、本発明における無線チップの回路が電気的に破壊されない電圧として決定される規定電圧の範囲を超える電圧が生じると、ゲートリーク電流が膨大になる特性を有する。よって、第2の端子903に対する第1の端子902の電位が規定電圧の範囲を超えると、MIS容量901は、整流部502の出力電位が規定電圧以下の場合より電気抵抗が低くなり、第1の端子902と第2の端子903は電気的に短絡することになる。従って、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The MIS capacitor 901 has a characteristic that a gate leakage current becomes enormous when a voltage exceeding a specified voltage range determined as a voltage at which the circuit of the wireless chip in the present invention is not electrically destroyed is generated. Therefore, when the potential of the first terminal 902 with respect to the second terminal 903 exceeds the specified voltage range, the MIS capacitor 901 has a lower electrical resistance than when the output potential of the rectifying unit 502 is equal to or lower than the specified voltage. The terminal 902 and the second terminal 903 are electrically short-circuited. Therefore, the output potential of the storage capacitor portion 103 described in Embodiment 1 and the output potential of the storage capacitor portion 503 described in Embodiment 2 do not exceed the specified voltage range.

以上のような特性を有するMIS容量901のレイアウト及び断面図を図10に示す。図10(A)において、半導体薄膜1001の上にゲート絶縁膜1016を積層し、その上にゲート電極1002を形成する。さらに層間絶縁膜を積層し、その上にはソース電極及びドレイン電極1003を形成する。ソース電極及びドレイン電極1003は、コンタクト1004を介して半導体薄膜1001と電気的に接続されている。なお、ゲート電極1002とソース電極及びドレイン電極1003は、図9における第1の端子902と第2の端子903に各々相当する。   FIG. 10 shows a layout and a cross-sectional view of the MIS capacitor 901 having the above characteristics. 10A, a gate insulating film 1016 is stacked over a semiconductor thin film 1001, and a gate electrode 1002 is formed thereover. Further, an interlayer insulating film is stacked, and a source electrode and a drain electrode 1003 are formed thereon. The source and drain electrodes 1003 are electrically connected to the semiconductor thin film 1001 through contacts 1004. Note that the gate electrode 1002 and the source and drain electrodes 1003 correspond to the first terminal 902 and the second terminal 903 in FIG. 9, respectively.

MIS容量901は、第1の領域と、ゲート絶縁膜の膜厚が第1の領域より薄い第2の領域とを有するゲート絶縁膜1016を有し、リークパス1005は、ゲート絶縁膜の第2の領域である。すなわち、ゲート絶縁膜の電気耐圧が低い領域である。リークパス1005を形成するには、例えばゲート絶縁膜1016を成膜後、フォトマスクを用いたエッチング工程により形成すればよい。ここで、MIS容量に規定電圧の範囲を超える電圧が生じると、リークパス1005を介して、膨大なゲートリーク電流が流れるように、ゲート絶縁膜の膜厚を決定する。例えば、熱酸化法によりシリコンの表面に、3nmから10nmの膜厚を有するゲート絶縁膜を形成することができる。そしてゲートリーク電流を流すため、第2の領域のゲート絶縁膜の膜厚は、第1の領域のゲート絶縁膜の膜厚の50%から80%までの範囲内とするとよい。例えば、第1の領域のゲート絶縁膜の膜厚が30nmの場合、第2の領域のゲート絶縁膜の膜厚は15nmから24nmとなる。   The MIS capacitor 901 includes a gate insulating film 1016 having a first region and a second region where the thickness of the gate insulating film is thinner than the first region, and the leak path 1005 includes the second region of the gate insulating film. It is an area. That is, this is a region where the gate dielectric film has a low electric withstand voltage. In order to form the leak path 1005, for example, the gate insulating film 1016 may be formed and then formed by an etching process using a photomask. Here, the film thickness of the gate insulating film is determined so that an enormous gate leakage current flows through the leakage path 1005 when a voltage exceeding the specified voltage range is generated in the MIS capacitor. For example, a gate insulating film having a thickness of 3 nm to 10 nm can be formed on the surface of silicon by a thermal oxidation method. In order to allow gate leakage current to flow, the thickness of the gate insulating film in the second region is preferably in the range of 50% to 80% of the thickness of the gate insulating film in the first region. For example, when the thickness of the gate insulating film in the first region is 30 nm, the thickness of the gate insulating film in the second region is 15 nm to 24 nm.

従って、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   Therefore, the output potential of the storage capacitor portion 103 described in Embodiment 1 and the output potential of the storage capacitor portion 503 described in Embodiment 2 do not exceed the specified voltage range.

また、図10(B)において、半導体薄膜1006の上にゲート絶縁膜1017を積層し、その上にゲート電極1007を形成する。さらに層間絶縁膜を積層し、その上にソース電極及びドレイン電極1008を形成する。ソース電極及びドレイン電極1008は、コンタクト1009を介して半導体薄膜1006と電気的に接続されている。なお、ゲート電極1007とソース電極及びドレイン電極1008は、図9における第1の端子902と第2の端子903に各々相当する。   10B, a gate insulating film 1017 is stacked over the semiconductor thin film 1006, and a gate electrode 1007 is formed thereover. Further, an interlayer insulating film is stacked, and a source electrode and a drain electrode 1008 are formed thereon. The source and drain electrodes 1008 are electrically connected to the semiconductor thin film 1006 through contacts 1009. Note that the gate electrode 1007 and the source and drain electrodes 1008 correspond to the first terminal 902 and the second terminal 903 in FIG. 9, respectively.

MIS容量901は、第1の領域と第1の領域よりゲート絶縁膜の膜厚が薄い第2の領域とを有するゲート絶縁膜1017を有し、リークパス1010は、ゲート絶縁膜1017の第2の領域である。リークパス1010は、ゲート形成工程時に、エッチングに異方性があると、ゲート電極1007下のゲート絶縁膜1017はえぐられ、欠陥1019が生じた領域であり、ゲート絶縁膜1017の膜厚が薄い領域である。すなわち、ゲート絶縁膜の電気耐圧が低い領域である。MIS容量に規定電圧の範囲を超える電圧が生じると、リークパス1010を介して、膨大なゲートリーク電流が流れる。図10(B)ではゲート電極1007の端部に重なるようにゲート絶縁膜1017の第2の領域が複数設けられるように形成される。このようなリークパスを有するMIS容量を適用することにより、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The MIS capacitor 901 includes a gate insulating film 1017 having a first region and a second region in which the gate insulating film is thinner than the first region. The leak path 1010 includes the second region of the gate insulating film 1017. It is an area. The leak path 1010 is a region where the gate insulating film 1017 under the gate electrode 1007 is removed and a defect 1019 is generated when there is anisotropy in the gate forming step, and the gate insulating film 1017 is thin. It is. That is, this is a region where the electric withstand voltage of the gate insulating film is low. When a voltage exceeding the specified voltage range is generated in the MIS capacitor, a huge gate leak current flows through the leak path 1010. In FIG. 10B, a plurality of second regions of the gate insulating film 1017 are formed so as to overlap with an end portion of the gate electrode 1007. By applying the MIS capacitor having such a leak path, the output potential of the storage capacitor portion 103 described in Embodiment Mode 1 and the output potential of the storage capacitor portion 503 described in Embodiment Mode 2 are within the specified voltage range. Do not exceed.

また、図10(C)において、半導体薄膜1011の上にゲート絶縁膜1018を積層し、その上にゲート電極1012を形成する。さらに層間絶縁膜を積層し、その上にソース電極及びドレイン電極1013を形成する。ソース電極及びドレイン電極1013は、コンタクト1014を介して半導体薄膜1011と電気的に接続されている。なお、ゲート電極1012とソース電極及びドレイン電極1013は、図9における第1の端子902と第2の端子903に各々相当する。   In FIG. 10C, a gate insulating film 1018 is stacked over the semiconductor thin film 1011 and a gate electrode 1012 is formed thereover. Further, an interlayer insulating film is stacked, and a source electrode and a drain electrode 1013 are formed thereon. The source and drain electrodes 1013 are electrically connected to the semiconductor thin film 1011 through contacts 1014. Note that the gate electrode 1012 and the source and drain electrodes 1013 correspond to the first terminal 902 and the second terminal 903 in FIG. 9, respectively.

MIS容量901は、半導体薄膜1011に重なる第1の領域と第1の領域よりゲート絶縁膜の膜厚が薄い第2の領域を有するゲート絶縁膜1018を有し、リークパス1015は、ゲート絶縁膜の第2の領域である。リークパス1015は、ゲート絶縁膜成膜工程時に、機械的なストレスにより格子欠陥1020が生じた領域であり、ゲート絶縁膜1018の膜厚が薄い領域である。このような薄い領域は、ゲート絶縁膜の電気耐圧が低い領域となる。MIS容量に規定電圧の範囲を超える電圧が生じると、リークパス1015を介して、膨大なゲートリーク電流が流れる。図10(C)では、半導体薄膜1011の端部に重なるようにゲート絶縁膜1018の第2の領域を複数設けられるように形成される。このようなリークパスを有するMIS容量を適用することにより、実施の形態1で説明した保持容量部103の出力電位及び実施の形態2で説明した保持容量部503の出力電位は、規定電圧の範囲を超えない。   The MIS capacitor 901 includes a gate insulating film 1018 having a first region that overlaps the semiconductor thin film 1011 and a second region in which the thickness of the gate insulating film is thinner than the first region. This is the second area. The leak path 1015 is a region where a lattice defect 1020 is generated due to mechanical stress during the gate insulating film forming step, and the gate insulating film 1018 is thin. Such a thin region is a region where the electric withstand voltage of the gate insulating film is low. When a voltage exceeding the specified voltage range is generated in the MIS capacitor, a huge gate leak current flows through the leak path 1015. In FIG. 10C, a plurality of second regions of the gate insulating film 1018 are formed so as to overlap with an end portion of the semiconductor thin film 1011. By applying the MIS capacitor having such a leak path, the output potential of the storage capacitor portion 103 described in Embodiment Mode 1 and the output potential of the storage capacitor portion 503 described in Embodiment Mode 2 are within the specified voltage range. Do not exceed.

以上のような構成とすることで、通信信号より電源電圧を内部で生成する無線チップにおいて、振幅の強大な通信信号が与えられた場合においても、生成される電源電圧を規定電圧の範囲内に保持することができる。したがって、強電波攻撃に対しても、回路が電気的に破壊されることなく、信頼性の高い無線チップを提供する。   With the configuration as described above, even when a communication signal having a large amplitude is given to a wireless chip that generates a power supply voltage from a communication signal, the generated power supply voltage is within a specified voltage range. Can be held. Therefore, a highly reliable wireless chip is provided without the circuit being electrically destroyed even against a strong radio wave attack.

本実施例ではMIS容量を用いて説明したが、薄膜トランジスタからなる容量(TFT容量と記す)を用いて作製することができる。TFT容量を用いる場合、ゲート絶縁膜の膜厚は20nmから100nmとすることができる。また、図10(A)において、ゲート絶縁膜の第2の領域の膜厚は、第1の領域の膜厚の50%〜80%とすればよい。例えば、第1の領域のゲート絶縁膜の膜厚が20nmの場合、第2の領域のゲート絶縁膜の膜厚は10nmから16nmとなる。   In this embodiment, the MIS capacitor is used for description, but it can be manufactured using a capacitor formed of a thin film transistor (referred to as a TFT capacitor). In the case of using a TFT capacitor, the thickness of the gate insulating film can be set to 20 nm to 100 nm. In FIG. 10A, the thickness of the second region of the gate insulating film may be 50% to 80% of the thickness of the first region. For example, when the thickness of the gate insulating film in the first region is 20 nm, the thickness of the gate insulating film in the second region is 10 nm to 16 nm.

本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図13、及び図14を用いて説明する。図13は無線チップのブロック図、図14は無線チップのレイアウト図である。 In this embodiment, as an example of a semiconductor device of the present invention, a wireless chip having a cryptographic processing function will be described with reference to FIGS. 13 is a block diagram of the wireless chip, and FIG. 14 is a layout diagram of the wireless chip.

まず、図13を用いて無線チップのブロック構成を説明する。図13において、無線チップ2601は、CPU2602と、ROM2603と、RAM2604と、コントローラ2605を有する演算回路2606と、アンテナを有するアンテナ部2607と、共振容量を有する共振回路2608と、電源回路2609と、リセット回路2610と、クロック生成回路2611と、復調回路2612と、変調回路2613と、電源管理回路2614を有するアナログ部2615を含む。電源回路2609には、上記した回路構成を適用することができる。   First, the block configuration of the wireless chip will be described with reference to FIG. In FIG. 13, a wireless chip 2601 includes a CPU 2602, a ROM 2603, a RAM 2604, an arithmetic circuit 2606 having a controller 2605, an antenna unit 2607 having an antenna, a resonance circuit 2608 having a resonance capacitor, a power supply circuit 2609, and a reset. A circuit 2610, a clock generation circuit 2611, a demodulation circuit 2612, a modulation circuit 2613, and an analog unit 2615 having a power management circuit 2614 are included. The circuit configuration described above can be applied to the power supply circuit 2609.

コントローラ2605は、CPUインターフェース(CPUIF)2616と、制御レジスタ2617と、コード抽出回路2618と、符号化回路2619と、を有する。なお、図13では、説明の簡単化のため、通信信号を受信信号2620と、送信信号2621とに分けて示したが、実際には、両者は重ね合わされており、無線チップ2601及びリーダ/ライタの間で同時に送受信される。受信信号2620は、アンテナ部2607と共振回路2608とで受信された後、復調回路2612により復調される。また、送信信号2621は、変調回路2613により変調された後、アンテナ部2607より送信される。   The controller 2605 includes a CPU interface (CPUIF) 2616, a control register 2617, a code extraction circuit 2618, and an encoding circuit 2619. Note that in FIG. 13, for simplification of description, the communication signal is illustrated as being divided into a reception signal 2620 and a transmission signal 2621, but in reality, both are superimposed, and the wireless chip 2601 and the reader / writer are overlapped. Are sent and received at the same time. Received signal 2620 is received by antenna section 2607 and resonant circuit 2608, and then demodulated by demodulation circuit 2612. The transmission signal 2621 is modulated by the modulation circuit 2613 and then transmitted from the antenna unit 2607.

図13において、通信信号により形成される磁界中に無線チップ2601を置くと、アンテナ部2607と共振回路2608により、誘導起電力を生じる。誘導起電力は、電源回路2609における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ2601の各回路に電源電圧として供給される。リセット回路2610は、無線チップ2601全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路2611は、電源管理回路2614より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路2612は、ASK方式の受信信号2620の振幅の変動を”0”/”1”の受信データ2622として検出する。復調回路2612は、例えばローパスフィルターとする。さらに、変調回路2613は、送信データをASK方式の送信信号2621の振幅を変動させて送信する。例えば、送信データ2623が”0”の場合、共振回路2608の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路2614は、電源回路2609より演算回路2606に供給される電源電圧または演算回路2606における消費電流を監視し、クロック生成回路2611において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。   In FIG. 13, when the wireless chip 2601 is placed in a magnetic field formed by a communication signal, an induced electromotive force is generated by the antenna portion 2607 and the resonance circuit 2608. The induced electromotive force is held by an electric capacity in the power supply circuit 2609, and the potential is stabilized by the electric capacity, and is supplied as a power supply voltage to each circuit of the wireless chip 2601. The reset circuit 2610 generates an initial reset signal for the entire wireless chip 2601. For example, a signal that rises after a rise in the power supply voltage is generated as a reset signal. The clock generation circuit 2611 changes the frequency and duty ratio of the clock signal in accordance with the control signal generated by the power management circuit 2614. The demodulation circuit 2612 detects the fluctuation of the amplitude of the ASK reception signal 2620 as “0” / “1” reception data 2622. The demodulation circuit 2612 is a low-pass filter, for example. Further, the modulation circuit 2613 transmits the transmission data by changing the amplitude of the ASK transmission signal 2621. For example, when the transmission data 2623 is “0”, the resonance point of the resonance circuit 2608 is changed, and the amplitude of the communication signal is changed. The power management circuit 2614 monitors the power supply voltage supplied from the power supply circuit 2609 to the arithmetic circuit 2606 or the current consumption in the arithmetic circuit 2606, and a control signal for changing the frequency and duty ratio of the clock signal in the clock generation circuit 2611. Is generated.

本実施例における無線チップの動作を説明する。まず、リーダ/ライタより無線チップ2601が暗号文データを含む受信信号2620を受信する。受信信号2620は、復調回路2612で復調された後、コード抽出回路2618で制御コマンドや暗号文のデータなどに分解され、制御レジスタ2617に格納される。ここで、制御コマンドは、無線チップ2601の応答を指定するデータである。例えば、固有ID番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。   The operation of the wireless chip in this embodiment will be described. First, the wireless chip 2601 receives a reception signal 2620 including ciphertext data from a reader / writer. The received signal 2620 is demodulated by the demodulation circuit 2612, decomposed into a control command, ciphertext data, and the like by the code extraction circuit 2618 and stored in the control register 2617. Here, the control command is data specifying a response of the wireless chip 2601. For example, transmission of a unique ID number, operation stop, and decryption are designated. Here, it is assumed that a decryption control command is received.

続いて、演算回路2606において、CPU2602が、ROM2603に格納された暗号解読プログラムにしたがって、ROM2603にあらかじめ格納された秘密鍵2624を用いて暗号文を解読(復号)する。復号された暗号文(復号文)は、制御レジスタ2617に格納される。この際、RAM2604をデータ格納領域として用いる。なお、CPU2602は、CPUインターフェース(CPUIF)2616を介してROM2603、RAM2604、制御レジスタ2617にアクセスする。CPUインターフェース(CPUIF)2616は、CPU2602が要求するアドレスより、ROM2603、RAM2604、制御レジスタ2617のいずれかに対するアクセス信号を生成する機能を有している。   Subsequently, in the arithmetic circuit 2606, the CPU 2602 decrypts (decrypts) the ciphertext using the secret key 2624 stored in advance in the ROM 2603 according to the decryption program stored in the ROM 2603. The decrypted ciphertext (decrypted text) is stored in the control register 2617. At this time, the RAM 2604 is used as a data storage area. Note that the CPU 2602 accesses the ROM 2603, the RAM 2604, and the control register 2617 via the CPU interface (CPUIF) 2616. The CPU interface (CPUIF) 2616 has a function of generating an access signal for any of the ROM 2603, the RAM 2604, and the control register 2617 from an address requested by the CPU 2602.

最後に、符号化回路2619において、復号文から送信データ2623を生成し、変調回路2613で変調し、アンテナ部2607より送信信号2621をリーダ/ライタに送信する。   Finally, in the encoding circuit 2619, transmission data 2623 is generated from the decoded text, modulated by the modulation circuit 2613, and the transmission signal 2621 is transmitted from the antenna unit 2607 to the reader / writer.

なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、CPUと大規模メモリとで演算回路を構成し、プログラムをCPUで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、CPUと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをCPUで実行すれば良い。   In this embodiment, as a calculation method, a method of processing by software, that is, a method of configuring a calculation circuit with a CPU and a large-scale memory and executing a program by the CPU has been described. It is also possible to select an appropriate calculation method and configure based on the method. For example, as a calculation method, other methods such as a method of processing the operation in hardware and a method of using both hardware and software are conceivable. In the method of processing in hardware, an arithmetic circuit may be configured with a dedicated circuit. In the method using both hardware and software, a dedicated circuit, a CPU, and a memory constitute an arithmetic circuit, a part of the arithmetic processing is performed by the dedicated circuit, and the remaining arithmetic processing program is executed by the CPU. .

次に、図14を用いて、無線チップのレイアウト構成について説明する。なお、図14において、図13に相当する部分には、同一の番号を付し、説明を省略する。   Next, the layout configuration of the wireless chip will be described with reference to FIG. In FIG. 14, parts corresponding to those in FIG. 13 are denoted by the same reference numerals and description thereof is omitted.

図14において、FPCパッド2707は、FPC(Flexible Print Circuit)を無線チップ2601に貼る時に用いる電極パッド群であり、アンテナバンプ2708は、アンテナ(図示せず)を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ2708に過度の圧力が印加される可能性がある。したがって、アンテナバンプ2708の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。   In FIG. 14, an FPC pad 2707 is an electrode pad group used when an FPC (Flexible Print Circuit) is attached to the wireless chip 2601, and an antenna bump 2708 is an electrode pad for attaching an antenna (not shown). Note that when the antenna is attached, excessive pressure may be applied to the antenna bump 2708. Therefore, it is desirable not to dispose a component such as a transistor under the antenna bump 2708.

FPCパッド2707は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、FPCより、FPCパッド2707を介して無線チップ2601に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。   The FPC pad 2707 is effective when used mainly for failure analysis. In the wireless chip, since the power supply voltage is obtained from the communication signal, for example, when a failure occurs in the antenna or the power supply circuit, the arithmetic circuit does not operate at all. For this reason, failure analysis becomes extremely difficult. However, the power supply voltage is supplied from the FPC to the wireless chip 2601 through the FPC pad 2707, and the arithmetic circuit is operated by inputting an arbitrary electric signal instead of the electric signal supplied from the antenna. Is possible. Therefore, failure analysis can be performed efficiently.

さらに、FPCパッド2707を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、FPCパッド2707において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、FPCを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。   Furthermore, it is more effective to arrange the FPC pad 2707 so that measurement using a prober is possible. That is, in the FPC pad 2707, the electrode pad is arranged in accordance with the pitch of the prober needle, whereby measurement by the prober becomes possible. By using a prober, it is possible to reduce the number of steps for attaching the FPC during failure analysis. Further, since measurement can be performed even when a plurality of wireless chips are formed on a substrate, the number of steps for dividing each wireless chip can be reduced. In addition, it is possible to perform a non-defective inspection of the wireless chip immediately before the step of attaching the antenna during mass production. Accordingly, defective products can be selected at an early stage of the process, so that production costs can be reduced.

なお、実施の形態1、実施の形態2、実施例1〜3で説明したリーク素子を、本実施例における電源回路2609に組み込むことができる。このような構成とすることで、通信信号より電源電圧を内部で生成する無線チップにおいて、強大な通信信号が与えられた場合においても、生成される電源電圧を規定電圧の範囲内に保持することができる。したがって、強電波攻撃に対しても、回路が電気的に破壊されることなく、信頼性の高い無線チップを提供する。   Note that the leakage element described in Embodiment Mode 1, Embodiment Mode 2, and Embodiments 1 to 3 can be incorporated in the power supply circuit 2609 in this embodiment. With such a configuration, in a wireless chip that internally generates a power supply voltage from a communication signal, the generated power supply voltage is maintained within a specified voltage range even when a strong communication signal is given. Can do. Therefore, a highly reliable wireless chip is provided without the circuit being electrically destroyed even against a strong radio wave attack.

本実施例では、本発明における半導体装置を用いたシステム例について、図11及び図12を用いて説明する。本実施例では、本発明における半導体装置として無線チップを用いた、セキュリティー性に優れたパーソナルコンピュータの利用者認証システムについて説明する。   In this embodiment, a system example using the semiconductor device of the present invention will be described with reference to FIGS. In this embodiment, a personal computer user authentication system with excellent security using a wireless chip as a semiconductor device according to the present invention will be described.

図11は、本実施例における利用者認証システムの概要図で、パーソナルコンピュータ2001、無線チップ2002である。パーソナルコンピュータ2001には、入力装置2003及びリーダ/ライタ2004が接続されている。   FIG. 11 is a schematic diagram of a user authentication system in the present embodiment, which shows a personal computer 2001 and a wireless chip 2002. An input device 2003 and a reader / writer 2004 are connected to the personal computer 2001.

パーソナルコンピュータ2001及び無線チップ2002は、暗号用の共通鍵2005を有する。具体的には、パーソナルコンピュータ2001及び無線チップ2002のメモリに共通鍵2005のデータを各々格納する。共通鍵2005は、例えば64ビット〜128ビットのデータで、平文(暗号化する前のデータ)の暗号化及び暗号文の復号に用いられる。共通鍵は、正規に登録された利用者毎に異なる共通鍵が作成され、パーソナルコンピュータ2001は、全てを有している。すなわち、正規に登録された利用者数分の共通鍵をパーソナルコンピュータ2001は有している。一方、無線チップ2002は、正規に登録された利用者が所有し、当該の利用者に固有な共通鍵のみを有している。共通鍵は、他者に知られぬよう、保存しなければならない。   The personal computer 2001 and the wireless chip 2002 have a common key 2005 for encryption. Specifically, the data of the common key 2005 is stored in the memories of the personal computer 2001 and the wireless chip 2002, respectively. The common key 2005 is 64-bit to 128-bit data, for example, and is used for encryption of plaintext (data before encryption) and decryption of the ciphertext. As the common key, a different common key is created for each registered user, and the personal computer 2001 has all the common keys. In other words, the personal computer 2001 has as many common keys as the number of users registered in a regular manner. On the other hand, the wireless chip 2002 is owned by a properly registered user and has only a common key unique to the user. The common key must be stored so that it is not known to others.

なお、本実施例では、暗号方式として共通鍵暗号方式(ISO/IEC 9798−2 Information technology−Security techniques−Entity authentication− Part 2 : Mechanisms using symmetric encipherment algorithms参照)を用いる場合の例について示すが、公開鍵暗号方式(ISO/IEC 9798−3 Information technology−Security techniques−Entity authentication− Part 3 : Mechanisms using digital signature techniques参照)など、他の暗号方式でも適用することができる。   In this embodiment, a common key cryptosystem (ISO / IEC 9798-2 Information technology-Security techniques-Entity authentication-Part 2: An example of using a mechanical encryption metric) is used. Key encryption method (refer to ISO / IEC 9798-3 Information technology-Security techniques-Entity authentication-Part 3: Suitable for methods used in digital signature techniques, etc.) Can be used.

パーソナルコンピュータ2001は、共通鍵2005を用いて、平文を暗号化する手段を有する。具体的には、暗号化アルゴリズムを実行するソフトウェアを搭載しているものとする。また、無線チップ2002は、共通鍵2005を用いて、暗号文を復号する手段を有する。具体的には、上記実施の形態で示した演算回路において、復号アルゴリズムを実行する。   The personal computer 2001 has means for encrypting plaintext using the common key 2005. Specifically, it is assumed that software for executing an encryption algorithm is installed. The wireless chip 2002 also has means for decrypting the ciphertext using the common key 2005. Specifically, a decoding algorithm is executed in the arithmetic circuit shown in the above embodiment.

以下、図12のフローチャートを用いて、本実施例における利用者認証システムの利用方法を説明する。   Hereinafter, a method of using the user authentication system in this embodiment will be described with reference to the flowchart of FIG.

まず、利用希望者が入力装置2003を用いて、パーソナルコンピュータ2001における利用者名及びパスワードを入力する(利用者名入力2101)。パスワードは、正規の利用者が事前に登録しておく。パーソナルコンピュータ2001は、入力された利用者名から、該当する共通鍵を用いて、ある平文を暗号化する(暗号データ作成2102)。ここで、平文は、特定の意味を持ったデータでも、無意味なデータでも良い。次に、暗号データをリーダ/ライタ2004から送信する(暗号データ送信2103)。無線チップ2002は、暗号データを受信し、共通鍵2005を用いて暗号データを復号し(復号化処理2104)、復号データをリーダ/ライタに送信する(復号データ送信2105)。パーソナルコンピュータ2001は、復号データを、最初の平文と比較し(認証2106)、一致した場合のみ、利用希望者が正規に登録されている利用者であると認め、利用可能とする(平常利用2107)。   First, a user who wishes to use inputs the user name and password in the personal computer 2001 using the input device 2003 (user name input 2101). The password is registered in advance by an authorized user. The personal computer 2001 encrypts a certain plain text from the input user name using the corresponding common key (encrypted data creation 2102). Here, the plaintext may be data having a specific meaning or meaningless data. Next, the encrypted data is transmitted from the reader / writer 2004 (encrypted data transmission 2103). The wireless chip 2002 receives the encrypted data, decrypts the encrypted data using the common key 2005 (decryption process 2104), and transmits the decrypted data to the reader / writer (decrypted data transmission 2105). The personal computer 2001 compares the decrypted data with the first plaintext (authentication 2106), and if it matches, the personal computer 2001 recognizes that the user who wants to use is a registered user and makes it available (normal use 2107). ).

以上のような、本実施例における利用者認証システムでは、パスワードを知り、且つ無線チップを所有していないとコンピュータを利用できない。従って、パスワードのみの認証よりセキュリティー性が非常に高い。また、利用者は、無線チップを携帯していれば、従来のパスワードのみによる認証と、何ら変わりなくパーソナルコンピュータを利用でき、新たな負担は少ない。   In the user authentication system in the present embodiment as described above, the computer cannot be used unless the password is known and the wireless chip is not owned. Therefore, security is much higher than password-only authentication. In addition, if the user carries the wireless chip, the user can use the personal computer without any change from the conventional authentication using only the password, and there is little new burden.

なお、本実施例では、パーソナルコンピュータの利用者認証について説明したが、正規に登録された利用者のみが利用できる他のシステムに対しても容易に適用できる。例えば、ATM(Automated Teller Machine 現金自動支払機)、CD(Cash Dispenser 現金自動払出機)などに、容易に適用できる。   In this embodiment, personal computer user authentication has been described. However, the present invention can be easily applied to other systems that can be used only by authorized users. For example, it can be easily applied to ATM (Automated Teller Machine cash dispenser), CD (Cash Dispenser cash dispenser), and the like.

以上のような構成とすることで、本発明における半導体装置を用いた、非常にセキュリティー性が高い利用者認証システムを安価に構築することができる。   With the configuration as described above, a user authentication system with extremely high security using the semiconductor device of the present invention can be constructed at low cost.

なお、本実施例は、実施の形態1、実施の形態2、実施例1〜実施例4と自由に組み合わせて実施することが可能である。   Note that this embodiment can be implemented by being freely combined with Embodiment Mode 1, Embodiment Mode 2, and Embodiments 1 to 4.

本発明における半導体装置の電源回路を示す図。FIG. 3 is a diagram showing a power supply circuit of a semiconductor device according to the present invention. 本発明における半導体装置の電源回路の信号波形を示す図。FIG. 6 shows signal waveforms of a power supply circuit of a semiconductor device according to the present invention. 従来の電源回路の例を示す図。The figure which shows the example of the conventional power supply circuit. 従来の電源回路の信号波形の例を示す図。The figure which shows the example of the signal waveform of the conventional power supply circuit. 本発明における半導体装置の電源回路を示す図。FIG. 3 is a diagram showing a power supply circuit of a semiconductor device according to the present invention. 本発明における半導体装置の電源回路の信号波形を示す図。FIG. 6 shows signal waveforms of a power supply circuit of a semiconductor device according to the present invention. 本発明における半導体装置のリーク素子をMOSトランジスタで構成した回路を示す図。The figure which shows the circuit which comprised the leak element of the semiconductor device in this invention with the MOS transistor. 本発明における半導体装置のリーク素子をメモリトランジスタで構成した回路を示す図。FIG. 4 is a diagram showing a circuit in which a leak element of a semiconductor device according to the present invention is configured by a memory transistor. 本発明における半導体装置のリーク素子をMIS容量で構成した回路を示す図。FIG. 4 is a diagram showing a circuit in which a leak element of a semiconductor device according to the present invention is configured with a MIS capacitor. 本発明における半導体装置のリーク素子のレイアウトを示す図。FIG. 6 is a diagram showing a layout of leak elements of a semiconductor device according to the present invention. 本発明における半導体装置を用いた利用者認証システムの概要を示す図。The figure which shows the outline | summary of the user authentication system using the semiconductor device in this invention. 本発明における半導体装置を用いた利用者認証システムのフローチャートを示す図。The figure which shows the flowchart of the user authentication system using the semiconductor device in this invention. 本発明における半導体装置の構成例を示す図。FIG. 6 illustrates a configuration example of a semiconductor device in the present invention. 本発明における半導体装置のレイアウト例を示す図。FIG. 6 is a diagram showing a layout example of a semiconductor device in the present invention.

符号の説明Explanation of symbols

101 アンテナ部
102 整流部
103 保持容量部
104 アンテナ
105 共振容量
106 出力端子
107 出力端子
108 ダイオード
109 入力端子
110 入力端子
111 出力端子
112 出力端子
113 保持容量
114 入力端子
115 入力端子
116 出力端子
117 出力端子
118 リーク素子
201 波形
202 波形
203 波形
301 アンテナ部
302 整流部
303 保持容量部
304 アンテナ
305 共振容量
306 出力端子
307 出力端子
308 ダイオード
309 入力端子
310 入力端子
311 出力端子
312 出力端子
313 保持容量
314 入力端子
315 入力端子
316 出力端子
317 出力端子
401 波形
402 波形
403 波形
501 アンテナ部
502 整流部
503 保持容量部
504 アンテナ
505 共振容量
506 出力端子
507 出力端子
509 入力端子
510 入力端子
511 出力端子
512 出力端子
513 保持容量
514 入力端子
515 入力端子
516 出力端子
517 出力端子
518 リーク素子
519 ダイオード
520 ダイオード
521 ダイオード
522 ダイオード
601 波形
602 波形
603 波形
701 N型MOSトランジスタ
702 端子
703 端子
704 P型MOSトランジスタ
705 端子
706 端子
801 N型メモリトランジスタ
802 端子
803 端子
804 P型メモリトランジスタ
805 端子
806 端子
901 MIS容量
902 端子
903 端子
1001 半導体薄膜
1002 ゲート電極
1003 ソース電極及びドレイン電極
1004 コンタクト
1005 リークパス
1006 半導体薄膜
1007 ゲート電極
1008 ソース電極及びドレイン電極
1009 コンタクト
1010 リークパス
1011 半導体薄膜
1012 ゲート電極
1013 ソース電極及びドレイン電極
1014 コンタクト
1015 リークパス
1016 ゲート絶縁膜
1017 ゲート絶縁膜
1018 ゲート絶縁膜
1019 欠陥
1020 格子欠陥
2001 パーソナルコンピュータ
2002 無線チップ
2003 入力装置
2004 リーダ/ライタ
2005 共通鍵
2101 利用者名入力
2102 暗号データ作成
2103 暗号データ送信
2104 復号化処理
2105 復号データ送信
2106 認証
2107 平常利用
2601 無線チップ
2602 CPU
2603 ROM
2604 RAM
2605 コントローラ
2606 演算回路
2607 アンテナ部
2608 共振回路
2609 電源回路
2610 リセット回路
2611 クロック生成回路
2612 復調回路
2613 変調回路
2614 電源管理回路
2615 アナログ部
2616 CPUインターフェース(CPUIF)
2617 制御レジスタ
2618 コード抽出回路
2619 符号化回路
2620 受信信号
2621 送信信号
2622 受信データ
2623 送信データ
2624 秘密鍵
2707 FPCパッド
2708 アンテナバンプ
DESCRIPTION OF SYMBOLS 101 Antenna part 102 Rectification part 103 Holding capacity part 104 Antenna 105 Resonance capacity 106 Output terminal 107 Output terminal 108 Diode 109 Input terminal 110 Input terminal 111 Output terminal 112 Output terminal 113 Holding capacity 114 Input terminal 115 Input terminal 116 Output terminal 117 Output terminal 118 Leak element 201 Waveform 202 Waveform 203 Waveform 301 Antenna unit 302 Rectifying unit 303 Holding capacitor unit 304 Antenna 305 Resonance capacitor 306 Output terminal 307 Output terminal 308 Diode 309 Input terminal 310 Input terminal 311 Output terminal 312 Output terminal 313 Holding capacitor 314 Input terminal 315 Input terminal 316 Output terminal 317 Output terminal 401 Waveform 402 Waveform 403 Waveform 501 Antenna part 502 Rectifying part 503 Retention capacity part 504 Antenna 505 Resonance capacity 50 6 Output terminal 507 Output terminal 509 Input terminal 510 Input terminal 511 Output terminal 512 Output terminal 513 Retention capacitor 514 Input terminal 515 Input terminal 516 Output terminal 517 Output terminal 518 Leak element 519 Diode 520 Diode 521 Diode 522 Diode 601 Waveform 602 Waveform 603 Waveform 701 N-type MOS transistor 702 Terminal 703 Terminal 704 P-type MOS transistor 705 Terminal 706 Terminal 801 N-type memory transistor 802 Terminal 803 Terminal 804 P-type memory transistor 805 Terminal 806 Terminal 901 MIS capacitor 902 Terminal 903 Terminal 1001 Semiconductor thin film 1002 Gate electrode 1003 Source electrode and drain electrode 1004 Contact 1005 Leakage path 1006 Semiconductor thin film 1007 Gate electrode 1008 Source electrode and drain electrode 1009 Contact 1010 Leakage path 1011 Semiconductor thin film 1012 Gate electrode 1013 Source and drain electrode 1014 Contact 1015 Leakage path 1016 Gate insulation film 1017 Gate insulation film 1018 Gate insulation film 1019 Defect 1020 Lattice defect 2001 Personal computer 2002 Wireless chip 2003 Input device 2004 Reader / writer 2005 Common key 2101 User name input 2102 Encrypted data creation 2103 Encrypted data transmission 2104 Decryption processing 2105 Decryption data transmission 2106 Authentication 2107 Normal use 2601 Wireless chip 2602 CPU
2603 ROM
2604 RAM
2605 Controller 2606 Arithmetic circuit 2607 Antenna unit 2608 Resonant circuit 2609 Power supply circuit 2610 Reset circuit 2611 Clock generation circuit 2612 Demodulation circuit 2613 Modulation circuit 2614 Power management circuit 2615 Analog unit 2616 CPU interface (CPUIF)
2617 Control register 2618 Code extraction circuit 2619 Encoding circuit 2620 Reception signal 2621 Transmission signal 2622 Reception data 2623 Transmission data 2624 Private key 2707 FPC pad 2708 Antenna bump

Claims (4)

線信号より電源電圧を生成する電源回路をする半導体装置であって
前記電源回路はMIS容量を有し、
前記MIS容量は、半導体薄膜と、ゲート絶縁膜と、ゲート電極とを有し、
前記ゲート絶縁膜は、第1の領域と、第2の領域とを有し、
前記第2の領域は、前記第1の領域より膜厚が薄く、
前記MIS容量は、規定電圧の範囲を超える電圧が前記電源回路内に生じたときの電気抵抗が、前記規定電圧の範囲内の電圧が前記電源回路内に生じたときの電気抵抗より低くなることで、前記電源電圧を前記規定電圧の範囲内に保持する機を有することを特徴とする半導体装置。
A semiconductor device which have a power circuitry for generating a supply voltage from no-line signal,
The power supply circuit has a MIS capacitor;
The MIS capacitor includes a semiconductor thin film, a gate insulating film, and a gate electrode,
The gate insulating film has a first region and a second region,
The second region is thinner than the first region,
In the MIS capacitor , an electrical resistance when a voltage exceeding a specified voltage range is generated in the power supply circuit is lower than an electrical resistance when a voltage within the specified voltage range is generated in the power supply circuit. in, wherein a said supply voltage to have to that function held within range of the specified voltage.
線信号より電源電圧を生成する電源回路をする半導体装置であって
前記電源回路は、MIS容量と、保持容量とを有し、
前記MIS容量は、半導体薄膜と、ゲート絶縁膜と、ゲート電極とを有し、
前記ゲート絶縁膜は、第1の領域と、第2の領域とを有し、
前記第2の領域は、前記第1の領域より膜厚が薄く、
前記MIS容量は、規定電圧の範囲を超える電圧が前記電源回路内に生じたときの電気抵抗が、前記規定電圧の範囲内の電圧が前記電源回路内に生じたときの電気抵抗より低くなることで、前記保持容量に蓄積された電荷を電流として前記MIS容量に流し、前記電源電圧を前記規定電圧の範囲内に保持する機を有することを特徴とする半導体装置。
A semiconductor device which have a power circuitry for generating a supply voltage from no-line signal,
The power supply circuit has a MIS capacitor and a storage capacitor,
The MIS capacitor includes a semiconductor thin film, a gate insulating film, and a gate electrode,
The gate insulating film has a first region and a second region,
The second region is thinner than the first region,
In the MIS capacitor , an electrical resistance when a voltage exceeding a specified voltage range is generated in the power supply circuit is lower than an electrical resistance when a voltage within the specified voltage range is generated in the power supply circuit. in the charges accumulated in the storage capacitor as a current flows to the MIS capacitor, and wherein a said supply voltage to have to that function held within range of the specified voltage.
請求項1または請求項2において、
前記電源回路は、絶縁表面を有する基板上に形成された半導体薄膜を有する薄膜トランジスタを用いて構成されていることを特徴とする半導体装置。
In claim 1 or claim 2 ,
The power supply circuit includes a thin film transistor having a semiconductor thin film formed over a substrate having an insulating surface.
請求項において、
前記絶縁表面を有する基板は、ガラス基板、石英基板、プラスチック基板、のいずれかであることを特徴とする半導体装置。
In claim 3 ,
The substrate having an insulating surface is any one of a glass substrate, a quartz substrate, and a plastic substrate.
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