[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5163641B2 - 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法 - Google Patents

半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法 Download PDF

Info

Publication number
JP5163641B2
JP5163641B2 JP2009507280A JP2009507280A JP5163641B2 JP 5163641 B2 JP5163641 B2 JP 5163641B2 JP 2009507280 A JP2009507280 A JP 2009507280A JP 2009507280 A JP2009507280 A JP 2009507280A JP 5163641 B2 JP5163641 B2 JP 5163641B2
Authority
JP
Japan
Prior art keywords
film
layer
memory device
semiconductor memory
ferroelectric capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009507280A
Other languages
English (en)
Other versions
JPWO2008120286A1 (ja
Inventor
孝一 永井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2008120286A1 publication Critical patent/JPWO2008120286A1/ja
Application granted granted Critical
Publication of JP5163641B2 publication Critical patent/JP5163641B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Description

本発明は、半導体記憶装置およびその製造方法に係り、特に強誘電体キャパシタを有する半導体記憶装置およびその製造方法に関し、さらに詳しくは、半導体記憶装置を保護する最終パシベーション膜の保護膜形成技術に関する。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、低消費電力を実現できることから特に注目されている。
強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極量が大きな、１０〜３０μＣ／ｃｍ２程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜などのペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。このような強誘電体膜は、従来から、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により強誘電体の特性が劣化することが知られている。すなわち、侵入した水分が、層間絶縁膜やメタル配線成膜時の高温プロセスの中で水素と酸素に分解し水素が強誘電体膜中に侵入する。すると、水素は強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタの性能劣化が発生する。また、強誘電体キャパシタに限らず、トランジスタ等の性能が劣化することがある。
このような劣化に対応するために、従来から水素・水分の浸入を防止する酸化アルミニウム（Al2O3）を用いてきた。例えば、強誘電体キャパシタを包むように酸化アルミニウムを形成し、強誘電体内部に水素・水分が侵入しないように保護していた。また、第一配線の上部（直上）に酸化アルミニウムを形成して、半導体素子上部から侵入する水・水素が、さらに下層に浸透しないようにバリア膜として利用していた。ここで、第一配線とは、配線層のうち、最も下層すなわち、トランジスタ、あるいは、強誘電体キャパシタの層に最も近い配線層をいう。
さらに強誘電体キャパシタは、多層工程で高温の熱を長時間加えると、強誘電体特性が劣化することが知られている。この高温の熱を長時間加える工程として、最終バシベーション膜であるポリイミドの形成工程がある。この工程では、従来は、例えば、温度が摂氏３１０〜３５０度、ベーク時間６０分程度の処理を行っている。しかし、ポリイミド形成時に発生する熱・水素・水分の影響により、強誘電体特性が劣化する。このため、パッド電極を含む最上位の配線層層とその配線層より下層にある配線層との間に平坦な酸化アルミニウムの膜（アルミナ膜）を配置することが提案された。このアルミナ膜によりポリイミドから発生する水素さらには水分が半導体素子中に入り込むのを遮断していた。
特開２００６−６６９０６号公報 特許３０２９３１６号公報
しかしながら、従来の技術では、パシベーション膜に含まれるポリイミドの熱処理時に生じる熱の影響を緩和することができないため、強誘電体キャパシタ特性が劣化するという問題が完全に解消するわけでない。この劣化具合は、水素・水分の影響と比較すると小さい。しかし、熱の影響によって、例えば強誘電体特性にヒステリシス成分（残留分極成分）が減少するという問題が加わる。
そこで、この問題を回避するために、例えば、ポリイミドのキュア温度を摂氏２３０度まで下げた実験を行ったが、ポリイミドのイミド化率（架橋率）が十分でなく膜の信頼性が低下する場合があった。さらに、ポリイミドとパッケージ樹脂との密着性が低下し、ポリイミドとパッケージ樹脂との界面で膜剥がれが生じる場合もあった。
本発明の目的は、半導体記憶装置において、熱による記憶特性の劣化を低減するとともに、信頼性の高いパシベーション膜を形成する技術を提供することにある。
前記課題を解決するために、本発明はなされた。すなわち、本発明は、半導体基板上に形成されたトランジスタ層と、トランジスタ層の上方に形成された強誘電体キャパシタ層と、強誘電体キャパシタ層の上方に形成された配線層と、パシベーション膜と、を備える半導体記憶装置である。本発明では、さらに、強誘電体キャパシタ層と前記パシベーション膜との間に、水分および水素の下層への透過を抑制するバリア膜が少なくとも１層形成され、パシベーション膜はノボラック樹脂を含むことを特徴とする。
ノボラック樹脂は、従来のパシベーション膜よりも低温で熱処理しても、十分な信頼性を確保可能である。したがって、パシベーション膜の信頼性を維持、確保した上で、熱による強誘電体キャパシタ特性の劣化を抑制できる。
本発明によれば、半導体記憶装置において、熱による記憶特性の劣化を低減するとともに、信頼性の高いパシベーション膜を形成することができる。
本発明の実施形態の工程によって製造される強誘電体メモリの構造の概略を示す図である。 本発明の実施形態の工程によって製造される他の強誘電体メモリの構造の概略を示す図である。 トランジスタを形成する工程を示す図である。 層間絶縁膜の形成工程を示す図である。 アルミナ膜形成工程を示す。 強誘電体キャパシタの成膜工程を示す図である。 強誘電体キャパシタのパターン形成工程を示す図である。 層間絶縁膜形成工程を示す図である。 強誘電体キャパシタの拡大図である。 プラグ形成工程を示す図である。 キャパシタへのコンタクト形成工程を示す図（その１）である。 キャパシタへのコンタクト形成工程を示す図（その２）である。 第１配線層の形成工程を示す図である。 第２配線層の形成工程を示す図である。 第１配線層のアルミナ膜形成工程を示す図である。 層間絶縁膜および平坦なアルミナ膜の形成工程を示す図である。 第３配線層上の窒化膜形成工程を示す図である。 ノボラック樹脂膜形成工程を示す平面図である。 ノボラック樹脂膜形成工程を示す断面図である。 酸素バリア膜形成工程を示す図である。 酸素バリア膜エッチング後、レジストを除去後の構成を示す平面図である。 酸素バリア膜エッチング後、レジストを除去後の構成を示す断面図である。 ＰＴ試験後の金属膜形成工程を示す図である。 金属膜のエッチング後の形状を示す平面図である。 金属膜のエッチング後の形状を示す断面図である。 金属バンプ形成工程を示す図である。 変形例における金属バンプ形成工程を示す図である。 強誘電体メモリの製造工程の概要を示すである。 プローブテスト以降の工程を示す図である。 本発明の第２実施形態に係る強誘電体メモリ、およびその製造工程の概要を示す図である。 本発明の第３実施形態に係る強誘電体メモリ、およびその製造工程の概要を示す図である。 本発明の第３実施形態において、金属バンプを形成する工程を示す図である。 本発明の第４実施形態に係る強誘電体メモリの製造工程を示す図である。
《実施形態の骨子》
以下、図面を参照して本発明の実施の形態に係る強誘電体メモリ（以下、ＦｅＲＡＭという）、およびその製造工程を説明する。この製造工程では、ＦｅＲＡＭデバイスの製造時に、ポリイミドの替わりにノボラック樹脂を形成して、ポリイミド・パシベーション膜の代用とする。ノボラック樹脂を主成分とするパシベーション膜は、ポリイミドよりも低温の熱処理で架橋が進むため（通常、摂氏２００度から２３０度）、ＦｅＲＡＭの製造において有利となる。
ただし、ノボラック樹脂によってパッシベーション膜を形成した場合に下記の問題を生じることが判ってきた。基本的には、ノボラック樹脂によってパッシベーション膜を形成した後に、酸素雰囲気中で高温状態とした場合、樹脂の結合が切れてしまう点が問題である。また、酸素雰囲気でなくとも、さらに高温、例えば、ＦｅＲＡＭが摂氏３００度程度以上となる熱を加えると、樹脂の結合が切れてしまう点が問題である。
（１）ノボラック樹脂を主成分として形成したパシベーション膜は、この後、酸素雰囲気にさらされることで膜強度が劣化することが判明した。
（２）製造工程で強誘電体キャパシタに対しては、リテンション試験（データが正しく記録・読み出しができるか確認する試験）を数回行う。この際、負荷として摂氏２００度で４時間の熱エージング処理を行う。この際、空気雰囲気に含まれる酸素の影響で、ノボラック樹脂のパシベーション膜が劣化する。
（３）試験後、ＦｅＲＡＭデバイスは、ダイシング処理されて、1チップ毎にパッケージ樹脂に包まれる。この際、パッケージの金型を熱する際、空気雰囲気にさらされるため、膜強度が劣化する。
上記のように、ノボラック樹脂を用いてパシベーション膜を形成すると、新たな問題が複数発生してしまい、長期信頼性が低下してしまう問題を生じていた。
そこで本発明では上記問題点を解決するために、ノボラック樹脂を主成分とするパシベーション膜を用いながら、十分な強誘電体キャパシタ特性を維持できる構造、製造フローおよび製造手段を提供することを目的とする。
すなわち、本製造方法は、強誘電体キャパシタを有し、配線層に上方に形成されたパシベーション膜を形成した半導体装置において、平坦な水素・水分バリア膜が強誘電体キャパシタ上からパシベーション膜の間に１層形成されており、かつ、ノボラック樹脂からなるパシベーション膜を有する構造とする。
図１Ａに、この工程によって製造されるＦｅＲＡＭの構造の概略を示す。このＦｅＲＡＭは、LOCOS(LoCal Oxidation of Silicon)工程で形成された素子分離領域、ウェル（図１ＡではＰ−ｗｅｌｌが例示）、ソース、ドレイン、およびゲート等を含むトランジスタ層と、トランジスタ層の上層の強誘電体キャパシタと、強誘電体キャパシタ上層の配線層（Ｍ１Ｌ、Ｍ２Ｌ、およびＭ３Ｌ）と、最下層の配線層Ｍ１Ｌを被覆するアルミナ膜（図１ＡではＡＬＯ ２０ｎｍと表示）と、配線層Ｍ１Ｌ上の層間膜ＳＩＯの上層に形成された少なくとも１層の平坦なアルミナ膜（図１ＡではＡＬＯ ５０ｎｍと表示）と、最上層の配線層Ｍ３Ｌと同一の層に形成されたパッド電極（図１ＡではＰＡＤと表示）と、配線層Ｍ３Ｌの上層を被覆する窒化膜（Ｐ−ＳＩＮ）と、最表面にあって、窒化膜（Ｐ−ＳＩＮ）を被覆するパシベーション膜とを有する。ここで、最表面のパシベーション膜は、ノボラック樹脂を主成分とした樹脂である。樹脂割合はノボラック樹脂50パーセント以上であり、キュア温度としては摂氏２００度以下、好ましくは、摂氏１７０度から摂氏１９０度で熱処理がされる。
また、少なくとも１層設けられた平坦なアルミナ膜は、水素・水分バリア膜として機能する。水素・水分バリア膜を形成するのは以下の理由による。つまり、ノボラック樹脂の熱処理中にアルコールが発生する。アルコールは、分子構造が大きいとはいえ、半導体素子内部へ浸透する。また、アルコールが分解されると、水分・水素が発生する。アルコール中の水素、水分中の水素、あるいは、これらが分解されたときに発生する水素によって強誘電体膜を構成するＰＺＴが還元される。すなわち、強誘電体キャパシタの周りに水素基を持つ物質が存在し、かつ高温になると、ＰＺＴの還元作用が促進する。そこで、このような還元作用を低減するため、最低でも平坦な水素・水分バリア膜が１層必要である。一方で、ノボラック樹脂は、低温領域で架橋反応するため、上記工程によれば、強誘電体キャパシタに熱ダメージが入らない。したがって、本工程によれば、アルコール、水分、水素等の侵入を抑制した上で、強誘電体キャパシタへの熱の影響を低減できる。
図１Ｂは、ＦｅＲＡＭの構造の他の例を示す。図１Ｂでは、最表面のパッシベーション膜が酸素バリア膜で被覆されている。この構成は、以下の目的のためである。すなわち、酸素が存在する雰囲気中で摂氏１００度以上の熱を加えると、ノボラック樹脂の樹脂結合が切れる。そこで、ノボラック樹脂が酸素雰囲気にさらされることを防止するため、ノボラック樹脂形成後に、酸素バリア膜を形成する。
しかしながら、酸素がない状態でも摂氏３００度の状態にするとノボラック樹脂の樹脂結合が切れることが判った。その場合、熱による結合破壊は、摂氏２８０度程度から起こり得る。このため、望ましくはノボラック樹脂でパシベーション膜を形成した後は摂氏２８０度以上にならないように制御する。
以上のような工程とすることで、ノボラック樹脂を主成分とするパシベーション膜を用いながら、十分な強誘電体キャパシタ特性を維持することができるようになる。
本工程によれば、過度の水素・水分バリア膜を形成しなくとも強誘電体特性の劣化を抑制できる。また、低温熱処理によりパシベーション膜が形成できるため、潜在的な強誘電体特性の劣化を防ぎ、リテンション不良が改善する。さらに、ノボラック樹脂をパシベーション膜に用いることにより新たに発生した上記問題点を克服し、強誘電体キャパシタの長期信頼性を向上させることができる。
《第１実施形態》
図１７および図１８に、本発明の第１実施形態に係るＦｅＲＡＭの製造工程の概要を示す。図１７は、パッド電極の開口を形成するまでの工程を示すフローチャートである。まず、半導体基板（ウェーハともいう）に、トランジスタ層が形成される（Ｓ１）。
次に、層間絶縁膜が形成される（Ｓ２）。そして、強誘電体キャパシタが形成される。強誘電体キャパシタは、下部電極（例えば、Ｐｔ）、誘電体膜（例えば、ＰＺＴ）、上部電極（例えば、ＩｒＯ２）を含む。さらに、強誘電体キャパシタを被覆する水素・水分バリア膜（Ａｌ２Ｏ３）を形成する（Ｓ３）。
次に、強誘電体キャパシタの上層に層間絶縁膜を形成し、さらにその上層の配線層に接続するタングステンのプラグ層を形成する（Ｓ４）。さらにプラグ層に接続する第１配線層を形成する。第１配線層は、例えば、Ａｌ−Ｃｕにて、溝部に埋め込み形成する。そして、第１配線層の上層にＡｌ２Ｏ３にて、水素および水分の侵入を阻止するバリア膜を形成する（Ｓ５）。
次に、第１配線層の上層の層間絶縁膜を形成し、平坦化する。さらに、水素および水分の侵入を阻止する平坦なバリア膜をＡｌ２Ｏ３にて形成する（Ｓ６）。その後、Ｓ４からＳ６の工程を必要な配線層分だけ繰り返す。そして、最上位の絶縁膜およびプラグ層を形成し、プラグ層に接続するパッド電極を形成する（Ｓ７）。
次に、パッド電極を被覆する酸化膜を形成する（Ｓ８）。さらに、窒化膜ＳｉＮを形成する（Ｓ９）。そして、レジストパターンによって、パッド電極の上部に開口を形成する（Ｓ１０）。さらに、パッド電極の上に形成されている、酸化膜、窒化膜をエッチングする（Ｓ１１）。これによって、パッド電極の表面が露出する。
次に、ノボラック樹脂にてパシベーション膜を形成する（Ｓ１２）。さらに、摂氏２００度以下、例えば、摂氏１７０度から１９０度の間の温度で４０分ほど加熱炉にてキュア（熱処理）する（Ｓ１３）。キュア時の加熱炉内の雰囲気はいずれも窒素雰囲気（あるいは不活性ガス雰囲気）に設定する。
図１８は、パッド電極の開口形成後、プライマリー・テスト： Ｐｒｉｍａｒｙ Ｔｅｓｔ（以下、ＰＴ試験という）工程からパッケージ後の最終動作チェック工程までを示すフローチャートである。図１８において、記号Ａで示された工程が、プローブテストに相当する。
ここでは、まず、パッド電極にプローブが接触され、ＰＴ１試験として、パッド電極を通じた入出力動作がチェックされる。そして、第１回目のデータ書き込みがなされる（Ｓ１７Ａ）。
初期試験であるＰＴ１試験では、ウェーハチャックのステージ温度を９０℃に昇温してＰＴ１試験を実施する。これは常温より過酷な条件で試験するためである。
ＰＴ１試験を極簡単に説明すると、先ず、電源電圧を加えて回路が正しく応答するか確認する。次に、例えば電源電圧動作範囲の複数点で動作確認などを行う。次にいろいろなテストパターンを実施し、この回路は間違いなく動作することが確認された後、最後にデータを書き込む。
次にFRAMは、不揮発性メモリであるため、１度書き込まれたデータが正しく読み出せるか、或いは書き込めるかの試験を、ＰＴ２試験、ＰＴ３試験で行うことになる。
次に、プローブが外され、窒素ガス（またはアルゴンガス等の不活性ガス）雰囲気が満たされた加熱炉に半導体基板が導入され、加熱によるエージング試験が実施される（Ｓ１７Ｂ）。ノボラック樹脂をパシベーション膜とした場合、空気雰囲気中でエージングすると、最表面のノボラック樹脂が劣化するからである。エージング試験は、例えば、摂氏２００度の状態が４時間程度維持されることによる。
その後、半導体基板が加熱炉から取り出され、ＰＴ２試験が実行される。すなわち、パッド電極に再度プローブが接触され、データ読み出し、および第２回目のデータ書き込みがなされる（Ｓ１７Ｃ）。
そして、プローブが外され、第２回目のエージング試験が実施される（Ｓ１７Ｄ）。エージング試験の条件は、第１回目と同様である。その後、半導体基板が加熱炉から取り出され、ＰＴ３試験が実行される。すなわち、パッド電極に再度プローブが接触され、データ読み出し、および第３回目のデータ書き込みがなされる。このようにして、パッド電極を通じた強誘電体キャパシタの動作がチェックされる（Ｓ１７Ｅ）。
次に、チップがダイシングされる（Ｓ３１）。そして、ダイシングによって切り出されたチップがそれぞれパッケージ樹脂によって封止される（Ｓ３２）。このとき、ノボラック樹脂をパシベーション膜と含むチップの場合、空気雰囲気中で加熱すると、最表面のノボラック樹脂が劣化する。特に、パッケージ樹脂の金型の温度が摂氏１００度以上であるとき、ノボラック樹脂が劣化しやすい。したがって、窒素雰囲気、あるいはアルゴン雰囲気をパッケージの金型に流し込みながらパッケージ樹脂を形成する。
次に、パッケージ樹脂を乾燥する（Ｓ３３）。このときには、ノボラック樹脂が空気中の酸素と直接触れないので、チップ最表面のノボラック樹脂は劣化しない。ただし、ノボラック樹脂が酸素にさらされない場合でも、乾燥温度は摂氏２８０度以下とする。高温下でのノボラック樹脂の劣化および強誘電体の劣化を抑制するためである。
そして、ＦｅＲＡＭチップの最終動作チェックがなされる（Ｓ３４）。
以下、図２Ａ−図１６Ｂに基づいて、本発明の第１実施例を説明する。図２Ａは、ＦｅＲＡＭデバイスの最下層に構成するトランジスタを形成する工程を示す図である。まず、シリコン等の半導体基板１０上に、素子領域を画定する素子分離領域１２を形成する。次に、素子分離領域１２が形成された半導体基板１０内には、不純物の注入によってウェル１３を形成する。ウェル１３が形成された半導体基板１０上には、図示しないゲート絶縁膜を介してゲート電極１５を形成する。さらに、ゲート電極１５の側壁部分には、サイドウォール絶縁膜１６が形成されている。サイドウォール絶縁膜１６が形成されたゲート電極１５の両側には、ソース／ドレイン拡散層１７が形成されている。
図２Ｂに層間絶縁膜の形成工程を示す。ここでは、トランジスタが形成された半導体基板上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による層間絶縁膜Ｐ（プラズマ）−ＳＩＯＮ（酸化窒化シリコン） ２００ｎｍが形成されている。さらに、Ｐ−ＳＩＯＮ膜上には、ＣＶＤによるＰ−ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）−ＮＳＧ（ｎｏｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ ）膜 ６００ｎｍが形成されている。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により、Ｐ−ＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度研磨し、表面を平坦にしている。
図２Ｃに、Ａｌ２Ｏ３膜形成工程を示す。ここでは、Ｐ−ＴＥＯＳ−ＮＳＧ膜の上に、例えばＣＶＤによる、Ｐ−ＴＥ０Ｓ−ＮＧＳ膜を１００ｎｍ形成する。そして、Ｐ−ＴＥＯＳ−ＮＳＧ膜の脱水処理のために、例えば摂氏６５０度、Ｎ２流量１リットル ／ 分、３０分程度の脱水処理を行う。さらに、Ｐ−ＴＥＯＳ−ＮＳＧ膜上に、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）による、Ａｌ２Ｏ３膜（アルミナ膜、図２ＣでＡＬＯ ＦＩＬＭで示す）を２０ｎｍ形成する。そして、Ａｌ２Ｏ３膜形成後、例えばＲＴＡ（Rapid Thermal Anneal）装置による 摂氏６５０度、Ｏ２流量１リットル／分、６０秒程度の熱処理を行う。
図３Ａに、強誘電体キャパシタの成膜工程を示す。ここでは、Ａｌ２Ｏ３膜上に、例えばＰＶＤによるＰｔ膜を１５５ｎｍ下部電極として形成する。
Ｐｔ膜を形成した上に、例えばＰＶＤによる、ＰＺＴ（チタン酸ジルコン酸鉛）膜を１５０−２００ｎｍ形成する。ＰＺＴ膜を形成した後、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）によるアニール処理を行う。アニール条件は、例えば、摂氏５８５度、Ｏ２流量０．０２５リットル／分、９０秒である。
次に、ＰＺＴ膜の上に、上部電極として、例えばＰＶＤによるＩｒＯ２（酸化イリジウム）膜を５０ｎｍ形成する。ＩｒＯ２膜を形成した後、例えばＲＴＡによるアニール処理を行う。アニール条件は、例えば、摂氏７２５度、Ｏ２流量０．０２５リットル／分、２０秒である。次に、ＩｒＯ２膜の上に再度、例えばＰＶＤによるＩｒＯ２膜を２００ｎｍ形成する。
図３Ｂに強誘電体キャパシタのパターン形成工程を示す。ここでは、上部電極のパターン１を形成するために、フォトレジストによるパターンを形成し、ＩｒＯ２膜をエッチングする。
そして、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、通常は、例えば、摂氏６５０度、Ｏ２流量２０リットル／分、６０分である。
そして、強誘電体キャパシタのパターン２を形成するために、フォトレジストを形成し、ＰＺＴ膜をエッチングする。
さらに、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、３５０℃、Ｏ２流量２０リットル／分、６０分である。
その後、ＰＺＴ膜の保護のためにウェーハ全面に、例えばＰＶＤによる、Ａｌ２Ｏ３膜を５０ｎｍ形成する（図示しない）。Ａｌ２Ｏ３膜形成後、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、摂氏５５０度、Ｏ２流量２０リットル／分、６０分である。
図４Ａに層間絶縁膜形成工程を示す。ここでは、下部電極のパターン３を形成するために、フォトレジストによるパターンを形成し、Ｐｔ膜をエッチングする。
次に、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、標準では、摂氏６５０度、Ｏ２流量２０リットル／分、６０分である。
その後、強誘電体キャパシタの保護のためにウェーハ全面に、例えばＰＶＤによる、Ａｌ２Ｏ３膜を２０ｎｍ形成する（図示しない）。Ａｌ２Ｏ３膜形成後、例えば縦型炉による熱処理を行う。熱処理条件は、摂氏５５０度、Ｏ２流量２０リットル／分、６０秒である。
次に、強誘電体キャパシタを完全に覆うように、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１５００ｎｍ形成する。Ｐ−ＴＥＯＳ−ＮＳＧ膜を形成後、ＣＭＰ処理によって表面を平坦化する。
図４Ｂに、強誘電体キャパシタ（図４Ａの点線円Ｃ１部分）の拡大図を示す。強誘電体キャパシタは、Ａｌ２Ｏ３膜の上に形成された下部電極と、下部電極上の強誘電体（ＰＺＴ）と、上部電極とを有している。さらに、下部電極（パターン３）および強誘電体（パターン２）の側面および上部電極（パターン１）の側面、上面がＡｌ２Ｏ３膜で被覆されている。
図５（１５）にプラグ（バルクコンタクト）形成工程を示す。ここでは、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。熱処理条件は、Ｎ２Ｏプラズマにて摂氏３５０度、２分である。さらに、バルクコンタクトを形成するために、レジストパターンを形成し、層間絶縁膜をエッチングする。
図６Ａ、図６Ｂにキャパシタとのコンタクト形成工程を示す。ここでは、バルクコンタクトのバリアメタルを形成するために、ウェーハ全面に例えばＰＶＤにより、Ｔｉ ２０ｎｍ ＋ ＴｉＮ ５０ｎｍ形成する（図示しない）。そして、バリアメタルを形成した後、例えばＣＶＤにより、Ｗ膜を５００ｎｍ形成する。さらに、バルクコンタクト以外のＷ膜を除去するために、例えばＣＭＰ処理によりＷ膜を研磨する。次に、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。熱処理条件は、例えば、Ｎ２Ｏプラズマ雰囲気にて摂氏３５０度、２分である。さらに、Ｐ−ＴＥＯＳ−ＮＳＧの上に、例えばＣＶＤにより、Ｐ−ＳＩＯＮ膜を１００ｎｍ形成する。
次に、上部電極と下部電極のコンタクトを形成するために、Ｐ−ＳＩＯＮ膜上にレジストパターンを形成する（図示しない）。そして、図６Ｂに示すように、レジストパターンをマスクとして、上部電極と下部電極のコンタクトホールをエッチングにより形成する。さらに、ＰＺＴ膜の回復アニールのために、例えば縦型炉による熱処理を行う。熱処理条件は、例えば、摂氏５００度、Ｏ２流量２０リットル／分、６０分である。
図７Ａ、図７Ｂに第１配線層の形成工程を示す。ここでは、Ｐ−ＳＩＯＮ膜を除去するために、例えばエッチング処理によりＰ−ＳＩＯＮ膜を全面エッチバックする。
次に、図７Ｂに示すように、第１の配線層を形成するために、例えばＰＶＤにより、ＴｉＮ １５０ｎｍ ＋ Ａｌ−Ｃｕ ５５０ｎｍ ＋ Ｔｉ ５ｎｍ ＋ ＴｉＮ １５０ｎｍの積層膜を形成する。
ただし、図７Ｂでは、積層膜は省略し、上記積層膜を第１配線層Ｌ１（パターン未形成）として図示している。
図８に第１配線層のＡｌ２Ｏ３膜形成工程を示す。ここでは、第１の配線層Ｌ１のパターンを形成するために、レジストパターンを形成し、レジストパターンをマスクとして第１の配線層をエッチングする。さらに、第１配線層Ｌ１のパターンを形成した後、例えば縦型炉にて、摂氏３５０度、Ｎ２流量２０リットル／分、３０分の熱処理を行う。さらに、第１配線層とＰ−ＴＥＯＳ膜上に、例えばＰＶＤにより、Ａｌ２Ｏ３膜を２０ｎｍ形成する。Ａｌ２Ｏ３膜は、水素・水分に対するバリア膜として機能する。
図９に層間絶縁膜および平坦なＡｌ２Ｏ３膜の形成工程を示す。ここでは、Ａｌ２Ｏ３膜の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を２６００ｎｍ形成し、全体を平坦化するために、例えばＣＭＰ処理により、Ｐ−ＴＥＯＳ−ＮＳＧ膜を研磨し、ウェーハ表面を平坦化する。
さらに、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、例えば、Ｎ２Ｏプラズマ雰囲気にて、摂氏３５０度、４分である。そして、再度、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。
さらに、Ｐ−ＴＥＯＳ−ＮＳＧ膜の上に、例えばＰＶＤにより、Ａｌ２Ｏ３膜を５０ｎｍ形成する。Ａｌ２Ｏ３膜の上に、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、Ｎ２Ｏプラズマ雰囲気中で、摂氏３５０度、２分である。
以下、同様に、プラグ（層間のコンタクトホール）形成工程、第２配線層形成工程、層間膜およびＡｌ２Ｏ３形成工程、プラグ形成工程、第３配線層形成工程を経て、第３配線層の配線パターンおよびその配線パターンに接続されるパッド電極が形成される。さらに、その上層に図１０に示す窒化膜（Ｐ−ＳＩＮ）が形成される。
より詳細には、まず、第３配線層Ｌ３の上にパシベーション膜として、例えばＣＶＤにより、Ｐ−ＴＥＯＳ−ＮＳＧ膜を１００ｎｍ形成する。さらに、Ｐ−ＴＥＯＳ−ＮＳＧの表面を窒化するために、例えばＣＶＤ装置でプラズマアニールを行う。アニール条件は、例えば、Ｎ２Ｏプラズマ雰囲気中で、摂氏３５０度、２分である。さらに、Ｐ−ＴＥＯＳ−ＮＳＧ膜の上にパシベーション膜として、例えばＣＶＤにより、Ｐ（プラズマ）−ＳＩＮ（窒化シリコン）膜を３５０ｎｍ形成する。
図１１Ａおよび図１１Ｂに、ノボラック樹脂膜形成工程を示す。ここで、図１１Ａは、ノボラック樹脂膜形成の基板を上方から見た平面図であり、図１１Ｂは、そのときの断面図である。
パッド部を形成するために、Ｐ−ＳＩＮ膜上にレジストパターンを形成する。そして、レジストパターンをマスクとして、ＰＡＤ部をエッチングする。エッチングは、Ｐ−ＴＥＯＳ−ＮＳＧ膜とＰ−ＳＩＮ膜をエッチングし、第３配線の積層膜の上部ＴｉＮ膜１５０ｎｍも同時にエッチングする。
パッド部を形成した後、保護膜として感光性ノボラック樹脂を塗布し、パッド部以外を保護するように形成する。ノボラック樹脂の形成後、例えば横型炉（本発明の加熱炉に相当する）で熱処理を行い、摂氏１８０度、Ｎ２流量１００リットル／分、４０分の処理を行い、ノボラック樹脂を硬化させる。このノボラック樹脂の膜をカバー膜（緩衝材膜・デバイス保護膜）ともいう。この場合に、本実施形態ではノボラック樹脂は、レジスト機能を有している。例えば、このノボラック樹脂は、樹脂塗布後には、現像液に対して不可溶の特性を有している。このノボラック樹脂を塗布後、露光光を照射すると、ノボラック樹脂（本当は溶液）に含まれる感光剤が分解し、分解した感光剤がノボラック樹脂の現像液に対する不可溶特性を消失させる。従って、ノボラック樹脂を塗布した後、露光光に照射された部位は、現像液に可溶となる。
ノボラック樹脂の保護膜形成の手順は以下の通りである。すなわち、
（１）ノボラック樹脂塗布、（２）プレベーク（低温キュア）、（３）露光処理、（４）ポストベーク（低温キュア）、（５）現像処理、（６）脱水ベーク（低温キュア）、（７）ノボラック樹脂の架橋（本キュア）
を実行する。
すなわち、本実施形態では、露光マスクを介してパッド部に光を投影し、現像液で現像することで、ノボラック樹脂の開口部を形成する。
なお、ノボラック樹脂が、感光剤を含まない材料で構成されている場合、ノボラック樹脂の上層にレジストパターンを形成し、パッド部を開口する。そして、ノボラック樹脂を熔解する溶媒にて、レジストパターンで被覆されていない開口部を除去すればよい。
その後、試験工程、パッケージ工程を経て、強誘電体メモリ（ＦｅＲＡＭ）チップの製造が完了する。
以上述べたように、本実施形態に係るＦｅＲＡＭの製造工程によれば、強誘電体キャパシタから、ノボラック樹脂を含むパシベーション膜までの間に、少なくとも１層の平坦なＡｌ２Ｏ３による水素・酸素の侵入を阻止するバリア膜が形成される（図９のＡＬＯ参照）。そして、従来のポリイミドより低温の摂氏２００度以下にて、酸素が抑制された窒素雰囲気中またはＡｒ等の不活性ガス雰囲気中で、熱処理がなされる。この結果、強誘電体に対する熱の影響を低減した上で、カバー膜を形成できる。また、熱処理を窒素雰囲気中で実施するため、ノボラック樹脂の劣化を低減できる。
《第２実施形態》
図１９に、第２実施形態に係るＦｅＲＡＭ、およびその製造工程の概要を示す。上記第１実施形態では、強誘電体キャパシタの上層に少なくとも１層の水素および水分に対するバリア膜を形成した上で、パシベーション膜（カバー膜）として窒素雰囲気中で、キュア温度が摂氏２００度以下（典型的には１８０度）にて、ノボラック樹脂の膜を形成した。本実施形態では、このノボラック樹脂を含むパシベーション膜のさらに上層に酸素バリア膜を形成する。本実施形態の他の工程は、第１実施形態と同様である。そこで、ノボラック樹脂形成までの工程の説明は省略する。したがって、図１９において、Ｓ１３までのステップは、第１実施形態の場合（図１７）と同様である。また、図１９では、Ｓ１−Ｓ６の工程は、省略した。
すなわち、本実施形態では、ノボラック樹脂の熱処理（Ｓ１３）の後、酸素バリア膜を形成する（Ｓ１４）。そして、ＰＡＤ部の上層で開口したレジストパターンを形成する（Ｓ１５）。さらに、エッチング処理によって、パッド電極上の酸素バリア膜を除去し、パッド部を開口させる。
図１２および図１３に基づいて、本発明のＦｅＲＡＭ、およびその製造工程の実施例を説明する。
図１２に、ノボラック樹脂膜形成後の酸素バリア膜形成工程を示す。ここでは、硬化させたノボラック樹脂の上に、例えばPVDでALO、TiOxなどの酸素バリア膜をスパッタする。膜厚は、例えば、20nmから50nm程度である。次に、酸素バリア膜の上にレジストパターンを形成する。そして、レジストパターンをマスクとして、PAD上に形成されたALO、TiOxなどの酸素バリア膜を除去する。さらに、レジストを除去する。図１３Ａおよび図１３Ｂに、レジストを除去後の構成を平面図と断面図で示す。
その後、試験工程、パッケージ工程を経て、強誘電体メモリ（ＦｅＲＡＭ）チップの製造が完了する。
以上述べたように、本実施形態によれば、ノボラック樹脂による最表面のパシベーション膜（カバー膜）形成後に、さらに、酸素に対するバリア膜が形成される。
《第３実施形態》
図２０および図２１に、第３実施形態に係るＦｅＲＡＭ、およびその製造工程の概要を示す。上記第１実施形態では、ノボラック樹脂にてカバー膜を形成した。また、第２実施形態では、このノボラック樹脂によるカバー膜のさらに上層に酸素バリア膜を形成した。本実施形態では、さらにパッド電極を通じた試験工程後に、２層の金属膜を形成する。本実施形態の他の工程は、第１実施形態および第２実施形態と同様である。
すなわち、本実施形態では、パシベーション膜にパッド電極への開口が形成されたＦｅＲＡＭの半導体基板に対して、ＰＴ（プライマリーテスト）試験を実施し（Ｓ１７）、さらに、パッド電極にＴｉ膜とＰｄ膜とを含む金属膜を形成する（Ｓ１８）。そして、パッド電極の上層を被覆するレジストパターンを形成し（Ｓ１９）、パッド電極の上層以外の金属膜をエッチングする（Ｓ２０）。図２１は、さらに、金属バンプを形成する工程（Ｓ２１）を示している。
このような工程により、ＰＴ試験にてプローブがパッド電極に接触され、パッド電極が傷ついた場合でも水素の侵入を低減できる。すなわち、Ｔｉ膜によって、Ｐｄ膜および金バンプのパッド電極への密着性を向上させることができる。さらに、Ｐｄ膜は、水素貯蔵効果がある。パッド電極に傷がある場合、金パンプの密着性が劣化する可能性があるが、Ｔｉ膜とＰｄ膜とによって、そのような傷部分からの水素の侵入を低減する。
図１４−１６Ｂに基づいて、本発明のＦｅＲＡＭ、およびその製造工程の実施例３を説明する。図１４に、パッド電極によるＰＴ試験後の金属膜形成工程を示す。ＰＴ試験では、パッド電極にプローブが接触されるので、パッド電極に傷が形成される場合がある。そこで、本実施形態では、試験工程後、パッド電極の開口部を含む、チップ全面に、例えばスパッタ法で、第１の金属膜としてＴｉ膜をスパッタする。さらに、第２の金属膜としてＰｄ膜をスパッタする。その後レジストパターンを形成する。図１４のように、レジストパターンは、パッド部およびパッド部に開口するノボラック樹脂、酸素バリア膜の開口近傍だけを被覆する。
図１５Ａ、図１５Ｂに金属膜のエッチング後の平面図および断面図を示す。すなわち、レジストパターンをマスクとして、Ｔｉ膜とＰｄ膜をエッチングする。この際、エッチストッパ膜として酸素バリア膜がエッチングされる。そのため、事前に厚めに酸素バリア膜を形成しておくこととする。これにより、エッチング後もノボラック樹脂上には酸素バリア膜が残る。
図１６Ａに金属バンプ形成工程を示す。金バンプは、メッキプロセスにて、パッド電極上に形成される。なお、ここでは、金バンプを示したが、バンプは金以外の貴金属でもよい。
Ｐｄ膜は水素を貯蔵する特性があるので、テスト工程にてパッド電極に傷が発生したとしても、その傷の箇所からの水素の侵入を低減できる。また、Ｔｉは、金属のパッドへ電極への密着性を向上させる。したがって、パッド電極をＴｉ膜およびＰｄ膜で被覆することによって、Ｐｄ膜による水素侵入防止効果を発揮させることができる。また、この構成によりＰｄ膜および金属バンプをパッド電極に密着させ、水分の侵入をも低減する。
＜変形例＞
図１６Ｂに、第３実施形態の変形例を示す。図１６Ｂのように、Ｔｉ膜とＰｄ膜とをパッド電極の外輪部を除くすべての領域に形成してもよい。ここで、外輪部とは、パッド電極上のＰ−ＴＥＯＳ−ＮＳＧ膜、Ｐ−ＳｉＮ膜の開口領域に形成された、ノボラック樹脂と酸素バリア膜の開口部から所定幅の縁取り領域をいう。この外輪部を除外したすべての領域に前記金属保護膜が配置する。
この場合には、Ｔｉ膜とＰｄ膜のエッチング用のレジストパターンとして、外輪部だけを被覆しない、環状に切り取られたレジストパターンを形成すればよい。すなわち、パッド電極部および外輪部より外側のＦｅＲＡＭセル部、ロジック回路部、およびその他の周辺回路部をエッチングから保護するレジストパターンを形成し、外輪部のＴｉ膜とＰｄ膜をエッチングすればよい。
このような構成により、Ｐｄ膜は水素を貯蔵する特性があるので、チップ表面からの水素の侵入を低減し、究極的にはチップ内の強誘電体キャパシタへの水素の侵入を低減できる。例えば、強誘電体キャパシタから最表面のパッシベーション膜の間に、平坦な水素・水分バリア膜を設けたとしても、平坦な水素・水分バリア膜の小さなはがれが存在することがある。また、層間絶縁膜等のＣＭＰによる平坦化工程での小さなちりの存在により、水素・水分バリア膜の密着性が劣化する場合がある。
最表面のパッシベーション膜直下の窒化膜は、水分の侵入を抑制するが、水素の侵入に対する抑制効果が薄い。したがって、基板内に設けた水素・水分バリア膜の小さなはがれ、あるいは、密着性の劣化があった場合、時間の経過とともに、徐々に水素が強誘電体キャパシタに侵入する可能性がある。そこで、基板の最上層をＴｉ膜とＰｄ膜で保護することにより、Ｐｄ膜での水素貯蔵効果によって、強誘電体キャパシタへの水素の侵入を低減できる。
また、以上のような外輪部を除く基板のほぼ全面に金属膜を被覆する代わりに、例えば、パッド電極の開口部と、強誘電体キャパシタの直上およびその周辺に限定して金属膜を被覆してもよい。
《第４実施形態》
図２２により、本発明の第４実施形態に係るＦｅＲＡＭの製造工程を示す。本実施形態では、チップダイシングおよびパッケージングの工程を示す。したがって、図２２では、第１実施形態から第３実施形態で説明した前工程は省略されている。
この工程では、半導体基板に形成された半導体装置がチップ毎にダイシングされる（Ｓ３１）。
次に、カットされた半導体装置のチップにパッケージ樹脂が形成され、封止処理がなされる（Ｓ３２）。ノボラック樹脂をパシベーション膜とした場合、空気雰囲気中でエージングすると、最表面のノボラック樹脂が劣化する。特に、パッケージ樹脂の金型の温度が摂氏１００度以上であると、酸素による影響が出やすい。そこで、窒素雰囲気、あるいはアルゴン雰囲気をパッケージの金型に流し込みながらパッケージ樹脂を形成する。
次に、パッケージ樹脂を乾燥する（Ｓ３３）。この場合、ノボラック樹脂が空気と直接触れないので、最表面のノボラック樹脂は劣化しない。ただし、乾燥温度は摂氏２８０度以下で行う。これによって、熱によるノボラック樹脂の劣化を低減できる。
以上説明したように、本発明によれば、過度の水素・水分バリア膜を形成しなくとも強誘電体特性の劣化を抑制できる。また、低温キュアによりパシベーション膜が形成できるため、潜在的な強誘電体特性劣化を防ぎ、リテンション不良が改善する。さらに、ノボラック樹脂をパシベーション膜に用いることで、新たに発生した幾つかの問題点をすべて克服し、強誘電体キャパシタの長期信頼性を向上させることができる。
《その他の変形例》
上記、第１実施形態から第４実施形態では、強誘電体膜をＰＺＴとして説明した。しかし、強誘電体膜は、ＰＺＴに限られず、ＳＢＴ膜でもよい。これは、具体的には、例えば、ＰｂＺｒ１−ＸＴｉＸＯ３膜、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、またはＢｉ４Ｔｉ２Ｏ１２膜（ここに、ＸおよびＹは実数）として記述される。

Claims (9)

  1. 半導体基板上に形成されたトランジスタ層と、
    前記トランジスタ層の上方に形成された強誘電体キャパシタ層と、
    前記強誘電体キャパシタ層の上方に形成された配線層と
    前記配線層の最上層に形成されたパット電極と、
    前記パット電極を含む前記配線層を被覆する窒化膜と、
    前記窒化膜を被覆するパシベーション膜と、を備え、
    前記強誘電体キャパシタ層と前記窒化膜との間に、水分および水素の下層への透過を抑制するバリア膜が少なくとも１層形成され、前記パシベーション膜はノボラック樹脂を含む半導体記憶装置。
  2. 前記ノボラック樹脂を含むパシベーション膜を被覆し、下層への酸素の透過を抑制する酸素バリア膜をさらに備える請求項１に記載の半導体記憶装置。
  3. 前記パッド電極上に金属バンプをさらに備える請求項１または２に記載の半導体記憶装置。
  4. 前記パッド電極を被覆する金属保護膜をさらに備える請求項１から３の何れか一項に記載の半導体記憶装置。
  5. 前記金属保護膜は、前記パッド電極上に形成された、前記パシベーション膜の開口部から所定幅で前記開口部を縁取りする縁取り領域を除外したすべての領域に配置されている請求項４に記載の半導体記憶装置。
  6. 前記金属保護膜は、２種以上からなる積層金属膜である請求項４または５に記載の半導体記憶装置。
  7. 前記ノボラック樹脂の形成は、不活性ガス雰囲気中または窒素雰囲気中で、キュア温度が摂氏１７０度から１９０度の間にて４０分の熱処理で形成される請求項１から６のいずれか一項に記載の半導体記憶装置。
  8. 半導体基板上にトランジスタ層を形成する工程と、
    前記トランジスタ層の上方に形成された強誘電体キャパシタ層を形成する工程と、
    前記強誘電体キャパシタ層の上方に配線層形成する工程と、
    前記配線層の最上層にパット電極を形成する工程と、
    前記パット電極を含む前記配線層の上方に窒化膜を形成する工程と、
    前記窒化膜上にノボラック樹脂を含むパシベーション膜を形成する工程と、を備えるとともに、
    前記強誘電体キャパシタ層から前記ノボラック樹脂を含むパシベーション膜との間に、水分および水素の下層への透過を抑制するバリア膜を少なくとも１層形成する工程をさらに備える半導体記憶装置の製造方法。
  9. 密閉空間を窒素ガス雰囲気または不活性ガス雰囲気に設定する工程と、
    前記密閉空間にてパッケージ金型、パット電極を含む配線層を被覆する窒化膜と、前記窒化膜を被覆するパシベーション膜と、を備え、強誘電体キャパシタ層と前記窒化膜との間に、水分および水素の下層への透過を抑制するバリア膜が少なくとも１層形成され、前記パシベーション膜はノボラック樹脂を含む半導体記憶装置を挿入する工程と、
    前記パッケージ金型にパッケージ材料を供給する工程と、を備えるパッケージ樹脂形成方法。
JP2009507280A 2007-02-27 2007-02-27 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法 Expired - Fee Related JP5163641B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/053666 WO2008120286A1 (ja) 2007-02-27 2007-02-27 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法

Publications (2)

Publication Number Publication Date
JPWO2008120286A1 JPWO2008120286A1 (ja) 2010-07-15
JP5163641B2 true JP5163641B2 (ja) 2013-03-13

Family

ID=39807879

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009507280A Expired - Fee Related JP5163641B2 (ja) 2007-02-27 2007-02-27 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法

Country Status (5)

Country Link
US (2) US8582343B2 (ja)
JP (1) JP5163641B2 (ja)
KR (1) KR101030765B1 (ja)
CN (1) CN101617399B (ja)
WO (1) WO2008120286A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5304647B2 (ja) * 2007-06-28 2013-10-02 富士通セミコンダクター株式会社 熱処理装置、及び半導体装置の製造方法
US9331019B2 (en) * 2012-11-29 2016-05-03 Infineon Technologies Ag Device comprising a ductile layer and method of making the same
CN104051450B (zh) * 2013-03-14 2017-08-01 联发科技股份有限公司 半导体封装
KR20140142032A (ko) * 2013-06-03 2014-12-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
US9472678B2 (en) * 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220046701A (ko) * 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
SG11201901210UA (en) * 2016-08-31 2019-03-28 Micron Technology Inc Ferroelectric memory cells
KR102188490B1 (ko) 2016-08-31 2020-12-09 마이크론 테크놀로지, 인크. 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법
CN109690680B (zh) 2016-08-31 2023-07-21 美光科技公司 包含二晶体管一电容器的存储器及用于存取所述存储器的设备与方法
EP3507805A4 (en) 2016-08-31 2020-06-03 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
JP2019083284A (ja) * 2017-10-31 2019-05-30 日本電信電話株式会社 化合物半導体集積回路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63208228A (ja) * 1987-02-25 1988-08-29 Nippon Steel Chem Co Ltd 半導体封止用樹脂の成形方法
JP2004193400A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置の製造方法及びフォトマスク
JP2004296929A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器
JP2005183619A (ja) * 2003-12-18 2005-07-07 Canon Inc 不揮発メモリ装置
JP2006147771A (ja) * 2004-11-18 2006-06-08 Oki Electric Ind Co Ltd 強誘電体メモリ及びその製造方法
WO2006129366A1 (ja) * 2005-06-02 2006-12-07 Fujitsu Limited 半導体装置及びその製造方法
WO2007004295A1 (ja) * 2005-07-05 2007-01-11 Fujitsu Limited 半導体装置及びその製造方法
JP2007027514A (ja) * 2005-07-19 2007-02-01 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103074A (ja) * 1997-09-29 1999-04-13 Tokai Rika Co Ltd シリコン基板の陽極化成方法及びそれを利用した加速度センサの製造方法
JPH11293089A (ja) 1998-04-15 1999-10-26 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び強誘電体メモリー装置
KR100329781B1 (ko) * 1999-06-28 2002-03-25 박종섭 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
JP3950290B2 (ja) * 1999-09-10 2007-07-25 三星電子株式会社 キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
JP3907921B2 (ja) * 2000-06-19 2007-04-18 富士通株式会社 半導体装置の製造方法
JP4011334B2 (ja) * 2001-12-04 2007-11-21 富士通株式会社 強誘電体キャパシタの製造方法およびターゲット
JP2004140186A (ja) * 2002-10-17 2004-05-13 Toray Ind Inc 半導体装置の製法
JP2005062764A (ja) * 2003-08-20 2005-03-10 Kyocera Chemical Corp ポジ型感光性樹脂組成物
JP4659355B2 (ja) 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
CN100505265C (zh) * 2003-12-26 2009-06-24 富士通微电子株式会社 半导体装置、半导体装置的制造方法
JP2005206737A (ja) 2004-01-26 2005-08-04 Mitsui Chemicals Inc 熱重合性及び放射性重合性接着シート並びにそれを用いた半導体装置
WO2005119780A1 (ja) * 2004-06-04 2005-12-15 Fujitsu Limited 半導体装置及びその製造方法
US7927971B2 (en) 2004-07-30 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5041686B2 (ja) 2004-07-30 2012-10-03 株式会社半導体エネルギー研究所 薄膜集積回路の剥離方法および半導体装置の作製方法
JP2006073648A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
JP4610285B2 (ja) 2004-09-30 2011-01-12 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4589092B2 (ja) * 2004-12-03 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2006092846A1 (ja) * 2005-03-01 2006-09-08 Fujitsu Limited 半導体装置及びその製造方法
KR101322747B1 (ko) * 2005-03-25 2013-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 전자기기
JP4422644B2 (ja) * 2005-03-30 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7791066B2 (en) * 2005-05-20 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof and method for writing memory element
JP5005190B2 (ja) * 2005-06-08 2012-08-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4930371B2 (ja) * 2005-06-17 2012-05-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN101203957B (zh) * 2005-06-17 2011-03-30 富士通半导体股份有限公司 半导体装置的制造方法
JP2007081378A (ja) * 2005-08-17 2007-03-29 Fujitsu Ltd 半導体装置とその製造方法、および薄膜装置
KR101005028B1 (ko) * 2005-12-27 2010-12-30 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
KR101095408B1 (ko) * 2005-12-28 2011-12-19 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5399232B2 (ja) * 2007-02-21 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008210893A (ja) * 2007-02-23 2008-09-11 Fujitsu Ltd 半導体装置とその製造方法
JP5212358B2 (ja) * 2007-03-14 2013-06-19 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2008117426A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置、および製造方法
JP5304647B2 (ja) * 2007-06-28 2013-10-02 富士通セミコンダクター株式会社 熱処理装置、及び半導体装置の製造方法
JP5502302B2 (ja) * 2008-09-26 2014-05-28 ローム株式会社 半導体装置およびその製造方法
US20110079878A1 (en) * 2009-10-07 2011-04-07 Texas Instruments Incorporated Ferroelectric capacitor encapsulated with a hydrogen barrier
JP5672832B2 (ja) * 2010-08-06 2015-02-18 富士通セミコンダクター株式会社 半導体装置とその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63208228A (ja) * 1987-02-25 1988-08-29 Nippon Steel Chem Co Ltd 半導体封止用樹脂の成形方法
JP2004193400A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置の製造方法及びフォトマスク
JP2004296929A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器
JP2005183619A (ja) * 2003-12-18 2005-07-07 Canon Inc 不揮発メモリ装置
JP2006147771A (ja) * 2004-11-18 2006-06-08 Oki Electric Ind Co Ltd 強誘電体メモリ及びその製造方法
WO2006129366A1 (ja) * 2005-06-02 2006-12-07 Fujitsu Limited 半導体装置及びその製造方法
WO2007004295A1 (ja) * 2005-07-05 2007-01-11 Fujitsu Limited 半導体装置及びその製造方法
JP2007027514A (ja) * 2005-07-19 2007-02-01 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR101030765B1 (ko) 2011-04-27
WO2008120286A1 (ja) 2008-10-09
US20120195114A1 (en) 2012-08-02
CN101617399B (zh) 2011-05-18
US8921125B2 (en) 2014-12-30
KR20090094464A (ko) 2009-09-07
US8582343B2 (en) 2013-11-12
JPWO2008120286A1 (ja) 2010-07-15
CN101617399A (zh) 2009-12-30
US20090273963A1 (en) 2009-11-05

Similar Documents

Publication Publication Date Title
JP5163641B2 (ja) 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
JP5401817B2 (ja) 半導体装置の製造方法及び半導体装置
JP5141550B2 (ja) 半導体装置及びその製造方法
CN100585860C (zh) 半导体器件及其制造方法
CN100559592C (zh) 半导体器件的制造方法
JP3114710B2 (ja) 強誘電体メモリ及びその製造方法
JP2002100742A (ja) 同一な物質よりなる二重膜を含む多重膜としてカプセル化されたキャパシタを備えた半導体メモリ素子及びその製造方法
JP5170101B2 (ja) 半導体装置とその製造方法
JP5304647B2 (ja) 熱処理装置、及び半導体装置の製造方法
JP3977997B2 (ja) 半導体装置およびその製造方法
JP5353237B2 (ja) 半導体装置及びその製造方法
US20070224706A1 (en) Method of producing semiconductor device and semiconductor device
CN1926687B (zh) 半导体装置及其制造方法
JP3833580B2 (ja) 半導体装置の製造方法
US6534358B2 (en) Method of fabricating semiconductor device having ferroelectric capacitor
CN100429744C (zh) 半导体器件及其制造方法
JP5168935B2 (ja) 半導体装置の製造方法
JP4579236B2 (ja) 半導体装置の製造方法
CN101299429A (zh) 半导体器件及其制造方法
JP5309988B2 (ja) 半導体装置の製造方法
KR100732026B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5163641

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees