JP5147221B2 - 電圧制御ｓａｗ発振回路 - Google Patents
電圧制御ｓａｗ発振回路 Download PDFInfo
- Publication number
- JP5147221B2 JP5147221B2 JP2006318812A JP2006318812A JP5147221B2 JP 5147221 B2 JP5147221 B2 JP 5147221B2 JP 2006318812 A JP2006318812 A JP 2006318812A JP 2006318812 A JP2006318812 A JP 2006318812A JP 5147221 B2 JP5147221 B2 JP 5147221B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency control
- control signal
- voltage
- saw
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000010355 oscillation Effects 0.000 title claims description 85
- 239000003990 capacitor Substances 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 19
- 230000007423 decrease Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
本発明は、ＳＡＷ発振子を用いる電圧制御発振回路に関する。
ＳＡＷ（ＳｕｒｆａｃｅＡｃｏｕｓｔｉｃＷａｖｅ／表面弾性波）発振子を用いる代表
的な電圧制御発振回路として、図７のような構成が知られている。図７に示す電圧制御Ｓ
ＡＷ発振回路は、発振周波数制御端子１００、ＳＡＷ発振子１０１、反転増幅回路１０２
、帰還抵抗１０３、コンデンサ１０４、１０５、バリキャップ１０６、１０７、抵抗１０
８、１０９、出力端子１００からなる。反転増幅回路５２の入力端及び出力端にはＳＡＷ
発振子１０１と帰還抵抗１０２とがそれぞれ並列接続される。反転増幅回路の入力端はコ
ンデンサ１０４とバリキャップ１０６とを介して接地され、出力端はコンデンサ１０５と
バリキャップ１０７とを介して接地される。コンデンサ１０４とバリキャップ１０６との
中間点に抵抗１０８が接続され、コンデンサ１０５とバリキャップ１０７との中間点に抵
抗１０９が接続され、抵抗１０８及び抵抗１０９にはそれぞれ発振周波数制御端子１００
が接続される。
的な電圧制御発振回路として、図７のような構成が知られている。図７に示す電圧制御Ｓ
ＡＷ発振回路は、発振周波数制御端子１００、ＳＡＷ発振子１０１、反転増幅回路１０２
、帰還抵抗１０３、コンデンサ１０４、１０５、バリキャップ１０６、１０７、抵抗１０
８、１０９、出力端子１００からなる。反転増幅回路５２の入力端及び出力端にはＳＡＷ
発振子１０１と帰還抵抗１０２とがそれぞれ並列接続される。反転増幅回路の入力端はコ
ンデンサ１０４とバリキャップ１０６とを介して接地され、出力端はコンデンサ１０５と
バリキャップ１０７とを介して接地される。コンデンサ１０４とバリキャップ１０６との
中間点に抵抗１０８が接続され、コンデンサ１０５とバリキャップ１０７との中間点に抵
抗１０９が接続され、抵抗１０８及び抵抗１０９にはそれぞれ発振周波数制御端子１００
が接続される。
バリキャップ１０６、１０７にはそれぞれ抵抗１０８、抵抗１０９を介して発振周波数
制御端子１００から発振周波数制御信号が入力され、発振周波数制御信号の電圧値が上昇
すると容量値は減少し、発振周波数は高くなる。その他にも、ＳＡＷ発振子を利用した電
圧制御発振回路は、例えば特許文献１のような構成が知られている。
制御端子１００から発振周波数制御信号が入力され、発振周波数制御信号の電圧値が上昇
すると容量値は減少し、発振周波数は高くなる。その他にも、ＳＡＷ発振子を利用した電
圧制御発振回路は、例えば特許文献１のような構成が知られている。
また、特許文献２には、可変容量素子にバリキャップではなくＭＯＳトランジスタを用
いる電圧制御発振回路が示されている。特許文献２における可変容量素子は、ＭＯＳトラ
ンジスタのソース及びドレインを短絡し、ゲートに発振周波数の制御電圧が印加されるこ
とで、ソース−ドレインとゲートとの間に生じる容量を調整する。
特開２００５−８６６６４号公報
特開２００６−２３７４６３号公報
いる電圧制御発振回路が示されている。特許文献２における可変容量素子は、ＭＯＳトラ
ンジスタのソース及びドレインを短絡し、ゲートに発振周波数の制御電圧が印加されるこ
とで、ソース−ドレインとゲートとの間に生じる容量を調整する。
電圧制御ＳＡＷ発振回路の可変容量素子にＭＯＳトランジスタを用いると、ＣＭＯＳプ
ロセスで同一ＩＣに集積できるため、バリキャップを用いる場合よりも安価に製造するこ
とができる。しかし、図８に示すように、従来のＭＯＳトランジスタを用いた可変容量素
子の容量変化は急峻であるため、ゲート電圧が一定値を超えると発振周波数も急激に変化
し、発振周波数の制御が困難であるという問題があった。
ロセスで同一ＩＣに集積できるため、バリキャップを用いる場合よりも安価に製造するこ
とができる。しかし、図８に示すように、従来のＭＯＳトランジスタを用いた可変容量素
子の容量変化は急峻であるため、ゲート電圧が一定値を超えると発振周波数も急激に変化
し、発振周波数の制御が困難であるという問題があった。
本発明の目的は以上の問題に鑑み、安価に製造することができ、かつ発振周波数の制御
が容易にできる電圧制御ＳＡＷ発振回路を提供することにある。
が容易にできる電圧制御ＳＡＷ発振回路を提供することにある。
上記の問題を解決するために、本発明に係る電圧制御ＳＡＷ発振回路は、ＳＡＷ発振子
と、
前記ＳＡＷ発振子と並列に接続される反転増幅器と、
ゲートが前記ＳＡＷ発振子の一端に接続され、ソース及びドレインが接地され、基板領域
に発振周波数制御信号が入力されるＭＯＳトランジスタからなる第１の可変容量と、
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域
に前記発振周波数制御信号が入力されるＭＯＳトランジスタからなる第２の可変容量と、
を有し、
前記発振周波数制御信号に基づいて発振周波数を調整することを特徴とする。
と、
前記ＳＡＷ発振子と並列に接続される反転増幅器と、
ゲートが前記ＳＡＷ発振子の一端に接続され、ソース及びドレインが接地され、基板領域
に発振周波数制御信号が入力されるＭＯＳトランジスタからなる第１の可変容量と、
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域
に前記発振周波数制御信号が入力されるＭＯＳトランジスタからなる第２の可変容量と、
を有し、
前記発振周波数制御信号に基づいて発振周波数を調整することを特徴とする。
前記第１の可変容量又は前記第２の可変容量のそれぞれは、
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域
に発振周波数制御信号が入力される複数のＭＯＳトランジスタからなり、
前記複数のＭＯＳトランジスタは異なるフラットバンド電圧を持つようにしてもよい。
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域
に発振周波数制御信号が入力される複数のＭＯＳトランジスタからなり、
前記複数のＭＯＳトランジスタは異なるフラットバンド電圧を持つようにしてもよい。
前記電圧制御ＳＡＷ発振回路は、更に逓倍回路を有することで、より高い周波数を出力
することができ、
前記逓倍回路は、
前記電圧制御ＳＡＷ発振回路の出力信号を逓倍する差動増幅器と、
ゲートが前記差動増幅器の出力端に接続され、ソース及びドレインが接地され、基板領域
に逓倍波同調周波数制御信号が入力されるＭＯＳトランジスタからなる第３の可変容量と
、を備え、
前記逓倍波同調周波数制御端子に入力される逓倍波同調周波数制御信号に基づいて逓倍波
同調周波数を調整することを特徴とする。
することができ、
前記逓倍回路は、
前記電圧制御ＳＡＷ発振回路の出力信号を逓倍する差動増幅器と、
ゲートが前記差動増幅器の出力端に接続され、ソース及びドレインが接地され、基板領域
に逓倍波同調周波数制御信号が入力されるＭＯＳトランジスタからなる第３の可変容量と
、を備え、
前記逓倍波同調周波数制御端子に入力される逓倍波同調周波数制御信号に基づいて逓倍波
同調周波数を調整することを特徴とする。
前記第３の可変容量は、
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域
に発振周波数制御信号が入力される複数のＭＯＳトランジスタからなり、
前記複数のＭＯＳトランジスタは異なるフラットバンド電圧を持つようにしてもよい。
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域
に発振周波数制御信号が入力される複数のＭＯＳトランジスタからなり、
前記複数のＭＯＳトランジスタは異なるフラットバンド電圧を持つようにしてもよい。
本発明によれば、可変容量素子を安価に製造でき、かつ発振周波数の制御が容易な電圧
制御ＳＡＷ発振回路が実現できる。
制御ＳＡＷ発振回路が実現できる。
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の第１の実施例に係る電圧制御ＳＡＷ発振回路の回路図である。本発明
の第１の実施例に係る電圧制御ＳＡＷ発振回路は、ＳＡＷ発振子１と、反転増幅回路２と
、バイアス回路３と、第１の可変容量４ａ（以下、可変容量４ａ）、第２の可変容量４ｂ
と（以下、可変容量４ｂ）、発振周波数制御端子５と、発振出力端子６ａ、６ｂと、を備
える。反転増幅器２はＰＭＯＳトランジスタ２１、２２、及びＮＭＯＳトランジスタ２３
〜２５（以下、トランジスタ２１〜２５）からなり、バイアス回路３は定電流源３１とＮ
ＭＯＳトランジスタ３２（以下、トランジスタ３２）とからなり、可変容量４ａ、４ｂは
それぞれＰＭＯＳトランジスタ４１ａ、４１ｂ（以下、トランジスタ４１ａ、４１ｂ）か
らなる。トランジスタ２１、２３のそれぞれのドレインとトランジスタ２２、２４のそれ
ぞれのゲートはＳＡＷ発振子１の一端に接続されるとともに発振出力端子６ａに接続され
、トランジスタ２２、２４のそれぞれのドレインとトランジスタ２１、２３のそれぞれの
ゲートはＳＡＷ発振子１１の他端に接続されるとともに発振出力端子６ｂに接続される。
トランジスタ２１、２２のソースは電源に接続され、トランジスタ２３、２４のソースは
ドランジスタ２５のドレインに接続される。トランジスタ２５のソースは接地され、ゲー
トはトランジスタ３２のゲートと互いに接続される。トランジスタ３２のドレインは、自
身のゲートに接続されると共に定電流源３１を介して電源に接続され、ソースは接地され
る。トランジスタ４１ａ、４１ｂはソース及びドレインが接地され、基板領域に発振周波
数制御端子が接続される。トランジスタ４１ａのゲートはＳＡＷ発振子１の一端に接続さ
れ、トランジスタ４１ｂのゲートはＳＡＷ発振子１の他端に接続される。
の第１の実施例に係る電圧制御ＳＡＷ発振回路は、ＳＡＷ発振子１と、反転増幅回路２と
、バイアス回路３と、第１の可変容量４ａ（以下、可変容量４ａ）、第２の可変容量４ｂ
と（以下、可変容量４ｂ）、発振周波数制御端子５と、発振出力端子６ａ、６ｂと、を備
える。反転増幅器２はＰＭＯＳトランジスタ２１、２２、及びＮＭＯＳトランジスタ２３
〜２５（以下、トランジスタ２１〜２５）からなり、バイアス回路３は定電流源３１とＮ
ＭＯＳトランジスタ３２（以下、トランジスタ３２）とからなり、可変容量４ａ、４ｂは
それぞれＰＭＯＳトランジスタ４１ａ、４１ｂ（以下、トランジスタ４１ａ、４１ｂ）か
らなる。トランジスタ２１、２３のそれぞれのドレインとトランジスタ２２、２４のそれ
ぞれのゲートはＳＡＷ発振子１の一端に接続されるとともに発振出力端子６ａに接続され
、トランジスタ２２、２４のそれぞれのドレインとトランジスタ２１、２３のそれぞれの
ゲートはＳＡＷ発振子１１の他端に接続されるとともに発振出力端子６ｂに接続される。
トランジスタ２１、２２のソースは電源に接続され、トランジスタ２３、２４のソースは
ドランジスタ２５のドレインに接続される。トランジスタ２５のソースは接地され、ゲー
トはトランジスタ３２のゲートと互いに接続される。トランジスタ３２のドレインは、自
身のゲートに接続されると共に定電流源３１を介して電源に接続され、ソースは接地され
る。トランジスタ４１ａ、４１ｂはソース及びドレインが接地され、基板領域に発振周波
数制御端子が接続される。トランジスタ４１ａのゲートはＳＡＷ発振子１の一端に接続さ
れ、トランジスタ４１ｂのゲートはＳＡＷ発振子１の他端に接続される。
反転増幅回路２は、バイアス回路３からバイアスを受けるとともにＳＡＷ発振子１に反
転増幅信号を伝達し、ＳＡＷ発振子１からの帰還を受けることで発振を起こす。可変容量
４ａ、４ｂは電圧制御ＳＡＷ発振回路１の発振周波数を調整する。トランジスタ４１ａ及
び４１ｂの基板領域に発振周波数制御端子から発振周波数制御信号が入力されることで、
ゲート下の空乏層領域が広がって容量が減少する。図２に、本実施例に係る可変容量のＣ
−Ｖ特性を示す。縦軸が容量値、横軸が発振周波数制御信号の電圧値であり、電圧値が上
昇するにつれて容量値は緩やかに減少する。また、ソース及びドレインを接地しているこ
とから、フラットバンド電圧を超えてもゲート下の空乏層領域が広がり続け、容量値は減
少し続ける。
転増幅信号を伝達し、ＳＡＷ発振子１からの帰還を受けることで発振を起こす。可変容量
４ａ、４ｂは電圧制御ＳＡＷ発振回路１の発振周波数を調整する。トランジスタ４１ａ及
び４１ｂの基板領域に発振周波数制御端子から発振周波数制御信号が入力されることで、
ゲート下の空乏層領域が広がって容量が減少する。図２に、本実施例に係る可変容量のＣ
−Ｖ特性を示す。縦軸が容量値、横軸が発振周波数制御信号の電圧値であり、電圧値が上
昇するにつれて容量値は緩やかに減少する。また、ソース及びドレインを接地しているこ
とから、フラットバンド電圧を超えてもゲート下の空乏層領域が広がり続け、容量値は減
少し続ける。
このように、本実施例に係る電圧制御ＳＡＷ発振回路は、可変容量４ａ、４ｂの容量値
が緩やかに変動することで、発振周波数を容易に調整することができる。また、可変容量
４ａ、４ｂはＭＯＳトランジスタで構成されているため、ＣＭＯＳプロセスで製造するこ
とができ、コストの削減を図ることが可能である。
が緩やかに変動することで、発振周波数を容易に調整することができる。また、可変容量
４ａ、４ｂはＭＯＳトランジスタで構成されているため、ＣＭＯＳプロセスで製造するこ
とができ、コストの削減を図ることが可能である。
尚、本発明はこの形態に限定されるものではなく、例えばバイアス回路３を用いずに、
反転増幅器２をＣＭＯＳインバータにしてもよい。
反転増幅器２をＣＭＯＳインバータにしてもよい。
本発明の第２の実施例に係る電圧制御ＳＡＷ発振回路を図３に示す。本実施例に係る電
圧制御ＳＡＷ発振回路は、第１の実施例の電圧制御ＳＡＷ発振回路を構成する可変容量４
ａにＰＭＯＳトランジスタ４２ａ（以下、トランジスタ４２ａ）が加えられ、可変容量４
ｂにＰＭＯＳトランジスタ４２ｂ（以下、トランジスタ４２ｂ）が加えられる。トランジ
スタ４２ａ、４２ｂは基板領域に発振周波数制御端子が接続され、ソース及びドレインが
接地される。トランジスタ４２ａ、４２ｂはそれぞれトランジスタ４１ａ、４１ｂと並列
に接続され、トランジスタ４２ａのゲートはＳＡＷ発振子１の一端に接続され、トランジ
スタ４２ｂのゲートはＳＡＷ発振子１の他端に接続される。可変容量４ａを構成するトラ
ンジスタ４１ａ、４２ａは互いにフラットバンド電圧が異なり、可変容量４ｂを構成する
トランジスタ４１ｂ、４２ｂも互いに異なるフラットバンド電圧を持つ。その他の構成は
第１の実施例と同様である。
圧制御ＳＡＷ発振回路は、第１の実施例の電圧制御ＳＡＷ発振回路を構成する可変容量４
ａにＰＭＯＳトランジスタ４２ａ（以下、トランジスタ４２ａ）が加えられ、可変容量４
ｂにＰＭＯＳトランジスタ４２ｂ（以下、トランジスタ４２ｂ）が加えられる。トランジ
スタ４２ａ、４２ｂは基板領域に発振周波数制御端子が接続され、ソース及びドレインが
接地される。トランジスタ４２ａ、４２ｂはそれぞれトランジスタ４１ａ、４１ｂと並列
に接続され、トランジスタ４２ａのゲートはＳＡＷ発振子１の一端に接続され、トランジ
スタ４２ｂのゲートはＳＡＷ発振子１の他端に接続される。可変容量４ａを構成するトラ
ンジスタ４１ａ、４２ａは互いにフラットバンド電圧が異なり、可変容量４ｂを構成する
トランジスタ４１ｂ、４２ｂも互いに異なるフラットバンド電圧を持つ。その他の構成は
第１の実施例と同様である。
図４に本実施例における可変容量のＣ−Ｖ特性を示す。縦軸が容量値、横軸が発振周波
数制御信号の電圧値である。ＭＯＳトランジスタのＣ−Ｖ曲線は、そのトランジスタが持
つフラットバンド電圧に応じて左右にシフトすることから、閾値の異なる二つのＰＭＯＳ
トランジスタのＣ−Ｖ特性は図４の（１）のようになる。二つのＰＭＯＳトランジスタの
合成容量値は、個々の容量値を足し合わせることで図４の（２）のようになる。
フラットバンド電圧の異なる二つのＰＭＯＳトランジスタを並列に接続することによって
、可変容量及び発振周波数の可変域が広くなり、線形性も向上する。線形性は、二つのＰ
ＭＯＳトランジスタの閾値が近くなるほどに向上する。
数制御信号の電圧値である。ＭＯＳトランジスタのＣ−Ｖ曲線は、そのトランジスタが持
つフラットバンド電圧に応じて左右にシフトすることから、閾値の異なる二つのＰＭＯＳ
トランジスタのＣ−Ｖ特性は図４の（１）のようになる。二つのＰＭＯＳトランジスタの
合成容量値は、個々の容量値を足し合わせることで図４の（２）のようになる。
フラットバンド電圧の異なる二つのＰＭＯＳトランジスタを並列に接続することによって
、可変容量及び発振周波数の可変域が広くなり、線形性も向上する。線形性は、二つのＰ
ＭＯＳトランジスタの閾値が近くなるほどに向上する。
尚、本実施例ではフラットバンド電圧の異なる二つのＰＭＯＳトランジスタを並列に接
続したが、代わりにそれぞれフラットバンド電圧の異なるＰＭＯＳトランジスタを３つ以
上並列に接続してもよい。並列に接続されるトランジスタの数が増えるほど可変域は広く
なり、線形性が向上する。
続したが、代わりにそれぞれフラットバンド電圧の異なるＰＭＯＳトランジスタを３つ以
上並列に接続してもよい。並列に接続されるトランジスタの数が増えるほど可変域は広く
なり、線形性が向上する。
本発明の第３の実施例に係る電圧制御ＳＡＷ発振回路を図５に示す。本実施例に係る電
圧制御ＳＡＷ発振回路は、第１の実施例の電圧制御ＳＡＷ発振回路に加え、差動増幅器７
、絶縁されたインダクタ８、第３の可変容量９ａ、９ｂ（以下、可変容量９ａ、９ｂ）、
逓倍波同調周波数制御端子１０、及び逓倍出力端子１１ａ、１１ｂからなる逓倍回路を備
え、更にバイアス回路３にＰＭＯＳトランジスタ３３（以下、トランジスタ３３）、定電
流源３４が追加される。作動増幅器７はＰＭＯＳトランジスタ７１、７２（以下、トラン
ジスタ７１、７２）、ＮＭＯＳトランジスタ７３〜７５（以下、トランジスタ７３〜７５
）からなり、絶縁されたインダクタ８はインダクタ８１、キャパシタ８２、及びキャパシ
タ８３からなり、可変容量９ａ、９ｂはそれぞれＰＭＯＳトランジスタ９１ａ、９１ｂ（
以下、トランジスタ９１ａ、９１ｂ）からなる。トランジスタ７１、７２のゲートは互い
に接続され、ソースは電源に接続される。トランジスタ７３のゲートは発振出力端子６ａ
に接続され、ドレインはトランジスタ７１のドレインに接続されるとともに逓倍出力端子
１１ａに接続される。トランジスタ７４のゲートは発振出力端子６ｂに接続され、ドレイ
ンはトラジスタ７２のドレインに接続されるとともに逓倍出力端子１１ｂに接続される。
トランジスタ７５のゲートはトランジスタ３２のゲートに接続され、ドレインはトランジ
スタ７３のソース及びトランジスタ７４のソースに接続され、ソースは接地される。イン
ダクタ８１は、キャパシタ８２の他端とキャパシタ８３の一端との間に接続される。キャ
パシタ８２の一端はトランジスタ７３のドレインに接続され、キャパシタ８３の他端はト
ランジスタ７４のドレインに接続される。トランジスタ９１ａ、９１ｂはソースとドレイ
ンが接地され、基板領域は逓倍波同調周波数制御端子に接続される。トランジスタ９１ａ
のゲートはトランジスタ７３のドレインに接続され、トランジスタ９１ｂのゲートはトラ
ンジスタ７４のドレインに接続される。トランジスタ３３のソースは電源に接続され、ゲ
ートは自身のドレインと、互いに接続されたトランジスタ２１、２２のゲートとに接続さ
れる。定電流源３４の入力端はトランジスタ３３のドレインに接続され、出力端は接地さ
れる。その他の構成は第１の実施例と同様である。
圧制御ＳＡＷ発振回路は、第１の実施例の電圧制御ＳＡＷ発振回路に加え、差動増幅器７
、絶縁されたインダクタ８、第３の可変容量９ａ、９ｂ（以下、可変容量９ａ、９ｂ）、
逓倍波同調周波数制御端子１０、及び逓倍出力端子１１ａ、１１ｂからなる逓倍回路を備
え、更にバイアス回路３にＰＭＯＳトランジスタ３３（以下、トランジスタ３３）、定電
流源３４が追加される。作動増幅器７はＰＭＯＳトランジスタ７１、７２（以下、トラン
ジスタ７１、７２）、ＮＭＯＳトランジスタ７３〜７５（以下、トランジスタ７３〜７５
）からなり、絶縁されたインダクタ８はインダクタ８１、キャパシタ８２、及びキャパシ
タ８３からなり、可変容量９ａ、９ｂはそれぞれＰＭＯＳトランジスタ９１ａ、９１ｂ（
以下、トランジスタ９１ａ、９１ｂ）からなる。トランジスタ７１、７２のゲートは互い
に接続され、ソースは電源に接続される。トランジスタ７３のゲートは発振出力端子６ａ
に接続され、ドレインはトランジスタ７１のドレインに接続されるとともに逓倍出力端子
１１ａに接続される。トランジスタ７４のゲートは発振出力端子６ｂに接続され、ドレイ
ンはトラジスタ７２のドレインに接続されるとともに逓倍出力端子１１ｂに接続される。
トランジスタ７５のゲートはトランジスタ３２のゲートに接続され、ドレインはトランジ
スタ７３のソース及びトランジスタ７４のソースに接続され、ソースは接地される。イン
ダクタ８１は、キャパシタ８２の他端とキャパシタ８３の一端との間に接続される。キャ
パシタ８２の一端はトランジスタ７３のドレインに接続され、キャパシタ８３の他端はト
ランジスタ７４のドレインに接続される。トランジスタ９１ａ、９１ｂはソースとドレイ
ンが接地され、基板領域は逓倍波同調周波数制御端子に接続される。トランジスタ９１ａ
のゲートはトランジスタ７３のドレインに接続され、トランジスタ９１ｂのゲートはトラ
ンジスタ７４のドレインに接続される。トランジスタ３３のソースは電源に接続され、ゲ
ートは自身のドレインと、互いに接続されたトランジスタ２１、２２のゲートとに接続さ
れる。定電流源３４の入力端はトランジスタ３３のドレインに接続され、出力端は接地さ
れる。その他の構成は第１の実施例と同様である。
差動増幅器７は、バイアス回路３からバイアスを受け、発振出力端子６ａ及び発振出力
端子６ｂからの発振出力信号を増幅する。この増幅信号は絶縁されたインダクタ８と可変
容量９ａ、９ｂからなる共振回路によってろ波され、逓倍波が逓倍出力端子１１ａ及び１
１ｂから逓倍波を出力する。可変容量９ａ、９ｂをそれぞれ構成するトランジスタ９１ａ
、９１ｂの基板領域に印加される逓倍波同調周波数制御信号と容量値との関係は、第１の
実施例で示した図２の通りである。ただし、この場合は横軸が逓倍波同調周波数制御信号
の電圧値となる。印加電圧に従って容量値が緩やかに変動することで、逓倍波同調周波数
を容易に調整することができる。また、逓倍回路を追加しても、全ての可変容量はＭＯＳ
トランジスタで構成されているため、ＣＭＯＳプロセスでの製造が可能であり、コストの
削減を図ることができる。
端子６ｂからの発振出力信号を増幅する。この増幅信号は絶縁されたインダクタ８と可変
容量９ａ、９ｂからなる共振回路によってろ波され、逓倍波が逓倍出力端子１１ａ及び１
１ｂから逓倍波を出力する。可変容量９ａ、９ｂをそれぞれ構成するトランジスタ９１ａ
、９１ｂの基板領域に印加される逓倍波同調周波数制御信号と容量値との関係は、第１の
実施例で示した図２の通りである。ただし、この場合は横軸が逓倍波同調周波数制御信号
の電圧値となる。印加電圧に従って容量値が緩やかに変動することで、逓倍波同調周波数
を容易に調整することができる。また、逓倍回路を追加しても、全ての可変容量はＭＯＳ
トランジスタで構成されているため、ＣＭＯＳプロセスでの製造が可能であり、コストの
削減を図ることができる。
本発明の第４の実施例に係る電圧制御ＳＡＷ発振回路を図６に示す。本実施例に係る電
圧制御ＳＡＷ発振回路は、第３の実施例の可変容量４ａ、４ｂを構成するトランジスタ４
１ａ、４１ｂにそれぞれトランジスタ４２ａ、４２ｂが加えられ、可変容量９ａ、９ｂを
構成するトランジスタ９１ａ、９１ｂにそれぞれＰＭＯＳトランジスタ９２ａ、９２ｂ（
以下、トランジスタ９２ａ、９２ｂ）が加えられる。トランジスタ９２ａ、９２ｂは基板
領域が逓倍波同調周波数制御端子に接続され、ソースとドレインが接地される。トランジ
スタ９２ａ、９２ｂはそれぞれトランジスタ９１ａ、９１ｂと並列に接続され、トランジ
スタ９２ａのゲートはトランジスタ７３のドレインに接続され、トランジスタ９２ｂのゲ
ートはトランジスタ７４のドレインに接続される。可変容量９ａ、９ｂを構成するトラン
ジスタ９１ａ、９２ａは互いにフラットバンド電圧が異なり、可変容量９ｂを構成するト
ランジスタ９１ｂ、９２ｂも互いに異なるフラットバンド電圧を持つ。トランジスタ４２
ａ、４２ｂの接続状態及びフラットバンド電圧については第２の実施例と同様であり、そ
の他の構成は第３の実施例と同様である。
圧制御ＳＡＷ発振回路は、第３の実施例の可変容量４ａ、４ｂを構成するトランジスタ４
１ａ、４１ｂにそれぞれトランジスタ４２ａ、４２ｂが加えられ、可変容量９ａ、９ｂを
構成するトランジスタ９１ａ、９１ｂにそれぞれＰＭＯＳトランジスタ９２ａ、９２ｂ（
以下、トランジスタ９２ａ、９２ｂ）が加えられる。トランジスタ９２ａ、９２ｂは基板
領域が逓倍波同調周波数制御端子に接続され、ソースとドレインが接地される。トランジ
スタ９２ａ、９２ｂはそれぞれトランジスタ９１ａ、９１ｂと並列に接続され、トランジ
スタ９２ａのゲートはトランジスタ７３のドレインに接続され、トランジスタ９２ｂのゲ
ートはトランジスタ７４のドレインに接続される。可変容量９ａ、９ｂを構成するトラン
ジスタ９１ａ、９２ａは互いにフラットバンド電圧が異なり、可変容量９ｂを構成するト
ランジスタ９１ｂ、９２ｂも互いに異なるフラットバンド電圧を持つ。トランジスタ４２
ａ、４２ｂの接続状態及びフラットバンド電圧については第２の実施例と同様であり、そ
の他の構成は第３の実施例と同様である。
トランジスタ４２ａ、４２ｂがそれぞれ追加された可変容量４ａ、４ｂ、及び、トラン
ジスタ９２ａ、９２ｂがそれぞれ追加された可変容量９ａ、９ｂのＣ−Ｖ特性は、第２の
実施例で示した図４の通りである。ただし、可変容量９ａ、９ｂの場合は横軸が逓倍波同
調周波数制御信号の電圧値をとる。フラットバンド電圧の異なる二つのＰＭＯＳトランジ
スタを並列に接続することによって、可変容量、発振周波数、及び逓倍波同調周波数の可
変域が広くなり、線形性も向上する。線形性は、二つのＰＭＯＳトランジスタの閾値が近
くなるほどに向上する。
ジスタ９２ａ、９２ｂがそれぞれ追加された可変容量９ａ、９ｂのＣ−Ｖ特性は、第２の
実施例で示した図４の通りである。ただし、可変容量９ａ、９ｂの場合は横軸が逓倍波同
調周波数制御信号の電圧値をとる。フラットバンド電圧の異なる二つのＰＭＯＳトランジ
スタを並列に接続することによって、可変容量、発振周波数、及び逓倍波同調周波数の可
変域が広くなり、線形性も向上する。線形性は、二つのＰＭＯＳトランジスタの閾値が近
くなるほどに向上する。
尚、本実施例ではフラットバンド電圧の異なる二つのＰＭＯＳトランジスタを並列に接
続したが、代わりにそれぞれフラットバンド電圧の異なるＰＭＯＳトランジスタを３つ以
上並列に接続してもよい。並列に接続されるトランジスタの数が増えるほど可変域は広く
なり、線形性が向上する。
続したが、代わりにそれぞれフラットバンド電圧の異なるＰＭＯＳトランジスタを３つ以
上並列に接続してもよい。並列に接続されるトランジスタの数が増えるほど可変域は広く
なり、線形性が向上する。
１ ＳＡＷ発振子
２ 反転増幅器
３ バイアス回路
４ａ、４ｂ
９ａ、９ｂ 可変容量
５ 発振周波数制御端子
６ａ、６ｂ 発振出力端子
７ 差動増幅器
８ 絶縁されたインダクタ
１０ 逓倍波同調周波数制御端子
１１ａ、１１ｂ 逓倍出力端子
２ 反転増幅器
３ バイアス回路
４ａ、４ｂ
９ａ、９ｂ 可変容量
５ 発振周波数制御端子
６ａ、６ｂ 発振出力端子
７ 差動増幅器
８ 絶縁されたインダクタ
１０ 逓倍波同調周波数制御端子
１１ａ、１１ｂ 逓倍出力端子
Claims (3)
- ＳＡＷ発振子と、
前記ＳＡＷ発振子の一端および他端のそれぞれを入力とする差動型の反転増幅器と、
ゲートが前記ＳＡＷ発振子の一端に接続され、ソース及びドレインが接地され、基板領域に発振周波数制御信号が入力され、それぞれが異なるフラットバンド電圧を持つ複数のＭＯＳトランジスタが並列接続されてなる第１の可変容量と、
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域に前記発振周波数制御信号が入力され、それぞれが異なるフラットバンド電圧を持つ複数のＭＯＳトランジスタが並列接続されてなる第２の可変容量と、を有し、
前記発振周波数制御信号の電圧値は、該電圧値が上昇するにつれて前記第１の可変容量および前記第２の可変容量のゲート下の空乏層領域が広がって容量が緩やかに減少する範囲の値を持ち、
前記発振周波数制御信号の前記電圧値に基づいて発振周波数を調整することを特徴とする電圧制御ＳＡＷ発振回路。 - ＳＡＷ発振子と、
前記ＳＡＷ発振子の一端および他端のそれぞれを入力とする差動型の反転増幅器と、
ゲートが前記ＳＡＷ発振子の一端に接続され、ソース及びドレインが接地され、基板領域に発振周波数制御信号が入力されるＭＯＳトランジスタからなる第１の可変容量と、
ゲートが前記ＳＡＷ発振子の他端に接続され、ソース及びドレインが接地され、基板領域に前記発振周波数制御信号が入力されるＭＯＳトランジスタからなる第２の可変容量と、を有し、
前記発振周波数制御信号の電圧値は、該電圧値が上昇するにつれて前記第１の可変容量および前記第２の可変容量のゲート下の空乏層領域が広がって容量が緩やかに減少する範囲の値を持ち、前記発振周波数制御信号の前記電圧値に基づいて発振周波数を調整する電圧制御ＳＡＷ発振回路であって、
前記電圧制御ＳＡＷ発振回路は、更に逓倍回路を有し、
前記逓倍回路は、前記電圧制御ＳＡＷ発振回路の出力信号を逓倍する差動増幅器と、
ゲートが前記差動増幅器の一方の出力端に接続され、ソース及びドレインが接地され、基板領域に逓倍波同調周波数制御信号が入力されるＭＯＳトランジスタからなる第３の可変容量と、
ゲートが前記差動増幅器の他方の出力端に接続され、ソース及びドレインが接地され、基板領域に前記逓倍波同調周波数制御信号が入力されるＭＯＳトランジスタからなる第４の可変容量と、を備え、
前記逓倍波同調周波数制御信号に基づいて逓倍波同調周波数を調整することを特徴とする電圧制御ＳＡＷ発振回路。 - 前記第３の可変容量は、ゲートが前記差動増幅器の一方の出力端に接続され、ソース及びドレインが接地され、基板領域に前記逓倍波同調周波数制御信号が入力され、それぞれが異なるフラットバンド電圧を持つ複数のＭＯＳトランジスタが並列接続されてなり、
前記第４の可変容量は、ゲートが前記差動増幅器の他方の出力端に接続され、ソース及びドレインが接地され、基板領域に前記逓倍波同調周波数制御信号が入力され、それぞれが異なるフラットバンド電圧を持つ複数のＭＯＳトランジスタが並列接続されてなる、ことを特徴とする請求項２に記載の電圧制御ＳＡＷ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006318812A JP5147221B2 (ja) | 2006-11-27 | 2006-11-27 | 電圧制御ｓａｗ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006318812A JP5147221B2 (ja) | 2006-11-27 | 2006-11-27 | 電圧制御ｓａｗ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008135850A JP2008135850A (ja) | 2008-06-12 |
| JP5147221B2 true JP5147221B2 (ja) | 2013-02-20 |
Family
ID=39560402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006318812A Active JP5147221B2 (ja) | 2006-11-27 | 2006-11-27 | 電圧制御ｓａｗ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5147221B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
| JP2022006846A (ja) * | 2020-06-25 | 2022-01-13 | インターチップ株式会社 | 電圧制御圧電素子発振器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156853A (ja) * | 1985-12-28 | 1987-07-11 | Toshiba Corp | Ｍｏｓ型可変容量回路 |
| JP3395482B2 (ja) * | 1995-10-06 | 2003-04-14 | ソニー株式会社 | 発振回路および発振方法 |
| JPH09163719A (ja) * | 1995-11-30 | 1997-06-20 | Fujitsu Ltd | 降圧回路 |
| JP2000058877A (ja) * | 1998-08-11 | 2000-02-25 | Toyota Central Res & Dev Lab Inc | 半導体可変容量素子 |
| JP2000236218A (ja) * | 1999-02-17 | 2000-08-29 | Murata Mfg Co Ltd | 発振器および電圧制御型発振器 |
| AU2003211637A1 (en) * | 2003-03-03 | 2004-09-28 | Fujitsu Limited | Mos variable capacitive device |
| JP2004336191A (ja) * | 2003-05-01 | 2004-11-25 | Fujitsu Ltd | 半導体集積回路 |
| JP2005236600A (ja) * | 2004-02-19 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 高周波２逓倍回路 |
| JP2006074096A (ja) * | 2004-08-31 | 2006-03-16 | Seiko Epson Corp | Ｓａｗ発振器および電子機器 |
| JP2006086679A (ja) * | 2004-09-15 | 2006-03-30 | Epson Toyocom Corp | 電圧制御型圧電発振器 |
| JP2006287681A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 周波数可変発振器 |
-
2006
- 2006-11-27 JP JP2006318812A patent/JP5147221B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008135850A (ja) | 2008-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7852174B2 (en) | Negative capacity circuit for high frequencies applications | |
| US7369008B2 (en) | MOS varactor and voltage-controlled oscillator using the same | |
| US7456697B2 (en) | Variable degeneration impedance supply circuit using switch and electronic circuits using the same | |
| US20090072919A1 (en) | Voltage-controlled oscillator with wide oscillation frequency range and linear characteristics | |
| US7755440B2 (en) | Voltage controlled oscillator for controlling phase noise and method using the same | |
| US20060176121A1 (en) | Piezoelectric oscillator having symmetric inverter pair | |
| US20070126485A1 (en) | Voltage-controlled oscillator | |
| JP5147221B2 (ja) | 電圧制御ｓａｗ発振回路 | |
| US7268636B2 (en) | Voltage controlled oscillator | |
| US20060208817A1 (en) | Piezoelectric oscillator | |
| US10566954B2 (en) | Variable capacitance circuit, oscillator circuit, and method of controlling variable capacitance circuit | |
| US8120436B2 (en) | System and method for implementing an oscillator | |
| JP4674299B2 (ja) | 反転増幅器及びこれを有する水晶発振器 | |
| JP2001217649A (ja) | 圧電発振回路 | |
| US8610513B2 (en) | Crystal oscillator | |
| JP4524179B2 (ja) | ピアース型発振回路 | |
| JP5115178B2 (ja) | 発振器 | |
| JP2012114679A (ja) | 電圧制御発振器 | |
| JP2010161437A (ja) | 温度補償型圧電発振器 | |
| JP5098979B2 (ja) | 圧電発振器 | |
| JP2004274463A (ja) | 差動電子回路 | |
| KR101069918B1 (ko) | 차동 전압제어 발진장치 및 그의 구동 방법 | |
| JP2009141512A (ja) | 電圧制御発振回路 | |
| JP2005236482A (ja) | Ｌｃ発振器 | |
| JP2007096396A (ja) | 発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091006 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120321 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120507 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120710 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121127 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5147221 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151207 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |