JP5143655B2 - 半導体装置へのデータ書き込み方法、半導体装置 - Google Patents

Description

本発明は、不揮発性の半導体記憶装置へのデータ書き込み処理に関するものであり、特に、不揮発性の半導体記憶装置へのデータ書き込み後に書き込み確認を行う方法及び半導体装置に関する。

不揮発性の半導体記憶装置は、大まかにＭＲＯＭ（Mask Read Only Memory）、ＰＲＯＭ（Programmable Read Only Memory）、ＵＶ−ＥＰＲＯＭ（Ultra-Violet Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）に分類される。ＥＥＰＲＯＭは、ビット毎に電気的消去及び書き込みが可能な従来型のＥＥＰＲＯＭと、一括電気的消去及び書き込みが可能なフラッシュメモリに大別される。フラッシュメモリにはＮＯＲ型とＮＡＮＤ型とがある。

ＥＥＰＲＯＭのメモリセルは、制御ゲートとシリコン基板との間に浮遊ゲートを設けた二重ゲート構造を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタである。浮遊ゲート内の電荷の有無により、論理データの「１」又は「０」を記憶する。例えば、浮遊ゲート内に電荷が有る場合、制御ゲートに印加される電圧が所定値を超えるとソース−ドレイン間にチャネルが形成され、電流が流れる。浮遊ゲート内に電荷が無い場合、制御ゲートに印加される電圧が所定値になってもソース−ドレイン間にチャネルが形成されない。そのために、電流も流れない。即ち、浮遊ゲート内に蓄積された電荷により、メモリセルの閾値電圧がシフトして、これにより論理データの「１」又は「０」が表される。浮遊ゲートは、絶縁膜に囲まれているために、浮遊ゲートに電荷を注入若しくは放出した後で電源を切っても、浮遊ゲート内の電荷は浮遊ゲートから漏出することがない。また、新たに入ることもない。

ＮＯＲ型フラッシュメモリのメモリセルにデータを書き込む場合には、メモリセルのドレイン近傍で発生するホットエレクトロンが浮遊ゲートに注入される。そのために、ソースを接地して、ドレイン及び制御ゲートに高電圧（例えばドレインに５Ｖ、ゲートに１０Ｖ）を印加する。ドレインに印加される電圧により、ドレイン近傍に、基板表面から絶縁膜へのエネルギー障壁を越えることができるホットエレクトロンが発生する。このホットエレクトロンが、制御ゲートに印加される高電圧に引かれて浮遊ゲートに注入される。電荷を浮遊ゲートに注入した後に、書き込み確認を行う。特許文献１〜３には、このような書き込み確認を含むフラッシュメモリのメモリセルへのデータの書き込み処理についての発明が記載されている。
特開平０７−１６９２８０号公報 特開２００７−８０３３８号公報 特開２００７−２５７８２７号公報

発生したホットエレクトロンは、理想的にはすべてが浮遊ゲートに注入されるが、実際には一部が浮遊ゲートを囲む絶縁膜に残る。絶縁膜に残る電荷は、不安定な存在であり、わずかなエネルギーにより励起する。このような不安定な電荷は、ホットキャリア効果によりメモリセルのｇｍを劣化させる。そのためにメモリセルの閾値電圧がシフトして、書き込み確認に悪影響を及ぼすことがある。
不安定な電荷による書き込み確認処理への影響は、メモリセルのゲート長が短いほど大きくなる。そのために、フラッシュメモリの更なる高集積化の妨げになる。よって、絶縁膜に残った不安定な電荷の影響を受けずに書き込み確認処理を行うことは重要である。

本発明は、上記の問題に鑑み、フラッシュメモリのメモリセルのような半導体装置への書き込み時に、絶縁膜に電荷が残っている場合でも書き込み確認処理を安定して行うことができる技術を提供することを課題とする。

以上の課題を解決する本発明の半導体装置へのデータ書き込み方法は、半導体基板に第１、第２拡散領域が形成され、この２つの拡散領域に挟まれた領域の前記半導体基板上に、絶縁層に囲まれた電荷蓄積層と制御ゲートとが積層された半導体装置へのデータの書き込み方法である。まず、前記制御ゲートに所定の電圧を印加し、前記第１拡散領域に正電圧を印加し、前記第２拡散領域に接地電圧を印加して前記電荷蓄積層に電荷を注入する。次いで、前記制御ゲートに前記所定の電圧と同じ極性の電圧を印加し、前記第１拡散領域に負電圧を印加し、前記第２拡散領域に前記接地電圧を印加して前記電荷蓄積層に注入された電荷の確認を行う。これにより、データの書き込み及び書き込み確認が行われる。

このような本発明の半導体装置へのデータ書き込み方法では、データの書き込み時と確認時とで、第１、第２拡散領域間の電界の方向が逆になる。電荷が電子の場合には、書き込み時に第１拡散領域側にホットエレクトロンが発生して電荷蓄積層に注入される。書き込み確認時には、第１拡散領域に負電圧が印加されるために、電荷蓄積層に注入されずに絶縁膜に残った電荷によるチャネル電流への影響は少ない。なお、制御ゲートに印加される電圧は、電荷蓄積層に注入される電荷の極性により、極性が変わる。電荷が電子の場合には正電圧が印加され、正孔の場合には負電圧が印加される。

前記電荷蓄積層に注入された電荷の確認を行う工程では、例えば、前記制御ゲートに４．５〜５．０Ｖの電圧を印加し、前記第１拡散領域に−１．０Ｖ〜−０．５Ｖの電圧を印加する。

本発明の半導体装置は、半導体基板に第１、第２拡散領域が形成され、この２つの拡散領域に挟まれた領域の前記半導体基板上に、絶縁層に囲まれた電荷蓄積層と制御ゲートとが積層された半導体素子が、ＮＯＲ型に接続されて、前記制御ゲートにワード線が接続され、前記第１拡散領域にビット線が接続され、前記第２拡散領域が接地されるメモリセルアレイと、前記半導体素子の書き込み確認時に、抵抗を介して前記ビット線に負電圧を印加して、前記電荷蓄積層に注入された電荷に応じた電流を前記ビット線に流させる電源と、前記ビット線を流れる電流に応じた電圧と確認用基準電圧とを比較して、その結果を書き込み確認の結果として出力する確認用センスアンプとを備える。

本発明の半導体装置は、データの書き込み確認時にビット線を介して第１拡散領域に負電圧を印加する。電荷蓄積層に電荷が注入されていない場合には、制御ゲートに電圧が印加されると、メモリセルアレイの半導体素子がオン状態になる。これによりビット線にチャネル電流が流れる。電荷蓄積層に電荷が注入されている場合には、制御ゲートに電圧が印加されてもメモリセルアレイの半導体素子がオン状態にならないので、チャネル電流が流れない。チャネル電流の有無により、書き込みがされているか否かを確認できる。
この半導体装置では、第１拡散領域に負電圧を印加するために、本発明の半導体装置へのデータ書き込み方法で行うような書き込み確認が行える。そのために、書き込み確認時に、電荷蓄積層に注入されずに絶縁膜に残った電荷によるチャネル電流への影響は少ない。
本発明の半導体装置の抵抗は、回路上に抵抗成分として作用する素子であればよく、通常の抵抗素子の他に、トランジスタによるチャネル抵抗を用いたものであってもよい。また、他の抵抗成分を有する素子を用いることも勿論可能である。

本発明の半導体装置は、メモリセルアレイからのデータの読み出しのために、前記半導体素子からのデータ読み出し時に、前記ビット線の電圧に応じた電圧を読出用基準電圧と比較して、その結果を読み出しデータとして出力する読出用センスアンプと、前記半導体素子からのデータ読み出し時に前記読出用センスアンプを前記ビット線に接続し、前記半導体素子の書き込み確認時に前記抵抗を前記ビット線に接続する切替器と、をさらに備えてもよい。
前記抵抗は、例えば、前記切替器に接続される第１抵抗と、前記第１抵抗と前記電源の陰極との間に接続される第２抵抗とを備えている。この場合、前記第１抵抗と前記第２抵抗との間の電圧が、前記確認用センスアンプで前記確認用基準電圧と比較される。

以上のような本発明により、データの書き込み後の書き込み確認時に、第１拡散領域に負電圧を印加するようにすることで、絶縁膜に電荷が残っている場合でも安定した確認処理を可能となる。

以下、図面を参照して本発明の実施形態を説明する。

図１ａ、ｂは、本発明が適用されるメモリセルへのデータ書き込み処理を説明するための図である。図１ａは、メモリセル１へのデータの書き込み（電荷の注入）についての説明図である。
このメモリセル１は、例えば浮遊ゲートを有するｎ型ＭＯＳトランジスタの構造を有する。メモリセル１は、半導体基板１０に２つのｎ型の拡散領域が形成されている。拡散領域の一方がソースＳ、他方がドレインＤである。拡散領域に挟まれた領域の半導体基板１０上には、シリコン酸化膜１２に囲まれた浮遊ゲート１３と、制御ゲート１１とが積層されている。シリコン酸化膜１２は、絶縁膜となる。浮遊ゲート１３は電荷蓄積層として機能しており、データの書き込み時に電荷が注入される。

メモリセル１に電荷を注入する際には、例えば、ソースＳを接地して（ソース電圧ＶＳ＝０Ｖ）、制御ゲート１１に１０Ｖ（ゲート電圧ＶＧ＝１０Ｖ）、ドレインＤに５Ｖ（ドレイン電圧ＶＤ＝５Ｖ）を印加する。このように印加することで、ソースＳとドレインＤとの間にチャネル領域１４が形成される。ソース電圧ＶＳとドレイン電圧ＶＤとの電位差により、ソースＳからドレインＤに電荷（この場合は電子）が移動して、ドレインＤの近傍に集まる。ドレインＤの近傍に集まった電荷は、半導体基板１０上からシリコン酸化膜１２へのエネルギー障壁を越えることができるホットエレクトロンである。ホットエレクトロンは、制御ゲート１１に印加されるゲート電圧ＶＧにより発生する電界により、浮遊ゲート１３に注入される。以上のように電圧印加することで、浮遊ゲート１３に電荷が注入されるが、シリコン酸化膜１２には、従来と同様に電荷が残る。

図１ｂは、データの書き込み後のメモリセル１に対して行う書き込み確認処理の説明図である。
書き込み確認を行う場合には、ソースＳを接地して（ソース電圧ＶＳ＝０Ｖ）、制御ゲート１１に４．５〜５．０Ｖ（ゲート電圧ＶＧ＝４．５〜５．０Ｖ）、ドレインＤに−１．０〜−０．５Ｖ（ドレイン電圧ＶＤ＝−１．０〜−０．５Ｖ）を印加する。このように印加することで、ドレインＤとソースＳとの間にチャネル領域１５が形成される。チャネルの向きは、データの書き込み時とは逆向きになる。
ドレインＤに印加されるドレイン電圧ＶＤが負電圧なので、これがシリコン酸化膜１２に残った電荷から影響を受けることはない。そのために、ドレインＤとソースＳとの間のチャネル電流は、従来よりも多く流れる。チャネル電流が多く流れるので、書き込み確認が従来よりも確実に行えるようになる。

図２は、このようなメモリセル１により構成されるＮＯＲ型のフラッシュメモリに対して、データの読み出し及び書き込み確認処理を行うための装置の構成図である。
図１ａ、ｂに示すメモリセル１をＮＯＲ型に接続して構成されるメモリセルアレイ２０では、制御ゲート１１にワード線ＷＬｎ（ｎ＝０，１，２…）が接続され、ソースＳが接地され、ドレインＤにビット線ＢＬが接続される。通常はビット線ＢＬも複数設けられるが、説明を簡素にするために、ここでは１本のビット線ＢＬについて説明する。
ワード線ＷＬｎには、書き込み、読み出し、書き込み確認、消去などの処理に応じて適切な電圧が印加される。ワード線ＷＬｎに印加される電圧は、メモリセル１の制御ゲート電圧ＶＧとなる。ワード線ＷＬｎへの電圧の印加装置については、従来と同じ構成のものを使用することができるので、ここでは説明を省略する。

ビット線ＢＬには、書き込み、読み出し、書き込み確認、消去などの処理に応じて適切な電圧が印加される。ビット線ＢＬに印加される電圧は、メモリセル１のドレイン電圧ＶＤとなる。なお、書き込み、消去処理の際にビット線ＢＬに電圧を印加する装置は、従来と同じ構成のものを使用することができるので、ここでは説明を省略する。

ビット線ＢＬには、切替器２１が接続される。切替器２１には、カスコード回路２２及び読出用センスアンプ２３からなる読み出し装置と、電圧供給回路２４及び確認用センスアンプ２５からなる確認装置とが接続される。切替器２１は、ビット線ＢＬを、読み出し処理の際には読み出し装置に接続し、確認処理の際には確認装置に接続する。
読出用センスアンプ２３及び確認用センスアンプ２５に印加される基準電圧は、基準電圧発生器２６から供給される。読出用センスアンプ２３に印加される読出用基準電圧と確認用センスアンプ２５に印加される確認用基準電圧とは、同じ電圧であっても異なる電圧であっても、どちらでもよい。

読み出し装置を構成するカスコード回路２２及び読出用センスアンプ２３は、メモリセル１からのデータ読み出し時に用いられる。
浮遊ゲート１３に電荷が注入されているか否かにより、読み出し時のメモリセル１のドレインＤの電圧が異なる。そのために、ビット線ＢＬの電圧も異なる。この異なる電圧に応じた電圧がカスコード回路２２から読出用センスアンプ２３に入力される。読出用センスアンプ２３では、カスコード回路２２から入力される電圧と読出用基準電圧とを比較して、浮遊ゲート１３に電荷が注入されている場合には、論理データ「０」となる電圧を読み出しデータとして出力し、浮遊ゲート１３に電荷が注入されていない場合には、論理データ「１」となる電圧を読み出しデータとして出力する。

確認装置を構成する電圧供給回路２４及び確認用センスアンプ２５は、メモリセル１の書き込み確認時に、電圧供給回路２４によりメモリセル１のドレインＤに負電圧を印加する。電圧供給回路２４は、第１抵抗２７と、第２抵抗２８と、電源２９とを備える。切替器２１から直列に、第１抵抗２７、第２抵抗２８、電源２９の陰極が接続され、電源２９の陽極は接地される。第１抵抗２７と第２抵抗２８との間の電圧が、確認用センスアンプ２５に入力される。確認用センスアンプ２５は、この電圧と確認用基準電圧を比較する。比較結果が確認データとして出力される。第１抵抗２７及び第２抵抗２８は、回路上に抵抗成分として作用する素子であればよく、通常の抵抗素子の他に、トランジスタによるチャネル抵抗を用いたものでもよい。また、他の抵抗成分として作用する素子であってもよい。

書き込み確認時には、ビット線ＢＬに負電圧が印加されるために、メモリセル１のドレインＤに負電圧が印加される。メモリセル１の制御ゲート１１にはワード線ＷＬｎから正電圧が印加される。
浮遊ゲート１３に電荷が注入されているか否かにより、ビット線ＢＬを流れる電流が異なる。この異なる電流のそれぞれに応じた電圧が、電圧供給回路２４から確認用センスアンプ２５に入力される。確認用センスアンプ２５では、電圧供給回路２４から入力される電圧と確認用基準電圧とを比較して、浮遊ゲート１３に電荷が注入されている場合には、論理データ「１」となる電圧を確認データとして出力し、浮遊ゲート１３に電荷が注入されていない場合には、論理データ「０」となる電圧を確認データとして出力する。

例えば、浮遊ゲート１３に電荷が注入されていない場合には、図１ｂに示すように、チャネルが発生してビット線ＢＬから電圧供給回路２４の向きに電流が流れる。この電流により、第１抵抗２７と第２抵抗２８との間の電圧は電源２９から供給される電圧とは異なる電圧になる。
浮遊ゲート１３に電荷が注入されている場合には、チャネルが発生せず、ビット線ＢＬに電流は流れない。そのために、第１抵抗２７と第２抵抗２８との間の電圧は電源２９から供給される電圧と同じになる。
つまり、浮遊ゲート１３に電荷が注入されていないときの第１抵抗２７と第２抵抗２８との間の電圧が、電荷が注入されているときの電圧よりも高くなる。確認用センスアンプでは、この電圧と確認用基準電圧とを比較することで、論理データ「１」を出力するときは電荷が注入されていることを表し、論理データ「０」を出力するときは電荷が注入されていないことを表す、確認データを出力する。

以上のようにして、メモリセルアレイ２０の各メモリセル１への書き込み確認処理が行われる。書き込み確認時のチャネル電流がシリコン酸化膜１２に残る電荷に影響を受けないために、従来よりも確実な書き込み確認が可能になる。また、書き込み確認時に制御ゲート１１に正電圧、ドレインＤに負電圧を印加するので、従来あったシリコン酸化膜１２に残る電荷の影響が減少するために、電荷の注入量を従来よりも多くすることができる。
上記の説明では、メモリセル１がｎ型ＭＯＳ構造を有する半導体記憶装置であったが、これはｐ型ＭＯＳ構造を有する半導体記憶装置であってもよい。この場合、書き込み確認時には、制御ゲート１１に負電圧を印加する。また、浮遊ゲート１３に代えて、ＯＮＯ（Oxide-Nitride-Oxide）構造の窒化膜により電荷蓄積層が形成されていてもよい。

図１ａは、メモリセルへのデータの書き込み（電荷の注入）についての説明図であり、書き込みが済んだメモリセルに対して行う書き込み確認処理の説明図である。 ＮＯＲ型のフラッシュメモリに対して、書き込み及び書き込み確認処理を行うための装置の構成図である。

符号の説明

１…メモリセル、１０…半導体基板、１１…制御ゲート、１２…シリコン酸化膜、１３…浮遊ゲート、２０…メモリセルアレイ、２１…切替器、２２…カスコード回路、２３…読出用センスアンプ、２４…電圧供給回路、２５…確認用センスアンプ、２６…基準電圧発生器、２７…第１抵抗、２８…第２抵抗、２９…電源、Ｓ…ソース、Ｄ…ドレイン

Claims (5)

1. 半導体基板に第１、第２拡散領域が形成され、この２つの拡散領域に挟まれた領域の前記半導体基板上に、絶縁層に囲まれた電荷蓄積層と制御ゲートとが積層された半導体装置へのデータ書き込み方法であって、
   前記制御ゲートに所定の電圧を印加し、前記第１拡散領域に正電圧を印加し、前記第２拡散領域に接地電圧を印加して前記電荷蓄積層に電荷を注入する工程と、
   前記制御ゲートに前記所定の電圧と同じ極性の電圧を印加し、前記第１拡散領域に負電圧を印加し、前記第２拡散領域に前記接地電圧を印加して前記電荷蓄積層に注入された電荷の確認を行う工程と、を含む、
   半導体装置へのデータ書き込み方法。
2. 前記電荷蓄積層に注入された電荷の確認を行う工程では、前記制御ゲートに４．５〜５．０Ｖの電圧を印加し、前記第１拡散領域に−１．０Ｖ〜−０．５Ｖの電圧を印加する、
   請求項１記載の半導体装置へのデータ書き込み方法。
3. 半導体基板に第１、第２拡散領域が形成され、この２つの拡散領域に挟まれた領域の前記半導体基板上に、絶縁層に囲まれた電荷蓄積層と制御ゲートとが積層された半導体素子が、ＮＯＲ型に接続されて、前記制御ゲートにワード線が接続され、前記第１拡散領域にビット線が接続され、前記第２拡散領域が接地されるメモリセルアレイと、
   前記半導体素子の書き込み確認時に、抵抗を介して前記ビット線に負電圧を印加して、前記電荷蓄積層に注入された電荷に応じた電流を前記ビット線に流させる電源と、
   前記ビット線を流れる電流に応じた電圧と確認用基準電圧とを比較して、その結果を書き込み確認の結果として出力する確認用センスアンプと、を備える、
   半導体装置。
4. 前記半導体素子からのデータ読み出し時に、前記ビット線の電圧に応じた電圧を読出用基準電圧と比較して、その結果を読み出しデータとして出力する読出用センスアンプと、
   前記半導体素子からのデータ読み出し時に前記読出用センスアンプを前記ビット線に接続し、前記半導体素子の書き込み確認時に前記抵抗を前記ビット線に接続する切替器と、をさらに備える、
   請求項３記載の半導体装置。
5. 前記抵抗は、前記切替器に接続される第１抵抗と、前記第１抵抗と前記電源の陰極との間に接続される第２抵抗とを備えており、
   前記第１抵抗と前記第２抵抗との間の電圧が、前記確認用センスアンプで前記確認用基準電圧と比較される、
   請求項３又は４記載の半導体装置。

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