JP5035335B2

JP5035335B2 - Ｓｒａｍ装置

Info

Publication number: JP5035335B2
Application number: JP2009505192A
Authority: JP
Inventors: 真一大内; 明植昌原
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2007-03-20
Filing date: 2008-03-14
Publication date: 2012-09-26
Anticipated expiration: 2028-03-14
Also published as: US20100110774A1; JPWO2008114716A1; US20120057398A1; WO2008114716A1; US8243501B2

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）装置に関するものである。

今日主流であるＳＲＡＭ装置は、プレーナ型ＭＯＳ電界効果トランジスタ(Metal-Oxide-Silicon Field-Effect Transistor)を用いて、ＣＭＯＳ６トランジスタ型のＳＲＡＭセルを構成していた。

しかし、集積密度、動作速度等の性能向上を目指して行われる素子寸法の微細化は、素子の特性ばらつきを増大させるようになってきた。このばらつきは、ＳＲＡＭの動作安定性に大きく影響を与える。すなわち、各素子の能力が設計値から不規則に外れる事により互いに不整合を起こし、記憶保持に不可欠な双安定性が劣化する。この素子特性ばらつきは、最終的には故障となり、生産工程において歩留まりを低下させるとともに、情報機器の信頼性を低下させる。

双安定性を評価する指標としては、雑音余裕が用いられる。雑音余裕は、記憶ノード上に重畳が許される最大の電圧雑音振幅として定義され、読み出し時の雑音余裕、すなわち読み出し余裕にもっとも厳しい条件が要求される。前述の素子間不整合は、この読み出し余裕を減少させる。よって、ＳＲＡＭ装置設計時には、この雑音余裕が大きくなるように予め設計することによって、生産工程における不規則な素子特性ばらつきに対しても余裕を大きくすることが可能となる。

この読み出し余裕は、素子設計によって、無制限に大きくできるものではなく、書き込み余裕と呼ばれるもうひとつの指標と表裏一体の関係にある。書き込み余裕とは、書き込み動作において記憶ノード上に重畳が許される最大の電圧振幅、あるいはワード線上に重畳が許される最大の電圧振幅によって定義される。読み出し余裕を大きくとるように回路設計を行うことは、書き込み余裕を減少させる。
通常の６トランジスタ型ＳＲＡＭ装置においては、これら２つの指標を両立するための方法が乏しかった。これは、トランジスタの特性は固定されており、読み出し・書き込みの動作に応じてトランジスタ特性を変動させることが難しかったからである。

例えば、特許文献１では、ダブルゲート電界効果トランジスタを用いたＳＲＡＭセルが開示されている。しかし、従来のプレーナ型ＣＭＯＳよりもばらつきが低減できるとはいえ、ダブルゲート電界効果トランジスタにおいてもばらつきは問題となる事項であり、読み出し余裕、書き込み余裕をそれぞれ増大させる方法は提供されていない。

また、ダブルゲート電界効果トランジスタの２つのゲートを分離した４端子型ダブルゲート電界効果トランジスタを用いたＳＲＡＭ装置が特許文献２に開示されているが、こちらは漏れ電流の低減を想定したものであり、読み出し余裕、書き込み余裕を同時に増大させるための回路としては必要以上に複雑であり、読み出し余裕、書き込み余裕を増大するための動作方法や周辺の装置については開示されていない。
米国特許公開２００６０６８５３１号明細書特開２００５−２６０６０７号公報

したがって本発明は、上記の問題点を解決し、書き込み余裕、読み出し余裕の双方を大きくすることが可能なＳＲＡＭ装置を提供することを課題とする。

上記課題は次のような手段により解決される。
（１）起立した半導体薄板の両面に電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用のゲートを有する４端子型ダブルゲート電界効果トランジスタを選択トランジスタとして用い、上記選択トランジスタのしきい値制御用ゲートに対して書き込み動作時には、読み出しの動作にある際よりも、しきい値電圧を下げるような電圧を入力することを特徴とするＳＲＡＭ装置。
（２）上記選択トランジスタのしきい値制御用ゲートは、ビット線と平行する列方向の配線に接続されていることを特徴とする（１）に記載のＳＲＡＭ装置。
（３）書き込み許可信号と列デコーダが出力する列選択信号の論理積を計算し、その結果に応じて上記バイアス電圧を発生する回路を各列に有することを特徴とする（１）又は（２）に記載のＳＲＡＭ装置。
（４）ワード線の信号電位を、選択されていない行に属するセルにおいてビット線を介して流れる漏れ電流を低減するように調整することを特徴とする（１）乃至（３）のいずれかに記載のＳＲＡＭ装置。
（５）行デコーダの行選択信号に基づき該当する行の動作に対応する上記信号電位を決定しワード線に出力する回路を、各行に有することを特徴とする（４）に記載のＳＲＡＭ装置。

本発明のＳＲＡＭ装置では、書き込み余裕、読み出し余裕の双方を大きくすることが可能なＳＲＡＭ装置が得られる。すなわち本発明によれば、従来のＳＲＡＭ装置とは異なり、選択トランジスタのコンダクタンスを書き込み動作中のＳＲＡＭセルでは大きく、読み出し動作中のＳＲＡＭセルでは小さくすることができる。その結果、読み出し余裕と書き込み余裕双方を同時に増大させることが可能となる。また、請求項４に記載の発明によれば、増大する選択トランジスタの漏れ電流増大を補償することができる。

４端子型ダブルゲート電界効果トランジスタの構成を示す模式図４端子型ダブルゲート電界効果トランジスタの回路図における記号選択トランジスタとして４端子型ダブルゲート電界効果トランジスタを有するＳＲＡＭセル図３に示すＳＲＡＭセルが実装される、第1の実施形態のＳＲＡＭ装置図４に示すＳＲＡＭ装置中に実装されるレベルシフタ４０１の詳細な回路図図４に示すＳＲＡＭ装置を動作させたときのタイミングチャート図３に示すＳＲＡＭセルが実装される、第２の実施形態のＳＲＡＭ装置図７に示すＳＲＡＭ装置に実装され、４０１に代わってしきい値制御バイアス電圧を供給するインバータ７０１の回路詳細図７に示すＳＲＡＭ装置を動作させたときのタイミングチャート半導体基板上でのＳＲＡＭセルのレイアウト選択トランジスタとしてｐチャンネル４端子型ダブルゲート電界効果トランジスタを有するＳＲＡＭセル図１１に示すＳＲＡＭセルが実装される、第５の実施形態のＳＲＡＭ装置図１２に示すＳＲＡＭ装置中に実装されるレベルシフタ１２０１の詳細な回路図図１２に示すＳＲＡＭ装置を動作させたときのタイミングチャート半導体基板上でのＳＲＡＭセルのレイアウト

符号の説明

１００ SOI(Silicon On Insulator)構造ウェハのSOI層を起立型の薄板に加工したもの
２００ｎチャンネル電界効果トランジスタ
２０５ｐチャンネル電界効果トランジスタ
３００ＳＲＡＭセル
４０１レベルシフタ
４０２行デコーダとラッチもしくはレジスタを含む回路ブロック
４０３列デコーダとラッチもしくはレジスタを含む回路ブロック
７０１４０１に代わり閾値制御バイアス電圧をＳＲＡＭセルに供給するＣＭＯＳインバータ
１１００ｐチャンネル４端子型ダブルゲート電界効果トランジスタを選択トランジスタに用いたＳＲＡＭセル
１２０１１１００を駆動するレベルシフタ
ＷＬワード線及びその信号
ＢＬ、ＢＬ〜ビット線
Ｖ_Ｇ２閾値制御バイアス電圧供給線及びその信号
Ｖ_Ｇ２，０，Ｖ_Ｇ２，１閾値制御バイアス電圧信号の低レベル電位乃至高レベル電位
ＭＣメモリセル３００もしくは１１００
ＰＣプリチャージ回路
ＰＣＥプリチャージ回路出力信号
ＳＥＬセレクタ回路
Ｒｅａｄ／Ｗｒｉｔｅ読み出し書き込み回路ブロック
ＷＥ，ＷＥ〜書き込み許可信号乃至その否定論理信号

図１にＳＲＡＭセルを構成する４端子型ダブルゲート電界効果型トランジスタの素子構造を模式的に示す。同図100はSOI(Silicon On Insulator)構造ウェハのSOI層を起立型の薄板に加工したもの、101ならびに102は不純物が濃くドープされたソース電極、ドレイン電極、103と104は第１のゲート電極とゲート絶縁膜、105と106は第２のゲート電極とゲート酸化膜、107はBOX(Buried Oxied)層、108は半導体基板層を示す。第１のゲート電極及び第２のゲート電極は、起立した微細な半導体薄板の両面に電気的に切り離されて設けられている。
なお、SOI構造をとらない通常のバルクウェハを用いて、104と108を同一のシリコン層から成形し、107を堆積することによって、図１と同等の機能を達成できることが知られている。したがって、本発明は、そのようなバルクウェハから作成される素子にも同様に適用される。

４端子型ダブルゲート電界効果トランジスタの第１のゲート電極103を信号入力ゲートとし、また第２のゲート電極105をバイアス電圧入力ゲートとしたとき、バイアス電圧入力ゲートの入力電圧により、信号入力ゲートから見たトランジスタのしきい値電圧を変動させることが可能であり、バルクプレーナＭＯＳにおける基板バイアス効果と類似の効果を得ることができる。ただしバルクプレーナＭＯＳの場合とは異なり、この素子で集積回路を構成した場合、素子それぞれのしきい値電圧を個別に設定できる。

図２に４端子型ダブルゲート電界効果トランジスタのシンボルを示す。素子200はｎチャンネル電界効果トランジスタ、素子205はｐチャンネル電界効果トランジスタを現わす。ｎチャンネル電界効果トランジスタ200の端子は、ソース端子201、ドレイン端子202、第１のゲート端子203、第２のゲート端子204、ｐチャンネル電界効果トランジスタ205の端子はソース端子206、ドレイン端子207、第1のゲート端子208、第2のゲート端子209からなる。

（第１の実施形態）
このような、４端子型ダブルゲート電界効果トランジスタを選択トランジスタとして用い、その他フリップフロップを構成する各トランジスタを２つのゲートを接続したままの通常型ダブルゲート電界効果トランジスタによって構成し、図３に示すような６トランジスタ型のＳＲＡＭセルを構成する。
４端子型ダブルゲート電界効果トランジスタのしきい値制御用ゲートから引き出された配線は、ビットラインBL乃至BL〜に平行方向の配線にそれぞれ接続される。ここでMN31、MN32は、４端子型ダブルゲート電界効果トランジスタとは異なり、２つのゲートが接続された、通常のｎチャンネルダブルゲート電界効果トランジスタであり、MP31、MP32は、通常のｐチャンネルダブルゲート電界効果トランジスタである。また選択トランジスタMN33、MN34は、ｎチャンネル４端子型ダブルゲート電界効果トランジスタである。

図３のＳＲＡＭセルを図４のようなＳＲＡＭ装置中に実装し、図６のような信号波形を入力することにより、本発明が開示する、読み出し余裕と書き込み余裕の最適化に関する基本機能が実現される。ここで、４０１はレベルシフタであり、図５にその内部回路を示す。図５において、MN51、MN52は、ｎチャンネル電界効果トランジスタ、MP51、MP52は、ｐチャンネル電界効果トランジスタである。
また、必要な速度に応じて、レベルシフタ４０１の後段に配線を駆動するドライバ（バッファアンプ）を挿入してもよい。
ここで４０２、４０３はそれぞれ行デコーダとラッチもしくはレジスタ、列デコーダとラッチもしくはレジスタを含む回路ブロックである。
なお、MN51、MN52、MP51、MP52ならびに４０２、４０３を構成する電界効果トランジスタは、通常のバルクプレーナＭＯＳ電界効果トランジスタでも、通常のダブルゲート電界効果トランジスタでも実現できる。

図４に示すＳＲＡＭ装置は以下のように動作する。
（１）クロック信号ＣＬＫを基にプリチャージ回路ＰＣが信号ＰＣＥをビットラインＢＬ乃至ＢＬ〜に入力し、プリチャージを行う。
（２）行アドレス、列アドレスはそれぞれ４０２、４０３によってデコードされ、たとえば全Ｍ行Ｎ列構成のアレイ中、i行k列のアドレスが指定されると、図６のようにＸ[i]と列選択信号Ｙ［ｋ］がプリチャージ動作後立ち上がる。
（３）Ｘ［i］乃至書き込み制御信号ＷＥとＹ［ｋ］の論理積Ｙ［ｋ］・ＷＥがそれぞれレベルシフタ４０１によりレベル変換され、信号ＷＬ［i］とＶ_Ｇ２［ｋ］が生成される。本第１の実施形態では、１例として、０Ｖから１Ｖまでの信号Ｘ、Ｙ・ＷＥが−１Ｖから１Ｖの信号に変換される。図５の例ではi行k列への選択はＷＥ＝０すなわち読み出しである。このときは、Ｖ_Ｇ２［ｋ］＝−１Ｖである。Ｖ_Ｇ２が−１ＶであるようなＭＮ３３、ＭＮ３４はしきい値が高く、コンダクタンスが低いため、読み出し余裕は大きくなる。
（４）これに対して、ＷＥ＝１となり、例えばｊ行ｌ列への書き込みが起きる場合は、図６のように、ｌ列のＶ_Ｇ２すなわちＶ_Ｇ２［ｌ］は１Ｖとなる。よって、ＭＮ３３、ＭＮ３４のしきい値は低くなり、コンダクタンスが高くなるため、書き込み余裕は大きくなる。

ここで、読み出し時にはＶ_Ｇ２が低く設定されているため、選択されていないセルの選択トランジスタＭＮ３３、ＭＮ３４はすべて十分強いオフ状態となる。しかし、書き込み時は、Ｖ_Ｇ２＝１Ｖとなるため、選択されていない行でも同時にＶ_Ｇ２＝１Ｖとなると、オン状態に近くなり、記憶の破壊の危険性が生ずる。これを回避するために、選択されていない行ではセルの接地電位よりも低い電位（本実施例では例示として−１Ｖ）をＷＬに入力し、強力なオフ状態を維持する。
なお、電源電圧はデバイスの構成に応じて適切に選ばれると同時に、これに応じてＶ_Ｇ２やＷＬの低レベル電位も適切に選ばれる。

（第２の実施形態）
４端子型ダブルゲート電界効果トランジスタの第２のゲート２０４乃至２０９のゲート絶縁膜の容量及び仕事関数を選ぶことによって、Ｖ_Ｇ２及びＷＬに使用する信号レベルすなわち電位を変更することができる（特開２００５−１６７１６３号公報、特開２００５−１７４９６０号公報参照）。この方法を適切に利用すれば、Ｖ_Ｇ２、ＷＬのどちらか、もしくはその両方をＶ_ＳＳ［＝０］≦Ｖ_Ｇ２≦Ｖ_ＤＤ、Ｖ_ＳＳ［＝０］≦Ｖ_ＷＬ≦Ｖ_ＤＤの範囲に変えても本発明は適用可能である。このとき、図４の構成は図７のように簡略化可能となる。すなわち、各行のレベルシフタ４０１を省略し、各列のレベルシフタ４０１に代わって図８に示すＣＭＯＳインバータ７０１を入れることにより、第1の実施形態と同等の効果が得られる。図８において、ＭＮ７１はｎチャンネル電界効果トランジスタ、ＭＰ７１はｐチャンネル電界効果トランジスタである。ＭＮ７１、ＭＰ７１は、通常のバルクプレーナＭＯＳ電界効果トランジスタでも、通常のダブルゲート電界効果トランジスタでも実現できる。図６のタイミングチャートは、結果として図９のようになる。
この場合、書き込み時のＶ_Ｇ２を、非選択時（Ｖ_ＷＬ＝０Ｖ時）にＭＮ３３、ＭＮ３４をオン状態としない範囲で高めることができる。すなわち、Ｖ_Ｇ２に許される最高の電位は、Ｖ_ＷＬ＝０Ｖのときの、第２のゲートでの閾値電圧Ｖ_ＴＨ０に一致する。

（第３の実施形態）
本実施形態では、メモリセル３００を実際に半導体基板上に配置する際のレイアウトが開示される。図１０に半導体基板上でのＳＲＡＭセルのレイアウトを示す。このように、点対称に４端子型ダブルゲート電界効果トランジスタを配置することにより、図３のメモリセルは半導体基板上に実装される。なお図１０において、金属第２層配線及び金属第３層配線は、それぞれ実線及び点線により簡略化して表示されている。また図１０中で×印は、コンタクトあるいはビアの位置を示す。

（第４の実施形態）
４端子型ダブルゲート電界効果型トランジスタの第２のゲート酸化膜１０６を第１のゲート酸化膜１０５よりも厚く作ることにより、トランジスタのオン・オフの特性を改善できることが知られている。(M. Masahara et al. “Demonstration of asymmetric gate-oxide thickness four-terminal FinFETs having flexible threshold voltage and good subthreshold slope”, IEEE Electron Device Letters, vol. 28, no. 3, pp. 217-219,. March 2007.)
この知見は同様に、本発明でのＭＮ３３、ＭＮ３４にも適用可能である。

（第５の実施形態）
第１乃至第４の実施形態では、ＭＮ３３、ＭＮ３４をｎチャンネル素子で構成したが、これをｐチャンネル素子ＭＰ３３、ＭＰ３４で構成することにより、よりシステム構成を簡単化できる。その構成例を図１１乃至１５に示す。図１１乃至１５中で、図３乃至図１０と共通する要素はそれらと同一の符号を付す。ここで、Ｖ_Ｇ２，０’及びＶ_Ｇ２，１’はそれぞれＶ_Ｇ２，０、Ｖ_Ｇ２，１に対応し、例えば、それぞれ、２Ｖ、０Ｖのような、０Ｖよりも大きな正の電圧で実現可能となる。集積回路中では、演算装置や記憶装置本体を０．０〜１．０Ｖなど、低い電圧で動作させ、外部回路との入出力部を０．０〜３．３Ｖなど、本体よりも高い電圧で動作させることがしばしば起こる。本実施形態は、このような周辺回路に用いられる電圧をそのままあるいは降圧して使うことが可能となる。よって、負の電圧を使わずにシステムを構成可能となる。レベルシフタは、１２０１のように構成される。この場合も、１２０１の後段に配線を駆動するためのドライバ（バッファアンプ）を挿入して、動作速度の調整をしてもよい。
レイアウトに関しては、半導体薄板構造で実現するため、バルクプレーナＭＯＳとは異なり図１５のような構造で実現可能である。なお図１５において、金属第２層配線及び金属第３層配線は、それぞれ実線及び点線により簡略化して表示されている。また図１５中で×印は、コンタクトあるいはビアの位置を示す。

Claims

起立した半導体薄板の両面に電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用のゲートを有する４端子型ダブルゲート電界効果トランジスタを選択トランジスタとして用い、
上記選択トランジスタのしきい値制御用ゲートに対して書き込み動作時には、読み出しの動作にある際よりも、しきい値電圧を下げるような電圧を入力することを特徴とするＳＲＡＭ装置。
上記選択トランジスタのしきい値制御用ゲートは、ビット線と平行する列方向の配線に接続されていることを特徴とする請求項１に記載のＳＲＡＭ装置。
書き込み許可信号と列デコーダが出力する列選択信号の論理積を計算し、その結果に応じて上記バイアス電圧を発生する回路を各列に有することを特徴とする請求項１又は２に記載のＳＲＡＭ装置。
ワード線の信号電位を、選択されていない行に属するセルにおいてビット線を介して流れる漏れ電流を低減するように調整することを特徴とする請求項１乃至３のいずれか１項に記載のＳＲＡＭ装置。
行デコーダの行選択信号に基づき該当する行の動作に対応する上記信号電位を決定しワード線に出力する回路を、各行に有することを特徴とする請求項４に記載のＳＲＡＭ装置。