JP5032172B2

JP5032172B2 - 統合メモリ管理装置及び方法並びにデータ処理システム

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Publication number: JP5032172B2
Application number: JP2007084272A
Authority: JP
Inventors: 敦国松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-03-28
Filing date: 2007-03-28
Publication date: 2012-09-26
Anticipated expiration: 2027-03-28
Also published as: US8261041B2; US20080244165A1; JP2008242944A

Description

本発明は、キャッシュメモリとメインメモリとについてのメモリ管理を行う統合メモリ管理装置及び方法に関する。

従来において、ＮＡＮＤフラッシュ^TMメモリの管理機能は、ファイルシステムに実装される。

ＭＰＵ（Micro Processing Unit）内にキャッシュメモリが備えられており、メインメモリとしてＤＲＡＭ（Dynamic Random Access Memory）が用いられており、さらにＭＰＵがＮＡＮＤフラッシュ^TMメモリをアクセスする場合、従来においては以下のメモリ階層にそった動作を行う。

まず、ＭＰＵは、ＭＭＵ（Memory Management Unit）により、論理アドレスを物理アドレスに変換し、キャッシュメモリをアクセスする。

ここで、ＭＰＵは、オペレーティングシステム（ＯＳ）の仮想記憶管理により、一部のデータについて、メインメモリであるＤＲＡＭにアクセスを行う。

さらに、ＭＰＵは、ＮＡＮＤフラッシュ^TMメモリにアクセスが必要な場合に、フラッシュファイルシステム（Flash File System）により、ＮＡＮＤフラッシュ^TMメモリにおける不良ブロックを避ける制御、ＮＡＮＤフラッシュ^TMメモリの全ブロックを隔たりなくアクセスさせる制御などを行い、ＮＡＮＤフラッシュ^TMメモリの物理位置を決定する。

ＭＰＵは、決定された物理位置に基づいて、ＮＡＮＤフラッシュ^TMメモリをアクセスする。

特許発明１（特開２００１−２６６５８０号公報）においては、種類の異なる半導体メモリ装置を共通のバスに接続することを可能にする発明が開示されている。

この特許文献１では、パッケージの有する複数のピンは、ランダムアクセスメモリ及び不揮発性半導体メモリに共通にメモリ機能を提供する。この複数のピンの各々は、不揮発性半導体メモリの対応するピンの位置に配列されている。
特開２００１−２６６５８０号公報

上述したメモリ階層を持つＭＰＵにおいては、メモリ階層の数が多くなるほど、異なる階層に含まれる動作が多くなり、異なる階層の動作間で最適化を行うことが困難である。例えば、ＭＰＵがキャッシュメモリのデータを入れ替える時に、ＮＡＮＤフラッシュ^TMメモリ特有の不良ブロック管理を行うなどのような制御は、それぞれの動作が異なるメモリ階層に属するため、実現困難である。

本発明は、上記実情に鑑みてなされたものであり、メモリのアクセスに関するメモリ階層の数を少なくし、メモリアクセス動作の最適化を容易に実現可能とするための統合メモリ管理装置及び方法を提供することを目的とする。

本願発明の一態様によれば、ホストシステムのプロセッサ内に備えられる統合メモリ管理装置は、キャッシュメモリをアクセスするための第１論理アドレスを、第１物理アドレスに変換し、プロセッサ内に備えられる第１アドレス変換手段と、不揮発性半導体メモリであるメインメモリをアクセスするための第２論理アドレスを、第２物理アドレスに変換し、プロセッサ内に備えられる第２アドレス変換手段と、第１アドレス変換手段によって第１論理アドレスが第１物理アドレスに変換された場合に、第１物理アドレスに基づいてキャッシュメモリに対するアクセスを制御し、第２アドレス変換手段によって第２論理アドレスが第２物理アドレスに変換された場合に、第２物理アドレスに基づいてメインメモリに対するアクセスを制御し、プロセッサ内に備えられるキャッシュコントローラとを具備する。

本発明においては、メモリのアクセスに関するメモリ階層の数を削減することができ、メモリアクセスの最適化を容易に実現することができる。

以下、図面を参照しながら本発明の各実施の形態について説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施の形態）
本実施の形態においては、ＭＰＵにおけるＭＭＵ及びキャッシュコントローラに、メインメモリ用のＭＭＵを統合した統合メモリ管理装置について説明する。

図１は、本実施の形態に係る統合メモリ管理装置の一例を示すブロック図である。なお、本実施の形態においては、メインメモリがＮＡＮＤフラッシュ^TMメモリの場合を例として説明するが、他の記憶装置を用いることもできる。また、本実施の形態において、アクセスとは、データ（プログラムであってもよい）の読み出しと書き込みの双方を含むとする。

ＭＰＵ１は、統合メモリ管理装置２と、キャッシュメモリ３とを具備し、ＮＡＮＤフラッシュ^TMメインメモリ４をアクセスする。

ＮＡＮＤフラッシュ^TMメインメモリ４は、内部に、アドレス変換テーブル５、書き換え回数データ６を具備する。

アドレス変換テーブル５は、ＮＡＮＤフラッシュ^TMメインメモリ４における各ブロックの論理アドレスと物理アドレスとを関連付けたデータである。

書き換え回数データ６は、ＮＡＮＤフラッシュ^TMメインメモリ４の各ブロックの書き換え回数を表す。

統合メモリ管理装置２は、ＭＭＵ７、キャッシュコントローラ８、メインメモリ用ＭＭＵ９、アクセス履歴格納部１０を具備する。また、キャッシュコントローラ８は、第１のキャッシュコントローラ８ａと第２のキャッシュコントローラ８ｂとを具備する。

ＭＭＵ７は、キャッシュメモリ３の論理アドレスを物理アドレスに変換する。

キャッシュメモリ３は、タグ格納領域３ａと、ライン格納領域３ｂとを持つ。本実施の形態において、ラインサイズは、ＮＡＮＤフラッシュ^TMメインメモリ４のブロックと同じサイズ（例えば２５６キロバイト）か、ＮＡＮＤフラッシュ^TMメインメモリ４のブロックの倍数となるサイズとする。これにより、ＮＡＮＤフラッシュ^TMメインメモリ４のブロックをキャッシュメモリ３に移動する動作、及びキャッシュメモリ３のブロックをＮＡＮＤフラッシュ^TMメインメモリ４に移動する動作を簡素化できる。本実施の形態において、キャッシュメモリ３は、例えばライトバック型であるとする。

メインメモリ用ＭＭＵ９は、ＮＡＮＤフラッシュ^TMメインメモリ４のアドレス変換テーブル５のうちの一部又は全部のデータを格納し、ＮＡＮＤフラッシュ^TMメインメモリ４のブロックの論理アドレスを物理アドレスに変換する。

アクセス履歴格納部（NAND Information Registers）１０は、ＮＡＮＤフラッシュ^TMメインメモリ４のブロックのアクセス状態の履歴を格納するとする。本実施の形態において、アクセス履歴格納部１０は、ＮＡＮＤフラッシュ^TMメインメモリ４における各ブロックの書き換え回数データ６のうちの一部又は全部のブロックについての書き換え回数を格納する。

例えば、各ブロックの書き換え回数は４バイトで記録され、各ブロックサイズは２５６キロバイトとする。この場合において、ＮＡＮＤフラッシュ^TMメインメモリ４の記憶容量が１メガバイトであるとすると、ＮＡＮＤフラッシュ^TMメインメモリ４に記憶されるブロック数は４ブロックであり、各ブロックの書き換え回数を記憶するために必要な記憶容量は１６バイトとなる。同様の場合において、ＮＡＮＤフラッシュ^TMメインメモリ４の記憶容量が１ギガバイトであるとすると、ＮＡＮＤフラッシュ^TMメインメモリ４に記憶されるブロック数は４０９６ブロックであり、各ブロックの書き換え回数を記憶するために必要な記憶容量は１６キロバイトとなる。さらに、同様の場合において、ＮＡＮＤフラッシュ^TMメインメモリ４の記憶容量が１６ギガバイトであるとすると、各ブロックの書き換え回数を記憶するために必要な記憶容量は６４キロバイトとなる。

例えば、ＮＡＮＤフラッシュ^TMメインメモリ４の記憶容量が例えば１２８ギガバイトなどのように大きくなった場合、アクセス履歴格納部１０は、ＮＡＮＤフラッシュ^TMメインメモリ４における書き換え回数データ６の一部を格納する。このように、アクセス履歴格納部１０は、書き換え回数データ６の一部を格納するため、書き換え回数にはｐｏｓが付されている。ｐｏｓはキャッシュタグと同様の手法で使用される。

キャッシュコントローラ８ａは、キャッシュメモリ３に対するアクセスを制御する。

より具体的には、キャッシュコントローラ８ａは、キャッシュメモリ３からブロックを読み出す場合には、ＭＭＵ７から得られた物理アドレスにそって、キャッシュメモリ３における物理アドレスに対応するブロックを読み出す。

キャッシュコントローラ８ａは、キャッシュメモリ３がリード・オンリー（Read Only）の場合（例えば、ＮＡＮＤフラッシュ^TMメインメモリ４から読み出したブロックをキャッシュメモリ３に書き込むのみであり、ＭＰＵ１からキャッシュラインへの書き込みがない場合）、ＮＡＮＤフラッシュ^TMメインメモリ４から読み出したブロックをキャッシュメモリ３に上書きする。

キャッシュコントローラ８ａは、ＭＰＵ１からキャッシュライン３ｂにデータの書き込みがあった場合（例えば、プログラムを実行して得られたデータがキャッシュメモリ３に書き込まれる場合）、キャッシュライン３ｂのデータがＮＡＮＤフラッシュ^TMメインメモリ４にライト・バック（Write Back）されることを考慮し、アクセス履歴格納部１０のデータとメインメモリ用ＭＭＵ９による変換後の物理アドレスとに基づいて、ＮＡＮＤフラッシュ^TMメインメモリ４において書き換え回数が所定数より少ないブロックが書き換えられるように、上書きされる位置を選択し、選択された位置に対応するキャッシュライン３ｂに上書きを行う。

また、キャッシュコントローラ８ａは、キャッシュメモリ３のキャッシュライン３ｂの書き換えがあった場合に、この書き換えた内容に応じてメインメモリ用ＭＭＵ９に格納されている論理アドレスと物理アドレスの関係を示すデータと、アクセス履歴格納部１０に記憶されている書き換え回数との内容を更新する。

キャッシュコントローラ８ｂは、ＮＡＮＤフラッシュ^TMメインメモリ４に対するアクセスを制御する。キャッシュコントローラ８ｂは、ＮＡＮＤフラッシュ^TMメインメモリ４のアドレス変換テーブル５の一部又は全部と書き換え回数データ６の一部又は全部を、それぞれメインメモリ用ＭＭＵ９とアクセス履歴格納部１０とに格納する制御を行う。さらに、キャッシュコントローラ８ｂは、メインメモリ用ＭＭＵ９に格納されている論理アドレスと物理アドレスの関係を示すデータと、アクセス履歴格納部１０に記憶されている書き換え回数との内容を、ＮＡＮＤフラッシュ^TMメインメモリ４のアドレス変換テーブル５と書き換え回数データ６とに対して反映する。

より具体的には、キャッシュコントローラ８ｂは、キャッシュメモリ３に読み出し対象のデータが記憶されておらず、ＮＡＮＤフラッシュ^TMメインメモリ４からデータの読み出しを行う場合に、ＮＡＮＤフラッシュ^TMメインメモリ４からブロックを読み出す。さらに、キャッシュコントローラ８ｂは、読み出したブロックについて、アドレス変換テーブル５からアドレス変換のためのデータを読み出し、書き換え回数データ６から書き換え回数を読み出し、それぞれメインメモリ用ＭＭＵ９とアクセス履歴格納部１０に格納する。

キャッシュコントローラ８ｂは、メインメモリ用ＭＭＵ９により論理アドレスを物理アドレスに変換し、キャッシュライン３ｂにおける書き込み対象のブロックをＮＡＮＤフラッシュ^TMメインメモリ４に書き込む。さらに、キャッシュコントローラ８ｂは、書き込み対象のブロックについて、メインメモリ用ＭＭＵ９から論理アドレスと物理アドレスとの関係を示すデータを読み出し、アクセス履歴格納部１０から書き換え回数を読み出し、それぞれアドレス変換テーブル５と書き換え回数データ６に格納する。

図２は、本実施の形態に係る統合メモリ管理装置２によるメモリアクセスのメモリ階層の第１例を示す図である。

この例においては、まず、統合メモリ管理装置２が、論理アドレスを受け、この論理アドレスからアクセス先となるＮＡＮＤフラッシュ^TMメインメモリ４の物理位置を決定する。この図２の例において、統合メモリ管理装置２は、このメモリ階層にて、書き込み回数が所定数以下のブロックをアクセスさせる制御を行う。

そして、統合メモリ管理装置２は、決定された物理位置に基づいて、ＮＡＮＤフラッシュ^TMメインメモリ４をアクセスする。

図３は、本実施の形態に係る統合メモリ管理装置２によるメモリアクセスのメモリ階層の第２例を示す図である。

この例においては、まず、統合メモリ管理装置２のＭＭＵ７が、論理アドレスを物理アドレスに変換する。

次に、統合メモリ管理装置２は、この物理アドレスからアクセス先となるＮＡＮＤフラッシュ^TMメインメモリ４の物理位置を決定する。この図３の例において、統合メモリ管理装置２は、このメモリ階層にて、書き込み回数が所定数以下のブロックをアクセスさせる制御を行う。

図４は、本実施の形態に係る統合メモリ管理装置２を備えたＭＰＵ１におけるキャッシュメモリ３の上書き動作の一例を示すフローチャートである。

ステップＳ１において、キャッシュコントローラ８ｂは、ＭＰＵ１によって使用されるＮＡＮＤフラッシュ^TMメインメモリ４のブロックの一部（最初は、先頭から１ギガバイト分などでもよい）を読み出し、キャッシュコントローラ８ａは、読み出されたブロックを、キャッシュメモリ３のキャッシュライン３ｂに書き込む。

ステップＳ２において、キャッシュコントローラ８ｂは、ＮＡＮＤフラッシュ^TMメインメモリ４に保管されている書き換え回数データ６の一部（キャッシュメモリ３に格納されたブロックに対応する書き換え回数など。なお、最初は、先頭から１ギガバイト分などでもよい）を、ＭＰＵ１内のアクセス履歴格納部１０にコピーする。

ステップＳ３において、キャッシュコントローラ８ｂは、ＮＡＮＤフラッシュ^TMメインメモリ４に保管されているアドレス変換テーブル５の一部（キャッシュメモリ３に格納されたブロックに対応する論理アドレスと物理アドレスとの関係を示すデータなど。なお、最初は、先頭から１ギガバイト分などでもよい）を、ＭＰＵ１内のメインメモリ用ＭＭＵ９にコピーする。

なお、このステップＳ１〜Ｓ３は、自由な順序で実行されてよく、並列に実行されてもよい。

ステップＳ４において、ＭＰＵ１は、キャッシュメモリ３上のプログラムを実行する。

ステップＳ５において、ＭＰＵ１は、キャッシュライン３ａの上書きの種別を判断する。

ＭＰＵ１にとってキャッシュメモリ３がRead Onlyの場合、ステップＳ６において、キャッシュコントローラ８ｂは、ＭＰＵ１によって使用されるＮＡＮＤフラッシュ^TMメインメモリ４のブロックを読み出す。

さらに、ステップＳ７において、キャッシュコントローラ８ａは、読み出されたブロックを、キャッシュメモリ３のキャッシュライン３ｂに格納する。

キャッシュライン３ｂへの書き込みが、ＭＰＵ１からキャッシュライン３ｂへの上書きの場合、ステップＳ８において、キャッシュコントローラ８ａは、アクセス履歴格納部１０のデータとメインメモリ用ＭＭＵ９に格納されている論理アドレスと物理アドレスの関係を示すデータとに基づいて、書き換え回数が所定値より少ないブロックの位置又は一番書き換えの少ないブロックの位置を選択する。

ステップＳ９において、キャッシュコントローラ８ａは、選択された位置に対応するキャッシュライン３ｂへデータを上書きする。

ステップＳ１０において、メインメモリ用ＭＭＵ９は、上書き後のキャッシュライン３ｂに対応するように、論理アドレスと物理アドレスとの関係を示すデータを更新し、アクセス履歴格納部１０は、書き換えられたブロックについての書き換え回数を更新する。

ステップＳ１１において、キャッシュコントローラ８ｂは、メインメモリ用ＭＭＵ９に格納されている論理アドレスと物理アドレスとの関係を示すデータと整合するように、ＮＡＮＤフラッシュ^TMメインメモリ４のアドレス変換テーブル５を更新し、また、アクセス履歴格納部１０の書き換え回数と整合するように、ＮＡＮＤフラッシュ^TMメインメモリ４の書き換え回数データ６を更新する。例えば、ＮＡＮＤフラッシュ^TMメインメモリ４の書き換え回数データの更新は、ＭＰＵ１の電源が切られるとき、又は、ＭＰＵ１のアクセス履歴格納部１０の書き換え時に、実行される。

本実施の形態において、統合メモリ管理装置２は、書き換え回数に基づいて書き換えを行うブロックの位置を選択している。しかしながら、これに代えて、統合メモリ管理装置２は、不良ブロックを避ける制御、ＮＡＮＤフラッシュ^TMメインメモリ４の全ブロックを隔たりなくアクセスさせる制御を行うとしてもよい。この場合、アクセス履歴格納部１０には、不良ブロックの発生位置、ＮＡＮＤフラッシュ^TMメインメモリ４の書き換え位置の分布などが記憶される。また、統合メモリ管理装置２は、各種の制御を自由に組み合わせて、書き換えを行うブロックの位置を選択するとしてもよい。

本実施の形態において、統合メモリ管理装置２は、キャッシュメモリ３のデータ入れ替え時に、ＮＡＮＤフラッシュ^TMメインメモリ４のガーベージコレクション処理又は消去のための制御を行うとしてもよい。

本実施の形態において、メインメモリ用ＭＭＵ９とアクセス履歴格納部１０とのうち、少なくとも一方について、二次キャッシュメモリを用いてデータを格納するとしてもよい。すなわち、メインメモリ用ＭＭＵ９における論理アドレスと物理アドレスとの関係を示すデータは、二次キャッシュメモリに格納されるとしてもよく、また、アクセス履歴格納部１０における書き込み回数は、二次キャッシュメモリに格納されるとしてもよい。

本実施の形態に係るＭＰＵ１の統合メモリ管理装置２においては、アクセス履歴格納部１０に格納されているデータを用いて書き込みを行うＮＡＮＤフラッシュ^TMメインメモリ４の位置を選択し、ライトバックするアルゴリズムを採用し、このアルゴリズムを実行するプログラムを用いることができる。例えば、書き換え回数の多いブロックの書き換えを避けるなどのような高度なアルゴリズムを用いることができる。

以上説明した本実施の形態に係る統合メモリ管理装置２においては、ＭＰＵ１におけるＭＭＵ７、キャッシュコントローラ８ａ，８ｂ、キャッシュメモリ３、メインメモリ用ＭＭＵ９、アクセス履歴格納部１０が統合された構成が採用されている。本実施の形態においては、ＮＡＮＤフラッシュ^TMメインメモリ４のメモリマッピング管理がＭＰＵ１の統合メモリ管理装置２で実行されるアーキテクチャが実現されている。

これにより、メモリ階層において、オーバーヘッドの大きい階層を削除することができる。

本実施の形態においては、多層化されていたメモリ階層を単純化することができ、アクセスに必要な時間、製造時に必要な時間、製造時に必要な費用などの様々なコストを削減することができる。

本実施の形態においては、メモリ階層がシンプルになるため、プログラマはどこの階層でＭＭＵ変換、キャッシュメモリの置き換えが発生するかを把握することが容易であり、プログラム・オプティマイズを容易に行うことができる。

本実施の形態においては、ＭＰＵ１のキャッシュ動作とメインメモリのアクセス動作との間で最適化を容易に実現することができる。

（第２の実施の形態）
本実施の形態においては、上記第１の実施の形態の変形例について説明する。

図５は、本実施の形態に係る統合メモリ管理装置の一例を示すブロック図である。

ＭＰＵ１１には、本実施の形態に係る統合メモリ管理装置１２が備えられている。統合ＭＭＵ１３は、上記第１の実施の形態に係るＭＭＵ７とメインメモリ用ＭＭＵ９とを統合した機能を実現する。

本実施の形態において、キャッシュメモリ３のタグは、プロセスＩＤと論理アドレスでキャッシュメモリ３を管理するために用いられる。

本実施の形態においては、プロセッサであるＭＰＵ１１の統合ＭＭＵ１３により、ＮＡＮＤフラッシュ^TMメインメモリ４のメモリマッピング管理が行われ、各種メモリの一括管理が行われる。

以上説明した本実施の形態においては、上記第１の実施の形態に係るＭＭＵ７とメインメモリ用ＭＭＵ９とを統合することにより、構成がシンプルになり、アクセスに必要な時間コストや製造時に必要な経済コストなどの様々なコストを削減できる。

統合ＭＭＵ２４を用いることにより、キャッシュメモリ３に対するアドレス変換とＮＡＮＤフラッシュ^TMメインメモリ４に対するアドレス変換とを統合することができる。例えば、あるプロセスに関する記憶内容を、なるべくＮＡＮＤフラッシュ^TMメインメモリ４内の近い位置に記憶することにより、高速アクセスが可能となる。また、例えば、書き換え回数の少ないブロックだけを選んで一つのプロセスに割り当てることができる。

（第３の実施の形態）
本実施の形態においては、上記第１又は第２の実施の形態に係る統合メモリ管理装置２，１２の適用例に付いて説明する。

図６は、本実施の形態に係る統合メモリ管理装置の適用例を示すブロック図である。

例えば、ゲーム機や、カーナビゲーションシステムでは、ディスクドライブにより読み出されたデータ又はプログラムがメインメモリに一度書き込まれ、その後、このメインメモリに書き込まれたデータ又はプログラムが多回数リードされる傾向にある。本実施の形態において、統合メモリ管理装置１２は、ゲーム機に適用される場合について説明するが、カーナビゲーションシステムなどの他の装置に適用される場合も同様である。統合メモリ管理装置１２の代わりに、上記第１の実施の形態に係る統合メモリ管理装置２を用いるとしてもよい。

ポータブル・ゲーム・コンソール・プロセッサ１４は、グラフィクス・プロセッサ１５とプロセッサ１６とを具備する。

グラフィクス・プロセッサ１５、プロセッサ１６、二次キャッシュメモリ１７、ＮＡＮＤフラッシュ^TMメインメモリ４、ディスクドライブ１８はバス１９に接続されている。

プロセッサ１６は、一次キャッシュメモリ２０、二次キャッシュメモリ１７をアクセスするための二次キャッシュタグ２１、キャッシュコントローラ８、統合ＭＭＵ１３を具備する。

さらに、プロセッサ１６は、書き換え回数格納部１０を具備するが、この図６では省略している。なお、プロセッサ１６は、一次キャッシュメモリ２０又は二次キャッシュメモリ１７を、書き換え回数格納部１０として用いるとしてもよい。

キャッシュコントローラ８は、一次キャッシュメモリ２０、二次キャッシュメモリ１７へのアクセスを制御する。二次キャッシュメモリ１７には、例えば、ＤＲＡＭを用いることができる。

二次キャッシュメモリ１７に対するバンド幅は、ＮＡＮＤフラッシュ^TMメインメモリ４の１０倍程度とする。ディスクドライブ１８としては、例えば、光ディスクドライブを用いることができる。

本実施の形態において、ＮＡＮＤフラッシュ^TMメインメモリ４への書き込みは、ゲームカートリッジの交換時とし、他の時点ではＮＡＮＤフラッシュ^TMメインメモリ４はリードオンリーで利用されるとする。頻繁に書き込まれるデータ又はプログラムコード、頻繁に読み出されるデータ又はプログラムコードは、二次キャッシュメモリ１７に格納される。さらに頻繁に書き込まれるデータ又はプログラムコード、頻繁に読み出されるデータ又はプログラムコードは、一次キャッシュメモリ１７に格納されるとする。なお、例えば、一次キャッシュメモリ２０又は二次キャッシュメモリ１７に記憶されているデータ又はプログラムコードのうち、使用頻度の低いデータ又はプログラムコードをＮＡＮＤフラッシュ^TMメインメモリ４に書き込み、ＮＡＮＤフラッシュ^TMメインメモリ４に記憶されているデータ又はプログラムコードのうち、使用頻度の高いデータ又はプログラムコードを一次キャッシュメモリ２０又は二次キャッシュメモリ１７に記憶するとしてもよい。

本実施の形態では、例えば、一次キャッシュメモリ２０は６４キロバイト程度であり、二次キャッシュメモリ１７は１６〜１２８メガバイト程度であり、ＮＡＮＤフラッシュ^TMメインメモリ４は１ギガバイト程度であるとする。

例えば、グラフィクス・プロセッサ１５の処理能力は、１／１０バンド幅のＮＡＮＤフラッシュ^TMメインメモリ４の速度とつりあうか、その２〜３倍程度の能力とする。使用頻度の低いデータは、ＮＡＮＤフラッシュ^TMメインメモリ４から読み出し、使用頻度の高いデータは、一次キャッシュメモリ２０又は二次キャッシュメモリ１７から読み出すとする。

本実施の形態においては、キャッシュ入れ替え（キャッシュミスなど）時にＮＡＮＤフラッシュ^TMメインメモリ４のガーベージコレクション処理やイレースを行う、などのような最適化を実現することができるプロセッサ１６を提供することができ、高度な最適化を行うことができる。

なお、二次キャッシュメモリ１７のエントリーサイズを１メガバイト程度とすると、ＮＡＮＤフラッシュ^TMメインメモリ４との相性がよくなる。

本実施の形態においては、例えば２重に仮想メモリ変換が行われてオーバーヘッドが大きくなることを防止できる。

本実施の形態においては、プロセッサ１６に統合メモリ１３が備えられることにより、一次キャッシュメモリ２０と二次キャッシュメモリ１７とＮＡＮＤフラッシュ^TMメインメモリ４とを一括管理することができる。

そして、本実施の形態では、レジューム時に保存するデータ量を削減することができる。

本実施の形態においては、ＮＡＮＤフラッシュ^TMメインメモリ４にデータ又はプログラムを記憶することにより、ディスクドライブ１８へのアクセスを削減でき、待ち時間を削減でき、ユーザの操作性及び満足度を向上させることができる。

本実施の形態においては、二次キャッシュメモリ１７（ＤＲＡＭ）よりもメモリ単価の安いＮＡＮＤフラッシュ^TMメインメモリ４を用いることにより、より多くのデータ又はプログラムを高速にアクセスすることができる。

本発明の第１の実施の形態に係る統合メモリ管理装置の一例を示すブロック図。第１の実施の形態に係る統合メモリ管理装置によるメモリアクセスのメモリ階層の第１例を示す図。第１の実施の形態に係る統合メモリ管理装置によるメモリアクセスのメモリ階層の第２例を示す図。第１の実施の形態に係る統合メモリ管理装置を備えたＭＰＵにおけるキャッシュメモリの上書き動作の一例を示すフローチャート。本発明の第２の実施の形態に係る統合メモリ管理装置の一例を示すブロック図。本発明の第３の実施の形態に係る統合メモリ管理装置の適用例を示すブロック図。

符号の説明

１，１１…ＭＰＵ、２，１２…統合メモリ管理装置、３…キャッシュメモリ、４…ＮＡＮＤフラッシュ^TMメインメモリ、５…アドレス変換テーブル、６…書き換え回数データ、７…ＭＭＵ、８…キャッシュメモリ、８ａ…第１のキャッシュコントローラ、８ｂ…第２のキャッシュコントローラ、９…メインメモリ用ＭＭＵ、１０…アクセス履歴格納部、１３…統合ＭＭＵ、１４…ポータブル・ゲーム・コンソール・プロセッサ、１５…グラフィクス・プロセッサ、１６…プロセッサ、１７…二次キャッシュメモリ、１８…ディスクドライブ、１９…バス、２０…一次キャッシュメモリ、２１…二次キャッシュタグ

Claims

キャッシュメモリをアクセスするための第１論理アドレスを、第１物理アドレスに変換し、ホストシステムのプロセッサ内に備えられる第１アドレス変換手段と、
不揮発性半導体メモリであるメインメモリをアクセスするための第２論理アドレスを、第２物理アドレスに変換し、前記プロセッサ内に備えられる第２アドレス変換手段と、
前記第１アドレス変換手段によって前記第１論理アドレスが前記第１物理アドレスに変換された場合に、前記第１物理アドレスに基づいて前記キャッシュメモリに対するアクセスを制御し、前記第２アドレス変換手段によって前記第２論理アドレスが前記第２物理アドレスに変換された場合に、前記第２物理アドレスに基づいて前記メインメモリに対するアクセスを制御し、前記プロセッサ内に備えられるキャッシュコントローラと
を具備し、
前記プロセッサ内に備えられる統合メモリ管理装置。
請求項１記載の統合メモリ管理装置において、
前記メインメモリに対するアクセス履歴データを格納する履歴格納手段を更に具備し、
前記キャッシュコントローラは、前記履歴格納手段に格納されている前記アクセス履歴データに基づいて、前記メインメモリにおける記憶位置を決定する
ことを特徴とする統合メモリ管理装置。
請求項１又は請求項２記載の統合メモリ管理装置において、
前記第２アドレス変換手段は、前記メインメモリに記憶されているアドレス変換テーブルの一部を格納しており、
前記アクセス履歴格納手段は、前記メインメモリに記憶されている書き換え回数データの一部を格納しており、
前記キャッシュコントローラは、前記書き換え回数データにおいて、書き換え回数が所定回数より少ない位置を選択し、選択された位置にデータを記憶するよう制御する
ことを特徴とする統合メモリ管理装置。
請求項１乃至請求項３のいずれか１項に記載の統合メモリ管理装置において、
前記第１アドレス変換手段と前記第２アドレス変換手段とを統合した統合アドレス変換手段を具備することを特徴とする統合メモリ管理装置。
請求項１乃至請求項４のいずれか１項に記載の統合メモリ管理装置において、
前記キャッシュメモリのラインサイズは、前記不揮発性半導体メモリであるメインメモリのブロックサイズと同じ又はその整数倍であることを特徴とする統合メモリ管理装置。
ホストシステムのプロセッサ内に備えられている統合メモリ管理装置の第１アドレス変換手段によりキャッシュメモリをアクセスするための第１論理アドレスを第１物理アドレスに変換するか、あるいは前記プロセッサ内の前記統合メモリ管理装置の第２アドレス変換手段によりメインメモリをアクセスするための第２論理アドレスを第２物理アドレスに変換し、
前記第１アドレス変換手段によって前記第１論理アドレスが前記第１物理アドレスに変換された場合に、前記プロセッサ内に備えられている前記統合メモリ管理装置のキャッシュコントローラにより、前記第１アドレス変換手段によって得られた前記第１物理アドレスに基づいて、前記キャッシュメモリに対するアクセスを制御し、前記第２アドレス変換手段によって前記第２論理アドレスが前記第２物理アドレスに変換された場合に、前記キャッシュコントローラにより、前記第２アドレス変換手段によって得られた前記第２物理アドレスに基づいて、前記メインメモリに対するアクセスを制御する
ことを特徴とする統合メモリ管理方法。
データ処理システムにおいて、
統合メモリ管理装置を内蔵するプロセッサと、
キャッシュメモリと、
不揮発性半導体メモリであるメインメモリと、
記憶装置と
を具備し、
前記記憶装置のデータ又はプログラムは、前記メインメモリに書き込まれ、
前記統合メモリ管理装置は、
前記キャッシュメモリをアクセスするための第１論理アドレスを、第１物理アドレスに変換する第１アドレス変換手段と、
前記メインメモリをアクセスするための第２論理アドレスを、第２物理アドレスに変換する第２アドレス変換手段と、
前記第１アドレス変換手段によって前記第１論理アドレスが前記第１物理アドレスに変換された場合に、前記第１物理アドレスに基づいて前記キャッシュメモリに対するアクセスを制御し、前記第２アドレス変換手段によって前記第２論理アドレスが前記第２物理アドレスに変換された場合に、前記第２物理アドレスに基づいて前記メインメモリに対するアクセスを制御するキャッシュコントローラと
を具備する
ことを特徴とするデータ処理システム。