JP5022198B2

JP5022198B2 - トランスデューサ用基板の製造方法

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Publication number: JP5022198B2
Application number: JP2007306585A
Authority: JP
Inventors: 裕志河田; 直樹牛山; 博丸山
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2007-11-27
Filing date: 2007-11-27
Publication date: 2012-09-12
Anticipated expiration: 2027-11-27
Also published as: JP2009130297A

Description

本発明は、トランスデューサ用基板の製造方法に関するものである。

従来から、マイクロマシニング技術を利用して半導体基板の一表面側にダイヤフラムを形成したトランスデューサ用基板を備えたトランスデューサとして、例えば、マイクロホン、超音波センサ、圧力センサ、スピーカ、赤外線センサなどが知られているが、ダイヤフラムの寸法精度がトランスデューサの特性に大きく影響するので、ダイヤフラムを厚み精度良く形成可能なトランスデューサ用基板の製造方法が種々提案されている（例えば、特許文献１〜３）。

ここにおいて、上記特許文献１〜３には、半導体基板の一表面側に可動電極を兼ねるダイヤフラムが形成されたトランスデューサ用基板と、可動電極に対向配置された固定電極とを備えたトランスデューサにおけるトランスデューサ用基板の製造方法が記載されている。

ここで、上記特許文献１には、図４（ａ）に示すように、シリコン基板からなる半導体基板１０の一表面側に高濃度不純物ドーピング層１０４を形成した後、半導体基板１０の他表面側に所望のダイヤフラム２０の平面形状に応じてパターン設計した開孔部１５ａを有するマスク層１５を形成し、続いて、マスク層１５をエッチングマスクとするとともに高濃度不純物ドーピング層１０４をエッチングストッパ層として半導体基板１０を上記他表面側から高濃度不純物ドーピング層１０４に達する深さまでエッチングして凹所１７を形成することにより高濃度不純物ドーピング層１０４の一部からなるダイヤフラム２０を形成するようにした製造方法が記載されている。

また、上記特許文献２には、図５に示すように、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にシリコン層１０ｃを有するＳＯＩ基板を半導体基板１０’として用い、半導体基板１０’の一表面側に形成するダイヤフラム２０の平面形状に応じてパターン設計した開孔部１５ａを有するマスク層１５を半導体基板１０’の他表面側に形成し、続いて、マスク層１５をエッチングマスクとして、支持基板１０ａ、絶縁層１０ｂを順次エッチングして凹所１７を形成することによりシリコン層１０ｃの一部からなるダイヤフラム２０を形成するようにした製造方法が記載されている。なお、この製造方法では、支持基板１０ａをエッチングする際には、絶縁層１０ｂをエッチングストッパ層として利用し、絶縁層１０ｂをエッチングする際には、シリコン層１０ｃをエッチングストッパ層として利用する。

また、上記特許文献３には、同一平面上に複数個のマイクロホンを配置し各マイクロホンの出力を同期加算して低雑音化を図るようにしたマイクユニットを、マイクロマシニング技術などを利用して製造することが記載されている。
特開２００２−３４５０８９号公報特開２００４−３５６７０７号公報特開２００２−１５２８７３号公報

しかしながら、上記特許文献１に記載されたトランスデューサ基板の製造方法では、ダイヤフラム２０の平面サイズを決める要因として、マスク層１５の開孔部１５ａの開口サイズ、半導体基板１０の厚み、凹所１７を形成する際のサイドエッチング量などがあり、マスク層１５の開孔部１５ａの開口サイズを同じにしても、半導体基板１０の厚みのばらつきやサイドエッチング量のばらつきにより、ダイヤフラム２０の平面サイズにばらつきが生じてしまう。例えば、図４（ａ）における半導体基板１０の厚みがｄ、図４（ｂ）における半導体基板１０の厚みがｄ’（＜ｄ）である場合、図４（ａ）と図４（ｂ）とではダイヤフラム２０の左右方向の寸法Ｈ１，Ｈ２が異なり、Ｈ１＜Ｈ２となる。また、上記特許文献１に記載されたトランスデューサ基板の製造方法では、半導体基板１０の厚みが同じであっても、例えば、図４（ａ）に対して、図４（ｃ）のようにサイドエッチング量が多くなると、ダイヤフラム２０の左右方向の寸法Ｈ３がＨ１に比べて大きくなってしまう。

また、上記特許文献２に記載されたトランスデューサ用基板の製造方法においても、上記特許文献１に記載された製造方法と同様に、マスク層１５の開孔部１５ａの開口サイズを同じにしても、半導体基板１０’の厚みのばらつきやサイドエッチング量のばらつきにより、ダイヤフラム２０の平面サイズにばらつきが生じてしまうという問題があった。また、上記特許文献２に記載のトランスデューサ用基板の製造方法では、支持基板１０ａのエッチングにあたって、アルカリ系溶液を用いてエッチング速度の結晶面方位依存性を利用した異方性エッチングを行っているが、支持基板１０ａのエッチングをＲＩＥなどのドライエッチングにより行っても、図６のように絶縁層１０ｂのサイドエッチングによりダイヤフラム２０の寸法Ｈ４がばらついてしまい、また、バッチ処理が行えず、製造コストが高くなってしまう。

また、その他のトランスデューサ用基板の製造方法として、図７（ａ）に示すようにシリコン基板からなる半導体基板１０の一表面側においてダイヤフラム２０に対応する領域にエッチングストッパ層１０５を形成してから半導体基板１０の上記一表面側の全面にダイヤフラム２０の基礎となる薄膜１４を形成し、その後、半導体基板１０の他表面側に所望のダイヤフラム２０の平面形状に応じてパターン設計した開孔部１５ａを有するマスク層１５を形成し、続いて、マスク層１５をエッチングマスクとして半導体基板１０を上記他表面側からエッチングストッパ層１０５に達するようにエッチングすることで貫通孔１６を形成し、その後、図７（ｂ）に示すように、エッチングストッパ層１０５をエッチング除去することにより薄膜１４の一部からなるダイヤフラム２０を形成するようにした製造方法が考えられる。

しかしながら、このような製造方法では、ダイヤフラム２０に段差が形成されてしまい、当該段差が形成されている部位での応力集中に起因してダイヤフラム２０が破損してしまう可能性がある。

また、上記特許文献３のように各マイクロホンの出力を同期加算するためには各マイクロホンの出力が同相とみなせる必要があるが、このためには、アレイ化したマイクユニットの大きさが集音する音波の波長に比べて十分に小さい必要があり、製造コストの面からも小型化が重要となる。

しかしながら、図８に示すように、シリコン基板からなる半導体基板１０の一表面側に薄膜１４の一部からなる複数のダイヤフラム２０を、アルカリ系溶液を用いた異方性エッチングにより半導体基板１０に複数のテーパ状の貫通孔１６を設けることにより形成した場合、半導体基板１０の他表面側のマスク層１５の各開孔部１５ａの開口サイズがダイヤフラム２０の平面サイズよりも大きくなるので、隣り合うダイヤフラム２０間の間隔を狭くすることが困難であり、結果としてマイクユニットの小型化が困難であり、しかも、上述のようにダイヤフラム２０の平面サイズのばらつきが生じるという問題があった。

また、図９に示すように、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にシリコン層１０ｃを有するＳＯＩ基板を半導体基板１０’として用い、半導体基板１０’の他表面側のマスク層（図示せず）をエッチングマスクとして、支持基板１０ａ、絶縁層１０ｂを順次エッチングして凹所１７を形成することによりシリコン層１０ｃの一部からなるダイヤフラム２０を形成するにあたって、支持基板１０ａをＲＩＥなどのドライエッチングによりエッチングするようにすれば、隣り合うダイヤフラム２０間の間隔を狭くすることが可能であるが、サイドエッチング量のばらつきに起因してダイヤフラム２０の平面サイズがばらついてしまうという問題や、バッチ処理が行えず、製造コストが高くなってしまうという問題があった。

本発明は上記事由に鑑みて為されたものであり、その目的は、ダイヤフラムの寸法精度を高めることが可能なトランスデューサ用基板の製造方法を提供することにある。

請求項１の発明は、半導体基板を加工して前記半導体基板の一表面側にダイヤフラムを形成するトランスデューサ用基板の製造方法であって、前記半導体基板の前記一表面側に形成するダイヤフラムの形成予定領域を取り囲む枠体層を前記半導体基板の前記一表面側に形成する枠体層形成工程と、枠体層形成工程の後で前記半導体基板の前記一表面側に前記ダイヤフラムの基礎となる薄膜を少なくとも前記形成予定領域および枠体層を覆うように形成する薄膜形成工程と、薄膜形成工程の後で前記半導体基板の他表面側に前記ダイヤフラムの平面形状に応じてパターン設計した開孔部を有するマスク層を形成するマスク層形成工程と、マスク層形成工程の後でマスク層をエッチングマスクとするとともに薄膜のうち枠体層の内側に形成された部位および枠体層をエッチングストッパ層として前記半導体基板を前記他表面側から前記薄膜に達する深さまでエッチングすることにより前記薄膜の一部からなる前記ダイヤフラムを形成するダイヤフラム形成エッチング工程とを備え、前記半導体基板が単結晶シリコン基板であり、前記枠体層形成工程では、前記枠体層をＳｉＯ _２により形成することを特徴とする。

この発明によれば、ダイヤフラムの平面サイズは前記枠体層形成工程にて形成する枠体層により決めることができ、ダイヤフラムの厚み寸法は前記薄膜形成工程にて形成する薄膜の厚みにより決めることできるので、ダイヤフラムの寸法精度を高めることが可能となり、ダイヤフラムの寸法精度の高いトランスデューサ用基板を低コストで提供することが可能となる。また、この発明によれば、前記半導体基板が単結晶シリコン基板であり、前記枠体層形成工程では、前記枠体層をＳｉＯ _２により形成するので、前記枠体層を容易に形成することができる。

請求項２の発明は、請求項１の発明において、前記ダイヤフラム形成エッチング工程では、前記半導体基板をウェットエッチングすることを特徴とする。

この発明によれば、前記ダイヤフラム形成エッチング工程においてバッチ処理が可能となるので、製造コストの低コスト化を図れる。

請求項３の発明は、請求項１または請求項２の発明において、前記トランスデューサ用基板が前記ダイヤフラムをアレイ状に複数備えたものであり、前記枠体層形成工程では、複数の前記形成予定領域を取り囲むように前記枠体層を形成することを特徴とする。

この発明によれば、前記ダイヤフラムを複数備えたトランスデューサ用基板の前記各ダイヤフラムの寸法精度を高めることができるとともにトランスデューサ用基板全体の小型化を図れる。

請求項４の発明は、請求項３の発明において、前記マスク層形成工程では、前記ダイヤフラム形成エッチング工程において前記半導体基板を前記薄膜に達する深さまでエッチングしたときに前記枠体層のうち隣接する前記形成予定領域間の部位が露出するように前記マスク層を形成することを特徴とする。

この発明によれば、トランスデューサ用基板全体の小型化を図れる。

本願の別の発明は、半導体基板を加工して前記半導体基板の一表面側にダイヤフラムを形成するトランスデューサ用基板の製造方法であって、前記半導体基板の前記一表面側に形成するダイヤフラムの形成予定領域を取り囲む枠体層を前記半導体基板の前記一表面側に形成する枠体層形成工程と、枠体層形成工程の後で前記半導体基板の前記一表面側に前記ダイヤフラムの基礎となる薄膜を少なくとも前記形成予定領域および枠体層を覆うように形成する薄膜形成工程と、薄膜形成工程の後で前記半導体基板の他表面側に前記ダイヤフラムの平面形状に応じてパターン設計した開孔部を有するマスク層を形成するマスク層形成工程と、マスク層形成工程の後でマスク層をエッチングマスクとするとともに薄膜のうち枠体層の内側に形成された部位および枠体層をエッチングストッパ層として前記半導体基板を前記他表面側から前記薄膜に達する深さまでエッチングすることにより前記薄膜の一部からなる前記ダイヤフラムを形成するダイヤフラム形成エッチング工程とを備え、前記半導体基板が単結晶シリコン基板であり、前記枠体層形成工程では、前記枠体層をＳｉＯ _２により形成する製造方法により製造されたことを特徴とする。

上記別の発明によれば、ダイヤフラムの寸法精度の高いトランスデューサ用基板を提供することができる。

本願の他の発明は、半導体基板を加工して前記半導体基板の一表面側にダイヤフラムを形成するトランスデューサ用基板の製造方法であって、前記半導体基板の前記一表面側に形成するダイヤフラムの形成予定領域を取り囲む枠体層を前記半導体基板の前記一表面側に形成する枠体層形成工程と、枠体層形成工程の後で前記半導体基板の前記一表面側に前記ダイヤフラムの基礎となる薄膜を少なくとも前記形成予定領域および枠体層を覆うように形成する薄膜形成工程と、薄膜形成工程の後で前記半導体基板の他表面側に前記ダイヤフラムの平面形状に応じてパターン設計した開孔部を有するマスク層を形成するマスク層形成工程と、マスク層形成工程の後でマスク層をエッチングマスクとするとともに薄膜のうち枠体層の内側に形成された部位および枠体層をエッチングストッパ層として前記半導体基板を前記他表面側から前記薄膜に達する深さまでエッチングすることにより前記薄膜の一部からなる前記ダイヤフラムを形成するダイヤフラム形成エッチング工程とを備え、前記半導体基板が単結晶シリコン基板であり、前記枠体層形成工程では、前記枠体層をＳｉＯ _２により形成する製造方法により製造されたトランスデューサ用基板と、トランスデューサ用基板のダイヤフラムに設けられた可動電極と、当該可動電極に対向配置された固定電極とを備えたことを特徴とする。

上記他の発明によれば、ダイヤフラムの寸法精度の良い静電型のトランスデューサを提供することができる。

請求項１の発明では、ダイヤフラムの寸法精度を高めることが可能となり、ダイヤフラムの寸法精度の高いトランスデューサ用基板を低コストで提供することが可能となる。

上記別の発明では、ダイヤフラムの寸法精度の高いトランスデューサ用基板を提供することができるという効果がある。

上記他の発明では、ダイヤフラムの寸法精度の良い静電型のトランスデューサを提供することができるという効果がある。

（実施形態１）
本実施形態では、半導体基板を加工して上記半導体基板の一表面側にダイヤフラムを形成するトランスデューサ用基板の製造方法を応用して、図１（ｊ）に示す静電型のトランスデューサを製造する製造方法について図１を参照しながら説明するが、製造方法を説明する前に図１（ｊ）に示す静電型のトランスデューサについて簡単に説明する。

図１（ｊ）に示す構成の静電型のトランスデューサは、一表面が（１００）面の単結晶シリコン基板からなる半導体基板１０の一表面側にダイヤフラム１２ａが形成されたトランスデューサ用基板１と、トランスデューサ用基板１のダイヤフラム１２ａ上に形成された可動電極１３ａと、可動電極１３ａに対向配置されたシリコン窒化膜からなる固定板部２１ａと、固定板部２１ａに積層された固定電極２２ａとを備え、固定板部２１ａと固定電極２２ａとの積層体からなる固定電極部には当該固定電極部と可動電極１３ａとの間の空間２６と当該固定電極部における空間２６側とは反対側の外部空間とを連通させる複数のアコースティックホール２５が貫設されている。また、ダイヤフラム１２ａは平面形状が矩形状（本実施形態では、正方形状）であり、平面形状が矩形枠状の枠体層１１ａにより全周に亘って取り囲まれている。

上述の静電型のトランスデューサでは、ダイヤフラム１２ａに設けられた可動電極１３ａと固定板部２１ａに設けられた固定電極２２ａとでコンデンサが形成されるから、ダイヤフラム１２ａが音波の圧力を受けることにより可動電極１３ａと固定電極２２ａとの間の距離が変化し、コンデンサの静電容量が変化する。したがって、可動電極１３ａに電気的に接続されたパッド１３ｂと固定電極２２ａに電気的に接続されたパッド２２ｂとの間に直流バイアス電圧を印加しておけば、両パッド１３ｂ，２２ｂ間には音波の圧力に応じて微小な電圧変化が生じるから、音波を電気信号に変換することができる。また、上述の静電型のトランスデューサは、上記アコースティックホール２５が形成されているので、例えばダイヤフラム１２ａが音波の圧力を受けて振動する際に空間２６の媒質である空気により過度に制動を受けないようにすることができ、広い周波数帯域にわたる平坦な周波数特性と広いダイナミックレンジとを得ることが可能となる。

以下、本実施形態のトランスデューサの製造方法について説明する。

まず、一表面が（１００）面の単結晶シリコン基板からなる半導体基板１０の上記一表面側に枠体層１１ａの基礎となるシリコン酸化膜からなる枠体材料層１１をＣＶＤ法などにより形成する枠体材料層形成工程を行うことによって、図１（ａ）に示す構造を得る。なお、枠体材料層１１の材料は、ＳｉＯ_２に限らず、後述のダイヤフラム形成エッチング工程の際に半導体基板１０の材料であるＳｉに比べてエッチングレートが十分に遅い材料であればよく、例えば、Ｓｉ_３Ｎ_４でもよい。また、枠体材料層１１の厚みは、例えば、１μｍ〜５μｍ程度の範囲で適宜設定すればよい。

次に、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板１０の上記一表面側の枠体材料層１１をパターニングすることにより当該枠体材料層１１の一部からなる矩形枠状の枠体層１１ａを形成する枠体材料層パターニング工程を行うことによって、図１（ｂ）に示す構造を得る。なお、本実施形態では、枠体材料層形成工程と枠体材料層パターニング工程とで、半導体基板１０の上記一表面側に形成するダイヤフラム１２ａの形成予定領域を取り囲む枠体層１１ａを半導体基板１０の上記一表面側に形成する枠体層形成工程を構成している。

上述の枠体材料層パターニング工程の後、半導体基板１０の上記一表面側の全面にダイヤフラム１２ａの基礎となるシリコン窒化膜からなる薄膜１２をＣＶＤ法などにより形成する薄膜形成工程を行うことによって、図１（ｃ）に示す構造を得る。なお、薄膜形成工程では、半導体基板１０の上記一表面側において少なくとも上記形成予定領域および枠体層１１ａを覆うように薄膜１２を形成すればよい。また、薄膜形成工程では、ダイヤフラム１２ａの厚みや残留応力などを考慮して薄膜１２を成膜する必要がある。また、本実施形態では、薄膜１２の膜厚を１μｍに設定してあるが、薄膜１２の膜厚は特に限定するものではなく、例えば、０．１μｍ〜２μｍ程度の範囲で適宜設定すればよい。また、薄膜１２の材料はＳｉ_３Ｎ_４に限らず、後述のダイヤフラム形成エッチング工程の際に半導体基板１０の材料であるＳｉに比べてエッチングレートが十分に遅い材料であればよく、例えば、ポリシリコンなどでもよい。

次に、半導体基板１０の上記一表面側の全面（つまり、薄膜１２上）に可動電極１３ａの基礎となる第１の導電性層（例えば、Ａｌ層など）１３を蒸着法やスパッタ法などにより形成する第１導電性層形成工程を行い、続いてフォトリソグラフィ技術およびエッチング技術を利用して第１の導電性層１３をパターニングする第１導電性層パターニング工程を行うことによって、図１（ｄ）に示す構造を得る。なお、本実施形態では、第１導電性層形成工程と第１導電性層パターニング工程とで可動電極１３ａを形成する可動電極形成工程を構成している。また、本実施形態では、第１の導電性層１３の材料としてＡｌを採用しており、第１の導電性層１３の一部がパッド１３ｂ（図１（ｊ））を構成する。また、第１の導電性層１３の材料はＡｌに限らず、耐腐食性や熱的安定性などの観点から、例えば、Ｃｒを採用してもよく、Ｃｒを採用する場合には、下層のＡｕ層と上層のＣｒ層との積層構造としてもよい。また、上述の薄膜１２の材料としてポリシリコンを採用している場合には、薄膜１２に不純物をドーピングして導電性を付与することにより第１の導電性層１３を形成するようにしてもよい。

上述の第１導電性層パターニング工程の後、半導体基板１０の上記一表面側の全面に上述の空間２６のギャップ長に応じて膜厚を設定したポリイミド膜からなる犠牲層１４を例えばスピンコート法などにより成膜することによって、図１（ｅ）に示す構造を得る。

その後、半導体基板１０の上記一表面側の全面に固定板部２１ａの基礎となるシリコン窒化膜２１を例えばＣＶＤ法などにより成膜することによって、図１（ｆ）に示す構造を得る。なお、固定板部２１ａの基礎となるシリコン窒化膜２１の成膜にあたっては、固定板部２１ａの剛性や残留応力などを考慮して成膜する必要がある。

続いて、半導体基板１０の上記一表面側の全面に固定電極２２ａの基礎となる第２の導電性層（例えば、Ａｌ層など）２２を蒸着法やスパッタ法などにより形成する第２導電性層形成工程を行い、続いてフォトリソグラフィ技術およびエッチング技術を利用して第２の導電性層２２をパターニングする第２導電性層パターニング工程を行うことによって、図１（ｇ）に示す構造を得る。なお、本実施形態では、第２導電性層形成工程と第２導電性層パターニング工程とで固定電極２２ａを形成する固定電極形成工程を構成している。また、本実施形態では、第２の導電性層２２の材料としてＡｌを採用しており、第２の導電性層２２の一部がパッド２２ｂ（図１（ｊ））を構成する。また、第２の導電性層２２の材料はＡｌに限らず、耐腐食性や熱的安定性などの観点から、例えば、Ｃｒを採用してもよく、Ｃｒを採用する場合には、下層のＡｕ層と上層のＣｒ層との積層構造としてもよい。

上述の第２導電性層パターニング工程の後、半導体基板１０の上記他表面側の全面に後述のマスク層１５の基礎となるシリコン酸化膜からなるマスク材料層を形成してから、当該マスク材料層をフォトリソグラフィ技術およびエッチング技術を利用してパターニングすることで半導体基板１０の上記他表面側にダイヤフラム１２ａの平面形状に応じてパターン設計した矩形状（本実施形態では、正方形状）の開孔部を有するマスク層１５を形成するマスク層形成工程を行い、その後、マスク層１５をエッチングマスクとするとともに薄膜１２および枠体層１１ａをエッチングストッパ層として半導体基板１０を上記他表面側から薄膜１２および枠体層１１ａに達する深さまでエッチングしてテーパ状の貫通孔１６を形成することにより薄膜１２の一部からなるダイヤフラム１２ａを形成するダイヤフラム形成エッチング工程を行うことによって、図１（ｈ）に示す構造を得る。ここにおいて、ダイヤフラム形成エッチング工程では、例えば、ＫＯＨ溶液、ＴＭＡＨ溶液、ＥＰＷ（エチレンジアミンピロカテコール）溶液などのアルカリ系溶液を用いた異方性エッチングを行うことにより、薄膜１２および枠体層１１ａをエッチングストッパ層として利用することができ、ダイヤフラム１２ａの厚みの高精度化を図れる。なお、上述のマスク層形成工程では、半導体基板１０の上記一表面側において貫通孔１６の内周面を構成する（１１１）面の端縁が平面視における枠体層１１ａの内周線と外周線との間に入るように、ダイヤフラム形成エッチング工程でのサイドエッチング量や半導体基板１０の厚みを考慮してマスク層１５の開孔部をパターン設計する必要がある。また、本実施形態では、ダイヤフラム形成エッチング工程の前に半導体基板１０の上記一表面側をレジスト層などの保護層を形成しておく必要がある。

ダイヤフラム形成エッチング工程の後、フォトリソグラフィ技術およびエッチング技術を利用して固定板部２１ａと固定電極２２ａとで構成される固定電極部に複数のアコースティックホール（貫通孔）２５を形成するアコースティックホール形成工程を行うことによって、図１（ｉ）に示す構造を得る。なお、アコースティックホール形成工程では、固定電極２２ａを当該固定電極２２ａのみをエッチング可能なエッチング液によりエッチングした後、固定板部２１ａを例えばＣＦ_４ガスなどを用いてドライエッチングすればよい。また、アコースティックホール２５の開口サイズや数は、アコースティックホールとしての設計を満足し且つ後述の犠牲層エッチング工程において犠牲層１４のエッチングが可能となるように設計すればよい。

上述のアコースティックホール形成工程の後、半導体基板１０の上記一表面側から各アコースティックホール２５を通して犠牲層１４の一部を例えば酸素プラズマなどのドライプロセスによりエッチング除去することで空間２６を形成する犠牲層エッチング工程を行うことによって、図１（ｊ）に示す構造の静電型のトランスデューサが得られる。ここで、ダイヤフラム１２ａと当該ダイヤフラム１２ａ上の可動電極１３ａとが可動部となる。

ところで、本実施形態では、トランスデューサ用基板１を備えたデバイスとして静電型のトランスデューサを例示したが、トランスデューサ用基板１としては、半導体基板１０と枠体層１１ａと薄膜１２の一部からなるダイヤフラム１２ａとを備えておればよい。

したがって、本実施形態のトランスデューサの製造方法の基本となるトランスデューサ用基板１の製造方法では、半導体基板１０の上記一表面側に形成するダイヤフラム１２ａの形成予定領域を取り囲む枠体層１１ａを半導体基板１０の上記一表面側に形成する枠体層形成工程と、枠体層形成工程の後で半導体基板１０の上記一表面側にダイヤフラム１２ａの基礎となる薄膜１２を少なくとも上記形成予定領域および枠体層１１ａを覆うように形成する薄膜形成工程と、薄膜形成工程の後で半導体基板１０の上記他表面側にダイヤフラム１２ａの平面形状に応じてパターン設計した開孔部を有するマスク層１５を形成するマスク層形成工程と、マスク層形成工程の後でマスク層１５をエッチングマスクとするとともに薄膜１２のうち枠体層１１ａの内側に形成された部位および枠体層１１ａをエッチングストッパ層として半導体基板１０を上記他表面側から薄膜１２に達する深さまでエッチングすることにより薄膜１２の一部からなるダイヤフラム１２ａを形成するダイヤフラム形成エッチング工程とを備えており、ダイヤフラム１２ａの平面サイズは枠体層形成工程にて形成する枠体層１１ａにより決める（規定する）ことができ、ダイヤフラム１２ａの厚み寸法は薄膜形成工程にて形成する薄膜１２の厚みにより決めることできるので、ダイヤフラム１２ａの寸法精度を高めることが可能となり、ダイヤフラム１２ａの寸法精度の高いトランスデューサ用基板１を低コストで提供することが可能となる。しかして、図２（ａ），（ｂ）のように半導体基板１０の厚みｄ，ｄ’がばらついたり、図２（ａ），（ｃ）のようにサイドエッチング量がばらついたりしても、平面サイズが同じダイヤフラム１２ａを形成することが可能となる（図２（ａ），（ｂ），（ｃ）のようにダイヤフラム１２ａの寸法Ｈ１が同じになる）。

また、本実施形態のトランスデューサ用基板１の製造方法によれば、ダイヤフラム形成エッチング工程では、半導体基板１０を上述のアルカリ系溶液を用いてウェットエッチングするので、ダイヤフラム形成エッチング工程においてバッチ処理が可能となり、製造コストの低コスト化を図れる。また、本実施形態のトランスデューサ用基板１の製造方法によれば、半導体基板１０が単結晶シリコン基板であり、枠体層形成工程では、枠体層１１ａをＳｉＯ_２により形成するので、枠体層１１ａを容易に形成することができる。

また、以上説明したトランスデューサの製造方法によれば、ダイヤフラム１２ａの平面サイズは枠体層形成工程にて形成する枠体層１１ａで囲まれたサイズにより決めることができ、ダイヤフラム１２ａの厚み寸法は薄膜形成工程にて形成する薄膜１２の厚みにより決めることできるので、ダイヤフラム１２ａの寸法精度を高めることが可能となり、ダイヤフラム１２ａの寸法精度の良い静電型のトランスデューサを製造することが可能となる。

なお、上述の静電型のトランスデューサの使用例はマイクロホンに限らず、可動電極１２ａと固定電極２２ａとの間に印加する電圧を変化させるように駆動することでスピーカとして使用することも可能である。

（実施形態２）
本実施形態で例示する静電型のトランスデューサの基本構成は実施形態１と略同じであり、図３（ｊ）に示すように複数のダイヤフラム１２ａがアレイ状（２次元アレイ状）に配置されており、枠体層１１ａの平面形状が格子枠状である点、半導体基板１０の厚み方向に貫通する貫通孔１６が全てのダイヤフラム１２ａに跨るように１つだけ形成されている点、各ダイヤフラム１２ａに対応する領域ごとに可動電極１３ａと固定電極２２ａとを備えたコンデンサが形成されている点などが相違する。

以下、半導体基板１０を加工して半導体基板１０の上記一表面側にダイヤフラム１２ａを形成するトランスデューサ用基板１の製造方法を応用して、図３（ｊ）に示す静電型のトランスデューサを製造する製造方法について説明するが、実施形態１と同様の工程については説明を適宜省略する。

まず、一表面が（１００）面の単結晶シリコン基板からなる半導体基板１０の上記一表面側に枠体層１１ａの基礎となるシリコン酸化膜からなる枠体材料層１１をＣＶＤ法などにより形成する枠体材料層形成工程を行うことによって、図３（ａ）に示す構造を得る。

次に、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板１０の上記一表面側の枠体材料層１１をパターニングすることにより当該枠体材料層１１の一部からなる格子枠状の枠体層１１ａを形成する枠体材料層パターニング工程を行うことによって、図３（ｂ）に示す構造を得る。なお、本実施形態では、枠体材料層形成工程と枠体材料層パターニング工程とで、半導体基板１０の上記一表面側に形成する各ダイヤフラム１２ａの形成予定領域を取り囲む枠体層１１ａを半導体基板１０の上記一表面側に形成する枠体層形成工程を構成している。

上述の枠体材料層パターニング工程の後、半導体基板１０の上記一表面側の全面に各ダイヤフラム１２ａの基礎となるシリコン窒化膜からなる薄膜１２をＣＶＤ法などにより形成する薄膜形成工程を行うことによって、図３（ｃ）に示す構造を得る。

次に、半導体基板１０の上記一表面側の全面（つまり、薄膜１２上）に各可動電極１３ａの基礎となる第１の導電性層（例えば、Ａｌ層など）１３を蒸着法やスパッタ法などにより形成する第１導電性層形成工程を行い、続いてフォトリソグラフィ技術およびエッチング技術を利用して第１の導電性層１３をパターニングする第１導電性層パターニング工程を行うことによって、図３（ｄ）に示す構造を得る。

その後、半導体基板１０の上記一表面側の全面に各空間２６のギャップ長に応じて膜厚を設定したポリイミド膜からなる犠牲層１４を例えばスピンコート法などにより成膜することによって、図３（ｅ）に示す構造を得る。

その後、半導体基板１０の上記一表面側の全面に各固定板部２１ａの基礎となるシリコン窒化膜２１を例えばＣＶＤ法などにより成膜することによって、図３（ｆ）に示す構造を得る。

続いて、半導体基板１０の上記一表面側の全面に各固定電極２２ａの基礎となる第２の導電性層（例えば、Ａｌ層など）２２を蒸着法やスパッタ法などにより形成する第２導電性層形成工程を行い、続いてフォトリソグラフィ技術およびエッチング技術を利用して第２の導電性層２２をパターニングする第２導電性層パターニング工程を行うことによって、図３（ｇ）に示す構造を得る。

その後、半導体基板１０の上記他表面側の全面に後述のマスク層１５の基礎となるシリコン酸化膜からなるマスク材料層を形成してから、当該マスク材料層をフォトリソグラフィ技術およびエッチング技術を利用してパターニングすることで半導体基板１０の上記他表面側に各ダイヤフラム１２ａの平面形状に応じてパターン設計した１つの矩形状（本実施形態では、正方形状）の開孔部を有するマスク層１５を形成するマスク層形成工程を行い、その後、マスク層１５をエッチングマスクとするとともに薄膜１２および枠体層１１ａをエッチングストッパ層として半導体基板１０を上記他表面側から薄膜１２および枠体層１１ａに達する深さまでエッチングしてテーパ状の貫通孔１６を形成することによりそれぞれ薄膜１２の一部からなる複数のダイヤフラム１２ａを形成するダイヤフラム形成エッチング工程を行うことによって、図３（ｈ）に示す構造を得る。ここにおいて、マスク層形成工程では、ダイヤフラム形成エッチング工程において半導体基板１０を薄膜１２に達する深さまでエッチングしたときに格子枠状の枠体層１１ａのうち隣接する上記形成予定領域（ダイヤフラム１２ａの形成予定領域）間の部位が露出するようにマスク層１５を形成するようにしている。

ダイヤフラム形成エッチング工程の後、フォトリソグラフィ技術およびエッチング技術を利用して上記シリコン窒化膜２１と上記第２の導電性層２２との積層体においてダイヤフラム１２ａに重なる領域ごとに複数のアコースティックホール（貫通孔）２５を形成するアコースティックホール形成工程を行うことによって、図３（ｉ）に示す構造を得る。

上述のアコースティックホール形成工程の後、半導体基板１０の上記一表面側から各アコースティックホール２５を通して犠牲層１４の一部を例えば酸素プラズマなどのドライプロセスによりエッチング除去することで各空間２６を形成する犠牲層エッチング工程を行うことによって、図３（ｊ）に示す構造の静電型のトランスデューサが得られる。

ところで、本実施形態では、トランスデューサ用基板１を備えたデバイスとして静電型のトランスデューサを例示したが、トランスデューサ用基板１としては、半導体基板１０と枠体層１１ａとそれぞれ薄膜１２の一部からなる複数のダイヤフラム１２ａとを備えておればよい。

したがって、本実施形態のトランスデューサの製造方法の基本となるトランスデューサ用基板１の製造方法では、半導体基板１０の上記一表面側に形成する各ダイヤフラム１２ａの形成予定領域を取り囲む枠体層１１ａを半導体基板１０の上記一表面側に形成する枠体層形成工程と、枠体層形成工程の後で半導体基板１０の上記一表面側に各ダイヤフラム１２ａの基礎となる薄膜１２を少なくとも上記形成予定領域および枠体層１１ａを覆うように形成する薄膜形成工程と、薄膜形成工程の後で半導体基板１０の上記他表面側に各ダイヤフラム１２ａの平面形状に応じてパターン設計した開孔部を有するマスク層１５を形成するマスク層形成工程と、マスク層形成工程の後でマスク層１５をエッチングマスクとするとともに薄膜１２のうち枠体層１１ａの内側に形成された部位および枠体層１１ａをエッチングストッパ層として半導体基板１０を上記他表面側から薄膜１２に達する深さまでエッチングすることによりそれぞれ薄膜１２の一部からなる複数のダイヤフラム１２ａを形成するダイヤフラム形成エッチング工程とを備えており、各ダイヤフラム１２ａの平面サイズは枠体層形成工程にて形成する枠体層１１ａにより決める（規定する）ことができ、各ダイヤフラム１２ａの厚み寸法は薄膜形成工程にて形成する薄膜１２の厚みにより決めることできるので、各ダイヤフラム１２ａの寸法精度を高めることが可能となり、各ダイヤフラム１２ａの寸法精度の高いトランスデューサ用基板１を低コストで提供することが可能となる。

また、本実施形態のトランスデューサ用基板１の製造方法によれば、枠体層形成工程では、複数のダイヤフラム１２ａの形成予定領域を取り囲むように枠体層１１ａを形成するので、ダイヤフラム１２ａを複数備えたトランスデューサ用基板１の各ダイヤフラム１２ａの寸法精度を高めることができるとともにトランスデューサ用基板１全体の小型化を図れる。また、本実施形態のトランスデューサ用基板１の製造方法によれば、マスク層形成工程では、ダイヤフラム形成エッチング工程において半導体基板１０を薄膜１２に達する深さまでエッチングしたときに枠体層１１ａのうち隣接する上記形成予定領域間の部位が露出するようにマスク層１５を形成するようにしているので、トランスデューサ用基板１全体の小型化を図れる。

また、本実施形態の静電型のトランスデューサによれば、指向性音響検知や、センサの信号増大による高感度化、高Ｓ／Ｎ化などが実現可能となる。

ところで、上記各実施形態１，２で説明したトランスデューサ用基板１の応用デバイスは、マイクロホンやスピーカに限らず、例えば、ダイヤフラム１２ａに圧電材料層を設けて圧電センサや圧電型のアクチュエータとして応用したり、ダイヤフラム１２ａにピエゾ抵抗素子を設けて歪みセンサや圧力センサとして応用したり、ダイヤフラム１２ａに光を照射する光源とダイヤフラム１２ａからの反射光や回折光を検出する光ディテクタとを組み合わせてダイヤフラム１２ａの位置や動作を検出するセンサシステムとして応用したり、ダイヤフラム１２ａ上に赤外線検出素子を設けて赤外線センサとして応用したりしてもよい。

実施形態１におけるトランスデューサの製造方法を説明するための主要工程断面図である。同上におけるトランスデューサ用基板の製造方法の説明図である。実施形態２におけるトランスデューサの製造方法を説明するための主要工程断面図である。従来例におけるトランスデューサ用基板の製造方法の説明図である。他の従来例におけるトランスデューサ用基板の製造方法の説明図である。さらに他の従来例におけるトランスデューサ用基板の製造方法の説明図である。別の従来例におけるトランスデューサ用基板の製造方法の説明図である。さらに別の従来例におけるトランスデューサ用基板の製造方法の説明図である。また別の従来例におけるトランスデューサ用基板の製造方法の説明図である。

符号の説明

１トランスデューサ用基板
１０半導体基板（単結晶シリコン基板）
１１ａ枠体層
１２薄膜
１２ａダイヤフラム
１５マスク層
１５ａ開孔部
１６貫通孔

Claims

半導体基板を加工して前記半導体基板の一表面側にダイヤフラムを形成するトランスデューサ用基板の製造方法であって、前記半導体基板の前記一表面側に形成するダイヤフラムの形成予定領域を取り囲む枠体層を前記半導体基板の前記一表面側に形成する枠体層形成工程と、枠体層形成工程の後で前記半導体基板の前記一表面側に前記ダイヤフラムの基礎となる薄膜を少なくとも前記形成予定領域および枠体層を覆うように形成する薄膜形成工程と、薄膜形成工程の後で前記半導体基板の他表面側に前記ダイヤフラムの平面形状に応じてパターン設計した開孔部を有するマスク層を形成するマスク層形成工程と、マスク層形成工程の後でマスク層をエッチングマスクとするとともに薄膜のうち枠体層の内側に形成された部位および枠体層をエッチングストッパ層として前記半導体基板を前記他表面側から前記薄膜に達する深さまでエッチングすることにより前記薄膜の一部からなる前記ダイヤフラムを形成するダイヤフラム形成エッチング工程とを備え、前記半導体基板が単結晶シリコン基板であり、前記枠体層形成工程では、前記枠体層をＳｉＯ _２により形成することを特徴とするトランスデューサ用基板の製造方法。
前記ダイヤフラム形成エッチング工程では、前記半導体基板をウェットエッチングすることを特徴とする請求項１記載のトランスデューサ用基板の製造方法。
前記トランスデューサ用基板が前記ダイヤフラムをアレイ状に複数備えたものであり、前記枠体層形成工程では、複数の前記形成予定領域を取り囲むように前記枠体層を形成することを特徴とする請求項１または請求項２記載のトランスデューサ用基板の製造方法。
前記マスク層形成工程では、前記ダイヤフラム形成エッチング工程において前記半導体基板を前記薄膜に達する深さまでエッチングしたときに前記枠体層のうち隣接する前記形成予定領域間の部位が露出するように前記マスク層を形成することを特徴とする請求項３記載のトランスデューサ用基板の製造方法。