JP5019989B2 - High frequency amplifier - Google Patents
High frequency amplifier Download PDFInfo
- Publication number
- JP5019989B2 JP5019989B2 JP2007200515A JP2007200515A JP5019989B2 JP 5019989 B2 JP5019989 B2 JP 5019989B2 JP 2007200515 A JP2007200515 A JP 2007200515A JP 2007200515 A JP2007200515 A JP 2007200515A JP 5019989 B2 JP5019989 B2 JP 5019989B2
- Authority
- JP
- Japan
- Prior art keywords
- grounded
- gate
- transistor
- source
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 21
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Description
この発明は、主としてVHF帯、UHF帯、マイクロ波帯およびミリ波帯で用いられる高周波増幅器の構成に関するものである。 The present invention relates to a configuration of a high-frequency amplifier mainly used in a VHF band, a UHF band, a microwave band, and a millimeter wave band.
従来の高周波増幅器は、カスコード接続されたソース接地電界効果トランジスタ(以下、「FET」と称す)およびゲート接地FET、ゲート接地FETの入力端子と出力端子の間に設けられる帰還回路、およびソース接地FETとゲート接地FETとを接続する伝送線路を備える。一般的にゲート接地FETは出力反射特性が大きく安定性が悪いことが知られているが、抵抗と容量により構成された帰還回路をゲート接地FETの入力端子と出力端子の間に設けると、抵抗は所定の周波数で作用し、ゲート接地FETの利得が抑圧され、安定性の向上が図られる。安定性を向上する周波数は、容量および伝送線路の長さにより決定される(例えば、非特許文献1参照)。 A conventional high frequency amplifier includes a cascode-connected source grounded field effect transistor (hereinafter referred to as “FET”) and a gate grounded FET, a feedback circuit provided between an input terminal and an output terminal of the gate grounded FET, and a source grounded FET. And a transmission line connecting the common-gate FET. In general, it is known that the grounded FET has large output reflection characteristics and poor stability. However, if a feedback circuit composed of a resistor and a capacitor is provided between the input terminal and the output terminal of the grounded FET, the resistance Acts at a predetermined frequency, the gain of the common-gate FET is suppressed, and stability is improved. The frequency for improving the stability is determined by the capacity and the length of the transmission line (see, for example, Non-Patent Document 1).
また、他の高周波増幅器は、信号入力端子より入力される高周波信号を増幅して出力する第1のトランジスタと、複数のリアクタンス素子により構成され、第1のトランジスタの出力信号を入力とする段間整合回路と、段間整合回路を介して入力される高周波信号を増幅して信号出力端子に出力する第2のトランジスタとを備え、段間整合回路は、第1のトランジスタの出力インピーダンスと第2のトランジスタの入力インピーダンスとのインピーダンス整合を行うと共に、第2のトランジスタに流れるバイアス電流と同一のバイアス電流を第1のトランジスタに供給する。
すると、第1のトランジスタからの出力電力が第2のトランジスタに低損失で入力され、出力または利得が向上するという効果がある。また、段間整合回路はローパスフィルタで構成されるため、バイアスを遮断する回路要素がなく、通常のカスコード接続と同様、第1のトランジスタと第2のトランジスタのバイアスを共通のままにできるという利点も有する(例えば、特許文献1参照)。
The other high-frequency amplifier includes a first transistor that amplifies and outputs a high-frequency signal input from a signal input terminal, and a plurality of reactance elements, and an interstage that receives the output signal of the first transistor as an input. A matching circuit and a second transistor that amplifies a high-frequency signal input via the interstage matching circuit and outputs the amplified signal to a signal output terminal. The interstage matching circuit includes an output impedance of the first transistor and a second transistor The impedance matching with the input impedance of the first transistor is performed, and the same bias current as that flowing through the second transistor is supplied to the first transistor.
Then, the output power from the first transistor is input to the second transistor with low loss, and the output or gain is improved. In addition, since the interstage matching circuit is composed of a low-pass filter, there is no circuit element that cuts off the bias, and the bias of the first transistor and the second transistor can be kept common as in the normal cascode connection. (See, for example, Patent Document 1).
しかし、非特許文献1の高周波増幅器では、構成する回路諸元を安定性の向上のためにのみ決定し、他の特性への寄与については言及がされておらず、出力反射特性は特に大きく向上はしないという問題がある。 However, in the high-frequency amplifier of Non-Patent Document 1, the constituent circuit specifications are determined only for stability improvement, and the contribution to other characteristics is not mentioned, and the output reflection characteristics are particularly greatly improved. There is a problem of not doing.
また、特許文献1の高周波増幅器では、構成する回路諸元を出力または利得の向上のためにのみ決定し、他の特性への寄与については言及がされておらず、出力反射特性は向上しないという問題がある。 Further, in the high-frequency amplifier of Patent Document 1, the circuit specifications to be configured are determined only for the purpose of improving the output or gain, and the contribution to other characteristics is not mentioned, and the output reflection characteristics are not improved. There's a problem.
この発明の目的は、安定性を向上するとともに出力反射特性を向上した小形なカスコード接続の高周波増幅器を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a small cascode-connected high-frequency amplifier with improved stability and improved output reflection characteristics.
この発明に係る高周波増幅器は、高周波信号が入力されるソース接地トランジスタおよび上記ソース接地トランジスタで増幅された高周波信号を増幅して出力するゲート接地トランジスタを備える高周波増幅器において、上記ゲート接地トランジスタに設けられる帰還回路と、上記ソース接地トランジスタと上記ゲート接地トランジスタとの間に設けられる整合回路と、を備え、上記整合回路は、上記ゲート接地トランジスタから入力側を見た負荷が上記ゲート接地トランジスタのゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなるような負荷となるように、回路諸元が決定されている。
The high-frequency amplifier according to the present invention is provided in the gate-grounded transistor in a high-frequency amplifier including a grounded-source transistor to which a high-frequency signal is input and a grounded-gate transistor that amplifies and outputs the high-frequency signal amplified by the source-grounded transistor. A feedback circuit, and a matching circuit provided between the common- source transistor and the common-gate transistor, and the matching circuit is configured such that a load when the input side is viewed from the common-gate transistor is connected to a gate of the common-gate transistor. The circuit specifications are determined so that the load becomes a standardized admittance by canceling the inter-source admittance component .
この発明に係る高周波増幅器の効果は、整合回路の回路諸元を、ゲート接地トランジスタの入力端子から入力側を見た負荷が、ゲート接地トランジスタのゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定されているので、出力反射特性が向上するということである。 The effect of the high-frequency amplifier according to the present invention is that a load obtained by viewing the circuit specifications of the matching circuit from the input terminal of the grounded-gate transistor to the input side cancels the gate-source admittance component of the grounded-gate transistor and normalizes the admittance. This means that the output reflection characteristics are improved.
実施の形態1.
図1は、この発明の実施の形態1に係る高周波増幅器の構成図である。
この発明の実施の形態1に係る高周波増幅器は、図1に示すように、ゲート接地FET1、ゲート接地FET1の入力端子2、ゲート接地FET1の出力端子3、帰還回路4、ソース接地FET5、ソース接地FET5の入力端子6、ソース接地FET5の出力端子7、整合回路8を備える。
帰還回路4は、ゲート接地FET1の入力端子2と出力端子3との間に設けられ、抵抗を含んでいる。
整合回路8は、ソース接地FET5の出力端子7とゲート接地FET1の入力端子2の間に設けられる。そして、整合回路8の回路諸元は、ゲート接地FET1の入力端子2に、ゲート接地FET1のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなるような負荷が接続されるように設定される。
Embodiment 1 FIG.
1 is a configuration diagram of a high-frequency amplifier according to Embodiment 1 of the present invention.
As shown in FIG. 1, the high-frequency amplifier according to the first embodiment of the present invention includes a common gate FET 1, an
The feedback circuit 4 is provided between the
The
次に、この発明の実施の形態1に係る高周波増幅器の動作について説明する。
帰還回路4は、ゲート接地FET1の入力端子2と出力端子3の間に設けられることにより、ゲート接地FET1の利得が所定の周波数において抑圧される。これによりゲート接地FET1の安定性が向上される。
また、ゲート接地FET1がソース接地FET5に整合回路8を介して接続されており、それぞれの回路諸元を所定の値にすることにより、出力反射特性も向上する。
Next, the operation of the high frequency amplifier according to Embodiment 1 of the present invention will be described.
By providing the feedback circuit 4 between the
Further, the common-gate FET 1 is connected to the common-source FET 5 via the
次に、出力反射特性を向上するための整合回路8の回路諸元について説明する。
一般的に帰還回路4を設けないゲート接地FET1の等価回路は図2のように表される。そして、ゲート接地FET1のYパラメータは、ゲート・ソース間アドミタンス成分(以下、「ygs成分」と称す)、ドレーン・ソース間アドミタンス成分(以下、「yds成分」と称す)、ゲート・ドレーン間アドミタンス成分(以下、「ygd成分」と称す)、相互コンダクタンス(以下、「gm」と称す)を用いて式(1)のように表される。なお、ここでは図1に示されたDCカットの容量は無視している。
通常はygs成分が最も大きく、yds成分が次で、ydg成分が最も小さいので、yds成分とydg成分を無視することができ、Sパラメータは式(2)のように表される。
Next, circuit specifications of the
In general, an equivalent circuit of the common-gate FET 1 without the feedback circuit 4 is represented as shown in FIG. The Y parameter of the common-gate FET 1 includes a gate-source admittance component (hereinafter referred to as “y gs component”), a drain-source admittance component (hereinafter referred to as “y ds component”), and a gate-drain interval. The admittance component (hereinafter referred to as “y gd component”) and the mutual conductance (hereinafter referred to as “gm”) are used to express the equation (1). Here, the capacity of the DC cut shown in FIG. 1 is ignored.
Usually, the y gs component is the largest, the y ds component is the next, and the y dg component is the smallest. Therefore, the y ds component and the y dg component can be ignored, and the S parameter is expressed as shown in Equation (2). The
ゲート接地FET1の出力反射係数は1となり、近似的には完全反射であるので、非常に反射特性が悪いことがわかる。
一方、図3に示すように帰還回路4をゲート接地FET1に設けた場合、ゲート接地FET1の入力端子2と出力端子3の間のyds成分が無視できなくなり、ydg成分のみを無視すると、Sパラメータは式(3)のように表される。なお、Sパラメータの各要素S11、S12、S21、S22は式(4)、(5)、(6)、(7)で表される。
Since the output reflection coefficient of the common-gate FET 1 is 1, which is approximately perfect reflection, it can be seen that the reflection characteristics are very poor.
On the other hand, when the feedback circuit 4 is provided in the grounded gate FET 1 as shown in FIG. 3, the y ds component between the
ここで、図4に示すようにゲート接地FET1の入力側から整合回路8を含めたソース接地FET5側を見込んだ反射係数をΓ1、カスコードFETの出力反射係数をΓ22とする。
反射係数Γ22はゲート接地FET1のSパラメータを用いて式(8)のように表される。
Here, as shown in FIG. 4, the reflection coefficient of the common-source FET 5 including the
The reflection coefficient Γ 22 is expressed as in Expression (8) using the S parameter of the common-gate FET 1.
式(3)で表されているゲート接地FET1のSパラメータを式(8)に代入し、反射係数Γ22が0となる反射係数Γ1の条件を求めると式(9)が得られる。
ここで、yds成分を十分に大きくすると、反射係数Γ1は近似的に式(10)で表される。
By substituting the S parameter of the common-gate FET 1 expressed by Expression (3) into Expression (8) and obtaining the condition of the reflection coefficient Γ 1 at which the reflection coefficient Γ 22 becomes 0, Expression (9) is obtained.
Here, when the y ds component is made sufficiently large, the reflection coefficient Γ 1 is approximately expressed by Expression (10).
すなわち、式(10)で表される反射係数Γ1となるように、ゲート接地FET1の入力端子2に負荷を接続すると反射係数Γ22は0となる。そして、反射係数Γ1となる負荷は、ゲート接地FET1のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷である。
That is, when a load is connected to the
この発明の実施の形態1に係る高周波増幅器では、整合回路8の回路諸元を、ゲート接地FET1の入力端子2から入力側を見た負荷が、ゲート接地FET1のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定されているので、出力反射特性が向上するという効果を奏する。
In the high-frequency amplifier according to the first embodiment of the present invention, the load when the circuit specifications of the
一方、帰還回路4を設けないゲート接地FET1をソース接地FET5に整合回路8を介して接続する回路構成では、ゲート接地FET1のyds成分が小さいため、整合回路8の回路諸元を変えても出力反射特性の向上への影響が小さい。
また、ゲート接地FET1に帰還回路4を設けるだけでも出力反射特性は向上しない。
On the other hand, in the circuit configuration in which the common-gate FET 1 without the feedback circuit 4 is connected to the common-source FET 5 via the
Further, just providing the feedback circuit 4 to the common gate FET 1 does not improve the output reflection characteristics.
また、この発明の実施の形態1に係る高周波増幅器では、出力整合回路をあらたに設ける必要がなく、サイズが小型化されるという効果を奏する。 In addition, the high frequency amplifier according to Embodiment 1 of the present invention does not require a new output matching circuit, and has the effect of reducing the size.
なお、この発明の実施の形態1に係る高周波増幅器では、電界効果トランジスタを用いて構成したが、バイポーラトランジスタを用いて構成しても同様な効果を得ることができる。バイポーラトランジスタを採用する場合、ソース接地FET5の代わりにエミッタ接地トランジスタ、ゲート接地FET1の代わりにベース接地トランジスタを用いる。 Although the high-frequency amplifier according to the first embodiment of the present invention is configured using field effect transistors, similar effects can be obtained even when configured using bipolar transistors. When a bipolar transistor is employed, a common emitter transistor is used instead of the common source FET 5 and a common base transistor is used instead of the common gate FET 1.
また、トランジスタのバイアス回路については特に示していないが、ゲート接地FET1とソース接地FET5のバイアス条件は適宜変えてもよい。この場合、バイアス条件に応じて、Sパラメータが変わるため、出力、反射特性などの設計の自由度がさらに向上するという利点もある。 Although the transistor bias circuit is not particularly shown, the bias conditions of the common-gate FET 1 and common-source FET 5 may be changed as appropriate. In this case, since the S parameter changes depending on the bias condition, there is an advantage that the degree of freedom in design such as output and reflection characteristics is further improved.
実施の形態2.
図5は、この発明の実施の形態2に係る高周波増幅器の構成図である。
この発明の実施の形態2に係る高周波増幅器は、この発明の実施の形態1に係る高周波増幅器の帰還回路4および整合回路8の回路構成を具体的に明示したことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明は省略する。
帰還回路4は、直列に接続するキャパシタ9と抵抗10から構成される。
整合回路8は、ゲート接地FET1の入力端子2とソース接地FET5の出力端子7とを接続するインダクタ11およびインダクタ11の両端を接地する並列接地キャパシタ12a、12bから構成される。
FIG. 5 is a configuration diagram of a high-frequency amplifier according to
The high-frequency amplifier according to the second embodiment of the present invention is different from the high-frequency amplifier according to the first embodiment in that the circuit configurations of the feedback circuit 4 and the
The feedback circuit 4 includes a capacitor 9 and a
The
この発明の実施の形態2に係る高周波増幅器では、インダクタ11のインダクタンスと並列接地キャパシタ12a、12bの静電容量を、ゲート接地FET1の入力端子2から入力側を見た負荷が、ゲート接地FET1のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定しているので、出力反射特性が向上するという効果を奏する。
In the high-frequency amplifier according to the second embodiment of the present invention, the inductance of the
また、ミリ波帯などではソース接地FET5の出力端子7からソース接地FET5側を見たインピーダンスは誘導性にあり、ゲート接地FET1の入力端子2から帰還回路4を設けたゲート接地FET1側を見たインピーダンスは、ソース接地FET5側を見たインピーダンスにくらべ高くなる。したがって、小さい容量の並列接地キャパシタ12a、12bでインピーダンス整合が可能となり、回路サイズを小さくすることができるという効果を奏する。
Further, in the millimeter wave band or the like, the impedance when the source grounded FET 5 side is viewed from the output terminal 7 of the source grounded FET 5 is inductive, and the gate grounded FET 1 side provided with the feedback circuit 4 is viewed from the
実施の形態3.
図6は、この発明の実施の形態3に係る高周波増幅器の構成図である。
この発明の実施の形態2に係る高周波増幅器では、ソース接地FET5のソース、並列接地キャパシタ12a、ゲート接地FET1のゲートおよび並列接地キャパシタ12bがそれぞれ異なるグランドに接地されているのに対して、この発明の実施の形態3に係る高周波増幅器では、ソース接地FET5のソースと並列接地キャパシタ12aとが同じグランドに接地されており、ゲート接地FET1のゲートと並列接地キャパシタ12bとが同じグランドに接地されている。これ以外は実施の形態2に係る高周波増幅器と同様であり、同様な部分に同じ符号を付記し説明は省略する。
Embodiment 3 FIG.
6 is a block diagram of a high frequency amplifier according to Embodiment 3 of the present invention.
In the high frequency amplifier according to the second embodiment of the present invention, the source of the common source FET 5, the parallel grounded
この発明の実施の形態3に係る高周波増幅器では、インダクタ11のインダクタンスと並列接地キャパシタ12a、12bの静電容量を、ゲート接地FET1の入力端子2から入力側を見た負荷が、ゲート接地FET1のゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなる負荷になるよう決定しているので、出力反射特性が向上するという効果を奏する。
In the high-frequency amplifier according to the third embodiment of the present invention, the inductance of the
また、前述したように並列接地キャパシタ12a、12bは小さい静電容量にできるため、ゲート接地FET1およびソース接地FET5に近接配置でき、並列接地キャパシタ12bが接地されるグランドとゲート接地FET1のゲートが接地されるグランド、並列接地キャパシタ12aが接地されるグランドとソース接地FET5のソースが接地されるグランドを共通化することが可能となる。このため、グランドパターンの数を削減することができ、回路サイズをさらに小さくすることができるという利点も有する。
Further, as described above, since the
なお、この発明の実施の形態3に係る高周波増幅器では、並列接地キャパシタ12bが接地されるグランドとゲート接地FET1のゲートが接地されるグランド、且つ並列接地キャパシタ12aが接地されるグランドとソース接地FET5のソースが接地されるグランドがともに共通化されているが、どちらかのみを共通化しても良い。
In the high-frequency amplifier according to the third embodiment of the present invention, the ground to which the parallel grounded
1 ゲート接地FET、2 (ゲート接地FETの)入力端子、3 (ゲート接地FETの)出力端子、4 帰還回路、5 ソース接地FET、6 (ソース接地FETの)入力端子、7 (ソース接地FETの)出力端子、8 整合回路、9 キャパシタ、10 抵抗、11 インダクタ、12a、12b 並列接地キャパシタ、Γ1 反射係数、Γ22 反射係数。 DESCRIPTION OF SYMBOLS 1 Grounded gate FET, 2 (Terminal grounded FET) input terminal, 3 (Gated grounded FET) output terminal, 4 Feedback circuit, 5 Source grounded FET, 6 (Source grounded FET) Input terminal, 7 (Source grounded FET) ) Output terminal, 8 matching circuit, 9 capacitor, 10 resistor, 11 inductor, 12a, 12b parallel grounded capacitor, Γ 1 reflection coefficient, Γ 22 reflection coefficient.
Claims (3)
上記ゲート接地トランジスタに設けられる帰還回路と、
上記ソース接地トランジスタと上記ゲート接地トランジスタとの間に設けられる整合回路と、を備え、
上記整合回路は、上記ゲート接地トランジスタから入力側を見た負荷が上記ゲート接地トランジスタのゲート・ソース間アドミタンス成分をキャンセルして規格化アドミタンスとなるような負荷となるように、回路諸元が決定されたことを特徴とする高周波増幅器。 In a high frequency amplifier including a grounded source transistor to which a high frequency signal is input and a grounded gate transistor for amplifying and outputting the high frequency signal amplified by the grounded source transistor,
A feedback circuit provided in the gate-grounded transistor;
A matching circuit provided between the source grounded transistor and the gate grounded transistor ,
The above-mentioned matching circuit has circuit specifications determined so that the load seen from the grounded gate transistor becomes the standardized admittance by canceling the gate-source admittance component of the grounded gate transistor. A high-frequency amplifier characterized by that .
上記整合回路は伝送線路および上記伝送線路の両端を接地する2つの並列接地キャパシタから構成されることを特徴とする請求項1に記載の高周波増幅器。 The feedback circuit is composed of a resistor and a capacitor,
2. The high-frequency amplifier according to claim 1, wherein the matching circuit includes a transmission line and two parallel grounding capacitors that ground both ends of the transmission line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007200515A JP5019989B2 (en) | 2007-08-01 | 2007-08-01 | High frequency amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007200515A JP5019989B2 (en) | 2007-08-01 | 2007-08-01 | High frequency amplifier |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009038550A JP2009038550A (en) | 2009-02-19 |
JP5019989B2 true JP5019989B2 (en) | 2012-09-05 |
Family
ID=40440090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007200515A Active JP5019989B2 (en) | 2007-08-01 | 2007-08-01 | High frequency amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5019989B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011199338A (en) * | 2010-03-17 | 2011-10-06 | New Japan Radio Co Ltd | Amplifier |
US8686796B2 (en) * | 2011-04-19 | 2014-04-01 | Qualcomm Incorporated | RF power amplifiers with improved efficiency and output power |
CN102403973B (en) * | 2011-10-27 | 2014-06-04 | 无锡南理工科技发展有限公司 | Microwave and millimeter wave ultra-wideband low-phase-shift six-digit digital attenuator |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017933Y2 (en) * | 1976-01-13 | 1985-05-31 | ソニー株式会社 | Base grounded transistor amplifier circuit |
JPH06224647A (en) * | 1992-12-03 | 1994-08-12 | Sharp Corp | Amplifier circuit |
JP3231449B2 (en) * | 1993-02-22 | 2001-11-19 | 株式会社テラテック | Microwave circuit |
KR0157206B1 (en) * | 1996-03-28 | 1999-02-18 | 김광호 | Low-noise amplifier |
JP2000223963A (en) * | 1999-01-29 | 2000-08-11 | Toshiba Corp | High frequency amplifier |
JP2002359530A (en) * | 2001-03-28 | 2002-12-13 | Sharp Corp | High-frequency amplifier |
-
2007
- 2007-08-01 JP JP2007200515A patent/JP5019989B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009038550A (en) | 2009-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10164579B2 (en) | Distributed amplifier | |
US5015968A (en) | Feedback cascode amplifier | |
US9209752B2 (en) | High-frequency amplifier | |
US8508302B2 (en) | Electronic circuit | |
JP4850134B2 (en) | High frequency circuit | |
KR20100028938A (en) | Wideband low noise amplifier | |
US7319364B2 (en) | Amplifier circuit having improved linearity and frequency band using multiple gated transistor | |
US9369091B2 (en) | Dual feedback low noise amplifier | |
US8437723B2 (en) | Amplifier circuit and communication device | |
JP5019989B2 (en) | High frequency amplifier | |
US20080074194A1 (en) | Amplifying circuit utilizing nonlinear gate capacitance for enhancing linearity and related method thereof | |
KR101590605B1 (en) | Linear power amplifier for wireless transmitter | |
JP2013074590A (en) | Amplifier | |
JP7444251B2 (en) | amplifier circuit | |
US9543902B2 (en) | Power amplifier | |
KR101350555B1 (en) | Feedback low noise amplifier | |
US20070146078A1 (en) | Selective amplifier | |
JP2008278470A (en) | High-frequency circuit | |
JP2011055144A (en) | Cascode circuit | |
JP2011199338A (en) | Amplifier | |
CN112929000A (en) | Power amplifying circuit | |
JP5605256B2 (en) | Low noise amplifier | |
JP3517780B2 (en) | Active termination circuit and distributed amplifier using the same | |
KR101627790B1 (en) | Amplifier for Parasitic Capacitance Compensation based on Transformer | |
JP5752515B2 (en) | amplifier |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110816 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120612 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5019989 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |