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JP5752515B2 - amplifier - Google Patents

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JP5752515B2 JP2011168989A JP2011168989A JP5752515B2 JP 5752515 B2 JP5752515 B2 JP 5752515B2 JP 2011168989 A JP2011168989 A JP 2011168989A JP 2011168989 A JP2011168989 A JP 2011168989A JP 5752515 B2 JP5752515 B2 JP 5752515B2
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Description

本発明は、増幅器に係り、特に、高周波信号を扱う無線通信機等に用いられ、半導体集積回路化に適した増幅器の動作の安定性の向上等を図ったものに関する。  The present invention relates to an amplifier, and more particularly to an amplifier that is used in a wireless communication device or the like that handles high-frequency signals and that is intended to improve the operational stability of an amplifier suitable for semiconductor integrated circuit implementation.

この種の従来回路としては、例えば、図9に示されたように、エンハンスメント型電界効果トランジスタ(以下「FET」と称する)8A,9Aを主たる構成要素としてなる増幅経路101Aと、FET18Aを主たる構成要素としてなるバイパス経路102Aとを有すると共に、FET8A,9Aが非導通状態の際に、その段間を低インピーダンスとするためのFET23Aが設けられた構成の増幅器が広く知られている(例えば、特許文献1等参照)。
かかる増幅器においては、その入力側に入力インピーダンス整合回路2Aが、増幅器の入力側をインピーダンス整合するために設けられているが、増幅器のインピーダンスによっては、さらに並列キャパシタを設けることがある。また、半導体チップをICパッケージに搭載する際には、ボンディングワイヤを用いる場合もある。
これら並列キャパシタやボンディングワイヤを用いても増幅器としての本来の作用を大きく損なうものではない。
As a conventional circuit of this type, for example, as shown in FIG. 9, an amplification path 101A mainly composed of enhancement type field effect transistors (hereinafter referred to as "FETs") 8A and 9A, and an FET 18A are mainly composed. An amplifier having a configuration including a bypass path 102A as an element and a FET 23A for setting a low impedance between the stages when the FETs 8A and 9A are in a non-conductive state is widely known (for example, patents). Reference 1 etc.).
In such an amplifier, an input impedance matching circuit 2A is provided on the input side for impedance matching on the input side of the amplifier, but a parallel capacitor may be further provided depending on the impedance of the amplifier. In addition, when a semiconductor chip is mounted on an IC package, a bonding wire may be used.
The use of these parallel capacitors and bonding wires does not greatly impair the original function as an amplifier.

図10には、入力側に並列キャパシタやボンディングワイヤを設けた場合の回路構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。なお、図9に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図10に示された従来回路においては、適宜な箇所にボンディングワイヤ26A〜33Aが用いられたものとなっている。
FIG. 10 shows a circuit configuration example in the case where a parallel capacitor and a bonding wire are provided on the input side. Hereinafter, this conventional circuit will be described with reference to FIG. The same components as those shown in FIG. 9 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In the conventional circuit shown in FIG. 10, bonding wires 26A to 33A are used at appropriate locations.

特に、FET8Aのゲートと入力インピーダンス整合回路2Aの出力端とを接続するDCカットキャパシタ3Aと入力インピーダンス整合回路2Aの出力端との間の接続には、ボンディングワイヤ26Aが用いられ、さらに、この接続点とグランドとの間には、並列キャパシタ25Aとボンディングワイヤ27Aとが直列接続されて設けられている。  In particular, a bonding wire 26A is used for the connection between the DC cut capacitor 3A that connects the gate of the FET 8A and the output terminal of the input impedance matching circuit 2A and the output terminal of the input impedance matching circuit 2A. A parallel capacitor 25A and a bonding wire 27A are connected in series between the point and the ground.

かかる構成においては、第1及び第2のゲート電圧供給端子5A,6Aには、同相のゲート電圧を、第1及び第2の制御電圧供給端子22A,24Aには、第1及び第2のゲート電圧供給端子5A,6Aに印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、次述するような動作となる。
まず、高周波入力信号の電力レベルが低い場合、増幅経路101AがON状態、すなわち、FET8A,9Aが高周波信号を増幅できる状態とされる一方、バイパス経路102AがOFF状態、すなわち、FET18Aのドレイン・ソース間が非導通状態とされることで、FET8Aに入力された高周波信号は、FET8A,9Aによるカスコードアンプにより増幅され、高周波信号出力端子15Aに出力される。この場合、FET23Aは、非導通状態となり、高周波信号の増幅に影響を与えることはない。
In this configuration, the first and second gate voltage supply terminals 5A and 6A have the same phase gate voltage, and the first and second control voltage supply terminals 22A and 24A have the first and second gates. By appropriately applying a control voltage having a phase opposite to the voltage applied to the voltage supply terminals 5A and 6A, the following operation is performed.
First, when the power level of the high-frequency input signal is low, the amplification path 101A is in the ON state, that is, the FETs 8A and 9A can amplify the high-frequency signal, while the bypass path 102A is in the OFF state, that is, the drain / source of the FET 18A. The high-frequency signal input to the FET 8A is amplified by the cascode amplifiers of the FETs 8A and 9A and output to the high-frequency signal output terminal 15A. In this case, the FET 23A becomes non-conductive and does not affect the amplification of the high frequency signal.

一方、高周波入力信号の電力レベルが高い場合、増幅経路101AがOFF状態、すなわち、FET8A,9Aのドレイン電流を遮断し、高周波信号が増幅できない状態とされる一方、バイパス経路102AがON状態、すなわち、FET18Aのドレイン・ソース間が導通状態とされることで、高周波信号を所望の減衰量をもって高周波信号入力端子1Aから高周波信号出力端子15Aへ通過せしめると同時に、動作電流はほぼ流れなくなり、回路全体としての低消費電力状態となる。
この際、FET23Aは導通状態となり、FET9Aのソースは、ゼロバイアスに固定される。これにより、高い電力レベルの高周波信号がFET8Aのゲート・ドレイン間の寄生容量を介して漏れてきても、FET9Aのゲート・ソース間の電位を0Vに保つことができ、増幅経路101Aを確実にOFF状態に維持できるようになっている。
On the other hand, when the power level of the high frequency input signal is high, the amplification path 101A is in the OFF state, that is, the drain current of the FETs 8A and 9A is cut off, and the high frequency signal cannot be amplified. By making the drain and source of the FET 18A conductive, the high-frequency signal is allowed to pass from the high-frequency signal input terminal 1A to the high-frequency signal output terminal 15A with a desired attenuation, and at the same time, the operating current almost does not flow, and the entire circuit As a low power consumption state.
At this time, the FET 23A becomes conductive, and the source of the FET 9A is fixed to zero bias. As a result, even if a high-frequency signal at a high power level leaks through the parasitic capacitance between the gate and drain of the FET 8A, the potential between the gate and source of the FET 9A can be maintained at 0 V, and the amplification path 101A is reliably turned off. It can be maintained in a state.

特開2006−50074号公報(第4−6頁、図1−図2)Japanese Patent Laying-Open No. 2006-50074 (page 4-6, FIGS. 1-2)

しかしながら、上述の従来回路にあっては、並列キャパシタ25Aとボンディングワイヤ27Aのインダクタンス成分との直列共振により、特定の周波数において入力リターンロスが悪化し、バイアス条件や環境条件が変化することで、特定の周波数において、負性抵抗を有する不要発振を生ずる場合がある。  However, in the above-mentioned conventional circuit, the input return loss is deteriorated at a specific frequency due to the series resonance of the parallel capacitor 25A and the inductance component of the bonding wire 27A, and the bias condition and the environmental condition are changed. May cause unnecessary oscillation having a negative resistance.

本発明は、上記実状に鑑みてなされたもので、特定の周波数における入力リターンロスの悪化を抑圧し、安定性の高い増幅器を提供するものである。  The present invention has been made in view of the above circumstances, and provides a highly stable amplifier that suppresses deterioration of input return loss at a specific frequency.

上記本発明の目的を達成するため、本発明に係る増幅器は、
半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第1ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第1ボンディングワイヤとの接続点を、前記整合用容量素子と前記第1ボンディングワイヤによる直列回路のQ低減のための安定性改善用抵抗器、及び、第2ボンディングワイヤを介してグランドに接続してなるものである。
かかる構成において、前記増幅器は、カスコード接続された第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3ボンディングワイヤの一端に接続され、前記第3ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号を入力する前記入力端子に接続され、前記第1のDCカットキャパシタと前記第3ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は前記1のボンディングワイヤを介してグランドに接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、前記2のボンディングワイヤを介してグランドに接続され、前記ソースインダクタと前記2のボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと前記1のボンディングワイヤの接続点に接続され、前記第2の電界効果トランジスタのドレインは第4のボンディングワイヤの一端に接続され、前記第4のボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号を出力する前記出力端子に接続されてなるものが好適である。
また、前記増幅器は、カスコード接続された第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3のボンディングワイヤの一端に接続され、前記第3のボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号を入力する前記入力端子に接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、前記 2のボンディングワイヤを介してグランドに接続され、前記第2の電界効果トランジスタのドレインは第4のボンディングワイヤの一端に接続され、前記第4のボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号を出力する前記出力端子に接続され、前記第2の電界効果トランジスタのドレインと前記第4のボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は前記1のボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと前記1のボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと前記2のボンディングワイヤの接続点に接続されてなるものも好適である。
  In order to achieve the above object of the present invention, an amplifier according to the present invention comprises:
  An amplifier formed on a semiconductor chip, which is either between an input line between the input stage and the input terminal of the amplifier and the ground, or between an output line between the output stage and the output terminal of the amplifier and the ground. In an amplifier provided with a matching capacitive element,
  The matching capacitive element is a first capacitorofThe matching capacitive element and the first capacitor are connected to the ground via a bonding wire.ofA connection point with a bonding wire is connected to the matching capacitive element and the firstofA resistor for improving stability to reduce the Q of the series circuit by the bonding wire, and the secondofIt is connected to the ground via a bonding wire.
  In such a configuration, the amplifier is cascode-connected.First1 and a second field effect transistor, wherein the first field effect transistor is provided as a source grounded amplifier, and the second field effect transistor is provided as a gate grounded amplifier.
  The gate of the first field effect transistor is connected to one end of a first DC cut capacitor, and the other end of the first DC cut capacitor is third.ofConnected to one end of the bonding wire,ofThe other end of the bonding wire is connected via the input impedance matching circuit.,High frequency signalEnter the aboveAn input terminal connected to the first DC cut capacitor and the third DC cut capacitor;ofOne end of a matching capacitor as a matching capacitive element is connected to the connection point of the bonding wire, and the other end of the matching capacitor isSaidFirst1'sConnected to ground via a bonding wire, the source of the first field effect transistor is connected to one end of a source inductor, and the other end of the source inductor isSaidFirst2Connected to the ground via a bonding wire, the source inductor andSaidFirst2The connection point of the bonding wire is connected to the matching capacitor via the stability improving resistor.SaidFirst1'sThe drain of the second field effect transistor is connected to the connection point of the bonding wire,FourConnected to one end of the bonding wire,FourThe other end of the bonding wire is connected to the output impedance matching circuit.,High frequency signalTo output the aboveWhat is connected to the output terminal is suitable.
  The amplifier is cascode-connected.First1 and a second field effect transistor, wherein the first field effect transistor is provided as a source grounded amplifier, and the second field effect transistor is provided as a gate grounded amplifier.
  The gate of the first field effect transistor is connected to one end of a first DC cut capacitor, and the other end of the first DC cut capacitor isThreeConnected to one end of the bonding wire,ThreeThe other end of the bonding wire is connected via the input impedance matching circuit.,High frequency signalEnter the aboveConnected to an input terminal, the source of the first field effect transistor is connected to one end of a source inductor, and the other end of the source inductor isSaidFirst 2The drain of the second field effect transistor is connected to the ground via a bonding wire,FourConnected to one end of the bonding wire,FourThe other end of the bonding wire is connected to the output impedance matching circuit.,High frequency signalTo output the aboveAn output terminal connected to the drain of the second field effect transistor;FourOne end of a matching capacitor as a matching capacitive element is connected to the connection point of the bonding wire, and the other end of the matching capacitor isSaidFirst1'sConnected to the ground via a bonding wire, and the matching capacitor andSaidFirst1'sThe connection point of the bonding wire is connected to the source inductor via the stability improving resistor.SaidFirst2What is connected to the connection point of a bonding wire is also suitable.

本発明によれば、従来と異なり、特定の周波数における入力リターンロスの悪化を招くことなく、安定性の高い増幅器を提供することができるという効果を奏するものである。  According to the present invention, unlike the conventional case, there is an effect that it is possible to provide a highly stable amplifier without causing deterioration of input return loss at a specific frequency.

本発明の実施の形態における増幅器の第1の基本回路構成例を示す構成図である。It is a block diagram which shows the 1st example of a basic circuit structure of the amplifier in embodiment of this invention. 本発明の実施の形態における増幅器の第2の基本回路構成例を示す構成図である。It is a block diagram which shows the 2nd example of a basic circuit structure of the amplifier in embodiment of this invention. 図1に示された基本回路構成例の第1の具体回路例を示す回路図である。FIG. 2 is a circuit diagram showing a first specific circuit example of the basic circuit configuration example shown in FIG. 1. 図1に示された基本回路構成例の第2の具体回路例を示す回路図である。FIG. 3 is a circuit diagram showing a second specific circuit example of the basic circuit configuration example shown in FIG. 1. 図2に示された基本回路構成例の第1の具体回路例を示す回路図である。FIG. 3 is a circuit diagram showing a first specific circuit example of the basic circuit configuration example shown in FIG. 2. 図2に示された基本回路構成例の第2の具体回路例を示す回路図である。FIG. 3 is a circuit diagram showing a second specific circuit example of the basic circuit configuration example shown in FIG. 2. 図1に示された基本回路構成例の増幅器におけるS11の周波数特性例を示す特性線図である。FIG. 2 is a characteristic diagram showing an example of frequency characteristics of S11 in the amplifier of the basic circuit configuration example shown in FIG. 図1に示された基本回路構成例の増幅器におけるkファクターの周波数特性例を示す特性線図である。FIG. 2 is a characteristic diagram showing an example of a k-factor frequency characteristic in the amplifier of the basic circuit configuration example shown in FIG. 1. 従来の増幅器の第1の回路構成例を示す回路図である。It is a circuit diagram which shows the 1st circuit structural example of the conventional amplifier. 従来の増幅器の第2の回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd circuit structural example of the conventional amplifier. 図10に示された従来の増幅器におけるS11の周波数特性例を示す特性線図である。It is a characteristic diagram which shows the example of a frequency characteristic of S11 in the conventional amplifier shown by FIG. 図10に示された従来の増幅器におけるkファクターの周波数特性例を示す特性線図である。It is a characteristic diagram which shows the example of a frequency characteristic of k factor in the conventional amplifier shown by FIG.

以下、本発明の実施の形態について、図1乃至図8を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅器の第1の基本回路構成例について、図1を参照しつつ説明する。
この第1の基本回路例における増幅器は、高周波信号入力端子101と高周波信号出力端子103の間に増幅回路部102が設けられると共に、増幅回路部102の入力段と高周波信号入力端子101間の入力ラインとグランドとの間に、容量素子104と第1のボンディングワイヤ105が、増幅回路部102の入力段側から順に直列接続されて設けられている。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 8.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first basic circuit configuration example of the amplifier according to the embodiment of the present invention will be described with reference to FIG.
In the amplifier in the first basic circuit example, an amplifier circuit unit 102 is provided between the high-frequency signal input terminal 101 and the high-frequency signal output terminal 103, and an input between the input stage of the amplifier circuit unit 102 and the high-frequency signal input terminal 101. Between the line and the ground, the capacitive element 104 and the first bonding wire 105 are provided in series connected in order from the input stage side of the amplifier circuit section 102.

さらに、第1のボンディングワイヤ105と整合用容量素子104の接続点と、グランドとの間には、抵抗106と第2のボンディングワイヤ107が、先の接続点側から順に直列接続されて設けられたものとなっている。
かかる構成における回路動作については、図3及び図4に示された具体回路例において説明することとする。
Further, a resistor 106 and a second bonding wire 107 are connected in series from the previous connection point side between the connection point of the first bonding wire 105 and the matching capacitive element 104 and the ground. It has become.
The circuit operation in such a configuration will be described in the specific circuit examples shown in FIGS.

図2には、本発明の実施の形態における増幅器の第2の基本回路例が示されており、以下、同図を参照しつつ、この第2の基本回路例について説明する。
なお、図1に示された基本回路例と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の基本回路例における増幅器においては、増幅回路部102の出力段と高周波信号出力端子103間の出力ラインとグランドとの間に、整合用容量素子104と第1のボンディングワイヤ105が、増幅回路部102の出力段側から順に直列接続されて設けられている。
FIG. 2 shows a second basic circuit example of the amplifier according to the embodiment of the present invention. Hereinafter, the second basic circuit example will be described with reference to FIG.
The detailed description of the same components as those in the basic circuit example shown in FIG. 1 will be omitted, and different points will be mainly described below.
In the amplifier in the second basic circuit example, the matching capacitive element 104 and the first bonding wire 105 are provided between the output stage of the amplifier circuit unit 102 and the output line between the high-frequency signal output terminal 103 and the ground. The amplifier circuit unit 102 is connected in series from the output stage side.

さらに、第1のボンディングワイヤ105と整合用容量素子104の接続点と、グランドとの間には、抵抗106と第2のボンディングワイヤ107が、先の接続点側から順に直列接続されて設けられたものとなっている。
なお、かかる構成における回路動作については、図5及び図6に示された具体回路例において説明することとする。
Further, a resistor 106 and a second bonding wire 107 are connected in series from the previous connection point side between the connection point of the first bonding wire 105 and the matching capacitive element 104 and the ground. It has become.
Note that the circuit operation in such a configuration will be described in the specific circuit examples shown in FIGS.

図3には、図1に示された第1の基本回路例の具体的な回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
この増幅器は、第1、第2及び第4の電界効果トランジスタ(以下、「FET」という)8,9,23を主たる構成要素としてなる増幅回路部102と、第3のFET18を主たる構成要素としてなるバイパス経路108とを有して、例えば、半導体チップ上に形成されてなるものである。なお、本発明の実施の形態において、第1乃至第4のFET8,9,18,23は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。
FIG. 3 shows a specific circuit configuration example of the first basic circuit example shown in FIG. 1. Hereinafter, the specific circuit example will be described with reference to FIG.
This amplifier has an amplifier circuit section 102 mainly composed of first, second and fourth field effect transistors (hereinafter referred to as “FETs”) 8, 9, and 23, and a third FET 18 as principal components. For example, the semiconductor device is formed on a semiconductor chip. In the embodiment of the present invention, the first to fourth FETs 8, 9, 18, and 23 use enhancement type single gate field effect transistors.

まず、増幅回路部102において、第1のFET8のゲートG1は、電力供給用抵抗器4を介して第1のゲート電圧供給端子5に接続されると共に、第1のDCカットキャパシタ3、第のボンディングワイヤ26、及び、入力インピーダンス整合回路2を介して高周波信号入力端子1に接続されるようになっている。また、第1のDCカットキャパシタ3と第のボンディングワイヤ26の接続点とグランドとの間には、その接続点側から順に、整合用キャパシタ25及び第のボンディングワイヤ27が直列接続されて設けられている。First, in the amplifier circuit unit 102, the gate G1 of the first FET 8 is connected to the first gate voltage supply terminal 5 via the power supply resistor 4, and the first DC cut capacitor 3 and the third Are connected to the high frequency signal input terminal 1 via the bonding wire 26 and the input impedance matching circuit 2. Further, between the connection point of the first DC cut capacitor 3 and the third bonding wire 26 and the ground, the matching capacitor 25 and the first bonding wire 27 are connected in series from the connection point side. Is provided.

一方、第1のFET8のソースS1は、スパイラルソースインダクタンス10及び第のボンディングワイヤ28を介してグランドに接続されており、スパイラルソースインダクタンス10と第のボンディングワイヤ28の接続点は、安定性改善用抵抗器34を介して、先の整合用キャパシタ25と第のボンディングワイヤ27の接続点と接続されている。On the other hand, the source S1 of the first FET8 is connected to ground via a spiral source inductance 10 and the second bonding wire 28, a spiral source inductance 10 connected point of the second bonding wires 28, stability The connection point between the matching capacitor 25 and the first bonding wire 27 is connected via the improvement resistor 34.

さらに、第1のFET8のドレインD1は、第2のFET9のソースS2に接続されて、第1及び第2のFET1,2によりカスコードアンプが形成されるようになっており、第2のFET9のドレインD2は、第のボンディングワイヤ31、出力インピーダンス整合回路11及び第2のDCカットキャパシタ14を介して高周波信号出力端子15に接続されている。
そして、出力インピーダンス整合回路11と第2のDCカットキャパシタ14との間には、チョークインダクタンス12を介して電源供給端子13が接続されて、外部からの電源電圧の供給が行われるようになっている。
Further, the drain D1 of the first FET 8 is connected to the source S2 of the second FET 9 so that a cascode amplifier is formed by the first and second FETs 1 and 2. The drain D <b> 2 is connected to the high-frequency signal output terminal 15 through the fourth bonding wire 31, the output impedance matching circuit 11, and the second DC cut capacitor 14.
A power supply terminal 13 is connected between the output impedance matching circuit 11 and the second DC cut capacitor 14 via a choke inductance 12 so that an external power supply voltage is supplied. Yes.

また、第2のFET9のゲートG2には、第2のゲート電圧供給端子6を介して外部からゲート電圧が供給されるようになっていると共に、ゲートG2はバイパスキャパシタ7及び第5のボンディングワイヤ30を介してグランドに接続されたものとなっている。
また、先の第1のFET8のドレインD1と第2のFET9のソースS2の接続点には、第4のFET23のドレインD4が接続されている。そして、第4のFET23のソースS4は第のボンディングワイヤ29を介してグランドに接続される一方、ゲートG4には第2の制御電圧供給端子24を介してこの第4のFET23の動作、非動作を制御するための制御電圧が外部から印加されるようになっている。
A gate voltage is supplied to the gate G2 of the second FET 9 from the outside via the second gate voltage supply terminal 6, and the gate G2 is connected to the bypass capacitor 7 and the fifth bonding wire. It is connected to the ground via 30.
The drain D4 of the fourth FET 23 is connected to the connection point between the drain D1 of the first FET 8 and the source S2 of the second FET 9. The source S4 of the fourth FET 23 is connected to the ground through the sixth bonding wire 29, while the gate G4 is connected to the ground via the second control voltage supply terminal 24. A control voltage for controlling the operation is applied from the outside.

次に、バイパス経路108の構成について説明すれば、まず、バイパス経路108の主たる構成要素である第3のFET18のソースS3は、第3のDCカットキャパシタ16を介して、第のボンディングワイヤ26と第1のDCカットキャパシタ3の接続点に接続されると共に、第1の接地用抵抗器17及び第7のボンディングワイヤ32を介してグランドに接地されたものとなっている。
一方、第3のFET18のドレインD3は、第4のDCカットキャパシタ20を介して、第2のFET9のドレインD2と第のボンディングワイヤ31との接続点に接続されると共に、第2の接地用抵抗器19及び第8のボンディングワイヤ33を介してグランドに接地されたものとなっている。
また、第3のFET18のゲートG3は、ゲートバイアス供給用抵抗器21を介して第一の制御電圧供給端子22に接続されて、外部から第3のFET18の動作状態を制御するための制御電圧が印加されるようになっている。
Next, will be described the configuration of the bypass path 108, first, the source S3 of the third FET18 is the main component of the bypass path 108, through the third DC cut capacitor 16, a third bonding wire 26 Are connected to the connection point of the first DC cut capacitor 3 and grounded via the first grounding resistor 17 and the seventh bonding wire 32.
On the other hand, the drain D3 of the third FET 18 is connected to the connection point between the drain D2 of the second FET 9 and the fourth bonding wire 31 via the fourth DC cut capacitor 20, and is connected to the second ground. The resistor 19 and the eighth bonding wire 33 are connected to the ground.
Further, the gate G3 of the third FET 18 is connected to the first control voltage supply terminal 22 via the gate bias supply resistor 21, and a control voltage for controlling the operating state of the third FET 18 from the outside. Is applied.

次に、上記構成における動作について説明する。
増幅回路部102とバイパス経路108の基本的な動作は、従来回路(例えば、図10参照)と基本的に同一であるので、以下、異なる点を中心に説明することとする。
まず、上述の構成において、第1及び第2のゲート電圧供給端子5,6には、同相のゲート電圧を、第1及び第2の制御電圧供給端子22,24には、第1及び第2のゲート電圧供給端子5,6に印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、増幅動作と非増幅動作(バイパス動作)を選択的になし得るものとなっている。
Next, the operation in the above configuration will be described.
Since the basic operations of the amplifier circuit unit 102 and the bypass path 108 are basically the same as those of the conventional circuit (for example, see FIG. 10), the following description will focus on differences.
First, in the above configuration, the first and second gate voltage supply terminals 5 and 6 have the same phase gate voltage, and the first and second control voltage supply terminals 22 and 24 have the first and second gate voltages. By appropriately applying a control voltage having a phase opposite to the voltage applied to the gate voltage supply terminals 5 and 6, the amplification operation and the non-amplification operation (bypass operation) can be selectively performed. .

特に、本発明の実施の形態においては、整合用キャパシタ25と第のボンディングワイヤ27のインダクタンス成分により直列共振が生じ、その共振周波数においてS11が悪化する要因となる。この際、安定性改善用抵抗器34は、整合用キャパシタ25と第のボンディングワイヤ27の直列共振回路のQを下げるため、直列共振回路の共振周波数でのS11の悪化が抑制され、増幅動作の安定性が向上されるものとなっている。In particular, in the embodiment of the present invention, series resonance occurs due to the inductance components of the matching capacitor 25 and the first bonding wire 27, which causes S11 to deteriorate at the resonance frequency. At this time, the stability improving resistor 34 lowers the Q of the series resonance circuit of the matching capacitor 25 and the first bonding wire 27, so that the deterioration of S11 at the resonance frequency of the series resonance circuit is suppressed, and an amplification operation is performed. The stability of is improved.

図7には、図3に示された回路構成におけるS11のシミュレーション結果を示す特性線図が示されており、従来回路(図10参照)の同様のシミュレーション結果である図11の特性線図と比較しつつ説明する。
図7は、高周波信号入力端子1より観測したS11の周波数特性のシミュレーション結果を示しており、図11も同様である。
シミュレーションの条件としては、整合用キャパシタ25と第のボンディングワイヤ27は、従来回路の対応するそれぞれの素子と同じ値とした。また、安定性改善用抵抗器34は40Ωとした。
FIG. 7 is a characteristic diagram showing the simulation result of S11 in the circuit configuration shown in FIG. 3, and the characteristic diagram of FIG. 11 is the same simulation result of the conventional circuit (see FIG. 10). A description will be given while comparing.
FIG. 7 shows the simulation result of the frequency characteristic of S11 observed from the high frequency signal input terminal 1, and FIG. 11 is the same.
As a simulation condition, the matching capacitor 25 and the first bonding wire 27 were set to the same values as the corresponding elements of the conventional circuit. The stability improving resistor 34 was set to 40Ω.

従来回路の場合、4.7GHzにおいてS11の悪化が確認できるが(図11参照)、これは、整合用キャパシタ25Aとボンディングワイヤ27Aのインダクタンス成分により生じる共振周波数と同一の値である。
図3に示された本発明の実施の形態における回路においても、整合用キャパシタ25と第のボンディングワイヤ27のインダクタンス成分は、従来回路と等価であるが、4.7GHzにおけるS11の悪化は生じていないことが確認できる(図7参照)。
In the case of the conventional circuit, the deterioration of S11 can be confirmed at 4.7 GHz (see FIG. 11), which is the same value as the resonance frequency generated by the inductance components of the matching capacitor 25A and the bonding wire 27A.
Also in the circuit according to the embodiment of the present invention shown in FIG. 3, the inductance components of the matching capacitor 25 and the first bonding wire 27 are equivalent to those of the conventional circuit, but the deterioration of S11 at 4.7 GHz occurs. (See FIG. 7).

次に、図8には、図3に示された回路構成におけるkファクタ(安定係数)のシミュレーション結果を示す特性線図が示されており、従来回路(図10参照)の同様のシミュレーション結果である図12の特性線図と比較しつつ説明する。
従来回路の場合、4.7GHzにおいてkファクターは急激に低下している(図12参照)のに対して、本発明の実施の形態における回路にあっては、そのようなkファクターの急激な低下が生じないものとなっていることが確認できる(図8参照)。
Next, FIG. 8 shows a characteristic diagram showing a simulation result of the k factor (stability coefficient) in the circuit configuration shown in FIG. 3, which is similar to the simulation result of the conventional circuit (see FIG. 10). This will be described in comparison with a characteristic diagram of FIG.
In the case of the conventional circuit, the k factor rapidly decreases at 4.7 GHz (see FIG. 12), whereas in the circuit according to the embodiment of the present invention, such a rapid decrease in k factor. It can be confirmed that no occurrence occurs (see FIG. 8).

次に、図4には、先に図1に示された第2の基本回路についての第2の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の回路構成例は、互いに逆方向(Back-to-Back)に接続されて一組をなしESD保護ダイオードとして機能する第1及び第2のダイオード25a,25bを、図3における整合用キャパシタ25に代えて用いる構成としたものである。
Next, FIG. 4 shows a second specific circuit configuration example of the second basic circuit previously shown in FIG. 1, and this specific circuit example will be described below with reference to FIG. Will be described.
The same constituent elements as those shown in FIG. 3 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The second circuit configuration example includes the first and second diodes 25a and 25b, which are connected in reverse directions (Back-to-Back) and function as an ESD protection diode. In this configuration, the capacitor 25 is used instead.

すなわち、第1のダイオード25aと第2のダイオード25bは、カソードが相互に接続され、第1のダイオード25aのアノードは、第1のDCカットキャパシタ3と第のボンディングワイヤ26の接続点に接続される一方、第2のダイオード25bのアノードは、第のボンディングワイヤ27を介してグランドに接続されるようになっている。
かかる構成においては、第1及び第2のダイオード25a,25bが有する容量成分が、図3における整合用キャパシタ25と等価な作用を果たすものとなっている。
したがって、回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
That is, the cathodes of the first diode 25 a and the second diode 25 b are connected to each other, and the anode of the first diode 25 a is connected to the connection point between the first DC cut capacitor 3 and the third bonding wire 26. On the other hand, the anode of the second diode 25 b is connected to the ground via the first bonding wire 27.
In such a configuration, the capacitance components of the first and second diodes 25a and 25b perform an action equivalent to that of the matching capacitor 25 in FIG.
Therefore, the circuit operation is basically the same as the circuit operation described with reference to FIG. 3, and thus detailed description thereof is omitted here.

次に、図5には、先に図2に示された第2の基本回路についての第1の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
Next, FIG. 5 shows a first specific circuit configuration example of the second basic circuit previously shown in FIG. 2, and this specific circuit example will be described below with reference to FIG. Will be described.
The same constituent elements as those shown in FIG. 3 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.

この具体回路例においては、第2のFET9のドレインD2と第のボンディングワイヤ31の接続点とグランドとの間に、整合用キャパシタ25及び第のボンディングワイヤ27が順に直列接続されて設けられたものとなっている。
そして、整合用キャパシタ25と第のボンディングワイヤ27の相互の接続点は、安定性改善用抵抗器34を介して、スパイラルソースインダクタンス10と第のボンディングワイヤ28の接続点に接続されたものとなっている。
かかる構成においては、整合用キャパシタ25と第のボンディングワイヤ27の直列回路が、高周波信号出力端子15側に設けられている点が、図3、図4に示された具体回路例と異なるものであるが、その回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
In this specific circuit example, the matching capacitor 25 and the first bonding wire 27 are sequentially connected in series between the connection point of the drain D2 of the second FET 9 and the fourth bonding wire 31 and the ground. It has become.
The connection point between the matching capacitor 25 and the first bonding wire 27 is connected to the connection point between the spiral source inductance 10 and the second bonding wire 28 via the stability improving resistor 34. It has become.
In such a configuration, the series circuit of the matching capacitor 25 and the first bonding wire 27 is different from the specific circuit examples shown in FIGS. 3 and 4 in that the series circuit is provided on the high-frequency signal output terminal 15 side. However, the circuit operation is basically the same as the circuit operation described with reference to FIG. 3, and thus detailed description thereof is omitted here.

次に、図6には、先に図2に示された第2の基本回路についての第2の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の具体回路構成例は、図5における整合用キャパシタ25に代えて、互いに逆方向(Back-to-Back)に接続されて一組をなしESD保護ダイオードとして機能する第1及び第2のダイオード25a,25bを用いた構成となっているものである。
Next, FIG. 6 shows a second specific circuit configuration example of the second basic circuit previously shown in FIG. 2, and this specific circuit example will be described below with reference to FIG. Will be described.
The same constituent elements as those shown in FIG. 3 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In this second specific circuit configuration example, instead of the matching capacitor 25 in FIG. 5, the first and second circuits are connected in the opposite directions (Back-to-Back) to form a pair and function as ESD protection diodes. The diodes 25a and 25b are used.

すなわち、第1のダイオード25aと第2のダイオード25bは、カソードが相互に接続され、第1のダイオード25aのアノードは、第2のFET9のドレインと第のボンディングワイヤ31の接続点に接続される一方、第2のダイオード25bのアノードは、第のボンディングワイヤ27を介してグランドに接続されるようになっている。
かかる構成における回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
That is, the cathodes of the first diode 25a and the second diode 25b are connected to each other, and the anode of the first diode 25a is connected to the connection point between the drain of the second FET 9 and the fourth bonding wire 31. On the other hand, the anode of the second diode 25 b is connected to the ground via the first bonding wire 27.
The circuit operation in such a configuration is basically the same as the circuit operation described with reference to FIG. 3, and thus detailed description thereof is omitted here.

入力リターンロスの悪化を抑え、高い安定性が所望される増幅器に適用できる。  The present invention can be applied to an amplifier in which deterioration of input return loss is suppressed and high stability is desired.

25…整合用キャパシタ
27…第のボンディングワイヤ
28…第のボンディングワイヤ
34…安定性改善用抵抗器
102…増幅回路部
108…バイパス経路

25 ... matching capacitor 27 ... first bonding wire 28 ... second bonding wire 34 ... improved stability resistor 102 ... amplifier circuit portion 108 ... bypass path

Claims (4)

半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第1ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第1ボンディングワイヤとの接続点を、前記整合用容量素子と前記第1ボンディングワイヤによる直列回路のQ低減のための安定性改善用抵抗器、及び、第2ボンディングワイヤを介してグランドに接続してなることを特徴とする増幅器。
An amplifier formed on a semiconductor chip, which is either between an input line between the input stage and the input terminal of the amplifier and the ground, or between an output line between the output stage and the output terminal of the amplifier and the ground. In an amplifier provided with a matching capacitive element,
The matching capacitor elements, as well as connected to the ground through a first bonding wire, a connection point between the matching capacitor element the first bonding wires, the first bonding and the matching capacitor element stability improvement resistor for Q reduction series circuit by wire, and an amplifier, characterized in that formed by connecting the ground through a second bonding wire.
前記増幅器は、カスコード接続された第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3ボンディングワイヤの一端に接続され、前記第3ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号を入力する前記入力端子に接続され、前記第1のDCカットキャパシタと前記第3ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は前記1のボンディングワイヤを介してグランドに接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、前記2のボンディングワイヤを介してグランドに接続され、前記ソースインダクタと前記2のボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと前記1のボンディングワイヤの接続点に接続され、前記第2の電界効果トランジスタのドレインは第4のボンディングワイヤの一端に接続され、前記第4のボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号を出力する前記出力端子に接続されてなることを特徴とする請求項1記載の増幅器。
It said amplifier comprises a first and a second field effect transistor connected in cascode, as the first field effect transistor is a source-grounded amplifier, the second field effect transistor is a gate-grounded amplifier, to operate each Provided,
The first gate of the field effect transistor is connected to one end of the first DC cut capacitor, the other end of the first DC cut capacitor is connected to one end of the third bonding wire, the third the other end of the bonding wire via an input impedance matching circuit, connected to said input terminal for inputting a high frequency signal, wherein the connecting point of the first DC cut capacitor third bonding wire, matching capacity is connected to one end of the matching capacitor as an element, the other end of the matching capacitor is connected to the ground through the first bonding wire, a source of said first field effect transistor, one end of the source inductor is connected, the other end of the source inductor is connected to a ground via the second bonding wires, the Over scan inductor and a connection point of the second bonding wire is connected to said connection point of the stability improvement resistors the matching capacitors through the first bonding wire, a drain of said second field effect transistor claim is connected to one end of the fourth bonding wire, the other end of said fourth bonding wire via the output impedance matching circuit, characterized by comprising connected to the output terminal for outputting a high-frequency signal The amplifier according to 1.
前記増幅器は、カスコード接続された第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3のボンディングワイヤの一端に接続され、前記第3のボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号を入力する前記入力端子に接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、前記 2のボンディングワイヤを介してグランドに接続され、前記第2の電界効果トランジスタのドレインは第4のボンディングワイヤの一端に接続され、前記第4のボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号を出力する前記出力端子に接続され、前記第2の電界効果トランジスタのドレインと前記第4のボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は前記1のボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと前記1のボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと前記2のボンディングワイヤの接続点に接続されてなることを特徴とする請求項1記載の増幅器。
  The amplifier is cascode connectedFirst1 and a second field effect transistor, wherein the first field effect transistor is provided as a source grounded amplifier, and the second field effect transistor is provided as a gate grounded amplifier.
  The gate of the first field effect transistor is connected to one end of a first DC cut capacitor, and the other end of the first DC cut capacitor isThreeConnected to one end of the bonding wire,ThreeThe other end of the bonding wire is connected via the input impedance matching circuit.,High frequency signalEnter the aboveConnected to an input terminal, the source of the first field effect transistor is connected to one end of a source inductor, and the other end of the source inductor isSaidFirst 2The drain of the second field effect transistor is connected to the ground via a bonding wire,FourConnected to one end of the bonding wire,FourThe other end of the bonding wire is connected to the output impedance matching circuit.,High frequency signalTo output the aboveAn output terminal connected to the drain of the second field effect transistor;FourOne end of a matching capacitor as a matching capacitive element is connected to the connection point of the bonding wire, and the other end of the matching capacitor isSaidFirst1'sConnected to the ground via a bonding wire, and the matching capacitor andSaidFirst1'sThe connection point of the bonding wire is connected to the source inductor via the stability improving resistor.SaidFirst22. The amplifier according to claim 1, wherein the amplifier is connected to a connection point of a bonding wire.
前記整合用キャパシタに代えて、ESD保護ダイオードを用いてなることを特徴とする請求項2、又は、請求項3いずれか記載の増幅器。  4. The amplifier according to claim 2, wherein an ESD protection diode is used instead of the matching capacitor.
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