JP5077986B2

JP5077986B2 - 半導体集積回路

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Publication number: JP5077986B2
Application number: JP2006236119A
Authority: JP
Inventors: 雄介菅野; 謙一吉住
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2012-11-21
Anticipated expiration: 2026-08-31
Also published as: JP2008060370A; US20080054946A1; US7569899B2; US7755148B2; US20090200617A1

Description

本発明は、半導体集積回路に関し、例えば携帯機器向けシステムＬＳＩやマイクロプロセッサに適用して有用な技術に関する。

半導体の微細加工技術の進歩により、一つのＬＳＩに集積される回路ブロックの数が激増し、従来考えられなかった複雑な情報処理を一つのチップで実現することが可能となった。このようなＬＳＩは、ＳｏＣ（ＳｙｓｔｅｍｏｎａＣｈｉｐ）と呼ばれており、例えば携帯機器向けシステムに適用されている。ところが、トランジスタ単体のリーク電流は、半導体の微細加工技術が進歩することで増大してしまう傾向にある。このため、ＳｏＣ全体のリーク電流は、非常に多くなってきている。

このような一つのチップに多数の回路ブロックが集積されるＳｏＣには、携帯機器等に求められる高機能化に伴い、回路ブロックの更なる高速動作の要求が高まってきている。そのような高速動作を実現するために、例えば閾値電圧の小さいトランジスタや、ゲート絶縁膜厚の薄いトランジスタ等の高速動作が可能なトランジスタを用いたとしても、リーク電流の増大は避けられない。そのため、ＳｏＣでは、リーク電流の増大を防止すると共に、高速動作を実現することが重要になってきている。

携帯機器向けシステム等に適用されるＳｏＣでは、集積されている回路ブロックを排他的に使用することができ、例えば使用シーン（以下、単にモードという）に応じて必要な回路のみを動作させることが一般的になってきている。つまり、ＳｏＣでは、集積されている回路ブロックの動作時と非動作時を明確に区別することができる。このような技術を利用すると、動作時に非常に高速に動作させ、かつ、非動作時にはリーク電流を小さくするためには、高速動作可能な高速なデバイスで回路を構成し、非動作時にきめ細かく電源遮断を実施することが考えられる。

特許文献１には、トランジスタのゲート絶縁膜厚の厚いスイッチで制御することで、リーク電流を非常に削減できる電源遮断の制御方式が開示されている。しかしながら、このようなゲート絶縁膜厚の厚いスイッチは面積を多く消費するので、チップ内部に多数の電源遮断領域を設ける場合には、面積的なオーバーヘッドが非常に大きくなり実装が困難となりつつある。一方、ゲート絶縁膜厚の薄いスイッチで電源遮断を行うと、上記ゲート絶縁膜厚の厚いトランジスタで電源遮断する場合と比べて、電源スイッチの面積増加を少なくできるものの、リーク電流を削減する十分な効果を得られない。

特許文献２には、ＬＳＩの電源遮断を階層的に実施することで、電源遮断される回路の電圧レベルが不安定となる時間を短縮し、次に電圧を印加して元に戻すための時間を高速化する技術が開示されている。

非特許文献１には、チップ内に設けられた複数の電源ドメインと、電源ドメインのための電源スイッチ（ＰＳＷ）と、電源ドメインに配置されるＳＲＡＭマクロ等とを有するＳｏＣが開示されている。ここで、電源ドメインとは、電源スイッチで電源遮断を行うことができる領域をいい、上記電源遮断領域に対応している。この電源スイッチは、ゲート酸化膜厚が厚く、閾値電圧の高いｎチャンネル型ＭＯＳトランジスタからなり、外部入出力回路（Ｉ／Ｏ）で用いられるトランジスタが利用される。また、ＳＲＡＭマクロには、リーク電流を小さくするための専用の電源スイッチが設けられている。

特開２００４−２３５４７０号公報特開平６−２０３５５８号公報 Y.Kanno, et al., "Hierarchical Power Distribution with 20 Power Domains in 90-nm Low-Power Multi-CPU Processor," ISSCC Dig. Tech. Papers, pp.540-541,671,Feb.,2006.

本発明者は、電源スイッチの配置や面積、さらにゲート絶縁膜厚を考慮して、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、きめ細かい電源遮断制御を行う手段について検討した。特許文献２では、ＬＳＩの電源遮断を階層的に行うものの、トランジスタのゲート絶縁膜厚についての記載はない。電源スイッチの配置については、従来、電源スイッチを縦積み、即ち直列接続することは一般的ではなかった。これは、電源スイッチを構成するトランジスタのオン抵抗が直列に接続されることで、オン電流が小さくなり、性能劣化（速度劣化）に響くことが懸念されるためである。そのため、例えば大電流を消費する回路ブロックに縦積みの電源スイッチを設けるのは、速度劣化が生じても構わない場合に限定されていた。しかしながら、本発明者は、高速に動作する回路ブロックに対する電源スイッチの影響を詳細に検討した結果、電源スイッチを縦積みにして電源遮断を行う場合であっても、回路ブロックの回路規模や電源スイッチの面積（以下、ＳＷ面積という）を考慮すれば、電源スイッチを縦積みにしない場合と比較しても、速度劣化が軽微であることを見出した。ここで、回路規模とは、回路ブロックのゲート数に対応している。また、ゲート数に応じた回路ブロックの面積を、論理部面積という。本明細書中、論理部面積とＳＷ面積の合計面積に対するＳＷ面積の割合（％）を面積オーバーヘッド（以下、面積ＯＨという）と称する。

非特許文献１では、膜厚の異なるゲート酸化膜を用いた電源スイッチを縦積みにする構成が開示されているものの、リーク電流を削減するために、ＳＲＡＭマクロでのメモリセルアレイの面積と、このメモリセルアレイに対応する専用の電源スイッチの面積に基づく面積ＯＨを考慮してはいない。

本発明の目的は、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、きめ細かい電源遮断制御を行うことができる半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体集積回路（ＬＳＩ：図２）は、複数の第１電源スイッチ（ＳＷ１〜ＳＷ４）と、第１グランド配線（ＶＳＳＭ１〜ＶＳＳＭ４）と、複数の第２電源スイッチ（ＳＷＮ１１〜ＳＷＮ４２）と、第２グランド配線（ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２）と、第１電源配線（ＶＤＤＭ１〜ＶＤＤＭ４）と、複数の回路ブロック（ＩＰ：図１）と、第１制御回路（ＰＳＷＣ１〜ＰＳＷＣ４）と、第２制御回路（ＳＣＢ１〜ＳＣＢ４）と、を備える。第１電源スイッチは、グランド電圧（ＶＳＳ）を受ける。第１グランド配線は、前記第１電源スイッチに接続される。第２電源スイッチは、前記第１グランド配線に接続され、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄い。第２グランド配線は、前記複数の第２電源スイッチにそれぞれ接続される。第１電源配線は、電源電圧を受ける。回路ブロックは、前記第２グランド配線と前記第１電源配線にそれぞれ接続される。第１制御回路は、前記第１電源スイッチを個別に制御する。第２制御回路は、前記第２電源スイッチを個別に制御する。

上記より、第１電源スイッチには、第１グランド配線を介して複数の第２電源スイッチが接続されており、第１電源スイッチと複数の第２電源スイッチは、縦積みに配置され階層化構造となっている。また、第１電源スイッチは、ゲート絶縁膜が第２電源スイッチのゲート絶縁膜よりも厚いので、閾値電圧が高く、リーク電流を削減できる。そして、第１制御回路は、第１電源スイッチを個別に制御するので、例えば特定の第１電源スイッチに接続された複数の第２電源スイッチを介して電流が供給される全ての回路ブロックを使用しないモードにおいて、特定の第１電源スイッチをオフ状態にすれば、これらの回路ブロックをまとめて電源遮断することができる。特に、半導体集積回路全体がスタンバイ状態にある場合には、第１制御回路は、複数の第１電源スイッチを全てオフ状態にすることで、リーク電流を大幅に削減できる。また、第２電源スイッチは、ゲート絶縁膜が第１電源スイッチのゲート絶縁膜よりも薄いので、閾値電圧が低く、高速動作が可能である。そして、第２制御回路は、第２電源スイッチを個別に制御するので、例えば特定の第２電源スイッチを介して電流が供給される回路ブロックを使用しないモードにおいて、特定の第２電源スイッチをオフ状態にすれば、特定の回路ブロックの電源遮断を高速に行うことができる。要するに、ゲート絶縁膜厚が異なる第１電源スイッチと第２電源スイッチを階層化構造とし、第１制御回路と第２制御回路でこれらを個別に制御することにより、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、各種モードに応じたきめ細かい電源遮断制御を行うことができる。

本発明の具体的な一つの形態として、半導体基板（ＳＵＢ：図６）に複数配置された外部入出力回路（Ｉ／Ｏ）を更に有する。前記第１電源スイッチは、前記外部入出力回路の領域に配置されているトランジスタと同一のトランジスタから形成される。前記第２電源スイッチは、前記回路ブロックの領域に配置されているトランジスタと同一のトランジスタから形成される。上記より、第１電源スイッチは、ゲート絶縁膜が厚く、閾値電圧が高いので、リーク電流を削減できる。第２電源スイッチは、ゲート絶縁膜が薄く、閾値電圧が低いので、高速動作が可能とされる。

本発明の具体的な一つの形態として、前記第２グランド配線は、前記回路ブロックの領域内で略均一に導通して配線される。前記第２電源スイッチは、前記第２グランド配線に分散して配置される。上記より、回路ブロックの領域内には第２電源スイッチが分散して配置され、それぞれの第２電源スイッチを形成するゲート絶縁膜の薄いトランジスタは、第２グランド配線に並列接続される。このため、回路ブロックで所定の処理を実行するとき、回路ブロックに含まれる複数の論理回路の活性化率を例えば１０％程度とするなら、その１０％程度の論理回路に対して、第２グランド配線に並列接続された全てのトランジスタが寄与して、電流を供給することになる。これにより、第２電源スイッチのＳＷ面積の増加率は、回路ブロックの回路規模、即ち論理回路を構成するトランジスタのゲート数に応じた論理部面積の増加率に比べて、小さくなる。要するに、このＳＷ面積の増加率と論理部面積の増加率の違いを考慮すれば、ゲート数をある程度大きくすると、面積ＯＨを所定の値、例えば１０％程度よりも小さくできる。その結果、半導体集積回路の集積度を高めることができる。

〔２〕本発明に係る半導体集積回路（ＬＳＩ：図８）は、複数の第１電源スイッチ（ＳＷ１〜ＳＷ４）と、第１グランド配線（ＶＳＳＭ１〜ＶＳＳＭ４）と、複数の第２電源スイッチ（ＳＷＰ１１〜ＳＷＰ４２）と、第１電源配線（ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２）と、複数の回路ブロック（ＩＰ）と、第１制御回路（ＰＳＷＣ１〜ＰＳＷＣ４）と、第２制御回路（ＳＣＢ１〜ＳＣＢ４）と、を備える。第１電源スイッチは、グランド電圧（ＶＳＳ）を受け、ｎチャンネル型ＭＯＳトランジスタで形成される。第１グランド配線は、前記第１電源スイッチに接続される。第２電源スイッチは、電源電圧（ＶＤＤ）を受け、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄いｐチャンネル型ＭＯＳトランジスタで形成される。第１電源配線は、前記複数の第２電源スイッチにそれぞれ接続される。回路ブロックは、前記第１グランド配線と前記第１電源配線にそれぞれ接続される。第１制御回路は、前記第１電源スイッチを個別に制御する。第２制御回路は、前記第２電源スイッチを個別に制御する。

上記より、ゲート絶縁膜の厚いｎチャンネル型ＭＯＳトランジスタで形成され、リーク電流を削減できる第１電源スイッチと、ゲート絶縁膜の薄いｐチャンネル型ＭＯＳトランジスタで形成され、高速動作が可能な第２電源スイッチと、を縦積みに配置した階層化構造とし、さらに、第１制御回路と第２制御回路を用いて、これらの電源スイッチを個別に制御する。従って、上記〔１〕の半導体集積回路と同様に、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、各種モードに応じたきめ細かい電源遮断制御を行うことができる。

本発明の具体的な一つの形態として、前記第２電源スイッチのゲートに接続され、前記第２電源スイッチをレギュレータとして機能させる制御を行う第３制御回路（ＲＣ１〜ＲＣ４）を更に有する。上記より、例えばスタンバイ時には、所定の回路ブロックの電圧を低くして、リーク電流を削減しながら、回路ブロックの内部状態を保持できる。また、例えば低速動作時には、電圧を低くして、消費電力を小さくできる。

〔３〕本発明に係る半導体集積回路（ＬＳＩ：図９）は、複数の第１電源スイッチ（ＳＷ１〜ＳＷ４）と、第１グランド配線（ＶＳＳＭ１〜ＶＳＳＭ４）と、複数の第２電源スイッチ（ＳＷＮ１１〜ＳＷＮ４２）と、第２グランド配線（ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２）と、複数の第３電源スイッチ（ＳＷＰ１１〜ＳＷＰ４２）と、第１電源配線（ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２）と、複数の回路ブロック（ＩＰ）と、第１制御回路（ＰＳＷＣ１〜ＰＳＷＣ４）と、第２制御回路（ＳＣＢ１〜ＳＣＢ４）と、を備える。第１電源スイッチは、グランド電圧（ＶＳＳ）を受け、ｎチャンネル型ＭＯＳトランジスタで形成される。第１グランド配線は、前記第１電源スイッチに接続される。第２電源スイッチは、前記第１グランド配線に接続され、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄いｎチャンネル型ＭＯＳトランジスタで形成される。第２グランド配線は、前記複数の第２電源スイッチにそれぞれ接続される。第３電源スイッチは、電源電圧（ＶＤＤ）を受け、そのゲート絶縁膜が前記第２電源スイッチのゲート絶縁膜と同じ厚さのｐチャンネル型ＭＯＳトランジスタで形成される。第１電源配線は、前記複数の第３電源スイッチにそれぞれ接続される。回路ブロックは、前記第２グランド配線と前記第１電源配線にそれぞれ接続される。第１制御回路は、前記第１電源スイッチを個別に制御する。第２制御回路は、前記第２電源スイッチと前記第３電源スイッチを個別に制御する。

上記より、ゲート絶縁膜の薄いｎチャンネル型ＭＯＳトランジスタで形成された第２電源スイッチをグランド側に設け、ゲート絶縁膜の薄いｐチャンネル型ＭＯＳトランジスタで形成された第３電源スイッチを電源側に設け、さらに、ゲート絶縁膜の厚いｎチャンネル型ＭＯＳトランジスタで形成された第１電源スイッチと、第２電源スイッチとを階層化構造としている。このようにすれば、回路ブロックのゲート数に応じたＳＷ面積の増加率は多少大きくなってしまうものの、基板効果により第２電源スイッチと第３電源スイッチの閾値電圧が見かけ上大きくなるので、リーク電流をさらに低減できる。また、第１制御回路と第２制御回路を用いて、第１〜第３電源スイッチを個別に制御することで、上記〔１〕の半導体集積回路と同様に、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、各種モードに応じたきめ細かい電源遮断制御を行うことができる。

〔４〕本発明に係る半導体集積回路（ＬＳＩ：図１０）は、複数の第１電源スイッチ（ＳＷ２１〜ＳＷ２４）と、複数の第２電源スイッチ（ＳＷＮ１１〜ＳＷＮ４２）と、第１グランド配線（ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２）と、第１電源配線（ＶＤＤＭ１〜ＶＤＤＭ４）と、複数の第３電源スイッチ（ＳＷＰ１１〜ＳＷＰ４２）と、第２電源配線（ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２）と、複数の回路ブロック（ＩＰ）と、第１制御回路（ＰＳＷＣ１〜ＰＳＷＣ４）と、第２制御回路（ＳＣＢ１〜ＳＣＢ４）と、を備える。第１電源スイッチは、電源電圧（ＶＤＤ）を受け、ｐチャンネル型ＭＯＳトランジスタで形成される。第２電源スイッチは、グランド電圧（ＶＳＳ）を受け、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄いｎチャンネル型ＭＯＳトランジスタで形成される。第１グランド配線は、前記複数の第２電源スイッチにそれぞれ接続される。第１電源配線は、前記第１電源スイッチに接続される。第３電源スイッチは、前記第１電源配線に接続され、そのゲート絶縁膜が前記第２電源スイッチのゲート絶縁膜と同じ厚さのｐチャンネル型ＭＯＳトランジスタで形成される。第２電源配線は、前記複数の第３電源スイッチにそれぞれ接続される。回路ブロックは、前記第１グランド配線と前記第２電源配線にそれぞれ接続される。第１制御回路は、前記第１電源スイッチを個別に制御する。第２制御回路は、前記第２電源スイッチと前記第３電源スイッチを個別に制御する。

上記より、ゲート絶縁膜の薄いｎチャンネル型ＭＯＳトランジスタで形成された第２電源スイッチをグランド側に設け、ゲート絶縁膜の薄いｐチャンネル型ＭＯＳトランジスタで形成された第３電源スイッチを電源側に設け、さらに、ゲート絶縁膜の厚いｎチャンネル型ＭＯＳトランジスタで形成された第１電源スイッチを電源側に設けた状態で、第１電源スイッチと第３電源スイッチとを階層化構造としている。また、第１制御回路と第２制御回路を用いて、第１〜第３電源スイッチを個別に制御している。従って、上記〔３〕の半導体集積回路と同様に、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、各種モードに応じたきめ細かい電源遮断制御を行うことができる。

〔５〕本発明に係る半導体集積回路（ＬＳＩ：図１１）は、複数の第１電源スイッチ（ＳＷ１〜ＳＷ４）と、第１グランド配線（ＶＳＳＭ１〜ＶＳＳＭ４）と、複数の第２電源スイッチ（ＳＷＮ１１０〜ＳＷＮ４２０）と、第２グランド配線と、第１電源配線と、複数の回路ブロック（ＩＰ）と、第１制御回路（ＰＳＷＣ１〜ＰＳＷＣ４）と、第２制御回路（ＳＣＢ１０〜ＳＣＢ４０）と、を備える。第１電源スイッチは、グランド電圧（ＶＳＳ）を受ける。第１グランド配線は、前記第１電源スイッチに接続される。第２電源スイッチは、前記第１グランド配線に接続される。第２グランド配線は、前記複数の第２電源スイッチにそれぞれ接続される。第１電源配線は、電源電圧（ＶＤＤ）を受ける。回路ブロックは、前記第２グランド配線と前記第１電源配線にそれぞれ接続される。第１制御回路は、前記第１電源スイッチを個別に制御する。第２制御回路は、前記第２電源スイッチを個別に制御する。前記第２電源スイッチは、そのゲート絶縁膜が前記回路ブロックの領域に配置されているトランジスタのゲート絶縁膜よりも厚く、前記第１電源スイッチのゲート絶縁膜よりも薄いトランジスタで形成される。

上記より、第１電源スイッチと第２電源スイッチとを縦積みに配置した階層化構造とし、第１制御回路と第２制御回路を用いて、これらの電源スイッチを個別に制御するので、各種モードに応じたきめ細かい電源遮断制御を行うことができる。また、第２電源スイッチのゲート絶縁膜厚は、回路ブロックに含まれるトランジスタのゲート絶縁膜厚と、第１電源スイッチに含まれるトランジスタのゲート絶縁膜厚との中間の膜厚であるから、回路ブロックに含まれるトランジスタよりも閾値電圧を高くでき、上記〔１〕の半導体集積回路と比べて、リーク電流をより削減できる。

本発明の具体的な一つの形態として、前記第２制御回路は、前記第２電源スイッチのゲートに印加する電圧レベルを変換するレベル変換回路（ＬＳ１〜ＬＳ４）を有する。上記より、第２電源スイッチに含まれるトランジスタは、回路ブロックに含まれるトランジスタよりも閾値電圧が高いので、レベル変換回路で信号レベルを変換すれば、第２制御回路に含まれるトランジスタの面積を小さくしても、十分な電流を得ることができる。これにより、第２制御回路の面積を小さくできる。

〔６〕本発明に係る半導体集積回路（ＬＳＩ：図１３）は、複数の第１電源スイッチ（ＳＷ１１〜ＳＷ１４）と、第１グランド配線（ＶＳＳＭ１１〜ＶＳＳＭ４２）と、複数の第２電源スイッチ（ＳＷＮ１１〜ＳＷＮ４２）と、第２グランド配線（ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２）と、第１電源配線と、複数の回路ブロック（ＩＰ）と、第１制御回路（ＰＳＷＣ１１〜ＰＳＷＣ１４）と、第２制御回路（ＳＣＢ１〜ＳＣＢ４）と、を備える。第１電源スイッチは、グランド電圧（ＶＳＳ）を受ける。第１グランド配線は、前記第１電源スイッチに接続される。第２電源スイッチは、前記第１グランド配線に接続される。第２グランド配線は、前記複数の第２電源スイッチにそれぞれ接続される。第１電源配線は、電源電圧（ＶＤＤ）を受ける。回路ブロックは、前記第２グランド配線と前記第１電源配線にそれぞれ接続される。第１制御回路は、前記第１電源スイッチを個別に制御する。第２制御回路は、前記第２電源スイッチを個別に制御する。前記第１電源スイッチと前記第２電源スイッチは、そのゲート絶縁膜が前記回路ブロックの領域に配置されているトランジスタのゲート絶縁膜と同じ厚さであるトランジスタで形成される。前記第１制御回路は、前記第１電源スイッチのゲートに、前記グランド電圧よりも低い電圧（ＶＢＮ）を印加する。

上記より、第１電源スイッチと第２電源スイッチとを縦積みに配置した階層化構造とし、第１制御回路と第２制御回路を用いて、これらの電源スイッチを個別に制御するので、各種モードに応じたきめ細かい電源遮断制御を行うことができる。ここで、第１電源スイッチのゲート絶縁膜厚は、回路ブロックに含まれるトランジスタのゲート絶縁膜厚と同じで薄いものの、第１制御回路がネガティブゲート電圧を印加するので、リーク電流を低減できる。そして、第１電源スイッチも第２電源スイッチと同じ高速動作が可能であるから、上記〔１〕の半導体集積回路と比べて、より高速動作を行うことができる。

本発明の具体的な一つの形態として、回路ブロックのゲート数は、１００以上である。上記より、ゲート数に応じた回路ブロックの論理部面積と、第２電源スイッチのＳＷ面積との増加率を違いに基づいて、面積ＯＨを算出したシミュレーション結果によれば、ゲート数が１００以上であれば、面積ＯＨを十分に小さくできることがわかった。これにより、半導体集積回路の集積度を高くすることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

即ち、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、きめ細かい電源遮断制御を行うことができる。

《実施形態１》
図１には、本発明の実施形態１に係る半導体集積回路の一例であるＳｏＣとして構成されたＬＳＩの概略構成が例示される。ＬＳＩは、例えばグランド電圧ＶＳＳを受ける電源スイッチＳＷ１，ＳＷ２で電源遮断が可能な第１電源ドメインＰＤ１，ＰＤ２と、電源スイッチＳＷ１，ＳＷ２を制御する電源スイッチコントローラＰＳＷＣ１，ＰＳＷＣ２と、ＬＳＩ外部からの割込みを制御するためのグローバル割込み制御回路ＧＩＮＴＣと、ＬＳＩ全体の基本的な制御を行うシステムコントローラＳＹＳＣ等を備え、これらは半導体基板上に集積されている。電源スイッチＳＷ１，ＳＷ２は、特に限定されないが、不図示の外部入出回路Ｉ／Ｏと共通のプロセスで製造されるトランジスタ、即ち、ゲート絶縁膜が厚く、閾値電圧が高いためにゲートトンネルリーク電流が小さいｎチャンネル型ＭＯＳトランジスタ（以下、厚膜電源トランジスタとも記す）から形成される。以下では、電源スイッチＳＷ１，ＳＷ２を厚膜電源スイッチと称する。また、第１電源ドメインは、ＬＳＩ内に２つ示されているが、その数は限定されず、必要に応じた数だけＬＳＩに集積してもよい。第１電源ドメインＰＤ１，ＰＤ２内は、複数のサブ電源ドメインに分割されており、電源スイッチＳＷＮ１１〜ＳＷＮ１ｎ，ＳＷＮ２１〜ＳＷＮ２ｎで電源遮断が可能な第２電源ドメインＳＰＤ１１〜ＳＰＤ１ｎ，ＳＰＤ２１〜ＳＰＤ２ｎと、この電源スイッチを介さない制御回路ブロックＳＣＢ１，ＳＣＢ２と、を備えている。第２電源ドメインには、所定の機能を有する複数のＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）モジュールとも称される複数の論理ブロックＩＰ１１〜１ｎ，２１〜２ｎが集積される。論理ブロックは、接続インターフェース回路であるグルーロジックＧＬＣ１１〜ＧＬＣ１ｎ，ＧＬＣ２１〜ＧＬＣ２ｎを介して、ＬＳＩに集積される。電源スイッチＳＷＮ１１〜ＳＷＮ１ｎ，ＳＷＮ２１〜ＳＷＮ２ｎは、特に限定されないが、この論理ブロックと共通のプロセスで製造されるトランジスタ、即ち、ゲート絶縁膜が薄く、閾値電圧が低いために高速動作が可能なｎチャンネル型ＭＯＳトランジスタ（以下、薄膜電源トランジスタとも記す）から形成される。以下では、電源スイッチＳＷＮ１１〜ＳＷＮ１ｎ，ＳＷＮ２１〜ＳＷＮ２ｎを薄膜電源スイッチと称する。

次に、特定の論理ブロックを使用しないモードにおいて、ＬＳＩがこの論理ブロックの電源を遮断する動作について説明する。このモードは、ＬＳＩが例えば携帯機器向けシステムに適用された場合での携帯機器の使用シーンに相当している。この場合でのＬＳＩは、モードに応じて動作が不要とされる論理ブロックが異なるために、特定の論理ブロックの電源遮断制御を行う必要がある。以下では、特定の論理ブロックを論理ブロックＩＰ１１とし、ＬＳＩ外部からの割込み信号ＳＩＮＴＥＸ０で論理ブロックＩＰ１１の電源を遮断する制御について説明する。まず、割込み信号ＳＩＮＴＥＸ０がＧＩＮＴＣに入力されると、ＧＩＮＴＣは、論理ブロックＩＰ１１の制御を行う制御回路ブロックＳＣＢ１の割込み制御回路ＩＮＴＣ１に割込み信号ＳＩＮＴ１を出力する。割込み信号ＳＩＮＴ１信号がＩＮＴＣ１に入力されると、内部制御回路ＣＴＬ１は、論理ブロックＩＰ１１に制御信号ＳＧＬ１１を出力する。この制御信号ＳＧＬ１１は、電源遮断要求信号であり、論理ブロックＩＰ１１のグルーロジックＧＬＣ１１に入力される。そして、グルーロジックＧＬＣ１１は、論理ブロックＩＰ１１の動作を停止させる制御として、例えば適宜のメモリやフリップフロップ等の記憶素子に保持されたデータを必要な場合に不図示のバックアップ回路に保持させる。このグルーロジックＧＬＣ１１による制御は、特に限定されず、第２電源ドメインＳＰＤ１１外に設けられたレジスタやＳＲＡＭメモリ、ラッチ回路等に退避することや、フリップフロップに別電源のラッチ回路が設けられた電源遮断時の情報保持回路で保持してもよい。また、論理ブロックによっては、データの保持が不要であるものもあり、その場合には、上記したデータの退避や保持を省略できる。

次に、グルーロジックＧＬＣ１１は、論理ブロックＩＰ１１内のデータを必要に応じて退避又は保持した後に、制御回路ブロックＳＣＢ１に集積されたレジスタＲＥＧ１に対して信号ＡＣＫ１１を出力する。信号ＡＣＫ１１は、電源遮断制御の実行を指示するＲＥＧ１の指定ビットを書き換えるための信号である。この指定ビットは、例えば値が「０」であれば、論理ブロックＩＰ１１の電源を遮断可能とし、値が「１」であれば、論理ブロックＩＰ１１の使用を可能とする。ＣＴＬ１は、ＲＥＧ１の指定ビットの値を読み出して、例えば値が「０」であれば、対応する薄膜電源スイッチＳＷＮ１１のゲートにＧＴＮ１１で示される電圧を印加して、この薄膜電源スイッチＳＷＮ１１をオフ状態とする。尚、論理ブロックＩＰ１１から外部の回路、例えば制御回路ブロックＳＣＢ１に信号を出力するときには、電源遮断時での不定信号の伝播を防止する必要があるが、この制御は、制御信号ＳＧＬ１１によりＣＴＬ１が行うようにすればよい。

次に、電源遮断された論理ブロックＩＰ１１を復帰させる動作について説明する。まず、ＣＴＬ１は、論理ブロックＩＰ１１の薄膜電源スイッチＳＷＮ１１をオン状態とする制御を行い、薄膜電源スイッチＳＷＮ１１が完全にオン状態となった後に、論理ブロックＩＰ１１の動作設定を行う。薄膜電源スイッチＳＷＮ１１が完全にオン状態になったか否かの判定は、例えば不図示のセンサ回路を用いて薄膜電源スイッチＳＷＮ１１のゲート信号がＨｉｇｈになったことを測定してもよく、また、シミュレーションにより完全にオン状態となるタイミングを予め算出して、そのタイミング間隔で次の制御を行うようにシーケンサ等を設定してもよい。

次に、薄膜電源スイッチＳＷＮ１１がオン状態となった後の論理ブロックＩＰ１１の動作設定について説明する。まず、ＣＴＬ１は、薄膜電源スイッチＳＷＮ１１がオン状態になると、論理ブロックＩＰ１１のＧＬＣ１１に動作開始を指示する信号を出力する。ＧＬＣ１１は、この信号が入力されると、その内部で電源遮断前に退避したデータを戻すように例えばシーケンサを駆動し、外部の記憶素子からのデータ転送を制御する。また、電源遮断前にデータの退避を行っていない場合には、この動作を省略できる。そして、ＧＬＣ１１は、論理ブロックＩＰ１１の動作を開始させるために、例えばクロックのゲーティングを解除して、クロック供給を開始させる。このような論理ブロックＩＰ１１の動作を開始させるための上記処理が完了すると、ＧＬＣ１１は、ＲＥＧ１の対応する上記指示ビットの値を「１」に書き換える。これにより、論理ブロックＩＰ１１は使用可能な状態となる。他の論理ブロックＩＰ１２〜ＩＰ１ｎについても、論理ブロックＩＰ１１と同様に、制御回路ブロックＳＣＢ１で電源遮断制御を行うことができる。

次に、第１電源ドメインＰＤ１の電源遮断を行う場合について説明する。第１電源ドメインＰＤ１は、制御回路ブロックＳＣＢ１、第２電源ドメインＳＣＢ１１〜ＳＣＢ１ｎが全て非動作時、即ち論理ブロックＩＰ１１〜ＩＰ１ｎを使用しないモードにおいて、電源遮断が行われる。この電源遮断は、システム制御部ＳＹＳＣで制御される。ＳＹＳＣは、対応する厚膜電源スイッチＳＷ１を制御するＰＳＷＣ１に、厚膜電源スイッチＳＷ１をオフ状態とするためのＲＥＱ１信号を出力する。ＰＳＷＣ１は、ＲＥＱ１信号が入力されると、厚膜電源スイッチＳＷ１をオフ状態とし、さらにＡＣＫ１信号をＳＹＳＣに出力することで、第１電源ドメインＰＤ１が電源遮断状態になったことを通知する。一方、第１電源ドメインＰＤ１の電源をオン状態とする場合には、ＳＹＳＣは、厚膜電源スイッチＳＷ１をオン状態とするためのＲＥＱ１信号をＰＳＷＣ１に出力する。その後、ＰＳＷＣ１は、厚膜電源スイッチＳＷ１をオン状態とし、さらにＡＣＫ１信号をＳＹＳＣに出力することで、第１電源ドメインＰＤ１が動作可能状態になったことを通知する。

図２は、図１に例示されたＬＳＩの一部である論理ＬＳＩを示す図である。ここでは、論理ＬＳＩ内での各種配線の接続関係を詳細に示している。論理ＬＳＩは、上記したようにサブ電源ドメインに分割された複数の第１電源ドメインＰＤ１〜ＰＤ４等を備えている。サブ電源ドメインには、複数の第２電源ドメインＳＰＤ１１〜ＳＰＤ４２と、制御回路ブロックＳＣＢ１〜ＳＣＢ４とがある。第２電源ドメインＳＰＤ１１〜ＳＰＤ４２は、閾値電圧の小さいトランジスタを多く含む論理ブロックで構成されている。このため、論理ブロックは、高速動作が可能な回路ブロックとされる。ここで、第１電源ドメインＰＤ１〜ＰＤ４の構成は略同様であるので、説明の便宜上、第１電源ドメインＰＤ１について説明する。

第１電源ドメインＰＤ１は、グランド電圧ＶＳＳを受ける厚膜電源スイッチＳＷ１に接続された仮想グランド配線ＶＳＳＭ１と、仮想グランド配線ＶＳＳＭ１に接続された複数の薄膜電源スイッチＳＷＮ１１，ＳＷＮ１２と、第２電源ドメインＳＰＤ１１，ＳＰＤ１２と、制御回路ブロックＳＣＢ１等を備えている。第２電源ドメインＳＰＤ１１，ＳＰＤ１２は、薄膜電源スイッチＳＷＮ１１，ＳＷＮ１２にそれぞれ接続されたサブ仮想グランド配線ＳＶＳＳＭ１１，ＳＶＳＳＭ１２と、論理ブロックとを備えている。論理ブロックは、サブ仮想グランド配線ＳＶＳＳＭ１１，ＳＶＳＳＭ１２と、電源電圧ＶＤＤを受ける電源配線ＶＤＤＭ１とに接続されている。また、制御回路ブロックＳＣＢ１には、例えば、複数の薄膜電源スイッチＳＷＮ１１，ＳＷＮ１２を個別に制御するための制御回路と、第１電源ドメインＰＤ１内で最も基本となる各種レジスタや制御回路等の回路ブロックとが集積される。また、第２電源ドメインＳＰＤ１１，ＳＰＤ１２には、図示を省略するＣＰＵやＤＳＰ、その他ハードウエアアクセラレータ等が集積される。

ＬＳＩにおいて、厚膜電源スイッチＳＷ１〜ＳＷ４は、そのゲートに高電圧を印加できる電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４で制御される。厚膜電源スイッチＳＷ１〜ＳＷ４は、上記したように、論理ブロックに含まれる薄膜トランジスタよりもゲート絶縁膜が厚い厚膜電源トランジスタで形成されており、薄膜トランジスタよりもゲートトンネルリーク電流を小さくできる。さらに、厚膜電源トランジスタは、薄膜トランジスタよりも高いゲート電圧が印加できる耐性の高いトランジスタであるから、閾値電圧を大きく設定しても、十分に低いオン抵抗が得られる。このため、電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４は、厚膜電源スイッチＳＷ１〜ＳＷ４をオフ状態にすることで、薄膜トランジスタよりもサブスレッショルドリーク電流を低減できる。また、厚膜電源スイッチＳＷ１〜ＳＷ４は、上記電源電圧ＶＤＤよりも高い電源電圧ＶＣＣで動作可能であるから、第２電源ドメインＳＰＤ１１〜ＳＰＤ４２や制御回路ブロックＳＣＢ１〜ＳＣＢ４と同じ回路で設計することができない。そのために、上記電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４が必要とされている。そして、この電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４は、電源電圧ＶＣＣの配線の引き回しを考慮し、面積を小さくするために、半導体基板上の一部に集中配置される（図６参照）。

薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２は、第２電源ドメインＳＰＤ１１〜ＳＰＤ４２への電源供給を制御するスイッチであって、第１電源ドメインＰＤ１〜ＰＤ４内の制御回路ブロックＳＣＢ１〜ＳＣＢ４の制御信号によりそれぞれ制御可能とされる。これは、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２が、制御回路ブロックＳＣＢ１〜ＳＣＢ４や第２電源ドメインＳＰＤ１１〜ＳＰＤ４２の回路ブロックを構成するトランジスタと同じ電源電圧ＶＤＤで動作可能であるからである。このように、制御回路ブロックＳＣＢ１〜ＳＣＢ４で制御可能であるから、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２は、論理合成による回路設計を行うことができる。これにより、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２は、制御回路ブロックＳＣＢ１〜ＳＣＢ４により容易に制御可能とされる。

次に、面積ＯＨについて説明する。面積ＯＨとは、上記回路ブロック、例えば論理ブロックＩＰ１１のゲート数に対応した論理部面積と、薄膜電源スイッチＳＷＮ１１のＳＷ面積との合計面積に対するＳＷ面積の割合（％）をいう。薄膜電源スイッチＳＷＮ１１は、論理部と同一種類のトランジスタ、例えばＮチャンネル型ＭＯＳトランジスタを直列に接続し、その一方のトランジスタをオフ制御することで制御される。電源スイッチを集積すると、動作時にはこのスイッチとして追加されたトランジスタが抵抗として見えるため（トランジスタのオン抵抗）、一般に速度劣化を引き起こしてしまう。例えば、２入力ＮＡＮＤ回路はＮチャンネル型ＭＯＳトランジスタをスイッチとして用いた最も単純な構成と考えられるが、この２入力ＮＡＮＤ回路はＣＭＯＳ回路のなかで最も単純なインバータ回路と比較して、信号の伝達遅延が著しく大きくなることは、当業者では周知の事実である。これは、トランジスタを縦積みにしたことによるオン抵抗の増大が大きく寄与しているからである。一般に、トランジスタを縦積みにすることで、電源線から１段目のトランジスタを介して接続される２段目のトランジスタは、この２段目のトランジスタのソースが１段目のトランジスタのオン抵抗による電位ドロップで上昇するため、たとえ１段目のトランジスタのゲート電圧と２段目のトランジスタのゲート電圧が同じ場合でも２段目のトランジスタのオン抵抗は基板効果により１段目のオン抵抗より高くなってしまう。従って、ＮＡＮＤ回路の動作は、インバータ回路に比べて遅くなるのである。通常、ＮＡＮＤ回路などは動作速度よりも論理演算機能が求められるため、面積を最小限で設計することでインバータ回路に比べて動作速度が遅いのである。この２入力ＮＡＮＤの速度を速くするためには、スイッチとなっている１段目のトランジスタのゲート幅を大きくし、電流を稼ぐと共に、この第１トランジスタの電位ドロップを最小限にして２段目のトランジスタのオン抵抗を低くする必要がある。トランジスタは、一般的にゲート幅に比例して電流が流れやすくなる特徴がある。これは、ゲート幅に反比例してオン抵抗が低下することを意味する。従って、元のインバータの速度に近づけるためには１段目のトランジスタのゲート幅を５乃至１０倍程度に設定する必要がある。次に、このような電源スイッチをある回路ブロックの領域に適用する場合を考える。通常、ＣＭＯＳ回路は、数十ｐｓから数百ｐｓの速さで次段の回路に信号が伝達する。この時間は回路が動作する時間（例えば、インバータがＨＩからＬＯへ切り替わる時間）とほぼ等しい。また、通常の同期型ＣＭＯＳ論理回路は、クロック信号の周期で動作が繰り返される。各周期で論理の組み合わせは変わるが、回路の動作確率はほぼ等しいと考えられる。３００ＭＨｚ動作を考える場合、クロックの周期は３．３ｎｓであり、この期間にフリップフロップ（ＦＦ）からＦＦへの信号伝達が実施される。この期間に信号がたどり着けるだけの論理回路が集積できる。一例として信号伝達の論理の段数を２０段と仮定すると、その内訳として例えば３０ｐｓの論理遅延を有する回路が１０段と、３００ｐｓのオーダーの論理遅延を有する回路が９段搭載できる。これはあくまで一例であり、様々な遅延を有する回路が３．３ｎｓの中に収まるように設計できる。このように考えると、電流消費は、クロックの周期で平均化された電流が消費されると考えることができる。つまり、ＦＦから出た信号が初段の回路に入力されてから、順次、信号が伝達するに従い電流消費位置が変わり、最終段のＦＦまで到達するため、そこでの回路の電流消費がこれら全ての回路が一斉に動作する電流ではなく、瞬間、瞬間を考えた場合はひとつの回路もしくは隣り合う数個の回路の電流消費を考えればよいことになる。従って、電源スイッチをある論理回路ブロックに適用する場合、その論理回路ブロックで共通に電源スイッチを設けることで、複数の回路が消費する電流を時間的に分割して一つの電源スイッチが供給することになるため、それぞれの回路にスイッチをつけた場合に比較して、電源スイッチのサイズを小さくできるのである。言換えると、各回路に電源スイッチを設ける場合、各回路の動作中はその電源スイッチを使用するが、その回路の信号伝達が終了した後は、その電源スイッチは電流供給の役目をしなくなるのに対し、複数の回路で電源スイッチを共有する場合は、その電源スイッチが担当する回路が動作する期間に効果的に機能し続けるのである。その場合でも、供給電流は高々数個の回路の動作を満たすだけのサイズがあればよいから、電源スイッチのサイズを小さくすることができるのである。さらに、これをもう少し広い回路ブロックに適用する場合を考える。その場合、検討項目にＦＦからＦＦへのある信号経路自体が活性化する確率が新たに加わる。一般に、論理回路は複数の信号処理経路を有しており、演算内容によって信号の伝達経路が変わるのが一般的である。例えばプログラムを考えた場合、条件分岐というものがある。この条件分岐は、条件にしたがって複数の計算経路を選択して演算することになる。従って回路規模を大きくすると、実効的に回路の動作・非動作の分布が生じる傾向にある。回路の動作確率（以下、活性化率という）は、演算するプログラムの性質にも依存するが、高々１０％程度と考えられている。このような活性化率が定義できるのはある程度大きな回路規模に限定される。

この活性化率を指標にして、回路規模と電源スイッチのサイズについてシミュレーションを実施した。図３（ａ）には、ゲート数に応じた論理部面積とＳＷ面積が例示されている。図中、横軸をゲート数とし、縦軸を面積(任意値)とした。論理部面積はゲート数に比例するため、ゲート数で正規化し、電源スイッチの面積はゲート面積で正規化した。このシミュレーション結果は、回路ブロックの活性化率が一定という条件と、後述する前提条件の下で得られた。その結果、ゲート数に応じた論理部面積を示す式（１）と、ＳＷ面積を示す式（２）とを得た。但し、このシミュレーションではゲート数≧１０とした。

論理部面積＝ゲート数式（１）
ＳＷ面積＝０．０６×ゲート数＋５．１５式（２）
このシミュレーションの前提は、高速インバータ（例えば閾値の小さなトランジスタで構成されたインバータ）をその高速性を維持しながら電源スイッチを適用する場合を考えている。上記式から明らかなように、論理部の面積はゲート数に比例するが、電源スイッチの面積はゲート数が小さいところで定数値をとり、しかも増加速度が論理部面積増加速度に比べて１桁以上小さいという特徴がある。この例では、論理部回路の閾値が小さく、電源スイッチの閾値が大きなトランジスタで設計する必要があるため、比較的その定数（式（２）のｙ切片）が大きくなり面積ＯＨが大きい。ここで、ゲート数が１０の場合は、５．７５倍の面積の電源スイッチが必要であることを示している。しかし、ゲート数が多くなるに従い、電源スイッチのオーバーヘッドは相対的に小さくなることを示している。それは、上述したような、回路の時分割動作により、回路の動作平均の増加がゲート規模の増加よりも十分小さくなることを反映している。面積ＯＨを考える上で、式（２）のｙ切片は重要なファクターであるが、これはトランジスタのオン抵抗がゲート幅に反比例するため、これ以上電源スイッチを大きくしても高速化の効果は小さくなる。従って、このｙ切片は必要とする速度を満たすための必要最低限の面積を示していることになる。ｙ切片の値がこれより小さいと動作速度が要求される速度を満たさず、ｙ切片の値がこの値以上になると面積増大によるコスト増となってしまう。これは、あくまでひとつのプロセステクノロジを仮定した場合の数値であるが、基本的な関係はＣＭＯＳ技術を使う限りこの関係を逸脱することは考えられない。

この式（１），（２）によれば、一次関数の傾きの違いにより、論理部面積の増加率は、ＳＷ面積の増加率よりも大きいことが分かる。この理由は、例えば論理ブロックＩＰ１１で所定の処理を実行するとき、論理ブロックＩＰ１１の活性化率は通常１０％程度であり、この場合には、論理ブロックＩＰ１１に含まれる複数の論理回路のうち、活性化された論理回路に対して、薄膜電源スイッチＳＷＮ１１を構成する全ての薄膜電源トランジスタが寄与して、電流を供給するからである。要するに、論理ブロックＩＰ１１に含まれるそれぞれの論理回路を活性化するために必要とされる薄膜電源トランジスタの面積（サイズ）は変わらないが、活性化する必要のない論理回路付近に配置された他の薄膜電源トランジスタも上記活性化が必要とされる論理回路に電流を供給することになる。言換えると、他の薄膜電源トランジスタも上記論理回路への電源供給を担うことになるから、実効的なＳＷ面積、即ち薄膜電源スイッチＳＷＮ１１を構成する全ての薄膜電源トランジスタの総面積を小さくできることを意味する。これにより、ゲート数がある程度大きくなると、面積ＯＨを小さく抑えることができる。

図３（ｂ）には、ゲート数に応じた面積ＯＨが例示されている。図中、横軸をゲート数とし、縦軸を面積ＯＨ（％）とした。ここでは、例えば論理ブロックＩＰ１１内の論理回路が消費するＤＣ的な電流量による薄膜電源スイッチＳＷＮ１１の電圧降下に対する仮想グランド線ＶＳＳＭ１の電位上昇量が等しくなるようにプロットしている。その結果、図示のように、ゲート数が大きくなる程、面積ＯＨは減少した。具体的には、ゲート数が「１０→２０→３０→４０→５０→１００→１０００→１万→１０万」と大きくなれば、面積ＯＨはそれぞれ「３６．５４→２４．１３→１８．８３→１５．９→１４．１→１０．１１→６．１４→５．７４→５．７」と小さくなる。このシミュレーション結果によれば、面積ＯＨは、ゲート数が１０〜１００までは急激に減少し、ゲート数が１００〜１０万までは徐々に減少することがわかった。要するに、ゲート数が１００以上であれば、面積ＯＨを十分に小さくできる。また、実際のＬＳＩでは、回路規模が小さい場合には、上記したように、活性化率を高く考えなくてはならない場合が多い。このようにゲート数が小さい場合に活性化率が増加することを考慮すると、ゲート数の小さい領域での面積ＯＨはこの見積もりよりも大きくなる可能性が高い。

一般に、論理回路で定義される論理ブロックは、バス接続される基本単位と考えられるので、その論理規模は、バス接続インターフェースの論理規模より十分大きくして設計される。従って、論理規模が最も小さい論理ブロックでも１０キロゲート、つまりゲート数が１万程度となるのが普通である。尚、１ゲートは２入力ＮＡＮＤ１個として計算される。このような論理ブロック単位で電源遮断を行う場合には、図中に例示されるように面積ＯＨを５．７４％と非常に小さくできる。このような大規模回路に対しては、上記シミュレーションの仮定がほぼ正しくなるため、面積ＯＨも正確となる。このように、第２電源ドメインＳＰＤ１１〜ＳＰＤ４２を論理ブロック単位で切り分けた理由は、論理ブロックのゲート数が１００以上であれば、面積ＯＨを十分に小さくできるからである。

次に、厚膜電源スイッチＳＷ１と薄膜電源スイッチＳＷＮ１１が仮想グランド配線ＶＳＳＭ１を介して縦積み、即ち直列接続されていることと、動作速度との関係について説明する。従来から、電源スイッチを縦積みにすることは好ましくないとされていた。これは、トランジスタのオン抵抗が直列に接続されるので、オン電流が小さくなり、動作速度の劣化を招いてしまうことが懸念されたからである。そのため、論理ブロック等の大電流を消費する回路ブロックに縦積みの電源スイッチを設けるのは、速度劣化が生じても構わない場合に限定されていた。

これに対して、上記ＬＳＩでは、例えば薄膜電源スイッチＳＷＮ１１に接続されたサブ仮想グランド線ＳＶＳＳＭ１１がメッシュ構造、つまり論理ブロックＩＰ１１の領域内で略均一に導通して配線され、さらに、薄膜電源スイッチＳＷＮ１１の薄膜電源トランジスタがサブ仮想グランド線ＳＶＳＳＭ１１に分散して配置されていることによって、十分に低インピーダンス化を図ることができる（図７参照）。このため、薄膜電源スイッチＳＷＮ１１全体を複数の薄膜電源トランジスタの並列抵抗として捉えることができる。従って、ゲート数が例えば１００以上であれば、それに対応する薄膜電源スイッチＳＷＮ１１の実効的なオン抵抗は十分小さくできるので、縦積みによるオン抵抗の増大は回避される。さらに、論理ブロックで所定の処理を実行するときに活性化された論理回路に着目すると、薄膜電源トランジスタが共通化されていることになり、実効的な薄膜電源スイッチＳＷＮ１１のサイズは小さくはならない。その結果、集積される論理ブロックＩＰ１１のゲート数に応じて面積ＯＨが小さくなっても、動作速度の劣化を招くことがない。以下、具体的に説明する。図４には、電源電圧ＶＤＤに対するグランド電圧ＶＳＳの上昇量に応じた回路ブロックの遅延時間が例示されている。回路ブロックの遅延時間は、電源スイッチにより電圧降下が生じて、仮想グランド線ＶＳＳＭが上昇した場合での速度劣化として捉えることができる。また、図中の評価結果は、インバータ回路単体の速度劣化について調べたものである。ここでは、回路ブロックである論理ブロックの速度劣化は、０．５％程度の電位上昇があった場合には、動作速度への影響は非常に軽微であり、その場合には、速度劣化率は１％程度であった。尚、上記シミュレーションによる面積ＯＨは、０．５％の電位上昇を許した場合で算出されている。また、１％程度の電位上昇があった場合も、速度劣化率は２％程度であった。このように、電源スイッチの速度劣化に対する影響を詳細に調べた結果、厚膜電源スイッチＳＷ１と薄膜電源スイッチＳＷＮ１１を縦積みにしても、面積ＯＨが１０％程度であれば、縦積みにしないで電源遮断を行った場合での動作速度と比較しても、遜色のない性能が得られることがわかった。

要するに、薄膜電源スイッチを適切に適用することで、従来危惧されていた縦積みの電源スイッチによる速度劣化を増大させずにきめ細かい電源遮断制御を実施できる効果がある。

図５には、各モードにおけるリーク電流が例示される。図中、横軸をモードとし、縦軸をリーク電流とした。モード１〜５は、動作時のモードである。モード６〜１０は、スタンバイ時のモードである。モード１では、全ての回路ブロックをオン状態とし、このときのリーク電流は１００ｍＡであった。モード２では、動作が不要な回路ブロックが全ての回路ブロックの１０％であり、それを第２電源ドメインＳＰＤ単位で電源遮断する。第２電源ドメインＳＰＤの電源遮断によるリーク電流の削減効果は、第２電源ドメインＳＰＤに含まれる論理ブロックを構成するトランジスタの閾値電圧と、薄膜電源スイッチの薄膜電源トランジスタの閾値電圧との関係と、論理ブロックを動作させるのに必要な電流量とによって変わってくる。

例えば、仮に論理ブロックを構成するトランジスタの閾値電圧と、薄膜電源スイッチの薄膜電源トランジスタの閾値電圧が０．１Ｖ違うとすると、リーク電流はおよそ一桁変化する。さらに、上記薄膜電源トランジスタの幅が論理ブロックを構成するトランジスタの幅の１０分の１であれば、閾値電圧の違いと合わせて、リーク電流は１００分の１となる。要するに、リーク電流が２桁小さくなるので、モード１のリーク電流量からみると、モード２では、動作が不要な回路の電源遮断を行うことで消費電力を１０％削減できることがわかる。また、モード３，４では、動作が不要とされる回路ブロックの割合がモード２に比べて大きく、リーク電流を更に削減できる。このように、モードに応じて必要とされる回路規模が小さくなると共に、リーク電流量が削減できる。モード５では、全ての第２電源ドメインＳＰＤを電源遮断する。このとき、仮に回路ブロック全体の１０％が通電されていると、リーク電流はモード１と比較して１０分の１、即ち１０ｍＡとなる。要するに、モード１〜５では、第２電源ドメインＰＤ毎に薄膜電源スイッチを制御することになる。

これに対して、モード６〜９では、スタンバイ時に第１電源ドメインＰＤ毎に電源遮断を行う。第１電源ドメインＰＤは、上記した厚膜電源スイッチにより電源遮断され、リーク電流を劇的に削減できる。例えば、論理ブロックを構成するトランジスタの閾値電圧と、厚膜電源スイッチの厚膜電源トランジスタの閾値電圧は０．３Ｖ程度は違う。このため、リーク電流を１０００分の１程度まで削減できる。さらに、厚膜電源スイッチの全ゲート幅が第１電源ドメインＰＤ内の回路ブロックに含まれるトランジスタの全ゲート幅に比べて、１０分の１であるときには、リーク電流を１万分の１にまで削減できる。例えばモード６では、１つの回路ブロックだけを通電してスタンバイ状態とし、リーク電流は１ｍＡであった。モード７では、１つの回路ブロックだけを限定通電してスタンバイ状態とし、リーク電流は５００μＡであった。限定通電とは、第２電源ドメインＳＰＤ内の一部で限定的に用いられる回路ブロックに通電することをいう。この場合には、回路ブロックは、例えばゲート数１００程度の論理規模の論理ブロックであってもよく、上記図３（ｂ）に示されるように面積ＯＨを１０％程度に抑えることができる。モード８では、１つの回路ブロックだけを限定通電し、さらに低速動作を行うために電圧を下げたスタンバイ状態とし、リーク電流は１００μＡであった。モード９では、全ての第１電源ドメインＰＤを電源遮断し、リーク電流は１０μＡであった。

従って、モード１〜５での薄膜電源スイッチによる電源遮断と、モード６〜９での厚膜電源スイッチによる電源遮断とを組み合わせた制御を行うことにより、動作が不要な回路ブロックを電源遮断し、必要最低限の回路ブロックのみを通電させて、リーク電流を低減することができる。このようにすれば、一つのＬＳＩに多くの機能を集積しながら、モードに応じた適切な電源供給を行う論理ＬＳＩを設計できる。その結果、ＳｏＣとして構成されたＬＳＩのトータルリーク電流を削減しながら、高機能ＬＳＩを実現することが可能となる。

図６には、ＳｏＣとして構成されたＬＳＩのレイアウトが例示されている。ここでは、２０個の第１電源ドメインＰＤと、複数の第２電源ドメインＳＰＤ等とが例示され、これらは半導体基板ＳＵＢに集積されている。各第１電源ドメインＰＤの両端部には上記厚膜電源スイッチＳＷが配置されている。また、電源スイッチコントローラＰＳＷＣは、半導体基板ＳＵＢ上での限られた領域に配置される。ＬＳＩでは、第２電源ドメインＳＰＤ内の論理ブロックのゲート数が１００以上であれば、図３（ｂ）に例示したように面積ＯＨが小さくできるので、半導体基板ＳＵＢ上に例えば１００個程度の第１電源ドメインＰＤを定義することが可能となる。そして、第１電源ドメインＰＤの数が増え、厚膜電源スイッチＳＷと薄膜電源スイッチとを組み合わせて電源遮断制御を行うことで、よりきめ細かい電源遮断制御を行い、各モードに応じたリーク電流の削減が実現可能となる。

図７には、ＬＳＩにおける厚膜電源スイッチと薄膜電源スイッチの集積例が示されている。図中、斜線で示す領域を標準セルとし、この標準セルに電流を供給するＶＤＤについても例示している。また、標準セルとは、上記回路ブロックに対応している。ここでは、図中のＳＷを、図１に例示された厚膜電源スイッチＳＷ１を構成する複数の厚膜電源トランジスタとして示し、同様に、図中のＳＷＮを、図１に例示された薄膜電源スイッチＳＷＮ１１を構成する複数の薄膜電源トランジスタとして示している。ＬＳＩにおいて、グランド電圧ＶＳＳを受ける厚膜電源トランジスタＳＷを介して接続される仮想グランド配線ＶＳＳＭは、第１電源ドメインＰＤ内でメッシュ状に配線され、低インピーダンス化される。電源電圧ＶＤＤを受ける電源配線も同様に、第１電源ドメインＰＤ内ではメッシュ状に配線され、低インピーダンス化される。また、仮想グランド配線ＶＳＳＭと薄膜電源ドランジスタＳＷＮを介してそれぞれ接続されたサブ仮想グランド配線ＳＶＳＳＭも同様にメッシュ状に配線されており、低インピーダンス化される。このサブ仮想グランド配線ＳＶＳＳＭは、電源遮断される回路ブロックに近いグランド配線であるから、半導体基板における下層の電源配線層でメッシュ構造とすることが望ましい。また、仮想グランド配線ＶＳＳＭは、半導体基板における上層の電源配線層でメッシュ構造することで、面積を削減することができる。また、薄膜電源スイッチＳＷＮ１１は、上記したように回路ブロックと同じゲート絶縁膜厚の薄膜電源トランジスタＳＷＮで形成されており、低インピーダンス化を図るために多数集積する必要がある。そのため、薄膜電源トランジスタＳＷＮは、標準セルと同様に第２電源ドメインＳＰＤ内で分散配置させている。さらに、電源電圧ＶＤＤとサブ仮想グランド配線ＳＶＳＳＭの間には、安定化容量ＤＣＰを集積している。このようにすれば、電源ドロップを最小限に抑えることが可能となる。また、厚膜電源トランジスタＳＷは、面積の増大を回避しながら実装するために、電源の縦幹線下に集積することが望ましい。

《実施形態２》
図８には、本発明の実施形態２に係る論理ＬＳＩの回路構成例が示される。以下、各実施形態では、上記した実施形態１に係る論理ＬＳＩと同一機能等を有する部分には同一符号を付し、説明が重複する部分については適宜省略する。ここでの論理ＬＳＩは、その内部に、複数の第１電源ドメインＰＤ１〜ＰＤ４と、グランド電圧ＶＳＳを受け、ｎチャンネル型ＭＯＳトランジスタで形成された厚膜電源スイッチＳＷ１〜ＳＷ４と、厚膜電源スイッチＳＷ１〜ＳＷ４を制御するための電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４とを備えている。第１電源ドメインＰＤ１〜ＰＤ４は、複数の第２電源ドメインＳＰＤ１１〜ＳＰＤ４２と、制御回路ブロックＳＣＢ１〜ＳＣＢ４と、電源電圧ＶＤＤを受ける電源配線ＶＤＤＭ１〜ＶＤＤＭ４と、電源配線ＶＤＤＭ１〜ＶＤＤＭ４に接続され、ｐチャンネル型ＭＯＳトランジスタで形成された薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２と、制御回路ＲＣ１〜ＲＣ４を備えている。厚膜電源スイッチＳＷ１〜ＳＷ４には仮想グランド配線ＶＳＳＭ１〜ＶＳＳＭ４が接続されている。薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２には、仮想電源配線ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２が接続されている。仮想グランド配線ＶＳＳＭ１〜ＶＳＳＭ４と仮想電源配線ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２の間には、回路ブロックとされる論理ブロックが接続されている。

薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２のゲートには、制御回路ＲＣ１〜ＲＣ４が接続されている。制御回路ＲＣ１〜ＲＣ４は、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２をレギュレータとして機能させるためのものである。このようにすれば、スタンバイ時に第２電源ドメインＳＰＤ１１〜ＳＰＤ４２の電圧を低くしてリーク電流を削減しながら、内部状態を保持することができる。また、例えば薄膜電源スイッチＳＷＰ１１により降圧する場合、制御回路ＲＣ１は、薄膜電源スイッチＳＷＰ１１を断続的にスイッチ制御する。さらに、低速動作時に電圧を低くして動作させることで、消費電力を低減することもできる。

《実施形態３》
図９には、本発明の実施形態３に係る論理ＬＳＩの回路構成例が示される。ここでの論理ＬＳＩは、その内部に、複数の第１電源ドメインＰＤ１〜ＰＤ４と、厚膜電源スイッチＳＷ１〜ＳＷ４と、電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４とを備えている。第１電源ドメインＰＤ１〜ＰＤ４は、複数の第２電源ドメインＳＰＤ１１〜ＳＰＤ４２と、制御回路ブロックＳＣＢ１〜ＳＣＢ４と、電源電圧ＶＤＤを受ける電源配線ＶＤＤＭ１〜ＶＤＤＭ４と、電源配線ＶＤＤＭ１〜ＶＤＤＭ４に接続され、ｐチャンネル型ＭＯＳトランジスタで形成された薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２と、厚膜電源スイッチＳＷ１〜ＳＷ２に仮想グランド配線ＶＳＳＭ１〜ＶＳＳＭ４を介してそれぞれ接続され、ｎチャンネル型ＭＯＳトランジスタで形成された薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２とを備えている。制御回路ブロックＳＣＢ１〜ＳＣＢ４は、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２，ＳＷＮ１１〜ＳＷＮ４２を制御可能とされる。

第２電源ドメインＳＰＤ１１〜ＳＰＤ４２は、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２に接続された仮想電源配線ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２と、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２に接続されたサブ仮想グランド配線ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２と、回路ブロックとを備えている。回路ブロックは、仮想電源配線ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２とサブ仮想グランド配線ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２の間に接続された論理ブロックとされる。

このように薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２を電源側に配置し、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２をグランド側に配置し、さらに、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２と厚膜電源スイッチＳＷ１〜ＳＷ４とを階層化構造としている。これにより、回路ブロックのゲート数に応じたＳＷ面積の増加率は多少大きくなってしまうものの、基板効果により薄膜電源スイッチの閾値電圧が見かけ上大きくなるので、リーク電流をさらに低減できる。また、厚膜電源スイッチと薄膜電源スイッチを組み合わせることで、モードに応じたきめ細かい電源遮断制御を行うことができる。また、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２のゲートには、実施形態２で例示した制御回路ＲＣ１〜ＲＣ４を接続してもよい。この場合には、上記同様に、スタンバイ時のリーク電流の削減、低速動作時の消費電力の削減が可能となる。

《実施形態４》
図１０には、本発明の実施形態４に係る論理ＬＳＩの回路構成例が示される。ここでの論理ＬＳＩは、その内部に、複数の第１電源ドメインＰＤ１〜ＰＤ４と、厚膜電源スイッチＳＷ２１〜ＳＷ２４と、電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４とを備えている。厚膜電源スイッチＳＷ２１〜ＳＷ２４は、電源電圧ＶＤＤを受け、ｐチャンネル型ＭＯＳトランジスタで形成されている。第１電源ドメインＰＤ１〜ＰＤ４は、複数の第２電源ドメインＳＰＤ１１〜ＳＰＤ４２と、制御回路ブロックＳＣＢ１〜ＳＣＢ４と、厚膜電源スイッチＳＷ２１〜ＳＷ２４に仮想電源配線ＶＤＤＭ１〜ＶＤＤＭ４を介して接続され、ｐチャンネル型ＭＯＳトランジスタで形成された薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２と、グランド電圧ＶＳＳを受け、ｎチャンネル型ＭＯＳトランジスタで形成された薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２とを備えている。制御回路ブロックＳＣＢ１〜ＳＣＢ４は、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２，ＳＷＮ１１〜ＳＷＮ４２を制御可能とされる。

第２電源ドメインＳＰＤ１１〜ＳＰＤ４２は、薄膜電源スイッチＳＷＰ１１〜ＳＷＰ４２に接続されたサブ仮想電源配線ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２と、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２に接続されたサブ仮想グランド配線ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２と、回路ブロックとを備えている。回路ブロックは、サブ仮想電源配線ＳＶＤＤＭ１１〜ＳＶＤＤＭ４２とサブ仮想グランド配線ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２の間に接続された論理ブロックとされる。このようにすれば、上記実施形態３の論理ＬＳＩと同様に、回路ブロックの高速動作を可能とし、リーク電流を低減しながら、モードに応じたきめ細かい電源遮断制御を行うことができる。

《実施形態５》
図１１には、本発明の実施形態５に係る論理ＬＳＩの回路構成例が示される。ここでの論理ＬＳＩは、その内部に、複数の第１電源ドメインＰＤ１〜ＰＤ４と、厚膜電源スイッチＳＷ１〜ＳＷ４と、電源スイッチコントローラＰＳＷＣ１〜ＰＳＷＣ４とを備えている。第１電源ドメインＰＤ１〜ＰＤ４は、複数の第２電源ドメインＳＰＤ１１〜ＳＰＤ４２と、制御回路ブロックＳＣＢ１０〜ＳＣＢ４０と、厚膜電源スイッチＳＷ１〜ＳＷ４に仮想グランド配線ＶＳＳＭ１〜ＶＳＳＭ４を介して接続された電源スイッチＳＷＮ１１０〜ＳＷＮ４２０とを備えている。第２電源ドメインＳＰＤ１１〜ＳＰＤ４２は、電源電圧ＶＤＤを受ける電源配線ＶＤＤＭ１〜ＶＤＤＭ４と、電源スイッチＳＷＮ１１０〜ＳＷＮ４２０に接続された不図示のサブ仮想グランド配線とに接続された回路ブロック等を備えている。電源スイッチＳＷＮ１１０〜ＳＷＮ４２０は、そのゲート絶縁膜が回路ブロックの領域に配置されている薄膜トランジスタのゲート絶縁膜よりも厚く、厚膜電源スイッチＳＷ１〜ＳＷ４のゲート絶縁膜よりも薄い電源トランジスタで形成される。制御回路ブロックＳＣＢ１０〜ＳＣＢ４０は、電源スイッチＳＷＮ１１０〜ＳＷＮ４２０のゲートに印加する電圧のレベルを変換するレベル変換回路ＬＳ１〜ＬＳ４を備えている。

このようにすれば、電源スイッチＳＷＮ１１０〜ＳＷＮ４２０を形成する電源トランジスタは、薄膜トランジスタよりも閾値電圧を高くできるので、リーク電流をより削減できる。また、電源スイッチＳＷＮ１１０〜ＳＷＮ４２０は、薄膜トランジスタよりも高い印加電圧が必要とされるので、レベル変換回路ＬＳ１〜ＬＳ４により信号レベルを変換すれば、制御ブロック回路ＳＣＢ１０〜ＳＣＢ４０に含まれるトランジスタの面積を小さくしても、十分な電流を得ることができる。このため、制御ブロック回路ＳＣＢ１０〜ＳＣＢ４０の面積を小さくできる。

《電源遮断からの高速復帰》
図１２には、電源遮断からの高速復帰を実現する電源スイッチの概略構成が例示されている。ここでは、第２電源ドメインＳＰＤにおいて、フリップフロップＦＦのデータをバックアップしながら、電源遮断する場合について説明する。以下では、電源遮断時でも状態を保持するフリップフロップＦＦを状態保持ＦＦという。この状態保持ＦＦは、一般標準セルの電源とは別の電源が電源スイッチＳＷＮＡにより制御される。また、一般標準セルの電源は、電源スイッチＳＷＮＢにより制御される。これにより、一般標準セルが電源遮断されたとしても、状態保持ＦＦのデータは保持されることになる。このような状態保持ＦＦを集積するときには、これらの基板電位を共通化することが、面積削減の観点から重要となる。しかし、状態保持ＦＦの基板が一般標準セルの基板と共通であれば、一般標準セルが電源遮断された場合に、その基板電位も同時に遮断されてしまう。そして、状態保持ＦＦの基板もフローティングとなり、状態保持ＦＦの電源と基板電位の関係が逆転し、順方向接合電流が流れてしまう可能性がある。

これを回避するために、一般標準セルと状態保持ＦＦセルの基板を分離してしまうと、その分離素子を集積するために面積ＯＨが増加してしまう。そこで、図示するように、一般標準セルと状態保持ＦＦセルの基板を共通化し、一般標準セルが電源遮断されても、基板は電源遮断されない状態とすれば、面積ＯＨの増加を抑えることができる。但し、この場合には、基板へ抜ける接合リーク電流が微細プロセスで多く流れてしまう可能性がある。このため、基板電源にも別系統の電源スイッチＳＷＮＣを設けることにより、スタンバイ時のリーク電流を削減することができる。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば上記実施形態１〜５では、厚膜電源スイッチＳＷ１〜ＳＷ４，ＳＷ２１〜ＳＷ２４は、外部入出回路Ｉ／Ｏと共通のプロセスで製造される厚膜電源トランジスタで形成され、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２，ＳＷＰ１１〜ＳＷＰ４２や電源スイッチＳＷＮ１１０〜ＳＷＮ４２０とはゲート絶縁膜の膜厚が異なっていたが、これに限定されない。図１３には、各電源スイッチのゲート絶縁膜が同じ場合での論理ＬＳＩの回路構成例が示される。ここでの論理ＬＳＩは、その内部に、複数の第１電源ドメインＰＤ１〜ＰＤ４と、電源スイッチＳＷ１１〜ＳＷ１４と、電源スイッチコントローラＰＳＷＣ１１〜ＰＳＷＣ１４とを備えている。第１電源ドメインＰＤ１〜ＰＤ４は、複数の第２電源ドメインＳＰＤ１１〜ＳＰＤ４２と、制御回路ブロックＳＣＢ１〜ＳＣＢ４と、電源スイッチＳＷ１１〜ＳＷ１４に仮想グランド配線ＶＳＳＭ１〜ＶＳＳＭ４を介して接続された薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２とを備えている。第２電源ドメインＳＰＤ１１〜ＳＰＤ４２は、電源電圧ＶＤＤを受ける電源配線ＶＤＤＭ１〜ＶＤＤＭ４と、薄膜電源スイッチＳＷＮ１１〜ＳＷＮ４２に接続されたサブ仮想グランド配線ＳＶＳＳＭ１１〜ＳＶＳＳＭ４２とに接続された回路ブロック等を備えている。電源スイッチＳＷ１１〜ＳＷ１４は、そのゲート絶縁膜が回路ブロックの領域に配置されている薄膜トランジスタと同一の薄膜電源トランジスタで形成される。

要するに、ここでの論理ＬＳＩは、全ての電源スイッチのゲート絶縁膜厚が同じである。電源スイッチコントローラＰＳＷＣ１１〜ＰＳＷＣ１４は、電源スイッチＳＷ１１〜ＳＷ１４のゲートに、グランド電圧ＶＳＳよりも低いネガティブゲート電圧ＶＢＮを印加する。これにより、厚膜電源スイッチに比べて、ゲート絶縁膜厚が薄く閾値電圧の小さくトランジスタからなる電源スイッチＳＷ１１〜ＳＷ１４を用いても、リーク電流が低く抑えることができる。

また、図７では、ＬＳＩにおける厚膜電源スイッチと薄膜電源スイッチの集積例を示したが、これに限定されない。図１４には、図７とは異なる電源スイッチの集積例と電源配線例が示される。ここでは、標準セルが並ぶ方向、即ち図中、横方向に、第１メタル配線Ｍ１が配線され、それと直交する方向に第２メタル配線Ｍ２、即ち図中ＶＤＤ、ＶＳＳ、ＶＳＳＭ、ＶＳＳＭ２が配線されている例が示される。また、第２メタル配線Ｍ２の領域下をスイッチ領域とし、スイッチ領域下にサブ電源スイッチと容量素子等を集積するようにしている。さらに、図中斜線で示した領域はスイッチセルＳＷｃｅｌｌであり、Ｐ−ｗｅｌｌのみで形成されている。以上説明した上記ＬＳＩは、携帯電話等の携帯機器向けシステムだけでなく、高速動作と共に低電力化が求められている各種マイクロプロセッサに適用することができる。

本発明の実施形態１に係る半導体集積回路の一例であるＳｏＣとして構成されたＬＳＩの概略構成を例示する説明図である。図１に例示されたＬＳＩの一部である論理ＬＳＩの回路構成を例示する説明図である。ゲート数に応じた論理部面積とＳＷ面積に基づいた面積ＯＨのシミュレーション結果を示す図である。電源電圧ＶＤＤに対するグランド電圧ＶＳＳの上昇量に応じた回路ブロックの遅延時間を示す図である。各モードにおけるリーク電流量が例示する説明図である。ＳｏＣとして構成されたＬＳＩのレイアウト構成を例示する説明図である。ＬＳＩにおける厚膜電源スイッチと薄膜電源スイッチの集積例を示す説明図である。本発明の実施形態２に係る論理ＬＳＩの回路構成を例示する説明図である。本発明の実施形態３に係る論理ＬＳＩの回路構成を例示する説明図である。本発明の実施形態４に係る論理ＬＳＩの回路構成を例示する説明図である。本発明の実施形態５に係る論理ＬＳＩの回路構成を例示する説明図である。電源遮断からの高速復帰を実現する電源スイッチの概略構成を例示する説明図である。各電源スイッチのゲート絶縁膜が同じ場合での論理ＬＳＩの回路構成を例示する説明図である。図７とは異なる電源スイッチの集積例と電源配線例を示す説明図である。

符号の説明

ＬＳＩ半導体集積回路
Ｉ／Ｏ外部入出力回路
ＶＤＤ論理回路の動作電位
ＶＣＣ外部入出力回路の動作電位
ＰＤ第１電源ドメイン
ＳＰＤ第２電源ドメイン
ＳＷ厚膜電源スイッチ
ＳＷＮ，ＳＷＰ薄膜電源スイッチ
ＰＳＷＣ電源スイッチコントローラ
ＶＳＳグランド電位
ＶＳＳＭ仮想グランド配線
ＳＶＳＳＭサブ仮想グランド配線
ＶＢＮネガティブ電位
ＶＤＤＭ仮想電源配線
ＳＶＤＤＭサブ仮想電源配線
ＬＳ信号レベル変換回路

Claims

グランド電圧を受ける第１電源スイッチと、
前記第１電源スイッチに接続された第１グランド配線と、
前記第１グランド配線に接続される複数の第２電源スイッチと、
前記複数の第２電源スイッチにそれぞれ接続された複数の第２グランド配線と、
電源電圧を受ける第１電源配線と、
前記複数の第２グランド配線と前記第１電源配線にそれぞれ接続された複数の回路ブロックと、
前記第１電源スイッチを制御する第１制御回路と、
前記第１電源配線と前記第２グランド配線との間に接続され、前記第２電源スイッチを個別に制御する第２制御回路と、を備え、
前記第２電源スイッチを構成するＭＯＳトランジスタは、前記回路ブロックを構成するトランジスタ及び前記第２制御回路を構成するトランジスタと同一の電源電圧で動作可能とされ、
前記第２電源スイッチを構成するＭＯＳトランジスタのゲート絶縁膜は、前記第１電源スイッチを構成するＭＯＳトランジスタのゲート絶縁膜より薄い半導体集積回路。
半導体基板に複数配置された外部入出力回路を更に有し、
前記第１電源スイッチを構成するＭＯＳトランジスタは、前記外部入出力回路の領域に配置されているＭＯＳトランジスタと同一のゲート絶縁膜厚を持つＭＯＳトランジスタから形成され、
前記第２電源スイッチは、前記回路ブロックの領域に配置されているＭＯＳトランジスタと同一のゲート絶縁膜厚を持つＭＯＳトランジスタから形成される請求項１記載の半導体集積回路。
前記第２グランド配線は、前記回路ブロックの領域内にメッシュ状に配線され、
前記複数の第２電源スイッチを構成するＭＯＳトランジスタは、並列接続された複数のＭＯＳトランジスタであって、
前記複数のＭＯＳトランジスタは、前記回路ブロックの領域内に分散して配置される請求項１又は２記載の半導体集積回路。
グランド電圧を受け、ｎチャンネル型ＭＯＳトランジスタで形成された第１電源スイッチと、
前記第１電源スイッチに接続された第１グランド配線と、
電源電圧を受け、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄いｐチャンネル型ＭＯＳトランジスタで形成された複数の第２電源スイッチと、
前記複数の第２電源スイッチにそれぞれ接続された第１電源配線と、
前記第１グランド配線と前記第１電源配線にそれぞれ接続された複数の回路ブロックと、
前記第１電源スイッチを個別に制御する第１制御回路と、
前記電源電圧が供給される信号線と前記第１グランド配線との間に接続され、前記第２電源スイッチを個別に制御する第２制御回路と、を備え、
前記第２電源スイッチを構成するトランジスタは、前記回路ブロックを構成するトランジスタ及び前記第２制御回路を構成するトランジスタと同一の電源電圧で動作可能とされる半導体集積回路。
前記第２電源スイッチのゲートに接続され、前記第２電源スイッチをレギュレータとして機能させる制御を行う第３制御回路を更に有する請求項４記載の半導体集積回路。
グランド電圧を受け、ｎチャンネル型ＭＯＳトランジスタで形成された第１電源スイッチと、
前記第１電源スイッチに接続された第１グランド配線と、
前記第１グランド配線に接続され、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄いｎチャンネル型ＭＯＳトランジスタで形成された複数の第２電源スイッチと、
前記複数の第２電源スイッチにそれぞれ接続された第２グランド配線と、
電源電圧を受け、そのゲート絶縁膜が前記第２電源スイッチのゲート絶縁膜と同じ厚さのｐチャンネル型ＭＯＳトランジスタで形成された複数の第３電源スイッチと、
前記複数の第３電源スイッチにそれぞれ接続された第１電源配線と、
前記第２グランド配線と前記第１電源配線にそれぞれ接続された複数の回路ブロックと、
前記第１電源スイッチを制御する第１制御回路と、
前記電源電圧が供給される信号線と前記第１グランド配線との間に接続され、前記第２電源スイッチと前記第３電源スイッチを個別に制御する第２制御回路と、を備え、
前記第２電源スイッチを構成するトランジスタは、前記回路ブロックを構成するトランジスタ及び前記第２制御回路を構成するトランジスタと同一の電源電圧で動作可能とされる半導体集積回路。
電源電圧を受け、ｐチャンネル型ＭＯＳトランジスタで形成された第１電源スイッチと、
グランド電圧を受け、そのゲート絶縁膜が前記第１電源スイッチのゲート絶縁膜よりも薄いｎチャンネル型ＭＯＳトランジスタで形成された複数の第２電源スイッチと、
前記複数の第２電源スイッチにそれぞれ接続された第１グランド配線と、
前記第１電源スイッチに接続された第１電源配線と、
前記第１電源配線に接続され、そのゲート絶縁膜が前記第２電源スイッチのゲート絶縁膜と同じ厚さのｐチャンネル型ＭＯＳトランジスタで形成された複数の第３電源スイッチと、
前記複数の第３電源スイッチにそれぞれ接続された第２電源配線と、
前記第１グランド配線と前記第２電源配線にそれぞれ接続された複数の回路ブロックと、
前記第１電源スイッチを制御する第１制御回路と、
前記第１電源配線と前記グランド電圧を受ける信号線との間に接続され、前記第２電源スイッチと前記第３電源スイッチを個別に制御する第２制御回路と、を備え、
前記第２電源スイッチを構成するトランジスタは、前記回路ブロックを構成するトランジスタ及び前記第２制御回路を構成するトランジスタと同一の電源電圧で動作可能とされる半導体集積回路。
グランド電圧を受ける第１電源スイッチと、
前記第１電源スイッチに接続された第１グランド配線と、
前記第１グランド配線に接続された複数の第２電源スイッチと、
前記複数の第２電源スイッチにそれぞれ接続された第２グランド配線と、
電源電圧を受ける第１電源配線と、
前記第２グランド配線と前記第１電源配線にそれぞれ接続された複数の回路ブロックと、
前記第１電源スイッチを制御する第１制御回路と、
前記第１電源配線と前記第１グランド配線との間に接続され、前記第２電源スイッチを個別に制御する第２制御回路と、を備え、
前記第２電源スイッチは、ゲート絶縁膜が前記回路ブロックの領域に配置されているＭＯＳトランジスタのゲート絶縁膜よりも厚く、前記第１電源スイッチを構成するＭＯＳトランジスタのゲート絶縁膜よりも薄いＭＯＳトランジスタで形成される半導体集積回路。
前記第２制御回路は、前記第２電源スイッチを構成するＭＯＳトランジスタのゲートに印加する電圧レベルを変換するレベル変換回路を有する請求項８記載の半導体集積回路。
グランド電圧を受ける第１電源スイッチと、
前記第１電源スイッチに接続された第１グランド配線と、
前記第１グランド配線に接続された複数の第２電源スイッチと、
前記複数の第２電源スイッチにそれぞれ接続された第２グランド配線と、
電源電圧を受ける第１電源配線と、
前記第２グランド配線と前記第１電源配線にそれぞれ接続された複数の回路ブロックと、
前記第１電源スイッチを制御する第１制御回路と、
前記第１電源配線と前記第１グランド配線との間に接続され、前記第２電源スイッチを個別に制御する第２制御回路と、を備え、
前記第１電源スイッチと前記第２電源スイッチは、そのゲート絶縁膜が前記回路ブロックの領域に配置されているトランジスタのゲート絶縁膜と同じ厚さであるトランジスタで形成され、
前記第２電源スイッチを構成するトランジスタは、前記回路ブロックを構成するトランジスタ及び前記第２制御回路を構成するトランジスタと同一の電源電圧で動作可能とされ、
前記第１制御回路は、前記第１電源スイッチのゲートに、前記グランド電圧よりも低い電圧を印加する半導体集積回路。
前記回路ブロックのゲート数は、１００以上である請求項１乃至１０の何れか１項記載の半導体集積回路。