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JP2007148952A - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

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JP2007148952A JP2005344891A JP2005344891A JP2007148952A JP 2007148952 A JP2007148952 A JP 2007148952A JP 2005344891 A JP2005344891 A JP 2005344891A JP 2005344891 A JP2005344891 A JP 2005344891A JP 2007148952 A JP2007148952 A JP 2007148952A
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Hiroyuki Mizuno
弘之 水野
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Abstract

【課題】半導体集積回路の消費電力の低減と演算処理速度の向上とを達成する。
【解決手段】第１動作周波数で動作する第１プロセッサ（１１）と、上記第１プロセッサに比べてリーク電流が少なく抑えられ、且つ、上記第１動作周波数よりも低い第２動作周波数で動作する第２プロセッサ（１２）と、アプリケーションソフトウェアの実行先を、上記アプリケーションソフトウェアの要求動作速度に応じて、上記第１プロセッサと上記第２プロセッサとに選択的に切り換え可能な選択部（１０）とを設ける。上記第１プロセッサと上記第２プロセッサとは、それぞれ同一の命令セットを実行可能とされる。上記アプリケーションソフトウェアの要求動作速度に応じた高速処理が可能とされ、また、上記アプリケーションソフトウェアの要求動作速度を越える速度での処理に伴う無駄電流が排除される。
【選択図】図１

Description

本発明は、半導体集積回路、さらにはそれにおける消費電力の低減と高速性能の双方を達成するための技術に関する。
マイクロプロセッサへの情報処理性能向上の要求は年々増加しており、この要求を満たすためにマイクロプロセッサの動作周波数向上が実施されている。また、現在の半導体集積回路（ＬＳＩ）は、半導体プロセス技術の進歩により、ひとつのチップで必要なシステム機能のほとんどを集積できるようになってきた。例えば音声処理ＩＰ（Intellectual Property）や画像処理ＩＰなどがＣＰＵ（中央処理装置）と共に集積される。このような半導体チップを「ＳｏＣ（System-on-a-Chip）」と呼ぶ。このように集積力が向上したことにより、ＬＳＩ内部に複数のＣＰＵを搭載したＳｏＣも可能となってきている。これにより、並列処理などをオンチップ上で実現することができる。
ＳｏＣ内部に複数のＣＰＵコアが設けられたＬＳＩが知られている（例えば特許文献１）。二つのマイクロプロセッサの命令制御方式は互いに異なる。高速に動作させるコアはＲＩＳＣ（Reduced Instruction Set Computer）とされ、低速に動作させるＣＰＵコアはＣＩＳＣ（Complex Instruction Set Computer）とされる。
また、パイプライン段数などの異なるマイクロアーキテクチャを採用する二つのＣＰＵコアを含むＬＳＩが知られている（例えば特許文献２参照）。このＬＳＩにおいて、高速に動作させるＣＰＵコアには、大規模で高い電源電圧で動作させ、低速に動作させるＣＰＵコアは、パイプライン段数の少ない小規模な電源電圧の低いＣＰＵコアで動作させるようにしている。
さらに、論理合成の違いにより互いに性能の異なる二つのＣＰＵコアを含むＬＳＩが知られている（例えば特許文献３）。このＬＳＩにおいて、高速動作させるＣＰＵコアは、しきい値の小さなトランジスタで構成され、低速動作させるＣＰＵコアは、しきい値の大きなトランジスタで構成される。
特開平７−３２５７８８号公報 特開平２００２−２１５５９７号公報 特開平２００２−２８８１５０号公報
ところが、上記のように最先端プロセスを用いて多数の機能を集積すると、ＳｏＣのリーク電流が無視できなくなる。最先端プロセスは物理的な限界からトランジスタ単体のリーク電流が増える傾向にあり、さらに、上述のＳｏＣは搭載するトランジスタ数が膨大であることが主たる要因とされる。従ってこのようなＳｏＣにおいてはリーク電流の削減が非常に重要となる。
また、ＬＳＩに搭載されるＣＰＵなどは、使用シーンに応じて必要とされる動作周波数の最大値が異なるのが一般的である。例えば、携帯電話機の待ち受け時などは、非常にゆっくりの動作でも問題は無いが、３次元グラフィックスを処理するときなどは非常に高速に動作させる必要がある。このようなシーンに応じて動作速度が変化しても良いＣＰＵを作成する場合、必要とされる最高速度が得られるようにデバイスを選択し、論理合成を実施するのが一般的である。しかし、そのような設計によれば、高速動作を得るための副作用であるリーク電流の増大を招いてしまうため、より低速で動作する場合にはリーク電流による消費電力が不必要に増大してしまうという課題がある。従ってＬＳＩを設計する場合に、リーク電流量の上限も考慮して設計するため、最高動作周波数を低く抑えて設計せざるを得ない場合も生じてしまう。
本発明の目的は、半導体集積回路の消費電力の低減と演算処理速度の向上との双方を達成するための技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路において、第１動作周波数で動作する第１プロセッサと、上記第１プロセッサに比べてリーク電流が少なく抑えられ、且つ、上記第１動作周波数よりも低い第２動作周波数で動作する第２プロセッサと、アプリケーションソフトウェアの実行先を、上記アプリケーションソフトウェアの要求動作速度に応じて、上記第１プロセッサと上記第２プロセッサとに選択的に切り換え可能な選択部とを設ける。このとき、上記第１プロセッサと上記第２プロセッサには、それぞれ同一の命令セットを実行可能とするものを適用する。
上記の手段によれば、選択部は、アプリケーションソフトウェアの実行先を、上記アプリケーションソフトウェアの要求動作速度に応じて、上記第１プロセッサと上記第２プロセッサとに選択的に切り換える。そして、第１プロセッサと第２プロセッサは同一の命令セットの実行が可能とされるため、同一プログラムを上記第１プロセッサと第２プロセッサとの何れにおいても任意に実行させることができ、このように演算処理を行うプロセッサをタスクに応じて変更することで、ソフトウェアへはあたかも一つのプロセッサコアで演算処理を行っているように見せかけながら、チップレベルで演算パワーの切り換えと消費電力の切り換えを行うことができ、このことが、消費電力の低減と演算処理速度の向上とを達成する。
このとき上記選択部は、上記第１のプロセッサと上記第２のプロセッサとの切り換え制御をタスクによって行うように構成することができる。
上記第１プロセッサ及び上記第２プロセッサは、トランジスタの一例とされるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含んで成り、上記第１プロセッサを構成するＭＩＳＦＥＴのしきい値は、上記第２プロセッサを構成するＭＩＳＦＥＴのしきい値よりも低く設定することができる。
上記第１プロセッサ及び上記第２プロセッサは、それぞれ所定のしきい値レベルよりも低めに設定された低しきい値ＭＩＳＦＥＴを含み、上記第１プロセッサにおける上記低しきい値ＭＩＳＦＥＴの割合が、上記第２プロセッサにおける上記低しきい値ＭＩＳＦＥＴの割合よりも大きくなるようにレイアウトすることができる。
上記第１プロセッサ及び上記第２プロセッサがそれぞれＭＩＳＦＥＴを含むとき、上記第１プロセッサを構成するＭＩＳＦＥＴのしきい値は、第２のプロセッサを構成するＭＩＳＦＥＴのしきい値よりも低く設定し、上記第１プロセッサの動作電圧は、第２のプロセッサの動作電圧よりも低く設定することができる。
上記第１プロセッサ及び上記第２プロセッサがそれぞれＭＩＳＦＥＴを含むとき、上記第１プロセッサを構成するＭＩＳＦＥＴのゲート絶縁膜厚は、上記第２プロセッサを構成するＭＩＳＦＥＴのゲート絶縁膜厚よりも薄くし、上記第１プロセッサの動作電圧は、上記第２プロセッサの動作電圧よりも低くすることができる。
上記第１プロセッサ及び上記第２プロセッサがそれぞれＭＩＳＦＥＴを含むとき、上記第１のプロセッサを構成するＭＩＳＦＥＴのゲート絶縁膜厚は、上記第２のプロセッサを構成するＭＩＳＦＥＴのゲート絶縁膜厚よりも薄く、かつ、上記第１のプロセッサを構成するＭＩＳＦＥＴのしきい値は、上記第２のプロセッサを構成するＭＩＳＦＥＴのしきい値よりも小さく設定し、上記第１のプロセッサの動作電圧は、第２のプロセッサの動作電圧よりも低く設定することができる。
第１ＣＰＵと、上記第１ＣＰＵに結合された第１キャッシュとを含む第１コアと、第２ＣＰＵと、上記第２ＣＰＵに結合された第２キャッシュとを含む第２コアと、上記第１コア及び上記第２コアと、外部との間でデータのやり取りを可能とする入出力回路とを具備して半導体集積回路が構成されるとき、上記第１のコアと上記第２のコアとは共通バスに接続され、上記第１コアは上記第２コアより動作周波数が高く設定され、上記第１コア、上記第２コア、及び上記入出力回路は、それぞれＭＩＳＦＥＴを含み、上記第１コアを構成するＭＩＳＦＥＴの第１しきい値は、上記第２コアを構成するＭＩＳＦＥＴの第２しきい値よりも小さく、上記第１しきい値と第２しきい値は、上記入出力回路を構成するＭＩＳＦＥＴの第３しきい値よりも小さく設定する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、アプリケーションソフトウェアの要求動作速度に応じてプロセッサを選択することにより、半導体集積回路の消費電力の低減と演算処理速度の向上との双方を達成することができる。
図１には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサが示される。
図１に示されるマイクロプロセッサ１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。２つ以上のＣＰＵコアを有することから、マルチコアと呼ばれる。すなわち、高速動作が可能な高速プロセッサコア（ＨＳＣ）１１と、低速ではあるが低電力での動作が可能な低電力プロセッサコア（ＬＰＣ）１２とを内蔵し、この２つのコアにより情報処理が実施される。高速プロセッサコア１１は、演算処理のための中央処理装置（ＣＰＵ）１１１と、命令やデータをキャッシュするためのキャッシュ（ＣＡＣＨＥ）１１２とを含む。また、低速プロセッサコア１２は、演算処理のための中央処理装置（ＣＰＵ）１２１と、命令やデータをキャッシュするためのキャッシュ（ＣＡＣＨＥ）１２２とを含む。このようなプロセッサ１１，１２に対応して、電力制御のための電力制御回路（ＰＬＭ）１４，１５が設けられる。この電力制御回路１４，１５は、対応するＣＰＵ１１１，１２１での消費電力を削減する機能を有し、後に詳述するように、クロックゲーティング回路や電源スイッチを含んで構成される。高速プロセッサコア１１と低電力プロセッサコア１２は、それぞれ複数のＭＩＳＦＥＴを含んで構成される。このとき、高速プロセッサコア１１を構成するＭＩＳＦＥＴと、低電力プロセッサコア１２を構成するＭＩＳＦＥＴとは、特性的に互いに異なる。高速プロセッサコア１１には、リーク電流が多くて、高速動作が可能なＭＩＳＦＥＴが適用され、低電力プロセッサコア１２には、リーク電流が少なく、低速動作しかできないＭＩＳＦＥＴが適用される。これら２つのコア１１，１２は、特に制限されないが、共通のバスＢＳを介して、ランダムアクセス可能な共有メモリ（ＲＡＭ）１３に接続されている。また、コア選択部（ＣＳＥＬ）１０により、上記２つのコア１１，１２の切り換えが可能となっている。このような構成は、いわゆる、完全なマルチコア形式であり、プログラムカウンタ（ＰＣ）が、ＣＰＵ１１１及びＣＰＵ１２１に内蔵されることにより、高速プロセッサコア１１と低電力プロセッサコア１２との同時動作が可能とされる。もちろん、コア選択部１０が仲介するなどし、ＣＰＵ１１１と、ＣＰＵ１２１とを選択的に動作させることもできる。
高速プロセッサコア１１と、低電力プロセッサコア１２との切り換えは、タスクごとに実施されるのが望ましい。それはタスクによっては、低速でも十分に処理可能なタスクもあれば、高速動作が必須なタスクもあるからである。従って、タスクに応じて、高速プロセッサコア１１を使用するか、低電力プロセッサコア１２を使用するかを決定するようにする。ここで、高速プロセッサコア１１と低電力プロセッサコア１２は同一の命令セットの実行が可能とされる。このように演算処理を行うコアをタスクに応じて変更することで、ソフトウェアへはあたかも一つのプロセッサコアで演算処理をおこなっているように見せかけながら、チップレベルで演算パワーの切り換えと消費電力の切り換えを行うことができ、消費電力の低減と演算処理速度の向上とを図ることができる。
高速プロセッサコア１１と低電力プロセッサコア１２との切り換えは、特に制限されないが、一般的にはＯＳ（オペレーティングシステム）で管理して実現することが考えられる。一般的にマルチコアを制御するＯＳは、タスク単位でプログラムを個別のコアに割り当てて制御されるため、例えばプログラム的に必要な周波数情報（例えば高速か低速かの１ビットでも可能）を識別ビットとして付与しておけば、ハードウェア的にはそのビットを見て高速プロセッサコア１１か低電力プロセッサコア１２のどちらに割り当てればよいか判断することができる。具体的な切り換え制御は、例えば、周波数切り換えと連動して制御することも可能である。これは、例えばＯＳにてプログラムをタスクに分割する際、必要な周波数情報を加えるなどで実現できる。あるいは、ソフトウェアでプログラム的に周波数の切り換えを明示することもできる。このように、ソフトウェア的に記述された周波数切り換えに応じて、高速で動かす必要がある場合には、高速プロセッサコア１１を選択し、また、低速で十分な場合には低電力プロセッサコア１２を使用するように、コア選択部１０内でハードウェア的に切り換え制御を実施すれば良い。これにより、元のプログラムからはあたかも一つのプロセッサで演算処理を行っているように見せかけることが可能である。あるいは、もっと直接的に、ソースのプログラム上でコアの切り換えを明示的に記述することも可能である。これにより、プログラム作成段階から最適化された制御を低電力で実施できるという効果が得られる。
高速プロセッサコア１１と、低電力プロセッサコア１２とが同時に動作する場合には、一般的にキャッシュのコヒーレンシなどの課題があるが、それはキャッシュ１１２，１２２の間のスヌーピング制御によって実現すればよい。あるいは、プログラマが意識することでコヒーレンシの問題を回避すればよい。キャッシュのスヌーピング機能を省略するためには、ライトスルータイプのキャッシュを搭載し、共有メモリ１３を介してコヒーレンシを保つようにすればよい。
一方、高速プロセッサコア１１と低電力プロセッサコア１２とが同時に実行されない場合には、キャッシュ１１２，１２２の内容をフラッシュ動作により、共有メモリ１３へ退避させることでコヒーレンシを保つようにしても良い。尚、キャッシュ１１２とキャッシュ１２２との容量が異なっていても良い。また、これらの構成要素である高速プロセッサコア１１、低電力プロセッサコア１２、共有メモリ１３を全てモノリシックにＬＳＩ上に構成しても良いし、種々の組み合わせでＳＩＰ（System-in-a-Package）として構成しても良い。
図２には、図１に示される半導体集積回路の比較対象とされる回路が示される。
コア（ＣＣ）は、ＣＰＵ１３１とキャッシュ１３２とが、バス（ＢＳ）を介してメモリ１３に接続されている。このような構成で高速動作を実施させようとする場合、ＬＳＩのリーク電流が許される上限内に収まるようにＭＩＳＦＥＴのしきい値やゲート絶縁膜厚を調整して設計することになる。このような設計ではＬＳＩチップ全体での低リーク化と高速動作の両立が厳しくなる。ここでその理由を図３に基づいて説明する。
図３には、図１及び図２に示されるプロセッサコアの消費電力と動作周波数との関係が示される。
図２に示される比較対象コア（ＣＣ）では、例えば、最高周波数３００ＭＨｚの動作を２５０ｍＷで実現している場合を仮定する。一般的に、１３０ｎｍ以降のプロセスを用いると、高速動作を実現するためにＭＩＳＦＥＴのしきい値を小さくするなどの対策を講じなくてはならない。従って、このようなＭＩＳＦＥＴを用いるとリーク電流が多くなってしまう。ここでは、リークによる電力消費を２５ｍＷと仮定した。このとき、このコア（ＣＣ）の動作周波数と消費電力Ｐ＿ｃｏｎｖとの関係は、次式によって示される。
Ｐ＿ｃｏｎｖ＝０．７５（ｍＷ／ＭＨｚ）×ｆ（ＭＨｚ）＋２５（ｍＷ）＝Ｐ＿ｃｏｎｖａ＋Ｐ＿ｃｏｎｖｌ
ここで、ｆは動作周波数であり、Ｐ＿ｃｏｎｖａはＬＳＩのスイッチング電力であり、周波数に比例する成分である。また、Ｐ＿ｃｏｎｖｌは、ＭＩＳＦＥＴのリーク電流に依存する電力であり、周波数とは独立である。このようなコア（ＣＣ）を用いた場合、図３の破線で示されるような電力と周波数の関係になる。従って動作周波数が遅くても良い場合には、リーク電流による電力消費が目立つことになる。
一方、図１に示される構成によれば、低速な動作で十分なものは低電力プロセッサコア（ＬＰＣ）１２で実施し、高速処理が必要なものは高速プロセッサコア（ＨＳＣ）１１で実施する。低電力プロセッサコア（ＬＰＣ）１２は高速動作が要求されないために、リーク電流が少ないＭＩＳＦＥＴで構成され、動作速度は遅いが低消費電力であることが特徴である。それに対して高速プロセッサコア（ＨＳＣ）１１はリーク電流が多く、消費電力が大きいが、その分、高速動作が可能である。これら低電力プロセッサコア１２と高速プロセッサコア１１の電力と周波数の関係は以下のようになる。
先ず、低電力プロセッサコア（ＬＰＣ）１２の電力関係式は、以下のように示される。
Ｐ＿ｌｐ＝０．６２５（ｍＷ／ＭＨｚ）×ｆ（ＭＨｚ）＝Ｐ＿ｌｐａ＋Ｐ＿ｌｐｌ
ここで、ｆは動作周波数であり、Ｐ＿ｌｐａはＬＳＩのスイッチング電力である。Ｐ＿ｌｐｌはリークに依存する項であり、周波数には依存しない。この低電力プロセッサコア１２はリークによる電力消費が無視できる程度に少ないので、Ｐ＿ｌｐｌ成分は０としている。これは例えば、ＭＩＳＦＥＴのしきい値を上昇させることで実現できる。あるいは、２種しきい値を使用して設計する場合には、大きいしきい値のＭＩＳＦＥＴの使用量を増加させることで実現できる。また、論理合成の制約を緩めて、遅い条件で合成すると、内部タイミング保証用のセルが削減できるなどの効果で低電力化が可能となる。このようにすると、より高速動作をすることを求める境界条件での合成結果よりも低電力化できる。
次に、高速プロセッサコア（ＨＳＣ）１１の電力関係式は以下のようになる。
Ｐ＿ｈｓ＝０．７５（ｍＷ／ＭＨｚ）×ｆ（ＭＨｚ）＋７５（ｍＷ）＝Ｐ＿ｈｓａ＋Ｐ＿ｈｓｌ
ここで、ｆは動作周波数であり、Ｐ＿ｈｓａはＬＳＩのスイッチング電力である。Ｐ＿ｈｓｌはリークに依存する項である。高速プロセッサコア１１は、比較対象コア（ＣＣ）より高速に動作させるために、例えば、比較対象コア（ＣＣ）を構成するＭＩＳＦＥＴのしきい値を小さくすることで実現できる。あるいは、２種しきい値を使用して設計する場合には、小さいしきい値のＭＩＳＦＥＴの使用量を増加させることで実現できる。
上記例によれば、以下の作用効果を得ることができる。
（１）図１に示される構成によれば、動作速度と電力消費量の異なる２つのコア１１，１２を選択的に用いて演算処理を実施することができるので、タスクにより低速で十分なときには、低電力プロセッサコア１２を用いて動作させ、高速プロセッサコア側は、後述するように、電源スイッチにより電流供給を遮断する制御を行うことにより、図２に示される構成に比べて低電力化が可能となる。一方、タスクにより高速動作が必要な場合には、高速プロセッサコア１１を動作させることで、比較対象コア（ＣＣ）や低電力プロセッサコア１２では実現不可能な高速性能が得られる。
（２）高速プロセッサコア１１と低電力プロセッサコア１２は同一の命令セットの実行が可能とされる。これにより、同一プログラムを上記第１プロセッサと第２プロセッサとの何れにおいても任意に実行させることができ、上記プロセッサコア１１，１２をタスクに応じて変更することで、ソフトウェアへはあたかも一つのプロセッサコアで演算処理をおこなっているように見せかけながら、チップレベルで演算パワーの切り換えと消費電力の切り換えを行うことができる。
（３）特に上記（２）の作用効果については、上記特許文献１〜３には記載も示唆もされていない。
図４には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。
図４に示される構成では、高速プロセッサコア（ＨＳＣ）１１と、低電力プロセッサコア（ＬＰＣ）１２とが設けられ、それらが共通のバスＢＵＳ１を介して入出力回路（ＩＯＣ）４１に結合され、チップの外部との間で信号の授受が可能とされる。
高速プロセッサコア１１と低電力プロセッサコア１２との切り換え制御を実現するコア選択部（ＣＳＥＬ）１０は、各コア１１，１２へのクロック供給の制御を実現するクロックゲーティング機構と、高速プロセッサコア１１の電源供給を制御するための電源遮断制御機構とを含む。この電源遮断制御機構は、コア選択部（ＣＳＥＬ）１０と、各コア１１，１２との間に設けられた電力制御回路（ＰＬＭ）１４，１５を含む。クロックのゲーティングは、ＣＳＥＬ１０からのゲーティング信号ＣＧ１及びＣＧ２により、入力されるクロック信号ＣＬＫ１及びＣＬＫ２のゲーティングを実施する。特に制限されないが、このゲーティングにはアンドゲートが使用される。また、電力制御回路１４に対しては、電源遮断機構も具備しており、それは電源スイッチＰＳＷで実施される。図４に示される構成ではグランド（ＧＮＤ）側を遮断する方法を示したが、電源ＶＤＤ１側を遮断しても良いし、ＶＤＤ１とグランド（ＧＮＤ）の両方を遮断しても良い。また、ここでは図示しないが、ＨＳＣコア１１内に電源遮断時の電源遮断前の状態を保持する機構を設けることで、電源遮断からの高速復帰が可能となる。また、高速プロセッサコア１１内の情報を高速プロセッサコア１１以外の電源供給部にバックアップすることも高速復帰のためには有利となる。
本例では、高速プロセッサコア１１を構成するＭＩＳＦＥＴ（ＭＰ１，ＭＮ１）と低電力プロセッサコア１２を構成するＭＩＳＦＥＴ（ＭＰ２，ＭＮ２）と、入出力回路４１を構成するＭＩＳＦＥＴ（ＭＰ３，ＭＮ３）が異なるゲート絶縁膜厚で構成される例を示している。高速プロセッサコアのゲート絶縁膜厚Ｔｏｘ１が最も薄く、低速プロセッサコアのゲート絶縁膜厚Ｔｏｘ２が次いで厚く、入出力回路４１を構成するゲート絶縁膜厚Ｔｏｘ３が最も厚い。これらのゲート絶縁膜厚は、例えば、６５ｎｍプロセスでは、等価ゲート絶縁膜厚換算でＴｏｘ１が１．４ｎｍ程度、Ｔｏｘ２が２ｎｍ程度、Ｔｏｘ３が４〜７ｎｍである。これらのゲート絶縁膜厚は印加する電源電圧の大きさに依存し、高速プロセッサコアの電源ＶＤＤ１は例えば、０．９Ｖ〜１Ｖであり、低電力プロセッサコア１１の電源ＶＤＤ２は例えば１．２Ｖ、入出力回路の電源ＶＤＤ３は例えば１．８Ｖ〜３．３Ｖである。このように多種類の電源を用いて動作させるため、図４に示されるように高速プロセッサコア１１は、電力制御回路１４と入出力回路４１との間で信号振幅レベルを変換するためのレベル変換回路ＬＣ１，ＬＣ２，ＬＣ３を設けている。
上記入出力回路４１は、レベル変換回路ＬＣ３、上記レベル変換回路ＬＣ３の出力を外部出力するための出力バッファＯＢ、外部からデータを取り込むための入力バッファ（ＩＢ）、ＭＩＳＦＥＴを静電破壊から守るための静電破壊防止回路（ＥＳＤ１）を含んで成る。上記出力バッファＯＢは、ＭＩＳＦＥＴ（ＭＰ３）とＭＩＳＦＥＴ（ＭＮ３）とが直列接続されて成る。ここでは、一つの端子（ＰＩＮ）を信号の入力及び出力に使用される。尚、入力と出力とを別個の端子に割り当てるようにしても良い。
次に、上記のように３種類のゲート絶縁膜厚を用いて高速プロセッサコア１１、低速プロセッサコア１２、及び入出力回路４１を構成している理由を述べる。
プロセスの微細化により、一般的にＭＩＳＦＥＴのゲート絶縁膜厚の薄膜化が実施される。その理由は、プロセス微細化によりＭＩＳＦＥＴを小型化するためにＭＩＳＦＥＴの電界を一定に保ちスケールする（定電界スケール）ことが、ＭＩＳＦＥＴ性能向上のために有利であるからである。このように定電界スケーリングを実施する場合、ＭＩＳＦＥＴに供給される電源電圧をスケールするためにはＭＩＳＦＥＴの絶縁膜厚の薄膜化は必須である。このように、プロセスの微細化で電源電圧と構成素子がスケールされると、ゲート容量ＣｇとＶＤＤの低下と、回路を構成するＭＩＳＦＥＴの一個当たりのオン電流Ｉｄｓｉがほぼ不変であることから、ＭＩＳＦＥＴのスイッチング速度（Ｔｐｄ）は次式によって示されるように向上する。従って、より高速な動作が可能となる。
Ｔｐｄ∝（Ｃｇ×ＶＤＤ）／Ｉｄｓｉ
また、プロセスの微細化による電源電圧の低電圧化によって、トランジスタのスイッチング電力を減少させることも可能とさせる。その減少は電源電圧の２乗に比例する。このようにプロセスの微細化したトランジスタは動作速度が速く、同一周波数で比較した場合、より低電力化することが一般的であった。
しかし、最近では、プロセスの微細化に起因したＭＩＳＦＥＴのリーク電流が顕著になってきており、そのリーク量が無視できないレベルになっている。まず、電源電圧をスケールすると、ＭＩＳＦＥＴのオン電流は、次式によって示される。
Ｉｄｓ∝（ＶＤＤ−Ｖｔｈ）α
但し、α＝１．４程度の関係があるため、単位長さあたりのＩｄｓを従来以上に設定する場合にはしきい値Ｖｔｈを小さくする必要がある。このしきい値の低電圧化はサブスレッショルドリーク電流の増大を招く。また、先にも述べたが、ＭＩＳＦＥＴのゲート絶縁膜厚を薄膜化することで、ゲートトンネルリーク電流も増大する。これらのリーク電流は今後指数関数的に増大する傾向にあることが知られており、リーク電流とスイッチング電流の和であるトータルの電力は増大する傾向にある。
次に、リーク電流は多いが高速に動作するＭＩＳＦＥＴで高速プロセッサコア１１を構成することが、高速プロセッサコア１１の高速動作時の電力を低く抑える上で有効であることを示す。
ここで、高速プロセッサコア１１の消費電力と動作周波数の関係は、例えば、次式によって示される関係がある場合を考える。
Ｐ＿ｈｓ１＝０．３８（ｍＷ／ＭＨｚ）×ｆ（ＭＨｚ）＋１５０（ｍＷ）＝Ｐ＿ｈｓａ１＋Ｐ＿ｈｓｌ１
ここで、ｆは動作周波数であり、Ｐ＿ｈｓａ１はＬＳＩのスイッチング電力である。Ｐ＿ｈｓａ１が、図３に示されるスイッチング電力よりも小さい理由は、微細プロセスを使用することによる低電圧化の効果が高いことである。ここでは、１．２Ｖ動作が０．８５Ｖ動作で実現できると想定して見積もっている。これにより、電力は電源電圧の２乗に比例するため、電力削減効果が大きくなる。一方、Ｐ＿ｈｓｌ１はリークに依存する項であるが、これが、図３に示される高速プロセッサコア（ＨＳＣ）１１のそれよりも大きい理由は、しきい値の低電圧化とともにゲート絶縁膜厚の薄膜化による影響が大きいからである。本例では、図３に示されるリーク電力の６倍を仮定した。このようなＭＩＳＦＥＴで高速プロセッサコア（ＨＳＣ）を構成すると、低速動作では動作周波数に対する電力が非常に大きくなるが、高速に動作させる場合にはその影響が軽減されて、電力増加量が小さく抑えられることから、図３に記載した高速プロセッサコアよりも低電力で高速動作が可能になる。
一方、動作速度の高速化を必要としない回路には、このようなリーク電流量の多いＭＩＳＦＥＴを用いることは得策ではない。それは、低周波数での電力において、実際に演算には不要なリーク電流成分の占める割合が多くなるためである。従って、低速に動作する回路にはゲート絶縁膜厚が厚く、印加電源ＶＤＤが高く、しきい値の大きな低リークＭＩＳＦＥＴで構成することが望ましい。そのため、これらの回路は高耐圧のＭＩＳＦＥＴで設計される。このような理由から、高速プロセッサコア１１と低速プロセッサコア１２とは、ゲート絶縁膜厚の異なるＭＩＳＦＥＴで構成される。また、ＬＳＩを設計するに際して、チップ外部には従来からのチップもボード上に集積する必要があり、従来同様の電源電圧でインターフェース回路を設計する必要がある。この電圧はコアで用いる電源電圧よりも高く、一般的にコアに使用するようなＭＩＳＦＥＴで設計することは、耐圧の関係やリーク電流の観点で難しい。このように、ＬＳＩ外部のインターフェースは今後も高電圧（例えば３．３Ｖ）のデバイスとのインターフェースが必要になることから、入出力回路４１には、高電圧の印加が可能なＭＩＳＦＥＴで構成する必要がある。そのため、本例では、３種類のゲート絶縁膜厚で構成している。このように３種類のゲート絶縁膜厚を用いることで、より高性能で、消費電力が少ないＬＳＩを実現することができる。
図５には、ＭＩＳＦＥＴのゲート絶縁膜厚を３種類とした場合の消費電力と周波数との関係が模式的に示される。尚、図５には、１種類のＭＩＳＦＥＴで構成した場合の動作周波数と消費電力との関係（ＣＯＮＶ）も同時に示される。１種類のＭＩＳＦＥＴで構成した場合、要求性能を得るため、ＭＩＳＦＥＴの微細化やＶｔｈの小さいＭＩＳＦＥＴで構成する必要があった。そのため、電力と周波数の関係は、図３に示される場合と同様に、例えば、リーク電流分の２５ｍＷを考慮して、次式の関係で与えられるものとする。
Ｐ＿ＣＯＮＶ＝０．７５ｍＷ／ＭＨｚ＋２５ｍＷ
しかし、本例では、高速プロセッサコア１１と低電力プロセッサコア１２とを用いて設計するため、高速プロセッサコア１１と低電力プロセッサコア１２でそれぞれ最適化が可能である。低電力プロセッサコアは図３の場合と同様にリークがほぼ無視できるぐらいのＭＩＳＦＥＴを用いて動作速度を抑える。例えば、次式で示される電力と周波数の関係が与えられる。
Ｐ＿ＬＰＣ＝０．６２５ｍＷ／ＭＨｚ
一方、高速プロセッサコア１１には、よりゲート絶縁膜厚が薄く、しきい値Ｖｔｈの小さくて高速なＭＩＳＦＥＴで構成する場合を仮定して、リーク電流分の１５０ｍＷを加算して、例えば、次式で示されるように電力と周波数の関係が与えられる。
Ｐ＿ＨＰＣ＝０．３８ｍＷ／ＭＨｚ＋１５０ｍＷ
この高速プロセッサコア１１は、図４に示されるように、不要時には電源スイッチＰＳＷにより電源遮断が行われる。それにより、高速動作が不要なときには、低電力プロセッサコア１２を動作させればよいので、大幅な電力削減が実現でき、従来に比べて低電力化が実現され、従来到達不可能であった高速性能を必要なときに得られるという効果を得ることができる。
図６には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。本例では、図６に示されるマイクロプロセッサが図４に示されるのと大きく相違するのは、高速プロセッサコアＨＳＣと低電力プロセッサコアＬＰＣの電源電圧が等しくされ、コア切り換え回路ＣＳＥＬやバスＢＵＳ１の動作電源が等しくされることで、レベル変換回路が省略された点である。
本例では、高速プロセッサコア１１と低電力プロセッサコア１２とが同じゲート絶縁膜厚で構成され、入出力回路４１を構成するＭＩＳＦＥＴと合わせて２種類のゲート絶縁膜厚で構成されている。本例では、高速プロセッサコア１１を構成するＭＩＳＦＥＴのしきい値が低電力プロセッサコア１２を構成するＭＩＳＦＥＴのしきい値よりも小さい場合や、高速プロセッサコア１１を構成するＭＩＳＦＥＴのしきい値の大小の比率が低電力プロセッサコア１２を構成するＭＩＳＦＥＴのしきい値の大小比率と異なる。高速プロセッサコア１１における小さいしきい値のＭＩＳＦＥＴの構成比率が、低速プロセッサコア１２のそれよりも多い。
本例では、高速プロセッサコア１１と低電力プロセッサコア１２の電源電圧が等しく、コア選択部１０やバスＢＵＳ１の動作電源も同じである。そのため、本例では、図４に示される場合と異なり、コア選択部１０と高速プロセッサコア１１との間や、高速プロセッサコア１１と低電力プロセッサコア１２との間に、レベル変換回路を設ける必要が無い。
次に、高速プロセッサコア１１と低電力プロセッサコア１２の動作について説明する。
図７には、高速プロセッサコア１１と低電力プロセッサコア１２及びコア選択部１０の動作タイミングが示される。
図７の上から下に向かって時刻の推移が示されており、低電力プロセッサコア１２、コア選択部１０、高速プロセッサコア１１についてのアクティブ状態（実線）及びスタンバイ状態（破線）を示している。
２つのコア１１，１２が同時に動作可能な場合について説明する。
時刻Ｔ１で割り込み信号Ｉｎｔ１が発生すると、それまでスタンバイ状態（例えばクロックゲーティングが実施されている状態）にあった低電力プロセッサコア１２が動作を開始し、所定の処理を実施した後、時刻Ｔ２で割り込み信号を元に、コア選択部１０へ高速プロセッサコア１１の起動要請信号（Ｒｅｑ１）を伝達する。高速プロセッサコア１１はリーク電流が多いので、スタンバイ状態は電源遮断状態である。時刻Ｔ２´でコア選択部１０はその信号を受けてＨＳＣをアクティブ状態にするための信号（Ｒｅｑ１´）をＨＳＣへ伝達し、電源スイッチの投入及びクロックゲーティングを解除してクロック信号を供給し、高速プロセッサコア１１をアクティブ状態にさせる。この場合、まず、ＰＬＭ１へ高速プロセッサコア１１起動のための電源スイッチをオンする制御を実施し、その後、高速プロセッサコア１１自体を起動させるような制御を実施すればよい。その後、高速プロセッサコア１１による高速動作が不要になった場合、高速プロセッサコア１１の停止を求める信号（Ｒｅｑ２２）をコア選択部１０に入力し、低電力プロセッサコア１２は高速プロセッサコア１１の停止信号（Ｒｅｑ２２'）を高速プロセッサコア１１へ発行し、クロックゲーティングを実施すると共に電源遮断が必要な場合に電源遮断制御を実施する。この図７では、時刻Ｔ３以降に高速プロセッサコア１１がしばらく不要な期間が続くため、電源遮断を実施してスタンバイモードに戻っていることを示している。その後、低電力プロセッサコア１２も時刻Ｔ４で動作不要になったため、スタンバイモードに入って低電力化される。
図８には、高速プロセッサコア１１と低電力プロセッサコア１２とが同時に動作しない場合の制御例が示される。
時刻Ｔ１で割り込み信号Ｉｎｔ１が発生すると、それまでスタンバイ状態にあった低電力プロセッサコア１２が動作を開始し、所定の処理を実施した後、時刻Ｔ２で割り込み信号を元に、コア選択部１０へ高速プロセッサコア１１の起動要請信号（Ｒｅｑ１）を伝達し、低電力プロセッサコア１２自身はスタンバイモードに入る。このとき、低電力プロセッサコア１２はクロックゲーティングを実施する。時刻Ｔ２'でコア選択部１０はその信号を受けて高速プロセッサコア１１をアクティブ状態にするための信号（Ｒｅｑ１´）を高速プロセッサコア１１へ伝達し、電源スイッチの投入及びクロックゲーティングを解除してクロック信号の供給を実施し、高速プロセッサコア１１をアクティブ状態にさせる。尚、ここで低電力プロセッサコア１２はクロックゲーティングが実施されたまま待機状態になろうとしているが、これは、低電力プロセッサコア１２のリーク電流が無視できるようなレベルであることを仮定している。もし、低電力プロセッサコア１２のリーク電流が無視できるレベルにない場合は、こちらにも電源スイッチを設けて電源遮断を実施すればよい。その後、高速プロセッサコア１１の動作が終了した場合、高速プロセッサコア１１はスタンバイモードにて待機すると共に、処理終了信号（Ｅｎｄ１）をコア選択部１０に入力する。図８では、Ｔ３以降高速プロセッサコア１１がしばらく不要な期間が続くため、電源遮断を実施してスタンバイモードに戻っていることを示している。低電力プロセッサコア１２は高速プロセッサコア１１の処理終了信号（Ｅｎｄ１'）を低電力プロセッサコア１２へ発行し、Ｅｎｄ１'が入力された低電力プロセッサコア１２は、クロックが供給されてスタンバイ状態から復帰する。ここで、高速プロセッサコア１１は動作終了後に自動的にスタンバイモードに入り、同時にコア選択部１０へ処理終了を通知しているが、このように高速プロセッサコア１１が自律的に処理スタンバイモードに入らなくとも、コア選択部１０が高速プロセッサコア１１からの動作終了信号を受けた後、高速プロセッサコア１１を停止させるように制御するようにしても良い。
図９には、一つのプロセッサコアで２つの処理を同時に実施した場合（ＣＯＮＶ）と、高速プロセッサコア１１と低電力プロセッサコア１２で上記処理を分担した場合の処理の実施状況と電源の制御状況とが示される。このような処理が行われるのは、携帯電話機の間欠待ち受けモードのように、非常に軽い処理ではあるが、リアルタイムに間欠的に動作を実施するようなタスクと、例えば、３次元グラフィックス描画処理のように、高速にデータ処理を実施するようなタスクを実行する場合が考える。
一つのコアでこの２つの処理を実施する場合には、間欠動作の間隔が短い場合など、例え電源遮断機構を設けていたとしても実効的に電源遮断制御が実施されず、リークによる電力消費量が増加してしまう。電源遮断はある程度の時間間隔で電源を遮断しないと、電源スイッチのオン／オフに要する電力が支配的になり、電源遮断の意味自体が薄れてしまうからである。
一方、高速プロセッサコア１１と低電力プロセッサコア１２で動作を分担した場合には、処理の軽い間欠動作のタスク処理と、処理の重い高速動作を要求するタスクを別々のＣＰＵに割り当てることができる。具体的には、処理の軽いタスクを低電力プロセッサコア１２に割り当て、処理の重いタスクを高速プロセッサコア１１に割り当てる。前述のように、低電力プロセッサコア１２はリークが無視できるようなデバイスで構成されており、高速プロセッサコア１１はリーク電流の多い高速動作可能なデバイスで構成されている。そのため、このようにタスク分配により、低電力プロセッサコア１２の平均電力はリーク電流分がないため、消費電力を抑えることができる。しかも、高速プロセッサコア１１は動作不要時に電源遮断制御が可能であり、しかもその電源遮断期間を長く取ることができるために、必要な高速性能を実現しながら電源遮断による低消費電力化が実現できる。従って、本例によると、システム全体の消費電力の削減ができる。
図１０には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。
図１０に示されるマイクロプロセッサ１００が、図１に示されるのと大きく相違するのは、高速プロセッサコア１１と低電力プロセッサコア１２とでキャッシュ１２２が共有化されている点である。ここに示した例は高速プロセッサコア１１と低電力プロセッサコア１２が対称な論理構造をしていないため、設計が複雑にはなるが、キャッシュ１２２のコヒーレンシの問題が解決される効果がある。キャッシュコヒーレンシ問題の解決方法は、高速プロセッサコア１１と低電力プロセッサコア１２とを接続するバスＢＵＳ２を介してキャッシュ１２２を接続することによって、ＣＰＵ１とＣＰＵ２から対等にキャッシュ１２２のアクセス可能とされる。この場合、キャッシュ１２２は、低電力プロセッサコア１２と同様に、低リークなＭＩＳＦＥＴで構成されるため、その動作速度は遅い場合を想定している。そこで、高速プロセッサコア１１内にキャッシュ１１２を搭載し、動作速度劣化を補う。ここで、キャッシュ１１２はライトスルー型のキャッシュとすることで、キャッシュ１１２のデータは常にキャッシュ１２２にコピーがあることになり、それによってＣＰＵ１とＣＰＵ２とでキャッシュデータのコヒーレンシが保たれる。
図１１には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。
図１１に示されるマイクロプロセッサ１００が、図１に示されるのと大きく相違するのは、高速プロセッサコア１１と、低電力プロセッサコア１２とが共通バスＢＵＳ４に接続され、高速プロセッサコア１１と低電力プロセッサコア１２とでキャッシュ１４２が共有化されている点である。キャッシュ１４２は、バスＢＵＳ５を介して共有メモリ１３に接続される。この場合、コア選択部１０がコア１１，１２の実行権を選択する。このような構成をとることで、高速プロセッサコア１１と低電力プロセッサコア１２とでキャッシュのコヒーレンシを容易に保つことが可能である。この場合、キャッシュ１４２の動作速度をどう設定するかが設計上重要とされる。高速プロセッサコア１１の処理性能を最大限発揮させるためには、高速なＭＩＳＦＥＴで構成することが必要であるが、キャッシュ１４２は、電源遮断制御機構を設けていたとしても、その使用頻度が非常に少ないために、リーク電流による電力増加が生じてしまう虞れがある。しかし、キャッシュ１４２のコヒーレンシを比較的容易に保つことができるため、低コスト化できるという効果がある。
次に上記高速プロセッサコア１１と低電力プロセッサコア１２への電源の供給の仕方について説明する。
図１２に示される例では、マイクロプロセッサ１００のチップ外部から高速プロセッサコア１１用の電源ＶＤＤ１と、低電力プロセッサコア１２用の電源ＶＤＤ２と、入出力回路４１用の電源ＶＤＤ３とがそれぞれ独立に供給される。このように各電源がそれぞれ独立に供給される場合、電源供給用のパッドなど部品点数が増える欠点があるが、チップ外部から、安定した電力を供給できるという利点がある。この場合、図示されない電源供給チップ（レギュレータチップ）などに、電圧情報を送信するなどして電源電圧を調整することなども可能である。使用する電源の数が少ない場合には効果的である。
しかし、ＳｏＣにおいて使用されるアプリケーションによっては、供給される電源数が制限される場合も少なからずある。これは、電源用の端子数を削減するなどしてコストを削減するためや、旧来のシステムとの互換性のため、新たな電源が使用できない場合などが想定されるからである。このように供給される電源数が制限される場合について以下に説明する。
図１３に示される例では、マイクロプロセッサ１００のチップ外部から高速プロセッサコア１１用の電源ＶＤＤ１と、入出力回路４１用の電源ＶＤＤ３とが独立に供給され、低速プロセッサコア１２用の電源ＶＤＤ２を高速プロセッサコア１１用の電源ＶＤＤ１から生成するようにしている。電源ＶＤＤ１とＶＤＤ２の電圧差は、図４に示される構成の場合と同様に、高速プロセッサコア１１用のＭＩＳＦＥＴとしてゲート絶縁膜厚の薄い高性能のＭＩＳＦＥＴを用いる場合、一般的にＶＤＤ１＜ＶＤＤ２の関係がある。そのため、このような場合には電源ＶＤＤ２の生成には電圧調整回路（ＶＣ）３１でＶＤＤ１を昇圧するようにする。電圧の昇圧には、チャージポンプなどを利用すれば良い。電源ＶＤＤ１とＶＤＤ２の電位差が小さい場合には、電圧生成における効率が劣化したり、回路構成が複雑化したりするなどの欠点があるが、チップ外部から供給される電源数を削減できることから電源パッド数の削減など、低コスト化が可能となるという利点がある。また、このようにオンチップの電源発生回路を搭載する効果として、プロセスばらつきなどに対する補償機構を容易に搭載することが可能となることが挙げられる。仮に、ＬＳＩの検査工程で、プロセスばらつきにより平均的なしきい値が大きめに製造されてしまったチップが発見された場合には、電圧調整回路３１の出力電圧を高めに設定すれば動作の劣化が回避できる場合がある。この設定には、電圧調整回路３１内の制御レジスタにソフトウェア的に制御ビットを書き込む方式や、ヒューズなどでトリミング電圧を切り換える方法などが考えられる。このようにすることで、従来なら動作速度未達として不良品として選別されてしまうようなチップを良品として出荷できるため、歩留まりを向上することができる。
図１４に示される例では、マイクロプロセッサ１００のチップ外部から低電力プロセッサコア１２用の電源ＶＤＤ２と、入出力回路４１用の電源ＶＤＤ３とが独立に供給され、高速プロセッサコア１１用の電源ＶＤＤ１が低電力プロセッサコア１２用の電源ＶＤＤ２から生成するようにしている。ＶＤＤ１とＶＤＤ２の電圧差は、図４に示される構成の場合と同様に、高速プロセッサコア１１用のＭＩＳＦＥＴとしてゲート絶縁膜厚の薄い高性能のＭＩＳＦＥＴを用いる場合には、一般的にＶＤＤ１＜ＶＤＤ２の関係がある。そのため、ＶＤＤ１の生成には電圧調整回路３２において、電源ＶＤＤ２を降圧すれば良い。降圧には、レギュレータ回路を適用することができる。このレギュレータ回路としてはシリーズレギュレータやスイッチングレギュレータを挙げることができ、前者は、電力変換効率は低いものの受動素子が抵抗だけで済むことなどで実装が容易であるが、後者は、容量やインダクタなどの受動素子を多く必要とし、実装コストが高いが電力効率が高い。いずれを選択するかは、チップのコストや要求性能などで決定すれば良い。電源ＶＤＤ１とＶＤＤ２との電位差が小さい場合には、電圧生成における効率が劣化したり、回路構成が複雑化したりするなどの欠点がある反面、チップ外部から供給される電源数を削減できることから電源パッド数の削減など、低コスト化が可能となる。本例においても、電圧発生回路にプロセスばらつき補償機能を設けることにより、歩留まり向上を図ることができる。
図１５に示される例では、マイクロプロセッサ１００のチップ外部から高速プロセッサコア１１用の電源ＶＤＤ１と、入出力回路４１用の電源ＶＤＤ３とを供給するようにしている。この方式は、チップ内部で最も電力消費の少ないＶＤＤ２をチップ内部で構成するものである。入出力回路４１用の電源は、他の電源ＶＤＤ１やＶＤＤ２と比較して高い電圧であるため、電源ＶＤＤ３を降圧回路（ＤＣ）３３で降圧して電源ＶＤＤ２を形成する。本例では、ＶＤＤ１とＶＤＤ２の電位差が小さい場合に、ＶＤＤ２からＶＤＤ１を生成するのが困難な場合にも有効である。また、オンチップのレギュレータは、電力効率が低い場合が多いが、ＶＤＤ２の消費電流は少ないため、レギュレータの効率は問題にならない。
図１６に示される例では、マイクロプロセッサ１００のチップ外部から低電力プロセッサコア１２用の電源ＶＤＤ２と、入出力回路４１用のＶＤＤ３をチップ外部から供給している。この場合、チップ内部で電力消費の多いＶＤＤ１をチップ内部で構成するものである。入出力回路４１用の電源ＶＤＤ３はコアの電源ＶＤＤ１やＶＤＤ２と比較して高い電圧であるため、電圧調整回路（ＶＣ）３４で電源ＶＤＤ３を降圧することでＶＤＤ１を形成する。本例では、電源ＶＤＤ１とＶＤＤ２の電位差が小さくて、ＶＤＤ２からＶＤＤ１を生成するのが困難な場合に有効とされる。また、オンチップのレギュレータは、電力効率が低い場合が多いが、高速プロセッサコア１１の領域が小さく済む場合など、電源ＶＤＤ２の消費電流に比べて電源ＶＤＤ１の消費電流が少ない場合などには、レギュレータの効率は問題にならず、それ以上に、プロセスばらつき補償機能を設けることによる歩留まり向上などの利点がある。
図１７に示される例では、電源ＶＤＤ３のみをチップ外部から供給している。この場合、チップ内部で使用する電源ＶＤＤ１とＶＤＤ２とをチップ内部で形成することにより、電源パッド数の削減や、ＬＳＩを構成する際の電源制約がきつい製品などへも容易に適用できるようにしている。入出力回路４１用の電源は、コアの電源ＶＤＤ１やＶＤＤ２よりも一般的に高い電圧であるため、電圧調整回路（ＶＣ）３５によりＶＤＤ３を降圧することによりＶＤＤ１を形成し、電圧調整回路３６によりＶＤＤ３を降圧することによりＶＤＤ２を形成している。本例は、ＶＤＤ１とＶＤＤ２の電位差が小さくて、ＶＤＤ２からＶＤＤ１を生成するのが困難な場合に有効である。また、オンチップのレギュレータは、電力効率が低い場合が多いが、高速プロセッサコア１１の領域が小さく済む場合など、ＶＤＤ２の消費電流に比べてＶＤＤ１の消費電流が少ない場合などには、レギュレータの効率は問題にならず、それ以上に、プロセスばらつき補償機能を設けることによる歩留まり向上などの利点がある。
図１８は、電源スイッチと電圧レギュレータを集積する場合構成例が示される。
電源スイッチＰＳＷを制御する電源スイッチコントローラ（ＰＳＷＣ）４０は、厚膜ＭＯＳＦＥＴで構成するのが望ましく、印加する電源はＶＤＤ３を用いる。ここで、電圧調整回路（ＶＣ）３５，３６は、電圧変換時の電力効率の良いスイッチング型のレギュレータを想定しており、電圧調整回路（ＶＣ）３７は、電圧変換時の電力効率はそれほど高くないが、電圧応答性能の高いシリーズ型レギュレータとされる。電圧調整回路３６により、電源ＶＤＤ４が形成され、電圧調整回路３７により、電源ＶＤＤ５が形成される。ここではＶＤＤ４＝ＶＤＤ５である場合を用いて説明する。尚、ＶＤＤ５＞ＶＤＤ４という条件で動作させることも可能である。
本例では、図１７に示されるＶＤＤ３のみ印加する場合について高速プロセッサコア１１に電源遮断機能を設けた例で説明するが、図１３〜１６に示される場合にも適用できる。
電源スイッチＰＳＷは、オン時に大電流が流れることが知られている。この電流を低減するために電源スイッチＰＳＷを電源スイッチコントローラ４０で制御する。電源の電圧降下が問題になる場合がある。従って、このような場合にＶＤＤ２が供給されている回路ブロックに、電源ノイズが発生してしまう場合が考えられる。このようなときに、電圧発生回路としてシリーズレギュレータのような効率は悪いが電圧変動に対する応答性の良いレギュレータを用いると、このような電源ノイズに対する耐性が高まり、システム性能の低下が抑えられる。また、ＶＤＤ４＜ＶＤＤ５なる関係で制御することも可能である。この場合、電圧マージンを確保できるため電圧降下による速度劣化に対する耐性さらに高くすることができる。電源スイッチＰＳＷをオンする期間が過ぎた場合は、電力効率の高いスイッチングレギュレータを用いて動作させることで、システムの低電力化が達成できる。
このように、電源スイッチＰＳＷがオンする期間のみ、スイッチングレギュレータからシリーズレギュレータに切り換える制御を実施することを述べたが、スイッチングレギュレータは常時起動させておき、シリーズレギュレータを電源スイッチオン時に併用することもできる。このようにすることで、レギュレータでの消費電力は増大するが、レギュレータの切り換えに伴う複雑な制御が不要になるという利点がある。これは、高速プロセッサコア１１が最高動作速度で動作している場合にもこのように電流供給能力が高く、電圧変動に対する応答性のよいシリーズレギュレータを使用すると、高速プロセッサコア１１の消費電力増大により、低電力プロセッサコア１２等の電源線に載るノイズに対する耐性が高まる効果がある。これは、コア選択部（ＣＳＥＬ）１０からの制御信号ＣＴＲＬ１で切り換え制御を実施するようにすれば良い。この場合もレギュレータの消費電力増大はするが、シリーズレギュレータとスイッチングレギュレータを同時に使用することで、レギュレータ制御を簡易化することができる。
図１９には、上記電源スイッチＰＳＷをオンする際のレギュレータ制御のタイミングが示される。
時刻Ｔ１で高速プロセッサコア１１の起動が外部から低電力プロセッサコア１２へ要求されると、低電力プロセッサコア１２はコア選択部１０へ高速プロセッサコア１１を起動するための信号を送信する。コア選択部１０は、この信号を受けて時刻Ｔ２にシリーズレギュレータＳＥＲＥＧを起動させるために制御信号を送信して、低電力プロセッサコア１２への供給電源をシリーズレギュレータＳＥＲＥＧからの出力に切り換える。その後、時刻Ｔ３で電源スイッチコントローラ４０に制御信号ＰＳＷＣＲＥＱを送信する。電源スイッチコントローラ４０では、電源スイッチＰＳＷが完全にオンしたことを受けて、時刻Ｔ４でＰＳＷＡＣＫ信号をコア選択部１０へ出力する。コア選択部１０では、ＰＳＷＡＣＫ信号を受けて高速プロセッサコア１１の電源スイッチがオンしたことを知ることができるため、時刻Ｔ４でシリーズレギュレータＳＥＲＥＧの停止を実施し、低電力プロセッサコア１２への電源供給をスイッチングレギュレータＳＷＲＥＧからの出力に切り換える。また、時刻Ｔ６では、コア選択部１０がＰＳＷＡＣＫ信号を受けて高速プロセッサコア１１の起動信号をＨＳＣへ１１送信する。これにより高速プロセッサコア１１は演算処理を開始する。
一方、高速プロセッサコア１１を停止させる場合は、高速プロセッサコア１１は停止信号を時刻Ｔ７でコア選択部１０へ出力する。その後、時刻Ｔ８でコア選択部１０は高速プロセッサコア１１の停止信号を高速プロセッサコア１１へ出力し、高速プロセッサコア１１を停止させるとともに、電源スイッチコントローラ４０へ電源遮断のリクエスト信号を出力する。時刻Ｔ９でコア選択部１０が高速プロセッサコア１１の停止を低電力プロセッサコア１２へ伝達する。
図２０には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。この例では、高速プロセッサコア１１への供給電源をＶＤＤ１とＶＤＤ４とに切り換えて印加するようにしている。ＶＤＤ１＜ＶＤＤ４の関係があり、通常の速度で動作させる場合にはＶＤＤ１で動作させ、より高速な動作を必要とする場合はＶＤＤ４を印加する。この方式をダイナミック・ボルテージ・ブースト（ＤＶＢ）方式と呼ぶ。一般的に電源電圧と周波数は比例の関係にあるため、電源電圧を高くすることで高速動作が実現できる。ただし、ここで印加できる電圧には上限を設ける必要がある。それは、高速プロセッサコア１１を構成するＭＩＳＦＥＴへあまり高い電圧を印加してしまうと、耐圧破壊を引き起こしてしまうからである。
また、高電圧の印加によって、ホットキャリア耐性やＴＤＤＢ（Time-Dependent-Dielectric-Breakdown）耐性が劣化する。従って、信頼性を損なわないためには、上述の副作用が発生しないように上限電圧を決めればよい。一般的には、電源電圧はある幅を持って規定される。例えば、１．２Ｖを印加する場合、仕様上で、例えば、１．２Ｖプラスマイナス０．１Ｖの余裕をもって定義され、従って、印加可能な電圧範囲は、例えば、１．１Ｖと１．３Ｖの間が許容される。ＶＤＤ４にはこのように仕様上の上限電圧である、例えば、１．３Ｖを印加するように設計すればよい。このように設計すれば、高速動作が必要な場合に、より高速な動作が可能となる。この電源ＶＤＤ４の電圧は、高電圧を必要とするような回路ブロックに常時給電すると、電源の安定化につながるなどの効果がある。このような回路は、例えばＳＲＡＭのメモリマットなどがあげられる。一般にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２０１のメモリセルでは、低電圧化することにより動作のマージンが少なくなることが知られているが、本例では、高電圧を供給するようにしているため、その動作マージンを広くとることができる。
また、実使用状況において、最大電圧を印加する期間が非常に限られている場合には、デバイス的に耐圧上限の電圧、例えば、１．２Ｖ印加を想定したＬＳＩにおいては、例えば１．４Ｖを、電源ＶＤＤ４に印加することも可能である。この場合、ホットキャリア耐性を必要以上に劣化させないためにも、高電圧を印加する時間の制限は必要になるが、より高速に動作することが可能となる。
電圧調整回路３８は、ＬＳＩ上に集積するため、電圧調整回路３８の出力する電圧は比較的自由に決定することができる。この電圧調整回路３８の出力電圧は、プログラマブルにすることも可能である。このようにすると、プロセスばらつきなどの補償機能が実現でき、また、必要とする最高周波数を最低限の電力で実現できる。
図２１には、上記ダイナミック・ボルテージ・ブースト方式の制御タイミングが示される。
時刻Ｔ１で高速プロセッサコア１１に対して高速動作リクエスト（Ｒｅｑ）が発生し、低電力プロセッサコア１２はコア選択部１０にその要求を通知する。コア選択部１０は時刻Ｔ２に、電圧セレクタＶＳＥＬ２に対して電源ＶＤＤ１から電源ＶＤＤ４への切り換え信号を伝達する。電圧セレクタＶＳＥＬ２では電源をＶＤＤ１からＶＤＤ４へ切り換える制御を実施し、電源ＶＤＤ４が安定化したことを見て、時刻Ｔ３でコア選択部１０が高速プロセッサコア１１へ高速動作要求を発行する。ここでは図示していないが、電圧セレクタ（ＶＳＥＬ）２が電源切り換え後に電圧が安定したことをコア選択部１０に伝えるように制御することも可能である。
次に、高速プロセッサコア１１を通常速度の動作（ノーマル動作）に切り換える場合について説明する。
時刻Ｔ４でノーマル動作要求（Ｒｅｑ）が発生し、それが低電力プロセッサコア１２からコア選択部１０へ伝達される。その信号を受けて、コア選択部１０は高速プロセッサコア１１へ高速動作モードからノーマル動作モードへの要求信号を時刻Ｔ５で高速プロセッサコア１１に対して発行する。高速プロセッサコア１１ではこの信号を受けて高速動作モードからノーマル動作モードへ遷移する。その後、高速プロセッサコア１１がノーマル動作になった後に、コア選択部１０は時刻Ｔ６で電圧セレクタＶＳＥＬ２へ電源ＶＤＤ１を供給するように切り換え要求を発行する。これにより電圧セレクタＶＳＥＬ２は電源ＶＤＤ１を印加する。このような制御を行うことで、ＬＳＩの性能を最大限活かした制御が可能となる。
図２２には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。
本例では、複数の高速プロセッサコア１１−１，１１−２の内部にパフォーマンスモニタＰＭ１，ＰＭ２を搭載しており、このパフォーマンスモニタＰＭ１，ＰＭ２の出力によって電源電圧の制御や電源スイッチ制御などを行うようにしている。上記パフォーマンスモニタは、コア内部の消費電流の監視や、温度の監視を行う。また、上記高速プロセッサコア１１−１，１１−２に対応して、電源スイッチＰＳＷ１，ＰＳＷ２が設けられ、それらは制御回路（ＰＳＷＣ）４０によって動作制御されるようになっている。
上記の構成において、電流を監視する場合、電流消費を電圧変動に変換して評価する場合について説明する。
この場合、電圧変動を検出してそれをコア選択部１０へ伝達する。コア選択部１０では、電圧が下がったことを検出すると、それを電圧調整回路（ＶＣ５）３５へ伝達し、電源ＶＤＤ１を上昇させるように制御する。この制御は、制御信号ＣＴＬ２を用いて行われる。また、温度が上昇してきたことを検出した場合、コア選択部１０は低電力プロセッサコア１２へ高速プロセッサコア１１の動作温度の上昇を伝達し、低電力プロセッサコア１２内部で高速プロセッサコア１１の処理を継続するか否かを決める。温度レベルが熱暴走の温度レベル以下である場合は、電圧を上昇させて高速処理を可能なように制御するが、熱暴走の虞れがある場合には、高速プロセッサコア１１の動作を一時的にホールドさせるように制御する。このとき、図示されるように、ひとつのチップ上に複数の高速プロセッサコア１１−１，１１−２が集積されている場合には、非使用のコアにその後のデータ処理を引き継がせて、高温になったコアの動作を停止すると、演算処理の遅延がなくなる効果もある。温度判定については、温度を段階的に分類するテーブルを持っていれば良く、例えば、「常温」、「動作可能な高温」、「動作不可能な高温」、の３種類に分類して制御すればよい。温度計にはヒステリシスを持った温度計デバイスが望ましい。これにより、常温時は通常の電圧を出力するように制御し、「動作可能な高温」時は、レギュレータにＶＤＤ１の電圧を上げる制御を実施する。最後に、「動作不可能な高温」時は、高速プロセッサコア１１の動作を止め、ＬＳＩ１２の放熱を実施する。ひとつのＬＳＩ上に高速プロセッサコア１１が複数搭載されている場合は、温度の上昇していないコアに後続の演算を引き継ぎ、当該高速プロセッサコア１１の電源遮断を実施することが望ましい。また、図示されていないが、高温状態になった場合は、チップ外に信号を送信し、ボードレベルでファンを回すなどのＬＳＩの冷却等を実施すると都合がよい。
図２３には、本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例が示される。
図２３において、低電力プロセッサコア１２にも電源スイッチＰＳＷ５が設けられている。
本例では、高速プロセッサコア１１、コア選択部１０、低電力プロセッサコア１２、に電源スイッチＰＳＷ３，ＰＳＷ４，ＰＳＷ５を設けている。この電源スイッチＰＳＷ３，ＰＳＷ４，ＰＳＷ５は、制御回路（ＣＴＲＬ＆ＰＳＷＣ）４２によりオンオフ制御される。これにより、低電力プロセッサコア１２も高速プロセッサコア１１も動作不要な場合、つまり、チップ自体が動作不要な場合に、電源スイッチをオフすることによりチップの消費電力を削減できる。本例は、低電力プロセッサコア１２のリーク電流も待機時に無視できない場合などに適用すると効果が高い。尚、このような構成は、上述した全ての例に対しても同様に適用できる。
また、図２３では、低電力プロセッサコア１２用の電源の切り換え制御を可能としている。ここでは電源ＶＤＤ１＜ＶＤＤ７とする。電源ＶＤＤ７は、電圧調整回路（ＶＣ９）３９によって形成される。このようにすると、例えば電源ＶＤＤ１からＶＤＤ７へ印加電圧を切り換えることで、低電力プロセッサコア１２の動作速度を向上させることが可能となる。低電力プロセッサコア１２のコアを高速で動かすと電力消費が大きくなってしまうが、低電力プロセッサコア１２を高速動作させる期間を非常に限定することで、ＬＳＩ全体としての平均化した電力を削減することが可能である。
さらに、この図２２では、チップ全体の制御を実施するコントローラ（ＣＴＲＬ）と電源スイッチのコントローラを入出力回路４１で使用するＭＩＳＦＥＴと同様に、ゲート絶縁膜厚の厚いＭＩＳＦＥＴでつくり、ＶＤＤ３を印加する例を示した。このような構成にすると、ＭＩＳＦＥＴの単位長さあたりのリーク電流がＬＰＣを構成しているＭＩＳＦＥＴのリーク電流よりも大幅に少なくすることが可能である。一般にチップ全体の制御を実施するコントローラや電源スイッチコントローラは稼働率が低く、かつ、動作周波数も低くてよい場合が多い。従って、これらのコントローラを比較的電圧の高いＶＤＤ３で動作させても、その動作電流は高速プロセッサコア１１や低電力プロセッサコア１２の動作電力と比較して非常に小さくすることができる。さらに、このようなコントローラを構成するＭＩＳＦＥＴであるが、０．２５μｍルールもしくは、０．１８μｍルール相当のＭＩＳＦＥＴで構成することが望ましい。これらのルールで製造されるＭＩＳＦＥＴはリーク電流がほぼ無視できるレベルで、かつ、コントローラの面積も比較的小さく製造できるメリットがある。
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、本発明はそれに限定されるものではなく、半導体集積回路に広く適用することができる。
本発明は、プロセッサを含むことを条件に適用することができる。
本発明にかかる半導体集積回路の一例であるマイクロプロセッサの構成例ブロック図である。 図１に示されるマイクロプロセッサの比較対象とされるマイクロプロセッサの構成例ブロック図である。 図１及び図２に示されるプロセッサコアの消費電力と動作周波数との関係を示す特性図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 図４に示されるマイクロプロセッサにおいて、ＭＩＳＦＥＴのゲート絶縁膜厚を３種類とした場合の消費電力と周波数との関係を示す特性図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 図６に示されるマイクロプロセッサにおける高速プロセッサコアと低電力プロセッサコア及びコア選択部の動作タイミング図である。 上記高速プロセッサコアと上記低電力プロセッサコアとが同時に動作しない場合の動作タイミング図である。 一つのプロセッサコアで２つの処理を同時に実施した場合と、高速プロセッサコアと低電力プロセッサコアで上記２つの処理を分担した場合との説明図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 図１８に示されるマイクロプロセッサにおいて、電源スイッチをオンする際の動作タイミング図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 図２０に示されるマイクロプロセッサにおける主要部のタイミング図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例であるマイクロプロセッサの別の構成例ブロック図である。
符号の説明
１０ コア選択部
１１ 高速プロセッサコア
１２ 低電力プロセッサコア
１３ 供給メモリ
１４，１５ 電力制御回路
４１ 入出力回路
１００ マイクロプロセッサ
１１１，１２１ ＣＰＵ
１１２，１２２ キャッシュ

Claims (9)

  1. 第１動作周波数で動作する第１プロセッサと、
    上記第１プロセッサに比べてリーク電流が少なく抑えられ、且つ、上記第１動作周波数よりも低い第２動作周波数で動作する第２プロセッサと、
    アプリケーションソフトウェアの実行先を、上記アプリケーションソフトウェアの要求動作速度に応じて、上記第１プロセッサと上記第２プロセッサとに選択的に切り換え可能な選択部と、を含み、
    上記第１プロセッサと上記第２プロセッサとは、それぞれ同一の命令セットを実行可能とされる半導体集積回路。
  2. 上記選択部は、上記第１のプロセッサと上記第２のプロセッサとの切り換え制御をタスクによって行う請求項１記載の半導体集積回路。
  3. 上記第１プロセッサ及び上記第２プロセッサは、トランジスタを含んで成り、上記第１プロセッサを構成するトランジスタのしきい値は、上記第２プロセッサを構成するトランジスタのしきい値よりも低く設定されて成る請求項１記載の半導体集積回路。
  4. 上記第１プロセッサ及び上記第２プロセッサは、それぞれ所定のしきい値レベルよりも低めに設定された低しきい値トランジスタを含み、
    上記第１プロセッサにおける上記低しきい値トランジスタの割合が、上記第２プロセッサにおける上記低しきい値トランジスタの割合よりも大きくなるようにレイアウトされて成る請求項１記載の半導体集積回路。
  5. 上記第１プロセッサ及び上記第２プロセッサはそれぞれトランジスタを含み、上記第１プロセッサを構成するトランジスタのしきい値は、第２のプロセッサを構成するトランジスタのしきい値よりも低く設定され、上記第１プロセッサの動作電圧は、第２のプロセッサの動作電圧よりも低く設定されて成る請求項１記載の半導体集積回路。
  6. 上記第１プロセッサ及び上記第２プロセッサはそれぞれトランジスタを含み、上記第１プロセッサを構成するトランジスタのゲート絶縁膜厚は、上記第２プロセッサを構成するトランジスタのゲート絶縁膜厚よりも薄くされ、上記第１プロセッサの動作電圧は、上記第２プロセッサの動作電圧よりも低く設定されて成る請求項１記載の半導体集積回路。
  7. 上記第１プロセッサ及び上記第２プロセッサはそれぞれトランジスタを含み、上記第１のプロセッサを構成するトランジスタのゲート絶縁膜厚は、上記第２のプロセッサを構成するトランジスタのゲート絶縁膜厚よりも薄く、かつ、上記第１のプロセッサを構成するトランジスタのしきい値は、上記第２のプロセッサを構成するトランジスタのしきい値よりも小さく設定され、上記第１のプロセッサの動作電圧は、第２のプロセッサの動作電圧よりも低く設定されて成る請求項１記載の半導体集積回路。
  8. 第１ＣＰＵと、上記第１ＣＰＵに結合された第１キャッシュとを含む第１コアと、
    第２ＣＰＵと、上記第２ＣＰＵに結合された第２キャッシュとを含む第２コアと、
    上記第１コア及び上記第２コアと、外部との間でデータのやり取りを可能とする入出力回路と、を具備する半導体集積回路であって、
    上記第１のコアと上記第２のコアとは共通バスに接続され、上記第１コアは上記第２コアより動作周波数が高く設定され、
    上記第１コア、上記第２コア、及び上記入出力回路は、それぞれトランジスタを含み、
    上記第１コアを構成するトランジスタの第１しきい値は、上記第２コアを構成するトランジスタの第２しきい値よりも小さく、上記第１しきい値と第２しきい値は、上記入出力回路を構成するトランジスタの第３しきい値よりも小さく設定されて成る半導体集積回路。
  9. 第１ＣＰＵと、上記第１ＣＰＵに結合された第１キャッシュとを含む第１コアと、
    第２ＣＰＵと、上記第２ＣＰＵに結合された第２キャッシュとを含む第２コアと、
    上記第１コア及び上記第２コアと、外部との間でデータのやり取りを可能とする入出力回路と、を具備する半導体集積回路であって、
    上記第１のコアと上記第２のコアとは共通バスに接続され、上記第１コアは上記第２コアより動作周波数が高く設定され、
    上記第１コア、上記第２コア、及び上記入出力回路は、それぞれトランジスタを含み、
    上記第１コアを構成するトランジスタの第一のゲート絶縁膜厚は、上記第２コアを構成するトランジスタの第二のゲート絶縁膜厚よりも薄く、上記第２コアを構成するトランジスタの第二のゲート絶縁膜厚は上記入出力回路を構成するトランジスタの第３のゲート絶縁膜厚より薄く、上記第１のコアに印加される電圧は上記第２のコアへ印加される電源電圧よりも小さく、上記第２のコアへ印加される電源電圧は、上記入出力回路の電源電圧よりもよりも小さく設定されて成る半導体集積回路。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009151778A (ja) * 2007-12-19 2009-07-09 Internatl Business Mach Corp <Ibm> ワークロード実行特徴に基づく性能低下のない低パワーのための動的なプロセッサを再構成するための方法、プログラム、およびシステム
JP2010204962A (ja) * 2009-03-03 2010-09-16 Sony Corp 情報処理システム
JP2010534377A (ja) * 2007-07-20 2010-11-04 インテル・コーポレーション 低電力モード中にキャッシュされた情報を保存する技術
JP4585598B1 (ja) * 2009-06-30 2010-11-24 株式会社東芝 情報処理装置
JP2011054018A (ja) * 2009-09-03 2011-03-17 Nec Corp 情報処理装置及びスケジューリング方法
JP2011521474A (ja) * 2008-05-21 2011-07-21 クゥアルコム・インコーポレイテッド 単一の集積回路ダイ上で異なるゲート酸化膜厚を使用して複数の集積回路を実装するための装置
JP2012004301A (ja) * 2010-06-16 2012-01-05 Renesas Electronics Corp 内部回路と静電保護回路を具備する半導体集積回路
JP2012511788A (ja) * 2008-12-11 2012-05-24 クアルコム，インコーポレイテッド 非対称マルチプロセッサに対する適応型スレッドスケジューリングのための装置および方法
JP2013525872A (ja) * 2010-02-26 2013-06-20 エンパイア テクノロジー ディベロップメント エルエルシー マルチコアプロセッサにおけるプロセッサコア通信
JP2013527948A (ja) * 2010-03-25 2013-07-04 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ・システム内でタスクをディスパッチするための方法、システム及びコンピュータ・プログラム
JPWO2011155047A1 (ja) * 2010-06-10 2013-08-01 富士通株式会社 マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム
KR20140078394A (ko) * 2012-12-17 2014-06-25 삼성전자주식회사 시스템-온 칩과, 이의 동작 방법
KR20140089838A (ko) * 2013-01-07 2014-07-16 삼성전자주식회사 복수의 이종 코어들을 포함하는 시스템 온 칩 및 그 동작 방법
JP2014528115A (ja) * 2011-09-06 2014-10-23 インテル・コーポレーション 電力効率の優れたプロセッサアーキテクチャ
JP2015035073A (ja) * 2013-08-08 2015-02-19 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の制御方法
JP7549428B2 (ja) 2020-02-21 2024-09-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 迅速な回復のための適応型マルチフェーズ・ソフトウェア・スケーリング

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7853812B2 (en) * 2007-02-07 2010-12-14 International Business Machines Corporation Reducing power usage in a software application
US20080293449A1 (en) * 2007-05-24 2008-11-27 Stephen Barlow Method and system for partitioning a device into domains to optimize power consumption
US20090209314A1 (en) * 2008-02-15 2009-08-20 Gtech Rhode Island Corporation, A Rhode Island Corporation Methods and systems for license sharing among gaming terminals
US8615647B2 (en) 2008-02-29 2013-12-24 Intel Corporation Migrating execution of thread between cores of different instruction set architecture in multi-core processor and transitioning each core to respective on / off power state
JP4900289B2 (ja) * 2008-03-06 2012-03-21 富士通株式会社 電子装置およびシステム起動方法
US20110213998A1 (en) * 2008-06-11 2011-09-01 John George Mathieson System and Method for Power Optimization
US20110213950A1 (en) * 2008-06-11 2011-09-01 John George Mathieson System and Method for Power Optimization
US20110213947A1 (en) * 2008-06-11 2011-09-01 John George Mathieson System and Method for Power Optimization
CN101620462A (zh) * 2008-07-03 2010-01-06 鸿富锦精密工业（深圳）有限公司 计算机装置
US20100073068A1 (en) * 2008-09-22 2010-03-25 Hanwoo Cho Functional block level thermal control
US8984309B2 (en) 2008-11-21 2015-03-17 Intel Corporation Reducing network latency during low power operation
US8214675B2 (en) * 2008-12-08 2012-07-03 Lenovo (Singapore) Pte. Ltd. Apparatus, system, and method for power management utilizing multiple processor types
KR101600951B1 (ko) 2009-05-18 2016-03-08 삼성전자주식회사 고체 상태 드라이브 장치
JP4823352B2 (ja) * 2009-12-24 2011-11-24 株式会社東芝 情報処理装置
US9462556B2 (en) * 2010-03-22 2016-10-04 Freescale Semiconductor, Inc. Integrated circuit device, signal processing system, electronic device and method for configuring a signal processing operating mode
US9666483B2 (en) * 2012-02-10 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having thinner gate dielectric and method of making
US9569279B2 (en) 2012-07-31 2017-02-14 Nvidia Corporation Heterogeneous multiprocessor design for power-efficient and area-efficient computing
US9841977B2 (en) 2012-11-22 2017-12-12 Nxp Usa, Inc. Processor core arrangement, computing system and methods for designing and operating a processor core arrangement
US20150074357A1 (en) * 2013-09-09 2015-03-12 Qualcomm Incorporated Direct snoop intervention
JP5820001B2 (ja) * 2014-02-24 2015-11-24 ファナック株式会社 Ｃｐｕの異常検出機能を備えた制御装置
US9791904B2 (en) 2014-08-15 2017-10-17 Intel Corporation Balanced control of processor temperature
US10928882B2 (en) 2014-10-16 2021-02-23 Futurewei Technologies, Inc. Low cost, low power high performance SMP/ASMP multiple-processor system
US9952650B2 (en) 2014-10-16 2018-04-24 Futurewei Technologies, Inc. Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US10248180B2 (en) * 2014-10-16 2019-04-02 Futurewei Technologies, Inc. Fast SMP/ASMP mode-switching hardware apparatus for a low-cost low-power high performance multiple processor system
US11797837B2 (en) * 2017-04-24 2023-10-24 Intel Corporation Dynamic distributed training of machine learning models
US10768999B2 (en) * 2018-07-10 2020-09-08 Hamilton Sunstrand Corporation Intelligent load shedding for multi-channel processing systems

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10143380A (ja) * 1996-11-07 1998-05-29 Hitachi Ltd マルチプロセッサシステム
JPH11191611A (ja) * 1997-12-26 1999-07-13 Hitachi Ltd 半導体集積回路装置
JPH11195976A (ja) * 1997-12-26 1999-07-21 Hitachi Ltd 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
JP2002288150A (ja) * 2001-03-28 2002-10-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2003009515A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 電源システム
JP2003152096A (ja) * 2001-08-31 2003-05-23 Hitachi Ltd 半導体装置
JP2003216247A (ja) * 2002-01-24 2003-07-31 Ricoh Co Ltd 直流安定化電源装置
JP2003218682A (ja) * 2002-01-28 2003-07-31 Hitachi Ltd 半導体集積回路装置
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07325788A (ja) 1994-06-02 1995-12-12 Hitachi Ltd マルチプロセッサ
TW382670B (en) * 1996-11-21 2000-02-21 Hitachi Ltd Low power processor
US6501999B1 (en) * 1999-12-22 2002-12-31 Intel Corporation Multi-processor mobile computer system having one processor integrated with a chipset
US6631474B1 (en) * 1999-12-31 2003-10-07 Intel Corporation System to coordinate switching between first and second processors and to coordinate cache coherency between first and second processors during switching
JP2002215597A (ja) 2001-01-15 2002-08-02 Mitsubishi Electric Corp マルチプロセッサ装置
JP2002368122A (ja) * 2001-06-12 2002-12-20 Nec Corp 半導体装置及びその製造方法
US7382023B2 (en) * 2004-04-28 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fully depleted SOI multiple threshold voltage application
US7009265B2 (en) * 2004-06-11 2006-03-07 International Business Machines Corporation Low capacitance FET for operation at subthreshold voltages
US20060171244A1 (en) * 2005-02-03 2006-08-03 Yoshiyuki Ando Chip layout for multiple cpu core microprocessor
US7461275B2 (en) * 2005-09-30 2008-12-02 Intel Corporation Dynamic core swapping

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10143380A (ja) * 1996-11-07 1998-05-29 Hitachi Ltd マルチプロセッサシステム
JPH11191611A (ja) * 1997-12-26 1999-07-13 Hitachi Ltd 半導体集積回路装置
JPH11195976A (ja) * 1997-12-26 1999-07-21 Hitachi Ltd 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
JP2002288150A (ja) * 2001-03-28 2002-10-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2003009515A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 電源システム
JP2003152096A (ja) * 2001-08-31 2003-05-23 Hitachi Ltd 半導体装置
JP2003216247A (ja) * 2002-01-24 2003-07-31 Ricoh Co Ltd 直流安定化電源装置
JP2003218682A (ja) * 2002-01-28 2003-07-31 Hitachi Ltd 半導体集積回路装置
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010534377A (ja) * 2007-07-20 2010-11-04 インテル・コーポレーション 低電力モード中にキャッシュされた情報を保存する技術
JP2013069320A (ja) * 2007-07-20 2013-04-18 Intel Corp 低電力モード中にキャッシュされた情報を保存する技術
JP2009151778A (ja) * 2007-12-19 2009-07-09 Internatl Business Mach Corp <Ibm> ワークロード実行特徴に基づく性能低下のない低パワーのための動的なプロセッサを再構成するための方法、プログラム、およびシステム
JP2011521474A (ja) * 2008-05-21 2011-07-21 クゥアルコム・インコーポレイテッド 単一の集積回路ダイ上で異なるゲート酸化膜厚を使用して複数の集積回路を実装するための装置
KR101225071B1 (ko) * 2008-05-21 2013-01-22 콸콤 인코포레이티드 단일 집적 회로 다이 상에 상이한 게이트 산화막 두께를 이용하는 다수의 집적 회로들을 포함하는 장치
JP2013214313A (ja) * 2008-12-11 2013-10-17 Qualcomm Inc 非対称マルチプロセッサに対する適応型スレッドスケジューリングのための装置および方法
JP2015158938A (ja) * 2008-12-11 2015-09-03 クアルコム，インコーポレイテッド 非対称マルチプロセッサに対する適応型スレッドスケジューリングのための装置および方法
US9043795B2 (en) 2008-12-11 2015-05-26 Qualcomm Incorporated Apparatus and methods for adaptive thread scheduling on asymmetric multiprocessor
JP2012511788A (ja) * 2008-12-11 2012-05-24 クアルコム，インコーポレイテッド 非対称マルチプロセッサに対する適応型スレッドスケジューリングのための装置および方法
US9672055B2 (en) 2009-03-03 2017-06-06 Sony Corporation Information processing system having two sub-systems with different hardware configurations which enable switching therebetween
JP2010204962A (ja) * 2009-03-03 2010-09-16 Sony Corp 情報処理システム
JP2011014155A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 情報処理装置
US9170617B2 (en) 2009-06-30 2015-10-27 Kabushiki Kaisha Toshiba Information processing apparatus to selectively disable or throttle an external graphics controller
JP4585598B1 (ja) * 2009-06-30 2010-11-24 株式会社東芝 情報処理装置
JP2011013796A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 情報処理装置
JP2011054018A (ja) * 2009-09-03 2011-03-17 Nec Corp 情報処理装置及びスケジューリング方法
JP2013525872A (ja) * 2010-02-26 2013-06-20 エンパイア テクノロジー ディベロップメント エルエルシー マルチコアプロセッサにおけるプロセッサコア通信
JP2013527948A (ja) * 2010-03-25 2013-07-04 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ・システム内でタスクをディスパッチするための方法、システム及びコンピュータ・プログラム
JPWO2011155047A1 (ja) * 2010-06-10 2013-08-01 富士通株式会社 マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム
US9395803B2 (en) 2010-06-10 2016-07-19 Fujitsu Limited Multi-core processor system implementing migration of a task from a group of cores to another group of cores
KR101775733B1 (ko) * 2010-06-16 2017-09-19 르네사스 일렉트로닉스 가부시키가이샤 내부 회로와 정전 보호 회로를 구비하는 반도체 집적회로
JP2012004301A (ja) * 2010-06-16 2012-01-05 Renesas Electronics Corp 内部回路と静電保護回路を具備する半導体集積回路
JP2014528115A (ja) * 2011-09-06 2014-10-23 インテル・コーポレーション 電力効率の優れたプロセッサアーキテクチャ
KR101889755B1 (ko) * 2011-09-06 2018-08-21 인텔 코포레이션 전력 효율적 프로세서 아키텍처
US10664039B2 (en) 2011-09-06 2020-05-26 Intel Corporation Power efficient processor architecture
US9360927B2 (en) 2011-09-06 2016-06-07 Intel Corporation Power efficient processor architecture
KR101889756B1 (ko) * 2011-09-06 2018-08-21 인텔 코포레이션 전력 효율적 프로세서 아키텍처
US9864427B2 (en) 2011-09-06 2018-01-09 Intel Corporation Power efficient processor architecture
US9870047B2 (en) 2011-09-06 2018-01-16 Intel Corporation Power efficient processor architecture
KR101873935B1 (ko) * 2011-09-06 2018-07-04 인텔 코포레이션 전력 효율적 프로세서 아키텍처
US10048743B2 (en) 2011-09-06 2018-08-14 Intel Corporation Power efficient processor architecture
KR20140078394A (ko) * 2012-12-17 2014-06-25 삼성전자주식회사 시스템-온 칩과, 이의 동작 방법
KR102005765B1 (ko) * 2012-12-17 2019-07-31 삼성전자주식회사 시스템-온 칩과, 이의 동작 방법
KR20140089838A (ko) * 2013-01-07 2014-07-16 삼성전자주식회사 복수의 이종 코어들을 포함하는 시스템 온 칩 및 그 동작 방법
KR102082859B1 (ko) * 2013-01-07 2020-02-28 삼성전자주식회사 복수의 이종 코어들을 포함하는 시스템 온 칩 및 그 동작 방법
JP2015035073A (ja) * 2013-08-08 2015-02-19 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の制御方法
JP7549428B2 (ja) 2020-02-21 2024-09-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 迅速な回復のための適応型マルチフェーズ・ソフトウェア・スケーリング

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Publication number Publication date
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