JP4935354B2 - Ｃｍｏｓ撮像素子 - Google Patents

Description

本発明は一般に半導体装置に係り、特にＣＭＯＳ撮像素子に関する。

今日、ＣＭＯＳ撮像素子はカメラ付携帯電話機やデジタルスチルカメラなどにおいて広く使われている。ＣＭＯＳ撮像素子はＣＣＤ撮像素子に比べて構成が簡単で、安価に構成できる好ましい特徴を有する。

図１は、このようなＣＭＯＳ撮像素子１００の構成を示す。

図１を参照するに、ＣＭＯＳ撮像素子１００は多数のＣＭＯＳ画素素子１０が行列状に配列された受光領域１０１Ａを有し、前記受光領域１０１Ａ中の各々のＣＭＯＳ画素素子１０に対して行選択回路１０１Ｂと信号読出し回路１０１Ｃとが協働する。ここで前記行選択回路１０１Ｂは、所望のＣＭＯＳ画素素子１０の転送制御線ＴＧとリセット制御線ＲＳＴ、および選択制御線ＳＥＬを選択し、一方前記信号読出し回路１０１Ｃはリセット電圧線ＶRにリセット電圧を供給するとともに、信号読出し線ＳＩＧに出力されるピクセルからの信号電圧を読み出す。

図２は、図１のＣＭＯＳ撮像素子１００中において使われる一画素分ＣＭＯＳ素子１０の構成を示す。

図２を参照するに、前記リセット電圧線ＶRに接続され所定のリセット電圧が供給される電源端子１０Ａには、フォトダイオード１０Ｄが、前記リセット制御線ＲＳＴ上のリセット信号により制御されるリセットトランジスタ１０Ｂ、および前記転送制御線ＴＧ上の転送制御信号により制御される転送ゲートトランジスタ１０Ｃを介して、逆バイアスされるように接続されており、前記フォトダイオード１０Ｄにおいて光照射により形成された光電子は前記転送ゲートランジスタ１０Ｃを介して前記リセットトランジスタ１０Ｂと転送ゲートトランジスタ１０Ｃとの中間ノードに形成された浮遊拡散領域ＦＤに蓄積され、電圧に変換される。

そこで図２の構成では、前記浮遊拡散領域ＦＤに生じた電圧信号が前記電源端子１０Ａからの電源電圧により駆動されソースフォロワ回路を形成する読出しトランジスタ１０Ｆにより読み出され、前記読出しトランジスタ１０Ｆの出力が、前記読出しトランジスタに直列に接続され、前記選択制御線ＳＥＬ上の選択制御信号により制御される選択トランジスタ１０Ｓにより、前記信号線ＳＩＧ上に出力される。

なお図２のＣＭＯＳ画素素子１０と同等の動作をするＣＭＯＳ画素素子として、図３に示すように読出しトランジスタ１０Ｆと選択トランジスタ１０Ｓの位置関係を入れ替えた構成のＣＭＯＳ素子１０‘も可能である。

図４は、図２あるいは図３のＣＭＯＳ画素素子１０あるいは１０’の動作を説明する図である。

図４を参照するに、最初に前記選択制御線ＳＥＬ上の選択制御信号が立ち上がり、前記選択トランジスタ１０Ｓが導通することにより、所望のＣＭＯＳ画素素子を含む列が選択される。

次に前記リセット制御線ＲＳＴ上のリセット信号が立ち上がり、前記リセットトランジスタ１０Ｂが導通することにより、前記浮遊拡散領域ＦＤが充電され、リセットされる。この段階では、前記転送トランジスタ１０Ｃはオフになっている。前記リセット信号の立ち上がりに対応して前記浮遊拡散領域ＦＤの電位も立ち上がり、その効果が前記読出しトランジスタ１０Ｆおよび導通状態にある選択トランジスタ１０Ｓを介して信号線ＳＩＧ上にも現れるが、この信号線ＳＩＧの立ち上がりは信号の読出しには使われない。

次に前記リセット信号が立ち下がった後、前記転送ゲートトランジスタ１０Ｃをオフに維持したまま、前記浮遊拡散領域ＦＤの電位が前記読出しトランジスタ１０Ｆにより前記信号線ＳＩＧ上に読み出され、ノイズレベルの読出しが行われる。

さらに前記ノイズレベル読出しの後、前記転送制御線ＴＧ上の転送制御信号が立ち上がり、前記フォトダイオード１０Ｄ中に形成された電荷が前記転送ゲートトランジスタ１０Ｃを介して前記浮遊拡散領域１０Ｆに転送される。前記浮遊拡散領域１０Ｆの電位は、転送された電荷量Ｑにより、ΔＶ＝Ｑ／Ｃ、ただしＣは前記浮遊拡散領域１０Ｆの容量、だけ変化する。そこで、前記転送制御信号が立ち下がった後、前記浮遊拡散領域１０Ｆの電位が前記読出しトランジスタ１０Ｆにより読み出され、前記選択トランジスタ１０Ｓを介して前記信号線ＳＩＧ上に出力される。

ところで、図２あるいは図３のＣＭＯＳ画素素子を集積して図１のような撮像素子１００を形成する場合、例えば図５に示すようにいくつかのトランジスタを複数のＣＭＯＳ画素素子で共通に使うように構成し、画素素子の構成を簡素化するとともに、集積密度を向上させる提案がなされている。

図５の例では、列方向に隣接する二つのＣＭＯＳ画素素子ＰＸ１およびＰＸ２の間において、リセットトランジスタ１０B、読出しトランジスタ１０Fおよび選択トランジスタ１０Ｓを共通に使っている。

さらに、２以上の複数行間、あるいは複数列間でＣＭＯＳ画素素子の構成要素を共通化する提案もなされている。

図６は、図５の回路構成を実現するための一つのレイアウト例１０₁を示す（特開平２０００−２３２２１６号公報参照）。

図６を参照するに、この従来のレイアウトでは前記ＣＭＯＳ画素素子ＰＸ１およびＰＸ２は、シリコン基板中に素子分離領域１０Ｉにより画成されたそれぞれの素子領域中に、列方向（図中、上下方向）に隣接して形成されており、素子ＰＸ１の浮遊拡散領域ＦＤ１と素子ＰＸ２の浮遊拡散領域ＦＤ２とが、前記シリコン基板表面を延在する配線パターン１０ｆで接続されている。図６の構成では、素子ＰＸ１においてフォトダイオード１０Ｄを形成する拡散領域と浮遊拡散領域ＦＤ１を形成する拡散領域とが連続した第１の素子領域１０Ｗ1を形成し、一方、素子ＰＸ２においてフォトダイオード１０Ｄを形成する拡散領域と浮遊拡散領域ＦＤ２を形成する拡散領域、さらに前記トランジスタ１０Ｂ，１０Ｆおよび１０Ｓを構成する拡散領域が、前記第1の素子領域１０Ｗ1とは別の、連続した第２の素子領域１０Ｗ2を形成する。

しかし、かかる素子分離構造１０Ｉにより分離された第１および第２の素子領域１０Ｗ1および１０Ｗ2を有する構成では前記配線パターン１０ｆを接続するためにシリコン基板上に形成された浮遊拡散領域ＦＤ１およびＦＤ２の二箇所にコンタクトホールを形成する必要があり、コンタクトホール形成に伴う欠陥を介した接合リークにより、前記浮遊拡散領域ＦＤ１あるいはＦＤ２に蓄積された電荷が基板へと散逸する危険が増大する問題が生じる。またコンタクトホールの数が多いため、製造歩留まりも低下しやすい問題が生じる。さらにかかるコンタクトホールを形成するために、前記浮遊拡散領域ＦＤ１あるいはＦＤ２を不必要に大きく形成する必要があるが、このように浮遊拡散領域ＦＤ１あるいはＦＤ2を大きな面積で形成すると、集積密度の向上が妨げられる問題が生じる。

図７は、特開平１１−１２６８９５号公報に記載の別のレイアウト１０₂を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付す。

図７を参照するに、この従来のレイアウトでは行方向（図中横方向）および列方向（図中上下方向）に隣接する合計で四つのＣＭＯＳ画素素子ＰＸ１〜ＰＸ４において、前記リセットトランジスタ１０Ｂ、読出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓを共通に使う。

より具体的には、シリコン基板上に素子分離領域１０ＩによりＣＭＯＳ画素素子ＰＸ１〜ＰＸ４の画素領域が画成されており、前記素子ＰＸ１とＰＸ２との間には、それぞれの転送ゲートトランジスタ１０Ｃを介して共通の浮遊拡散領域ＦＤ１が形成され、同様にＣＭＯＳ画素素子ＰＸ３とＰＸ４との間には、それぞれの転送ゲートトランジスタ１０Ｃを介して共通の浮遊拡散領域ＦＤ２が形成されている。

さらに前記浮遊拡散領域ＦＤ１およびＦＤ２は、それぞれのリセットトランジスタ１０Ｂを介して前記ＣＭＯＳ画素素子ＰＸ１〜ＰＸ４に共通に形成された電源端子１０Ａに接続される。さらに前記ＣＭＯＳ素子ＰＸ１とＰＸ３の間、およびＣＭＯＳ素子ＰＸ２とＰＸ４との間には、連続して、読出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓが、前記ＣＭＯＳ素子ＰＸ１〜４に共通に形成されている。その際、前記素子ＰＸ１〜４のフォトダイオード１０Ｄを構成する拡散領域は、前記浮遊拡散領域ＦＤ１，ＦＤ２およびリセットトランジスタ１０Ｂの拡散領域とともに、単一の連続した第１の素子領域１０Ｗ1１を形成し、一方前記読出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓを構成する拡散領域は、前記第１の素子領域１０Ｗ11とは別の、前記第１の拡散領域から前記素子分離構造１０Ｉにより分離された第２の素子領域１０Ｗ12を形成する。

かかる構成では、二つのＣＭＯＳ画素素子の間で浮遊拡散領域ＦＤ１あるいはＦＤ２を共通に使い、またリセットトランジスタ１０Ｂを共通に使い、さらに四つのＣＭＯＳ画素素子ＰＸ１〜ＰＸ４の間で読み出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓを共通に使うため、集積密度をさらに向上させることができる。

一方、図７の構成では前記二つの浮遊拡散領域ＦＤ１およびＦＤ２が存在し、前記浮遊拡散領域ＦＤ１あるいはＦＤ２と読出しトランジスタ１０Ｆとの間の接続が、図示を省略した配線パターンを使って行われるため、前記浮遊拡散領域ＦＤ１およびＦＤ２のそれぞれに対応して、シリコン基板上にコンタクトホールを形成する必要がある。しかしこのような浮遊拡散領域上へのコンタクトホールの形成は、先にも述べた接合リークによる電荷の基板への散逸の危険を増大させる。またリセットトランジスタ１０Ｂと読出しトランジスタ１０Ｆとが異なった位置に形成されるため、電源端子１０Ａをそれぞれの位置に、２箇所形成する必要があり、製造歩留まりの観点からも課題を有している。

図８は、特開平１０−１５０１８２号公報に記載の別のレイアウト１０₃を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付す。

図８を参照するに、この従来のレイアウトでは前記ＣＭＯＳ画素素子ＰＸ１およびＰＸ２は列方向（図中上下方向）に隣接して形成されており、前記ＣＭＯＳ画素素子ＰＸ１のフォトダイオード１０Ｄと前記ＣＭＯＳ画素素子ＰＸ２のフォトダイオード１０Ｄとの間に、それぞれの転送ゲートトランジスタ１０Ｃを介して浮遊拡散領域ＦＤが共通に形成されている。その際、前記素子ＰＸ１のフォトダイオード１０Ｄと素子ＰＸ２のフォトダイオード１０Ｄとは、間に形成された浮遊拡散領域ＦＤとともに、第１の素子領域１０Ｗ21を形成する。

前記浮遊拡散領域ＦＤは前記シリコン基板表面を延在する配線パターン１０ｆを介して電源端子１０Ａに接続されたリセットトランジスタ１０Ｂに接続されており、また前記配線パターン１０ｆを介して別の電源端子１０Ａに接続されたソースフォロワ構成の読出しトランジスタ１０Ｆに接続される。一方、前記トランジスタ１０Ｆのソース側には選択トランジスタ１０Ｓが形成され、前記選択トランジスタ１０Ｓはコンタクトホールを介して信号線ＳＩＧに接続されている。その際、前記リセットトランジスタ１０Ｂ，読出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓは、前記第１の素子領域１０Ｗ21とは別の第２の素子領域１０Ｗ22中に形成される。

図８の構成では、リセットトランジスタ１０Ｂおよびセレクトトランジスタ１０Ｓのゲート電極がシリコン基板表面を連続して延在するポリシリコンパターンにより形成されているため、前記フォトダイオード１０Ｄを構成する拡散領域、従ってＣＭＯＳ画素素子の受光領域の大きさに制限が生じる問題がある。また前記浮遊拡散領域ＦＤが配線パターン１０ｆにより前記リセットトランジスタ１０Bのドレイン領域に接続されているため、前記浮遊拡散領域ＦＤにおけるコンタクトホールにおいてのみならず、前記リセットトランジスタのドレイン領域に形成されるコンタクトホールにおいても、基板への接合リークによる電荷の散逸が発生する可能性がある。

図９は、特開２００１−２９８１７７号公報に記載の別のレイアウト１０₄を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付す。

図９を参照するに、本実施例では列方向に隣接したＣＭＯＳ画素素子ＰＸ１およびＰＸ２のそれぞれのフォトダイオード１０Ｄおよび転送ゲートトランジスタ１０Ｃ、さらに共通に設けられた浮遊拡散領域ＦＤと共に、素子分離構造中に形成された第１の素子領域Ｗ31中に形成されており、さらに前記第１の素子領域Ｗ31とは別の第２の素子領域Ｗ32中に、図示は省略するが、リセットトランジスタ１０Ｂ，読出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓを含む読出し回路が形成されている。さらに前記第１の素子領域Ｗ31中の浮遊拡散領域ＦＤと前記第２の素子領域Ｗ32中のリセットトランジスタとが、基板へのコンタクトホールＣ1，Ｃ2を有する配線パターン１０ｆにより、接続されている。

かかる構成においても、基板へのコンタクトホールが２箇所必要で、浮遊拡散領域ＦＤの接合リークが増えてノイズになる問題が生じる可能性がある。またコンタクトホールＣ1を形成するために前記浮遊拡散領域ＦＤの接合において面積を増大させる必要があり、集積密度の向上の観点からも問題が生じる。

図１０は、特開２０００−１５２０８６号公報に記載のさらに別のレイアウト１０₅を示す。

図１０を参照するに、この従来のレイアウトでは行方向（図中横方向）および列方向（図中上下方向）に隣接する合計で四つのＣＭＯＳ画素素子ＰＸ１〜ＰＸ４において、前記リセットトランジスタ１０Ｂ、読出しトランジスタ１０Ｆおよび選択トランジスタ１０Ｓを共通に使う。

より具体的には、シリコン基板上に素子分離領域１０ＩによりＣＭＯＳ画素素子ＰＸ１〜ＰＸ４の画素領域が画成されており、前記素子ＰＸ１〜ＰＸ４の間には、それぞれの転送ゲートトランジスタ１０Ｃを介して共通の浮遊拡散領域ＦＤが形成されている。さらに前記浮遊拡散領域ＦＤの一部には、前記電源端子１０Ａに対応するコンタクトホールを有するリセットトランジスタ１０Ａが形成されており、前記フォトダイオード１０Ｄ，転送ゲートトランジスタ１０Ｃおよび前記リセットトランジスタ１０Ｂは、共通の第１の素子領域Ｗ1中に形成される。

さらに図１０の従来例では前記縦方向に隣接するＣＭＯＳ画素素子、例えば素子ＰＸ１とＰＸ２の間に、前記第1の素子領域Ｗ41とは別の第２の素子領域Ｗ42が形成されており、前記素子領域Ｗ42には読出しトランジスタ１０Ｆと選択トランジスタ１０Ｓとが形成されている。

図１０の構成では、前記浮遊拡散領域ＦＤに形成されるコンタクトホールは、前記読出しトランジスタ１０Ｆのゲート電極が接続されるコンタクトホールＣ1一つであるが、前記第１の素子領域Ｗ41にリセットトランジスタ１０Ａの電源端子１０Ａとなるコンタクトホール１０を形成する必要があり、さらに前記第２の素子領域Ｗ4２に、前記読出しトランジスタ１０Ｆのための電源端子１０Ａとなるコンタクトホールを形成する必要がある。このため、図１０の構成では製造歩留まりが低下する恐れがあり、さらにフォトダイオード１０Ｄの間隔が、縦方向と横方向とで異なる問題、換言すると受光面に受光素子を一様に配列することができない問題が生じる。

このように、図５に示すような読出しトランジスタ１０Ｆを共通化した回路を実現する従来のレイアウトでは、前記回路に対応するレイアウトパターン中に複数の活性領域を、素子分離領域を隔てて形成する必要があり、素子面積が増大してしまい、所望の集積密度、換言すると解像度の向上に支障が生じていた。さらにレイアウトパターンのいくつかでは、フォトダイオードにおける光電変換により形成された光電子が蓄積する浮遊拡散領域に複数のコンタクトホールを形成する必要があり、接合リークにより光電子が基板へと散逸しやすい問題が生じていた。さらにレイアウトパターンによっては、電源電圧（リセット電圧）を供給するために複数の電源コンタクトホールを形成する必要があるが、かかる複数の電源コンタクトホールの形成は、ＣＭＯＳ撮像素子の歩留まりを低下させる。
特開２０００−２３２２１６号公報 特開２００１−２９８１７７号公報 特開平１１−１２６８９５号公報 特開１０−２５６５２１号公報 特開２０００−１５２０８６号公報 特開２０００−２６０９７１号公報 特開１０−１５０１８２号公報

一の観点によれば、本発明は、
行列状に配列された複数のＣＭＯＳフォトセンサよりなるＣＭＯＳ撮像素子であって、
列方向に隣接する第１のＣＭＯＳフォトセンサと第２のＣＭＯＳフォトセンサとは、半導体基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成されるＣＭＯＳ撮像素子を提供する。

他の観点によれば、本発明は、
行列状に配列された複数のＣＭＯＳフォトセンサよりなるＣＭＯＳ撮像素子であって、
列方向に隣接する第１のＣＭＯＳフォトセンサと第２のＣＭＯＳフォトセンサと、前記第1のＣＭＯＳフォトセンサおよび前記第2のＣＭＯＳフォトセンサに対してそれぞれ行方向に隣接する第３のＣＭＯＳフォトセンサと第４のＣＭＯＳフォトセンサとは、半導体基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成されるＣＭＯＳ撮像素子を提供する。

本発明によれば、ＣＭＯＳフォトセンサを集積化したＣＭＯＳ撮像素子において、半導体基板上に素子分離領域により画成された単一の連続した素子領域中に複数のＣＭＯＳフォトセンサを集積化することにより、単一の電源コンタクトを使用することが可能になる。これにより、ＣＭＯＳ撮像素子の製造歩留まりを向上させることができる。また前記単一の素子領域中に、前記複数のＣＭＯＳフォトセンサに共通に使われる浮遊拡散領域を形成することが可能で、かかる浮遊拡散領域から信号電圧を取り出すのに単一の信号コンタクトを形成することが可能になる。その結果、接合リークによる偽信号が回避され、効率の高いＣＭＯＳ撮像素子を得ることが可能になる。

ＣＭＯＳ撮像素子の概略的構成を示す図である。 図１のＣＭＯＳ撮像素子で使われるＣＭＯＳフォトセンサの回路構成を示す図である。 図２の変形例による回路構成を示す図である。 図２あるいは図３のＣＭＯＳフォトセンサの動作を説明するタイミングチャートである。 図２のＣＭＯＳフォトセンサを二つ集積化し、共通の選択および読出し回路を設けたＣＭＯＳ撮像素子の回路構成を示す図である。 図５の回路構成を実現するための従来のレイアウトの一例を示す図である。 四つのＣＭＯＳフォトセンサを集積化したＣＭＯＳ撮像素子の従来のレイアウトの一例を示す図である。 図５と同様な従来のレイアウトを示す図である。 さらに別の従来のレイアウトを示す図である。 さらに別の従来のレイアウトを示す図である。 本発明の第１実施形態によるＣＭＯＳ撮像素子のレイアウトを示す図である。 図１１のレイアウトを、より広い範囲にわたり示す図である。 図１１のレイアウトで使われる、第１層目の配線パターンを示す図である。 図１１のレイアウトで使われる、第２層目の配線パターンを示す図である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その１）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その２）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その３）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その４）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その５）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その６）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その７）である。 図１１のＣＭＯＳ撮像素子の製造工程を示す図（その９）である。 本発明の第２実施例形態によるＣＭＯＳ撮像素子のレイアウトを示す図である。 図１６の一部の断面を示す図である。 本発明の第３実施形態によるＣＭＯＳ撮像素子のレイアウトを示す図である。 本発明の第４実施形態によるＣＭＯＳ撮像素子のレイアウトを示す図である。 本発明の第５実施形態によるＣＭＯＳ撮像素子のレイアウトを示す図である。 図２０中、線Ｃ−Ｄに沿った断面を示す図である。 図２０中、線Ａ−Ｂに沿った断面を示す図である。 本発明の第６実施形態によるＣＭＯＳ撮像素子の等価回路を示す図である。 図２２のＣＭＯＳ撮像素子における読出し動作を説明する図である。 図２２のＣＭＯＳ撮像素子の動作を示すタイミングチャートである。 図２２の回路を実現する、本発明第６実施形態によるＣＭＯＳ撮像素子のレイアウトを示す図である。 図２６のレイアウトにおける素子分離領域と素子領域とを示す図である。 図２２のレイアウトで使われる第１層目の配線パターンを示す図である。 図２２のレイアウトで使われる第２層目の配線パターンを示す図である。

符号の説明

１０，１０‘，１０₁，１０₂，１０₃，１０₄ ＣＭＯＳフォトセンサ
１０Ａ リセット電圧端子
１０Ｂ リセットトランジスタ
１０Ｃ 転送ゲートトランジスタ
１０Ｄ，Ｄ１１〜Ｄ４４ フォトダイオード
１０Ｆ 読出しトランジスタ
１０ｆ 配線パターン
１０Ｓ 選択トランジスタ
１０Ｉ 素子分離領域
１０Ｗ1，１０Ｗ2，１０Ｗ11，１０Ｗ12，Ｗ31，Ｗ32，Ｗ41，Ｗ42 素子領域
２０，４０，６０，８０，１００，１２０ ＣＭＯＳ撮像素子
２０Ｂ リセットトランジスタ
２０Ｃ1，２０Ｃ2、Ｔ11〜Ｔ44 転送ゲートトランジスタ
２０Ｄ1，２０Ｄ2，１２０Ｄ11〜１２０Ｄ24 フォトダイオード拡散領域
２０ＣＧ1，２０ＣＧ2，２０ＢＧ，２０ＦＧ，２０ＳＧ，Ｇ1〜Ｇ7 ゲート電極
２０Ｆ 読出しトランジスタ
２０Ｈ，２０ｈ1，２０ｈ2，２０ｈ3 配線パターン
２０Ｉ 素子分離領域
２０ＰＷ，１２０Ｉ，１２０ｉ，１２０ＰＷ 素子分離拡散領域
２０Ｓ，ＳＬ1，ＳＬ2 選択トランジスタ
２０Ｗ，１２０Ｗ 素子領域
２０Ｗ1，２０Ｗ2，２０Ｗ3，１２０Ｗ1，１２０Ｗ2，１２０Ｗ3 素子領域部分
２０ｃ1〜２０ｃ8，１２０ｃ1，１２０ｃ2 コンタクト
ＦＤ，ＦＤ1，ＦＤ2 共有浮遊拡散領域
Ｍ1〜Ｍ4，１２０Ｍ1〜１２０Ｍ9 第１配線層
Ｎ1〜Ｎ3，１２０Ｎ1〜１２０Ｎ8 第２配線層
ＰＸ1，ＰＸ2 画素

［第１の実施形態］
図１１は、本発明の第１の実施形態によるＣＭＯＳ撮像素子２０のレイアウトを示す。

図１１を参照するに、前記ＣＭＯＳ撮像素子２０は図５と同じ等価回路を有しており、シリコン基板表面に素子分離領域２０Ｉにより画成された単一の素子領域２０Ｗ中に形成されていることを特徴とする。

より具体的に説明すると、前記シリコン基板表面には、前記単一の素子領域２０Ｗの一部を構成し列方向（図中上下方向）に延在する素子領域部分２０Ｗ１が素子分離領域２０Ｉにより画成されており、前記素子領域部分２０Ｗ１中には図５のＣＭＯＳフォトセンサＣＭＯＳ1に対応する画素ＰＸ1およびＣＭＯＳフォトセンサＣＭＯＳ2に対応する画素ＰＸ2が、前記列方向に隣接して形成されている。

そこで前記素子領域部分２０Ｗ1中には、前記画素ＰＸ1において前記ＣＭＯＳフォトセンサＣＭＯＳ1のフォトダイオード１０Ｄを構成する拡散領域２０Ｄ1と、前記画素ＰＸ2において前記ＣＭＯＳフォトセンサＣＭＯＳ2のフォトダイオード１０Ｄを構成する拡散領域２０Ｄ2とが、前記列方向に整列して形成され、前記画素ＰＸ1の浮遊拡散領域ＦＤ1と前記画素ＰＸ2の浮遊拡散領域ＦＤ2とが、前記素子領域部分２０Ｗ1中において前記拡散領域２０Ｄ1と前記拡散領域２０Ｄ2との中間に、共有浮遊拡散領域ＦＤとして形成されている。

さらに前記拡散領域２０Ｄ1と前記共通浮遊拡散領域ＦＤとの間には、ゲート電極に転送制御信号ＴＧが供給される画素ＰＸ1の転送ゲートトランジスタ２０Ｃ1が、また前記拡散領域２０Ｄ2と前記共通浮遊拡散領域ＦＤとの間には、ゲート電極に転送制御信号ＴＧが供給される画素ＰＸ2の転送ゲートトランジスタ２０Ｃ2が、それぞれ前記ＣＭＯＳフォトセンサＣＭＯＳ1およびＣＭＯＳ2の転送ゲートトランジスタ１０Ｃに対応して形成されており、前記転送ゲートトランジスタ２０Ｃ1のゲート電極２０ＣＧ1、あるいは前記転送ゲートトランジスタ２０Ｃ2のゲート電極２０ＣＧ2に供給される前記転送制御信号ＴＧに応じて、前記画素ＰＸ1のフォトダイオード拡散領域２０Ｄ1あるいは前記画素ＰＸ2のフォトダイオード拡散領域２０Ｄ2において形成された光電子が、前記共通浮遊拡散領域ＦＤに転送される。

さらに前記素子領域部分２０Ｗ1からは、前記共通浮遊拡散領域ＦＤが形成されている部分において、行方向に素子領域部分２０Ｗ2が延出し、前記素子領域部分２０Ｗ2は、前記単一の素子領域２０Ｗの一部を構成し列方向に延在する素子領域部分２０Ｗ3に接続される。その際、前記素子領域部分２０Ｗ2、および前記素子領域部分２０Ｗ3のうち、前記素子領域部分２０Ｗ2が接続される部分は、前記共通浮遊拡散領域ＦＤを構成する。

前記素子領域部分２０Ｗ3には、前記共通浮遊拡散領域ＦＤを構成する部分に単一のコンタクト２０ｃ1が形成され、さらに前記単一のコンタクト２０ｃ1から前記列方向にオフセットした位置に、前記電源端子１０Ａに対応する単一のコンタクト２０ｃ2が形成される。さらに前記素子領域部分２０Ｗ3には、前記コンタクト２０ｃ1と２０ｃ2の間に、ゲート電極２０ＢＧに前記リセット制御信号ＲＳＴ1およびＲＳＴ2を供給され前共有浮遊拡散領域ＦＤをリセットする共有リセットトランジスタ２０Ｂが形成されている。すなわち、前記共有リセットトランジスタ２０Ｂは、前記画素ＰＸ1および画素ＰＸ2により共有されている。

前記第３の素子領域部分２０Ｗ3はさらに前記コンタクト２０ｃ2を超えて列方向に、前記画素素子ＰＸ2に列方向上で隣接する次の画素の領域へと延在し（図１２参照）、前記素子領域部分２０Ｗ3の延在部には、図５の読出しトランジスタ１０Ｆに対応する、ゲート電極２０ＦＧを有する読出しトランジスタ２０Ｆおよび選択トランジスタ１０Ｓに対応しゲート電極２０ＳＧに選択制御信号ＳＥＬ1およびＳＥＬ2を供給される選択トランジスタ２０Ｓが形成される。

さらに前記素子領域部分２０Ｗ3の延在部の先端、すなわち前記選択トランジスタ２０Ｓの先には、信号線ＳＩＧが接続されるコンタクト２０ｃ3が形成される。

図１２は、図１１のＣＭＯＳ撮像素子２０のより広い範囲を示す平面図である。

図１２を参照するに、前記画素ＰＸ1，ＰＸ2に列方向に隣接してさらに同一構成の別の画素ＰＸ3，ＰＸ4が繰り返し形成されているが、前記画素ＰＸ3，ＰＸ4の共有浮遊拡散領域ＦＤが、前記半導体基板上を延在する配線パターン２０Ｈにより、前記画素ＰＸ1，ＰＸ2の共有読出しトランジスタ２０Ｆのゲート電極２０ＦＧに接続され、前記共有読出しトランジスタ２０Ｆは、ソースフォロワ回路により、前記画素ＰＸ3，ＰＸ4のフォトダイオードで形成され、その共有浮遊拡散領域ＦＤに転送された光電子による電圧信号を読み出す。同様に、前記画素ＰＸ1，ＰＸ2において形成された電圧信号は、図示されていない、図１２中、前記画素ＰＸ1に列方向上、上方で隣接する別の同一構成の画素素子の共有読出しトランジスタにより読み出される。なお、図１２において、前記配線パターン２０Ｈは、前記共有浮遊拡散領域ＦＤに形成されたコンタクト２０ｃ1から引き出される第１層の金属配線パターン２０ｈ1と、前記第１層の金属配線パターン２０ｈ1にコンタクトし、前記列方向に延在する第２層の金属配線パターン２０ｈ2と、前記第２層の金属配線パターン２０ｈ2を前記読出しトランジスタ２０Ｆのゲート電極２０ＦＧに接続する第１層の配線パターン２０ｈ3（図１３参照）とより構成される。

図１２よりわかるように、前記画素素子ＰＸ1、ＰＸ2は、図１２中に太線で示す単一の素子領域２０Ｗ中に形成されている。

このため、前記共有浮遊拡散領域ＦＤに形成するコンタクトは一つで充分で、かかる半導体基板に形成されるコンタクトホールに伴う欠陥を介して、前記共有浮遊拡散領域ＦＤに接合リークによりノイズ電荷が流入する問題が軽減される。

さらに前記素子領域２０Ｗに形成される電源コンタクトも一つで充分で、多数の電源コンタクトを形成することに伴って従来生じていた歩留まり低下の問題が軽減される。

さらに図１１のレイアウトでは、前記転送ゲートトランジスタ２０Ｃ1、２０Ｃ2のゲート電極２０ＣＧ1および２０ＣＧ2のコンタクト２０ｃ4，２０ｃ5が、前記素子分離構造２０Ｉ上、前記素子領域部分２０Ｗ1に隣接して列方向に延在する拡散領域部分２０Ｗ3の切れ目に相当する部分に形成されており、これにより、ＣＭＯＳ撮像素子２０では、行方向に隣接する画素素子の間隔を縮小させることが可能になる。

図１３は、図１１の構造上に形成される第１層の配線パターンを示す。

図１３を参照するに、前記半導体基板上には前記行方向に図１の転送制御線ＴＧを構成する金属配線パターンＭ1，Ｍ2が連続的に延在し、それぞれの列において前記転送制御トランジスタ２０Ｃ1，２０Ｃ2のゲート電極２０ＣＧ1，２０ＣＧ2と、それぞれコンタクト２０ｃ4および２０ｃ5で接続される。

さらに図１３では図１のリセット制御線ＲＳＴを構成する金属配線パターンＭ3が、画素ＰＸ1，ＰＸ2の受光領域を構成する前記拡散領域２０Ｄ1，２０Ｄ2を避けて前記行方向にジグザグに延在しており、前記共有リセットトランジスタ２０Ｂのゲート電極２０ＲＧにコンタクト２０ｃ8で接続される。

さらに図１３では、図１の選択制御線ＳＥＬを構成する金属配線パターンＭ4が、前記行方向に連続して延在しており、前記金属配線パターンＭ4は各々の列において分岐し、分岐パターンの先端部が前記共有選択トランジスタ２０Ｓのゲート電極２０ＳＧと、コンタクト２０ｃ7において接続される。

さらに図１３の構成では図１２の配線パターン２０ｈ1が前記コンタクト２０ｃ1から行方向に、前記受光領域を遮らない程度の距離だけ延在し、また図１２には示されない配線パターン２０ｈ3が、前記共有読出しトランジスタ２０Ｆのゲート電極２０ＦＧに、コンタクト２０ｃ6において接続される。

さらに前記素子領域部分２０Ｗ3の先端部においては前記コンタクト２０ｃ3において行方向に前記画素素子ＰＸ1、ＰＸ2の受光領域を遮らないように限られた長さだけ延在する引き出し配線パターン２０sigが形成され、また前記素子領域部分２０Ｗ2のコンタクト２０ｃ2には、前記列方向に限られた長さだけ延在する引き出し電源配線パターン２０vrが形成されている。

図１４は、第２層目の配線パターンを示す。

図１４を参照するに、前記列方向に図１のリセット電圧線ＶＲに対応する電源配線パターンＮ1が延在し、コンタクト２０ｃ11において前記第１層目の引き出し配線パターン２０vrに接続される。これにより、前記素子領域部分２０Ｗ3に形成された電源コンタクト２０ｃ2に、前記引き出し配線パターン２０vrを介して電源電圧が供給される。なお、前記電源配線パターンＮ1には前記共有浮遊拡散領域ＦＤに対応して突出部Ｎ1Rが形成されているが、かかる突出部Ｎ1Rを形成することにより、前記共有浮遊拡散領域ＦＤが遮光される。

また前記列方向に図１の信号線ＳＩＧに対応する信号配線パターンＮ3が延在し、コンタクト２０ｃ14において前記引き出し配線パターン２０sigに接続される。これにより、前記共有選択トランジスタ２０Ｓから前記コンタクト２０ｃ3に出力された出力信号は、前記配線パターン２０sigから前記コンタクト２０ｃ14を介して前記信号配線パターンＮ2c上に得られる。

さらに図１４では、前記配線パターン２０ｈ2に対応する金属配線パターンＮ2が、前記単一のコンタクト２０ｃ1において前記共有浮遊拡散領域ＦＤに接続された前記配線パターン２０ｈ1と、前記読出しトランジスタ２０Ｆのゲート電極２０ＦＧにコンタクト２０ｃ6で接続された配線パターン２０h3との間を延在し、前記金属配線パターンＮ2は前記配線パターン２０h1とコンタクト２０ｃ12において、また前記金属配線パターンＮ2は前記配線パターン２０ｈ3とコンタクト２０ｃ13において接続される。

再び図１１を参照するに、図５のフォトダイオード１０Ｄを構成する拡散領域２０Ｄ1、２０Ｄ2は、ｎ型拡散領域よりなる前記素子領域部分２０Ｗ1のＳｉ表面よりも深いところに埋設されたｎ型拡散領域よりなり、前記拡散領域２０Ｄ1は画素ＰＸ1の転送ゲートトランジスタ２０Ｃ1のゲート電極２０ＣＧ1の直下まで、前記行方向に測った幅を変化させずに延在しているのがわかる。同様に、前記拡散領域２０Ｄ2も、画素ＰＸ2の転送ゲートトランジスタ２０Ｃ2のゲート電極２０ＣＧ2の直下まで、前記行方向に測った幅を変化させずに延在している。

かかる構成によれば、転送トランジスタ２０Ｃ1あるいは２０Ｃ2が前記拡散領域２０Ｄ1あるいは２０Ｄ2の幅と等しいチャネル幅を有し、前記拡散領域２０Ｄ1あるいは２０Ｄ2のｐｎ接合において形成された光電子を効率よく前記共有浮遊拡散領域ＦＤへと転送することができる。

また先に説明した図７のレイアウトと比較すると、図７の構成では転送ゲートトランジスタ１０Ｃが拡散領域１０Ｄの外に形成されており、その分だけ拡散領域１０Ｄの面積、すなわち受光面積が犠牲になっているのに対し、図１１の構成では、前記拡散領域２０Ｄ1あるいは２０Ｄ2について最大の受光面積を確保することが可能であるのがわかる。さらに図１１の構成では前記単一のコンタクト２０ｃ1が前記素子領域部分２０Ｗ1から分岐した素子領域部分２０Ｗ3中に形成され、先の図７の従来技術のようにフォトダイオードを構成する一対の拡散領域の間にかかるコンタクトが形成されることがない。図１１の構成では、これによっても拡散領域２０Ｄ1および２０Ｄ2の面積を最大化することが可能である。

再び図１４を参照するに、前記単一のコンタクト２０ｃ1を読出しトランジスタ２０Ｓに接続する配線パターンＮ2は、電源配線パターンＮ1ではなく、信号配線パターンＮ3に隣接して延在しているのがわかる。信号配線パターンＮ3と配線パターンＮ2は読み出し動作において、電圧変化が同方向（Ｎ2が電圧上がればＮ3も電圧が上がる）となるため、Ｎ2とＮ3巻の電圧差は大きくは変化せず、Ｎ2とＮ3の間の容量は、共有浮遊拡散領域ＦＤでの電荷―電圧変換にあまり寄与しない。そのため、かかる構成によれば、前記配線パターンＮ2の寄生容量が低減され、光電子により前記共有浮遊拡散領域ＦＤに有機された電圧変化が前記信号配線パターンＮ3の寄生容量によって減少してしまう問題を軽減することができる。

以下、図１５Ａ〜１５Ｈを参照しながら、図１１のＣＭＯＳ撮像素子の製造工程を説明する。ただし図１５Ａ〜１５Ｈは、図１１中、線Ａ−ＢおよびＣ−Ｄに沿った断面図を示す。

図１５Ａを参照するに、シリコン基板２００上においてはＳＴＩ型の前記素子分離領域２０Ｉが前記素子領域２０Ｗを画成しており、前記素子領域２０Ｗには図１５Ａの断面に沿って、以下の工程において、画素素子ＰＸ1のフォトダイオード（ＰＤ）を形成する拡散領域２０Ｄ1，画素素子ＰＸ1の転送ゲートトランジスタ２０Ｃ1，共有浮遊拡散領域ＦＤ，リセットトランジスタ２０Ｂ，リセット電圧（ＲＳＴ）が供給されるコンタクト２０Ｃ2、ソースフォロワ読出しトランジスタ２０Ｆ，選択トランジスタ２０Ｓ、および信号（ＳＩＧ）取り出しコンタクト２０ｃ3が形成される。

すなわち図１５Ｂの工程において前記共有浮遊拡散領域ＦＤ，リセットトランジスタ２０Ｂ，コンタクト２０Ｃ2、読出しトランジスタ２０Ｆ，選択トランジスタ２０Ｓ、およびコンタクト２０ｃ3の形成領域にＢ+が３００ｋｅＶの加速電圧下、１〜３×１０¹³ｃｍ^-2のドーズ量でイオン注入され、前記素子領域部分２０Ｗ2および２０Ｗ3に、ｐ型の深いウェル２０１が前記素子領域部分２０Ｗ1を避けて形成される。

さらに図１５Ｂの工程では、前記画素素子ＰＸ1の拡散領域２０Ｄ1および前記画素素子ＰＸ2の拡散領域２０Ｄ2、および前記画素素子ＰＸ1，ＰＸ2の転送ゲートトランジスタ２０Ｃに対応する素子領域部分２０Ｗ1にＢ+を、最初に３０ｋｅＶの加速電圧下、０．５〜３×１０¹²ｃｍ^-2のドーズ量で、次に１５０ｋｅＶの加速電圧下、１〜２×１０¹²ｃｍ^-2のドーズ量でイオン注入し、前記ｐ型ウェル２０１よりも浅いｐ型ウェル２０２を形成する。

さらに図１５Ｂの工程では、前記ｐ型ウェル２０２の形成領域を除いて、Ｂ+が３０ｋｅＶの加速電圧下、約５×１０¹²ｃｍ^-2のドーズ量でイオン注入され、前記ｐ型ウェル２０１上に前記ウェル２０２よりも浅いｐ型ウェル２０３が、前記リセットトランジスタ２０Ｂおよび読出しトランジスタ２０Ｆのしきい値制御のために導入される。

次に図１５Ｃの工程において前記ｐ型ウェル２０２中にＰ+を、最初に１３５ｋｅＶの加速電圧下、１〜２×１０¹²ｃｍ^-2のドーズ量で、次に２０７ｋｅＶの加速電圧下、１〜２×１０¹²ｃｍ^-2のドーズ量で、さらに３２５ｋｅＶの加速電圧下、１〜２×１０¹²ｃｍ^-2のドーズ量でイオン注入し、これにより、前記素子領域部分２０Ｗ1中、前記画素素子ＰＸ１に対応してｎ型拡散領域２０Ｄ1を、また前記画素素子ＰＸ２に対応して前記ｎ型拡散領域２０Ｄ2を、前記ｐ型ウェル２０２中に埋設された状態で形成する。なお、上記のイオン注入工程のうち、加速電圧１３５ｋｅＶで行われる最初のイオン注入工程は、Ａｓ+を使い、２５０〜３００ｋｅＶの加速電圧下で行うことも可能である。前記ｎ型拡散領域２０Ｄ1（および２０Ｄ2）は、前記ウェル２０２を画成する素子分離構造１０Ｉの端から０．２〜０．３μm離間して形成するのが好ましい。

図１５Ｃの工程では、前記ｎ型拡散領域２０Ｄ1，２０Ｄ2の形成の後、前記素子領域２０Ｗの表面に、厚さが８ｎｍ程度の熱酸化膜（図示せず）が、前記転送ゲートトランジスタ２０Ｃ1，２０Ｃ2、リセットトランジスタ２０Ｂ、読出しトランジスタ２０Ｆおよび選択トランジスタ２０Ｓのゲート絶縁膜として形成される。

次に図１５Ｄの工程において図１５Ｃの構造上にポリシリコン膜が堆積され、これをパターニングすることにより、前記素子領域部分２０Ｗ1においては前記画素素子ＰＸ1に対応して転送ゲートトランジスタ２０Ｃ1のゲート電極２０ＣＧ1が、また画素素子ＰＸ2において転送ゲートトランジスタ２０Ｃ2のゲート電極２０ＣＧ2が形成される。また同時に前記素子領域部分２０Ｗ3においては前記共有リセットトランジスタ２０Ｂのゲート電極２０ＢＧ，前記読出しトランジスタ２０Ｆのゲート電極２０ＦＧ、および前記選択トランジスタ２０Ｓのゲート電極２０ＳＧが形成される。

次に図１５Ｅの工程において、前記素子領域部分２０Ｗ1をレジストパターンで保護し、この状態で前記素子領域部分２０Ｗ2および２０Ｗ3にＰ+を、２０ｋｅＶの加速電圧化、約４×１０¹³ｃｍ^-2程度のドーズ量で導入することにより、前記トランジスタ２０Ｂ，２０Ｆおよび２０ＳのＬＤＤ領域となるｎ型拡散領域２０４を形成する。

図１５Ｅの工程ではさらに、前記素子領域部分２０Ｗ1中の共有浮遊拡散領域ＦＤに、前記フォトダイオードＰＤのｎ型拡散領域２０Ｄ1，２０Ｄ2を避けて、Ｐ+を前記ゲート電極２０ＣＧ1あるいは２０ＣＧ2を自己整合マスクに、２０ｋｅＶの加速電圧下、５×１０¹²〜５×１０¹⁴ｃｍ^-2のドーズ量でイオン注入し、前記転送ゲートトランジスタ２０Ｃ1あるいは２０Ｃ2のＬＤＤ領域２０５を、前記ｎ型拡散領域２０Ｄ1あるいは２０Ｄ2の反対側に形成する。

図１５Ｅの工程では、さらに前記単一のコンタクト２０ｃ1に対応して前記素子領域部分２０Ｗ3中に高濃度拡散領域２０６を、Ｐ+を１５ｋｅＶの加速電圧下、２×１０¹⁵ｃｍ^-2程度の大きなドーズ量でイオン注入することにより、形成する。その際、前記高濃度拡散領域２０６は、前記リセットトランジスタ２０Ｂおよび前記転送ゲートトランジスタ２０Ｃ1，２０Ｃ2の特性に影響が及ばないように、これらのいずれに対しても、０．２μm以上離間して形成するのが好ましい。

さらに図１５Ｅの工程では、前記素子領域部分２０Ｗ2および２０Ｗ3をレジストパターンで保護し、前記転送ゲートトランジスタ２０Ｃ1，２０Ｃ2のゲート電極２０ＣＧ1、２０ＣＧ2をマスクに前記素子領域部分２０Ｗ1にＢ+を５〜１０ｋｅＶの加速電圧下、１×１０¹³〜５×１０¹³ｃｍ^-2のドーズ量でイオン注入し、前記ｎ型拡散領域２０Ｄ1あるいは２０Ｄ2とシリコン基板表面との間に、ｐ+型のシールド層２０７を形成する。

かかるシールド層２０７を形成することにより、前記ｎ型拡散領域２０Ｄ1あるいは２０Ｄ2から延出する空乏層が前記拡散領域２０Ｄ1あるいは２０Ｄ2とシールド層２０７とのｐｎ接合近傍に閉じ込められ、シリコン基板表面のシリコン／熱酸化膜界面に到達することがなくなる。これにより、かかる空乏層を介した接合リークによる光電子の散逸を抑制することが可能になる。

次に図１５Ｆの工程において図１５Ｅの構造上には厚さが約１００ｎｍのシリコン酸化膜２０９をＣＶＤ法により前記ゲート電極２０ＣＧ1，２０ＣＧ2，２０ＢＧ，２０ＦＧおよび２０ＳＧを覆うように一様に堆積し、さらにマスクプロセスにより、前記素子領域部分２０Ｗ3のうち、前記リセットトランジスタ２０ＢＧよりも先端側の、前記コンタクト２０Ｃ2の形成領域を含む領域をエッチバックし、前記ゲート電極２０ＦＧおよび２０ＳＧに側壁絶縁膜を形成すると共に、前記ＬＤＤ領域２０４のうち、前記コンタクト２０Ｃ2の形成領域および前記トランジスタ２０Ｆおよび２０Ｓのソース・ドレイン領域に対応する部分を露出させる。

図１５Ｆの工程では、さらに前記露出部分に前記ゲート電極２０ＦＧおよび２０ＳＧを自己整合マスクにＰ+を、１５ｋｅＶの加速電圧下、２×１０¹⁵ｃｍ^-2程度のドーズ量でイオン注入し、１０００℃の温度で１０秒間熱処理し、前記トランジスタ２０Ｆ，２０Ｄのソース・ドレイン領域となるｎ+型の拡散領域２１０を形成する。

この状態では前記シリコン基板２００上には前記ＣＶＤ絶縁膜２０９が図１５Ｆに示すように前記ｎ+型拡散領域２１０およびゲート電極２０ＦＧ，２０ＳＧを露出するように形成されており、図１５Ｆの工程ではさらに前記シリコン基板２００上に、前記ＣＶＤ絶縁膜２０９および前記露出部を覆うようにＣｏなどの金属膜（図示せず）を、典型的には１０ｎｍの厚さに、スパッタリングにより一様に堆積する。

さらに前記シリコン基板２００をＲＴＡプロセスにより、５００〜６００℃程度の温度で数十秒間熱処理することにより、前記拡散領域２１０の表面および前記ゲート電極２０ＦＧ、２０ＳＧの表面に、コバルトシリサイド膜を形成する。

図１５Ｆの工程では、さらにその後で、未反応のＣｏ膜を除去し、８００〜９００℃で数十秒間の熱処理をＲＴＡプロセスにより行うことで、前記コバルトシリサイド膜２１１をＣｏＳｉ₂で表される低抵抗シリサイド膜に変化させる。簡単のため、かかるシリサイド層２１１は図１１の平面図には示していない。

次に図１５Ｇの工程において図１５Ｆの構造上に反射防止膜としてＳｉＮ膜２１２を７０ｎｍの厚さにプラズマＣＶＤ法により堆積し、さらに前記ＳｉＮ膜２１２上にプラズマＣＶＤ法によりＳｉＯ₂層間絶縁膜２１３を約１０００ｎｍの膜厚に形成する。

さらに前記層間絶縁膜２１３中に、前記素子領域部分２０Ｗ3中に形成された前記ｎ+型拡散領域２０５および前記リセットトランジスタ２０Ｂのソース領域、さらに前記選択トランジスタ２０Ｓのドレイン領域を露出するようにコンタクトホールを形成し、これをＴｉ／ＴｉＮなどのバリアメタル膜（図示せず）を介してＷなどの低抵抗金属で充填することにより、前記コンタクト２０ｃ1、２０ｃ2および２０ｃ3となる導体プラグが形成される。

その際、前記コンタクト２０ｃ2および２０ｃ3の形成領域には前記シリサイド層２１１が形成されているのに対し、前記コンタクト２０ｃ1の形成領域にはかかるシリサイド層２１１は形成されていないため、先に前記コンタクト２０ｃ1に対応するコンタクトホールを前記層間絶縁膜２１３中に、最適化されたプロセスで形成し、その後で前記コンタクト２０ｃ2および２０ｃ3に対応するコンタクトホールを形成するのが好ましい。

図１５Ｈは、このようにして形成された図１１のレイアウトを有するＣＭＯＳ撮像素子２０の、前記線Ａ−Ｂ−Ｃ−Ｄに沿った断面図を示す。

図１５Ｈを参照するに、図１５Ｇの構造上に、図１３に示した前記第１層目の金属配線層Ｍ1〜Ｍ3を含む配線層２２０と図１４に示した前記第2層目の金属配線層Ｎ1〜Ｎ3を含む配線層２２１とよりなる多層配線構造が形成され、さらに前記多層配線構造上にプラズマＣＶＤ法によりＳｉＮカバー膜２２２を形成する。

さらに前記ＳｉＮカバー膜２２２上に前記画素ＰＸ1およびＰＸ2の各々のフォトダイオード拡散領域２０Ｄ1および２０Ｄ2に対応してマイクロレンズ２２４が形成される。
［第２の実施形態］
図１６は、本発明の第２実施形態によるＣＭＯＳ素子４０の構成を示す。ただし図１６中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１６を参照するに、本実施の形態においては前記素子領域部分２０Ｗ1が前記シリコン基板表面の列方向に連続的に延在する帯状領域を形成し、図１２の構成では素子分離絶縁膜２０Ｉにより分離されていた前記画素ＰＸ2とこれに列方向上で隣接する画素ＰＸ3との間に、素子分離のためにｐ型ウェル２０ＰＷが形成されている。

図１７は、図１６の線Ａ−Ｂに沿った断面図を示す。

図１７を参照するに、前記画素ＰＸ2においてフォトダイオードＰＤを構成する拡散領域２０Ｄ2と前記画素ＰＸ3においてフォトダイオードＰＤを構成する拡散領域２０Ｄ1との間には、Ｂ+を最初１５０ｋｅＶの加速電圧下、３×１０¹²ｃｍ^-2のドーズ量で、次いで３０ｋｅＶの加速電圧下、５×１０¹²ｃｍ^-2のドーズ量でイオン注入することにより、前記ｐ型素子分離ウェル２０ＰＷが、約０．４〜０．５μmの幅で形成される。

前記画素ＰＸ2の拡散領域２０Ｄ2と画素ＰＸ3の拡散領域２０Ｄ1との間の素子分離を、先の実施例のようにＳＴＩ型の素子分離構造２０Ｉにより行った場合には、素子分離構造２０Ｉとして素子分離構造２０Ｉの幅０．２５〜０．３μmの他に、前記拡散領域２０Ｄ1あるいは２０Ｄ2と素子分離構造２０Ｉとの間に、空乏層の広がりをカバーするために０．２〜０．３μmの距離を確保する必要があり、従って上記拡散領域２０Ｄ1および２０Ｄ2の間には、合計で０．６５〜０．９μｍの間隔が形成されることになるが、本実施の形態によれば、前記間隔を縮小することが可能で、ＣＭＯＳ撮像素子の解像度が向上する。あるいは各々の拡散領域２０Ｄ1，２０Ｄ2の面積を増大させることが可能になる。
[第３の実施形態]
図１８は、本発明の第３の実施形態によるＣＭＯＳ撮像素子６０のレイアウトを示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１８を参照するに、本実施形態ではリセットトランジスタ２０Ｂのゲート長を他のトランジスタ、例えば転送ゲートトランジスタ２０Ｃ1、２０Ｃ2，読出しトランジスタ２０Ｆあるいは選択トランジスタ２０Ｓのいずれよりも大きい、例えば０．９μｍの値に設定する。さらにこのようにゲート長が増大する結果面積が増大したリセットトランジスタ２０Ｂの素子領域に、しきい値制御のため、リセットトランジスタ専用のイオン注入を行い、トランジスタ２０Ｂのしきい値電圧を０．１Ｖ程度まで低下させる。例えば、前記リセットトランジスタ２０Ｂのうち、前記ゲート電極２０ＢＧ直下の領域に、Ａｓ+を５０ｋｅＶの加速電圧下、２〜４×１０¹²ｃｍ^-2のドーズ量でイオン注入する。

例えば図示の例では前記リセットトランジスタ２０Ｂは前記０．９μｍのゲート長ＧＬを有するのに対し、前記転送ゲートトランジスタ２０Ｃ1，２０Ｃ2は０．７５μｍのゲート長を有し、前記読出しトランジスタ２０Ｆは０．５０μｍのゲート長を有し、さらに選択トランジスタ２０Ｓは０．３４μｍのゲート長を有する。

かかる構成によれば、低いしきい値電圧にもかかわらずリセットトランジスタ２０Ｂの特性ばらつきが軽減され、ＣＭＯＳ撮像素子６０を低電圧動作させる場合でも、前記共有浮遊拡散領域ＦＤを低いリセット制御電圧でリセットすることが可能になる。あるいは、同じリセット制御電圧でも、浮遊拡散領域ＦＤを高い（リセット）電圧に書き込むことができる。

本実施の形態では、前記リセットトランジスタ２０Ｂ，読出しトランジスタ２０Ｆおよび選択トランジスタ２０Ｓが、前記素子領域部分２０Ｗ1から素子領域部分２０Ｗ２を介して分岐する単一の素子領域部分２０Ｗ3に形成されるため、半導体基板２００上における面積使用効率が高く、前記リセットトランジスタ２０Ｂのゲート長ＧＬを増大させる充分な余裕が確保されている。
［第４の実施形態］
図１９は、本発明の第４実施形態によるＣＭＯＳ撮像素子８０のレイアウトを示す平面図である。ただし図１９中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１９を参照するに、本実施形態では前記素子領域部分２０Ｗ3のうち、前記単一の電源コンタクト２０ｃ2の形成のために幅が増大された領域２０Ｗ4が前記素子領域２０Ｗ3に沿って前記列方向に前記読出しトランジスタ２０Ｆの形成領域まで延在し、前記読出しトランジスタ２０Ｆは、先の実施形態における読出しトランジスタよりも大きなゲート幅ＧＷを有するように形成される。

このため、前記読出しトランジスタ２０Ｆのゲート電極２０ＦＧは、隣接する素子領域２０Ｗ1に近接し、ゲートコンタクト２０ｃ6を形成することができなくなる。

一方、本発明によるＣＭＯＳ撮像素子８０では、前記リセットトランジスタ２０Ｂ，読出しトランジスタ２０Ｆおよび選択トランジスタ２０Ｓが、前記素子領域部分２０Ｗ1から素子領域部分２０Ｗ2を介して分岐する単一の素子領域部分２０Ｗ3に形成されるため、前記素子領域部分２０Ｗ3上には利用可能なスペースが残っており、このため図示の例では前記ゲート電極２０ＦＧから前記列方向に延在する引き出し部２０ＦＧｃを形成し、かかる引き出し部２０ＦＧｃに前記コンタクト２０ｃ6を形成している。

本実施例によれば、前記読出しトランジスタ２０Ｆのゲート幅が増大するため、前記読出しトランジスタ２０Ｆの特性のばらつきが軽減される。
［第５の実施形態］
図２０は、本発明の第５実施形態によるＣＭＯＳ撮像素子１００の構成を示す。ただし図２０中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図２０を参照するに、ＣＭＯＳ撮像素子１００は先に図１６で説明したＣＭＯＳ撮像素子４０と類似した構成を有するが、前記画素ＰＸ1とＰＸ2の間の共有浮遊拡散領域ＦＤおよび前記素子領域部分２０Ｗ1から分岐する素子領域部分２０Ｗ2のうち、一点鎖線で囲んだ領域２０Ｒ1に、前記転送ゲートトランジスタ２０Ｃ1および２０Ｃ2のＬＤＤ領域２０５が、例えばＰ+のイオン注入により形成されている。前記ＬＤＤ領域２０５を形成するためのイオン注入は、先に図１５Ｅで説明した条件で行うことができる。

このため、本実施形態では、前記図１５Ｅの工程において前記シールド層２０７をＢ+のイオン注入で形成する際に、マスクプロセスを使い、前記Ｂ+のイオン注入を前記領域２０Ｒ1を避けて、図２０中、二点鎖線で示した領域２０Ｒ2のみに行う。

かかるイオン注入の結果、前記素子領域２０Ｗ1中には、図２１Ａおよび図２１Ｂに示す断面を有する構造が形成される。ただし図２１Ｂは、図２０中、線Ａ−Ｂに沿った断面図を、また図２１Ａは図２０中、線Ｃ−Ｄに沿った断面図を示す。

このように前記素子領域部分２０Ｗ1中に侵入するように前記ＬＤＤ領域２０５を形成することにより、前記共有浮遊領域ＦＤの面積が減少し、さらに前記共有浮遊領域ＦＤが前記転送ゲートトランジスタ２０Ｃ1あるいは２０Ｃ2のゲート電極と重なるオーバーラップ長も減少するため、前記共有浮遊拡散領域ＦＤの容量が減少し、転送された光電子により共有浮遊拡散領域ＦＤに生じる電圧信号の大きさを増大させることが可能になる。

図２０の構成では、前記領域２０Ｒ1と領域２０Ｒ2とは、０．２μｍ程度離間して形成するのが好ましい。なお、本実施形態において、前記領域２０Ｒ2におけるシールド層２０７の形成のためのイオン注入工程は、必要ならば省略することができる。
［第６の実施形態］
図２２は、本発明の第６実施形態によるＣＭＯＳ撮像素子１２０の構成を示す等価回路図である。

図２２を参照するに、ＣＭＯＳ撮像素子１２０は半導体基板上に、転送ゲートトランジスタＴ11，Ｔ12，Ｔ13，Ｔ14，・・・、Ｔ21，Ｔ22，Ｔ23，Ｔ24，・・・、Ｔ31，Ｔ32，Ｔ33，Ｔ34，・・・、Ｔ41，Ｔ42，Ｔ43，Ｔ44，・・・、の行列状配列を含み、前記転送ゲートトランジスタＴ11，Ｔ12，Ｔ13，Ｔ14，・・・、Ｔ21，Ｔ22，Ｔ23，Ｔ24， ・・・、Ｔ31，Ｔ32，Ｔ33，Ｔ34， ・・・、Ｔ41，Ｔ42，Ｔ43，Ｔ44， ・・・のソースには、フォトダイオードＤ11，Ｄ12，Ｄ13，Ｄ14・・・、Ｄ21，Ｄ22，Ｄ23，Ｄ24・・・、Ｄ31，Ｄ32，Ｄ33，Ｄ34・・・、Ｄ41，Ｄ42，Ｄ43，Ｄ44・・・が、それぞれ形成されている。

このうち、転送ゲートトランジスタＴ11とＴ12、Ｔ13とＴ14、Ｔ21とＴ22、Ｔ23とＴ24、Ｔ31とＴ32、Ｔ33とＴ34、Ｔ41とＴ42、Ｔ43とＴ44は、それぞれのゲート共通接続されており、前記転送ゲートトランジスタＴ11とＴ12のゲートは転送制御線ＴＧ1に、前記転送ゲートトランジスタＴ13とＴ14のゲートは転送制御線ＴＧ3に、前記転送ゲートトランジスタＴ21とＴ22のゲートは転送制御線ＴＧ2に、前記転送ゲートトランジスタＴ23とＴ24のゲートは転送制御線ＴＧ4に接続されている。

同様に、前記転送ゲートトランジスタＴ31とＴ32のゲートは前記転送制御線ＴＧ2に、前記転送ゲートトランジスタＴ33とＴ34のゲートは前記転送制御線ＴＧ4に接続されており、前記転送ゲートトランジスタＴ41とＴ42のゲートは図示されていない別の転送制御線に、さらに前記転送ゲートトランジスタＴ43とＴ44のゲートはさらに別の転送制御線に接続されている。

さらに、前記転送ゲートトランジスタＴ12，Ｔ13，Ｔ22，Ｔ23のドレインは共通に共有浮遊拡散領域ＦＤ1を形成し、前記共有浮遊拡散領域ＦＤ1は列方向に延在するリセット電圧線ＶＲに接続され行方向に延在するリセット制御線ＲＳＴ1上のリセット信号により制御されるリセットトランジスタＲＴ1によりリセットされる。

同様に、前記転送ゲートトランジスタＴ32，Ｔ33，Ｔ42，Ｔ43のドレインは共通に共有浮遊拡散領域ＦＤ2を形成し、前記共有浮遊拡散領域ＦＤ2は列方向に延在するリセット電圧線ＶＲに接続され行方向に延在するリセット制御線ＲＳＴ2上のリセット信号により制御されるリセットトランジスタＲＴ2によりリセットされる。

さらに前記転送ゲートトランジスタＴ12，Ｔ13，Ｔ22，Ｔ23に共通に、リセット電圧線ＶＲに接続され行方向に延在する選択制御線ＳＥＬ1上の選択制御信号により制御される選択トランジスタＳＬ1が形成されており、前記選択トランジスタＳＬ1には直列に、ゲートを前記共有浮遊拡散領域ＦＤ1に接続された読み出しトランジスタＲＤ1が接続されている。前記読出しトランジスタＲＤ1はソースフォロワ回路を形成し、列方向に延在する信号線ＳＩＧ上に、出力信号を供給する。

同様に前記転送ゲートトランジスタＴ32，Ｔ33，Ｔ42，Ｔ43に共通に、リセット電圧線ＶＲに接続され行方向に延在する選択制御線ＳＥＬ2上の選択制御信号により制御される選択トランジスタＳＬ２が形成されており、前記選択トランジスタＳＬ2には直列に、ゲートを前記共有浮遊拡散領域ＦＤ2に接続された読み出しトランジスタＲＤ2が接続されている。前記読出しトランジスタＲＤ2はソースフォロワ回路を形成し、列方向に延在する信号線ＳＩＧ上に、出力信号を供給する。

図２３は、図２２中の転送制御線ＴＧ1〜ＴＧ4上の選択信号により読み出される画素を示す。ただし図２３中、読み出しトランジスタを含む読出し回路が共通な画素が、囲まれて示されている。例えば図中、１１はフォトダイオードＤ11を有する画素、１２はフォトダイオードＤ12を有する画素を示す。

図２４は、図２２のＣＭＯＳ撮像素子１２０の読出した動作を説明するタイミングチャートである。ただし図２４は、選択制御線ＴＧ４を選択した場合の動作を示す。

図２４を参照するに、最初にリセット制御線ＲＳＴ1上にリセットパルス信号が供給され、これにより前記リセットトランジスタＲＴ1が導通し、前記共有浮遊拡散領域ＦＤ1が初期化される。

次に前記リセット制御線ＲＳＴ2上にリセットパルス信号が供給され、これにより前記リセットトランジスタＲＴ2が導通し、前記共有浮遊拡散領域ＦＤ2が初期化される。

次に前記選択制御線ＳＥＬ1に選択パルス信号が供給され、前記フォトダイオードＤ12、Ｄ13，Ｄ22，Ｄ23の共有読出し回路を構成する選択トランジスタＳＬ1が導通する。これにより、前記共有浮遊拡散領域ＦＤ1の初期化電圧が、前記読出しトランジスタＲＤ1により、前記信号線ＳＩＧ上に読み出される。

次に前記選択制御線ＳＥＬ2に選択パルス信号が供給され、前記フォトダイオードＤ32、Ｄ33，Ｄ42，Ｄ43の共有読出し回路を構成する選択トランジスタＳＬ2が導通する。これにより、前記共有浮遊拡散領域ＦＤ2の初期化電圧が、前記読出しトランジスタＲＤ2により、前記信号線ＳＩＧ上に読み出される。

次に前記転送制御線ＴＧ4に転送制御信号パルスが供給され、これにより前記共有浮遊拡散領域ＦＤ1の電位が、前記フォトダイオードＤ23において形成された光電子により変化させられる。また同時に、前記共有浮遊拡散領域ＦＤ2の電位が、前記フォトダイオードＤ33において形成された光電子により変化させられる。

そこでさらに前記選択制御線ＳＥＬ1に再び選択パルス信号を供給することにより、前記共有浮遊拡散領域ＦＤ1に生じた電圧変化が、前記読み出しトランジスタＲＤ1により、前記信号線ＳＩＧ上に読み出される。またさらに前記選択制御線ＳＥＬ2に再び選択パルス信号を供給することにより、前記共有浮遊拡散領域ＦＤ2に生じた電圧変化が、前記読出しトランジスタＲＤ2により、前記信号線ＳＩＧ上に読み出される。

図２５は、図２２の回路を実現するＣＭＯＳ撮像素子１２０のレイアウトを示す。

図２５を参照するに、ＣＭＯＳ撮像素子１２０はシリコン基板上に素子分離領域１２０Ｉにより画成された図２６に示す単一の連続する素子領域１２０Ｗ中に形成されており、前記素子領域１２０Ｗは、基板上を列方向に互いに平行に連続的に延在し、各々島状の素子分離領域１２０ｉを形成された複数の帯状部分１２０W1と、前記複数の帯状部分１２０Ｗ1を互いに連結する素子領域部分１２０Ｗ2と、前記素子領域部分１２０Ｗ2から分岐し、前記一対の素子領域部分１２０Ｗ1の間を列方向に限られた距離だけ延在する素子領域部分１２０Ｗ3とより構成されている。図２６中、前記素子領域部分１２０Ｗ3は図中下方に、図示範囲を超えて延在しており、一方図中上方に形成された同様な領域から前記素子領域部分１２０Ｗ3が下方に、すなわち列方向に延在している。

再び図２５を参照するに、前記素子領域部分１２０Ｗ1中には、図２７にも示されている十字型をしたｐ型素子分離ウェル１２０ＰＷが、図１６の素子分離ウェル２０ＰＷに対応して形成されており、前記素子領域部分１２０ＰＷ1には前記素子分離ウェル１２０ＰＷにより、図２２のフォトダイオードＤ11〜Ｄ14、Ｄ21〜Ｄ24に対応したｎ型拡散領域１２０Ｄ11〜１２０Ｄ14，１２０Ｄ21〜１２０Ｄ24が、前記図１１のｎ型拡散領域２０Ｄ1〜２０Ｄ4に対応して形成されている。

さらに前記素子領域部分１２０Ｗ1中、フォトダイオードＤ12とＤ22との間には、図２２の共有浮遊拡散領域ＦＤ1が形成されており、前記共有浮遊拡散領域ＦＤ1とフォトダイオードＤ12との間には転送ゲートトランジスタＴ12が形成されている。前記共有浮遊拡散領域ＦＤ1は前記素子領域部分１２０Ｗ2中を列方向に隣接する素子領域部分１２０Ｗ1へと延在しており、前記隣接素子領域部分１２０Ｗ1中においては前記共有浮遊拡散領域ＦＤ1とフォトダイオードＤ13との間に転送ゲートトランジスタＴ13が、さらに共有浮遊拡散力ＦＤ1とフォトダイオードＤ23との間に転送ゲートトランジスタＴ23が形成される。

さらに図２２の回路図に対応して、前記フォトダイオードＤ11に隣接して転送ゲートトランジスタＴ11が、フォトダイオードＤ21に隣接して転送ゲートトランジスタＴ21が形成されており、転送ゲートトランジスタＴ11とＴ12とはゲート電極Ｇ1を共有する。同様に転送ゲートトランジスタＴ21とＴ22とはゲート電極Ｇ２を共有する。

同様に図２２の回路図に対応して、前記フォトダイオードＤ14に隣接して転送ゲートトランジスタＴ14が、フォトダイオードＤ24に隣接して転送ゲートトランジスタＴ24が形成されており、転送ゲートトランジスタＴ13とＴ14とはゲート電極Ｇ3を共有する。同様に転送ゲートトランジスタＴ23とＴ24とはゲート電極Ｇ4を共有する。

前記素子領域部分１２０Ｗ2には、単一のコンタクト１２０ｃ1が形成されており、さらに前記コンタクト１２０ｃ1を含む図２５中に破線で囲んだ領域１２０Ｒには、前記転送ゲートトランジスタ．Ｔ12，Ｔ13，Ｔ22．Ｔ23に共通に、先の実施形態におけるＬＤＤ領域２０５に対応したＬＤＤ領域がイオン注入により形成されている。

また前記素子領域部分１２０Ｗ3には、単一の電源コンタクト１２０ｃ2が設けられており、前記素子領域部分１２０Ｗ3中には、前記ＬＤＤ領域と前記電源コンタクト１２０ｃ2との間に、ゲート電極Ｇ7を有する図２２のリセットトランジスタＲＴ1が形成されている。

さらに前記素子領域部分１２０Ｗ3には、前記電源コンタクト１２０ｃ2の下流側に、ゲート電極Ｇ5を有する図２２の選択トランジスタＳＬ1と、ゲート電極Ｇ６を有する図２２の読出しトランジスタＲＤ1とが形成されている。

さらに図２５の構成では、各々のフォトダイオードの拡散領域１２０Ｄ11〜１２０Ｄ24において前記ＬＤＤ領域１２０Ｒを、前記共有浮遊拡散領域ＦＤ1の一部に重なるように形成しているため、先に説明した図２０の実施形態と同様に、前記共有浮遊拡散領域ＦＤ1の容量が低減され、光電子により、より大きな電圧変化が共有浮遊拡散領域ＦＤ1において得られる。

前記共有浮遊拡散領域ＦＤ1は、図２７に示す第１層目の金属配線パターン１２０Ｍ1により、前記単一のコンタクト１２０ｃ1において、前記読出しトランジスタＲＤ1のゲート電極Ｇ6に接続される。同様に共有浮遊拡散領域ＦＤ2は、前記配線パターン１２０Ｍ1に対応する金属配線パターン１２０Ｍ2により、前記共有浮遊拡散領域ＦＤ2に形成された単一のコンタクト１２０ｃ1において、前記読出しトランジスタＲＤ2のゲート電極Ｇ6に接続される。

また前記電源コンタクト１２０ｃ2には、図２７に示す第１層目の配線パターン１２０Ｍ3を介して、リセット電圧ＶＲが供給される。

さらに図２７では転送ゲートトランジスタＴ21とＴ22に共通のゲート電極Ｇ2が、列方向に隣接する転送ゲートトランジスタＴ31とＴ32に共通のゲート電極Ｇ8と、第１層目の配線パターンＭ4で接続されている。同様に、転送ゲートトランジスタＴ23とＴ24に共通のゲート電極Ｇ4が、列方向に隣接する転送ゲートトランジスタＴ33とＴ34に共通のゲート電極Ｇ10と、第１層目の配線パターンＭ5で接続されている。

その他の転送ゲートトランジスタ対についても同様である。ただし図中、転送ゲートトランジスタＴ11とＴ12はゲート電極Ｇ1を共有し、転送ゲートトランジスタＴ13とＴ14はゲート電極Ｇ3を共有する。また転送ゲートトランジスタＴ21とＴ22はゲート電極Ｇ2を共有し、転送ゲートトランジスタＴ23とＴ24はゲート電極Ｇ4を共有する。転送ゲートトランジスタＴ31とＴ32はゲート電極Ｇ8を共有し、転送ゲートトランジスタＴ33とＴ34はゲート電極Ｇ10を共有する。さらに転送ゲートトランジスタＴ41とＴ42はゲート電極Ｇ9を共有し、転送ゲートトランジスタＴ43とＴ44はゲート電極Ｇ11を共有する。

そこで前記転送ゲートトランジスタＴ11とＴ12とは、第１層目の金属配線パターン１２０Ｍ6で、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されており、前記転送ゲートトランジスタＴ13とＴ14とは、第１層目の金属配線パターン１２０Ｍ7で、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されている。同様に、前記転送ゲートトランジスタＴ41とＴ42とは、第１層目の金属配線パターン１２０Ｍ8で、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されており、前記転送ゲートトランジスタＴ43とＴ44とは、第１層目の金属配線パターン１２０Ｍ9で、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されている。

さらに図２７においては、前記信号線ＳＩＧを構成する金属パターン１２０Ｍ10が列方向に延在し、前記読出しトランジスタＲＤ1およびＲＤ2のソースコンタクト１２０ｃ3に接続されている。

図２８は、ＣＭＯＳ撮像素子１２０に形成される第２層目の配線パターンを示す。

図２８を参照するに、前記基板上には行方向に、選択制御線ＴＧ1およびＴＧ3に対応して金属配線パターン１２０Ｎ1および１２０Ｎ2が行方向に平行に延在し、前記金属配線パターン１２０Ｎ1は前記１層目の金属配線パターン１２０Ｍ6に、前記金属パターン１２０Ｎ2は前記１層目の金属配線パターン１２０Ｍ7に、それぞれのコンタクトにおいて接続される。

さらに図２８中には前記選択制御線ＳＥＬ1となる金属配線パターン１２０Ｎ3が行方向に延在しており、前記金属配線パターン１２０Ｎ3から延出する金属パターンが、図２７には図示していない、ゲート電極パターンＧ５を引き出す1層目の配線パターンを介して、選択トランジスタＳＬ1の前記ゲート電極Ｇ5にコンタクトにより接続されている。

さらに図２８のレイアウトでは、前記金属配線パターン１２０Ｎ3に隣接して前記行方向に、前記リセット制御線ＲＳＴ1となる金属配線パターン１２０Ｎ4が延在しており、前記金属配線パターン１２０Ｎ4からは金属パターンが延出し、前記リセットトランジスタＲＴ1のゲート電極Ｇ7に、前記第１層目に形成された金属引き出し配線パターンＧＲを介して接続される。

さらに図２８のレイアウトでは、前記転送制御線ＴＧ2およびＴＧ4となる金属配線パターン１２０Ｎ5，１２０Ｎ6が列方向に延在し、前記金属配線パターン１２０Ｎ5は前記第１層目の金属配線パターン１２０Ｍ4に、また前記金属配線パターン１２０Ｎ6は前記第１層目の金属配線パターン１２０Ｍ5に、それぞれ接続される。

さらに図２８中には前記選択制御線ＳＥＬ2となる金属配線パターン１２０Ｎ7が行方向に延在しており、前記金属配線パターン１２０Ｎ7から延出する金属パターンが、図２７にはずししていない、前記ゲート電極パターンＧ５を引き出す１層目配線パターンを介して、選択トランジスタＳＬ1のゲート電極Ｇ5にコンタクトにより接続されている。

さらに図２８のレイアウトでは、前記金属配線パターン１２０Ｎ7に隣接して前記行方向に、前記リセット制御線ＲＳＴ2となる金属配線パターン１２０Ｎ8が延在しており、前記金属配線パターン１２０Ｎ8からは金属パターンが延出し、前記リセットトランジスタＲＴ2のゲート電極Ｇ7に、前記第１層目に形成された金属引き出し配線パターンＧＲを介して接続される。

これにより、先に図２２で説明した回路が形成される。

本実施例ではＣＭＯＳ撮像素子中においてフォトダイオードを列方向のみならず行方向にも近接して配列することが可能で、解像度を向上させ、あるいは個々のフォトダイオードの受光面積を増大させることが可能になる。

本実施形態においても前記共有浮遊拡散領域ＦＤ1あるいはＦＤ2に形成されるコンタクトは、四つのフォトダイオードに対して一つだけですみ、接合リークによる光電子の基板への散逸の問題が軽減される。また前記素子領域部分１２０Ｗ3に形成される電源コンタクトは、四つのフォトダイオードに対して一つだけですみ、従ってＣＭＯＳ撮像素子の製造歩留まりを大きく向上させることができる。

特に図２８のレイアウトでは、１ピクセルピッチあたりの第２層の配線パターンの本数を２本（１２０Ｎ1と１２０Ｎ2、１２０Ｎ3と１２０Ｎ4，１２０Ｎ5と１２０Ｎ6、あるいは１２０Ｎ7と１２０Ｎ8）に制限でき、ＣＭＯＳ撮像素子の構成が簡素化されると共に、受光領域が配線パターンで覆われることがなく、受光効率を向上させることができる。

本発明は、撮像装置一般に適用可能であり、例えばディジタルカメラや携帯電話、さらにその他の電子装置に組み込まれる撮像装置に適用可能である。

Claims (2)

1. 行列状に配列された複数のＣＭＯＳフォトセンサよりなるＣＭＯＳ撮像素子であって、
   列方向に隣接する第１のＣＭＯＳフォトセンサと第２のＣＭＯＳフォトセンサと、前記第１のＣＭＯＳフォトセンサおよび前記第２のＣＭＯＳフォトセンサに対してそれぞれ行方向に隣接する第３のＣＭＯＳフォトセンサと第４のＣＭＯＳフォトセンサとは、半導体基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成され、
   前記素子領域は前記半導体基板上を前記列方向に、前記素子分離領域を隔てて互いに離間して延在する第１および第２の素子領域部分と、前記第１の素子領域部分と前記第２の素子領域部分を、前記素子分離領域を横切って連結する第３の素子領域部分と、前記第３の素子領域部分から分岐し、前記第１および第２の素子領域部分を隔てる素子分離領域部分中を、前記列方向に、前記第１および第２の素子領域部分から離間して延在する第４の素子領域部分とよりなり、
   各々のＣＭＯＳフォトセンサは、フォトダイオードと、前記フォトダイオードにより形成されたフォトキャリアを蓄積する浮遊拡散領域と、リセット制御信号により駆動され、前記浮遊拡散領域をリセットするリセットトランジスタと、転送制御信号により駆動され、前記フォトキャリアの前記浮遊拡散領域への転送を制御する転送ゲートトランジスタと、前記浮遊拡散領域において前記フォトキャリアにより誘起される電圧変化を検出する読出しトランジスタと、選択制御信号により制御され、前記読出しトランジスタの出力信号を選択的に出力する選択トランジスタとよりなり、
   前記第１のＣＭＯＳフォトセンサと前記第２のＣＭＯＳフォトセンサとは、それぞれの浮遊拡散領域を前記第１の素子領域部分中に、第１の共有浮遊拡散領域として共有し、
   前記第３のＣＭＯＳフォトセンサと前記第４のＣＭＯＳフォトセンサとは、それぞれの浮遊拡散領域を前記第２の素子領域部分中に、第２の共有浮遊拡散領域として共有し、
   前記第３の素子領域部分は、前記第１の共有浮遊拡散領域と前記第２の共有浮遊拡散領域とを結合して、第３の共有浮遊拡散領域を形成し、
   前記第１のＣＭＯＳフォトセンサのフォトダイオードを構成する第１の拡散領域と、前記第２のＣＭＯＳフォトセンサのフォトダイオードを構成する第２の拡散領域とは、前記第１の素子領域部分中において前記第１の共有浮遊拡散領域を挟んで前記列方向に対向し、
   前記第３のＣＭＯＳフォトセンサのフォトダイオードを構成する第３の拡散領域と、前記第４のＣＭＯＳフォトセンサのフォトダイオードを構成する第４の拡散領域とは、前記第３の素子領域部分中において前記第２の共有浮遊拡散領域を挟んで前記列方向に対向し、
   前記第１の拡散領域と前記第１の共有浮遊拡散領域との間には、前記第１のＣＭＯＳフォトセンサの転送ゲートトランジスタが形成され、前記第２の拡散領域と前記第１の共有浮遊拡散領域との間には、前記第２のＣＭＯＳフォトセンサの転送ゲートトランジスタが形成され、
   前記第３の拡散領域と前記第２の共有浮遊拡散領域との間には、前記第３のＣＭＯＳフォトセンサの転送ゲートトランジスタが形成され、前記第４の拡散領域と前記第２の共有浮遊拡散領域との間には、前記第４のＣＭＯＳフォトセンサの転送ゲートトランジスタが形成され、
   前記第４の素子領域部分は前記第１の拡散領域および前記第３の拡散領域の間または前記第２の拡散領域および前記第４の拡散領域の間において列方向に延びて形成され、
   前記第４の素子領域部分上に前記第１〜第４のＣＭＯＳフォトセンサのリセットトランジスタが形成されているＣＭＯＳ撮像素子。
2. 請求項１記載のＣＭＯＳ撮像素子であって、
   前記第３の共有浮遊拡散領域には単一のコンタクトホールが形成されており、
   前記第１のＣＭＯＳフォトセンサと前記第２のＣＭＯＳフォトセンサとは第１のＣＭＯＳフォトセンサ対を構成し、前記第３のＣＭＯＳフォトセンサと前記第４のＣＭＯＳフォトセンサとは第２のＣＭＯＳフォトセンサ対を構成し、前記第１〜第４のＣＭＯＳフォトセンサは、第５のＣＭＯＳフォトセンサと第６のＣＭＯＳフォトセンサよりなり前記第１のＣＭＯＳフォトセンサ対と同一の構成を有し前記第１のＣＭＯＳフォトセンサ対に前記列方向上で隣接する第３のＣＭＯＳフォトセンサ対と、第７のＣＭＯＳフォトセンサと第８のＣＭＯＳフォトセンサよりなり前記第２のＣＭＯＳフォトセンサ対と同一の構成を有し前記第２のフォトセンサ対に前記列方向上で隣接する第４のＣＭＯＳフォトセンサ対とに対して形成された第４の素子領域部分中に、それぞれの読出しトランジスタを共有読出しトランジスタとして共有し、
   前記単一のコンタクトホールは前記共有読出しトランジスタに、前記半導体基板上を延在する配線パターンにより接続されるＣＭＯＳ撮像素子。

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