JP4917066B2

JP4917066B2 - 表示装置

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Publication number: JP4917066B2
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Inventors: 肇木村
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Description

本発明は、表示装置及びその駆動方法に関する。特に、画素毎にトランジスタが設けられ、画素の発光を制御するアクティブマトリクス型の表示装置及びその駆動方法に関する。

画素毎に発光素子及び発光素子の発光を制御するトランジスタを配置したアクティブマトリクス型の表示装置が提案されている。発光素子とは、第１の電極と、第２の電極を有し、第１の電極と第２の電極の間に流れる電流量によって輝度が制御される素子を示す。発光素子としてＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）素子を用いた表示装置（以下、ＯＬＥＤ表示装置と表記する）が注目されている。ＯＬＥＤ表示装置は、応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。

アクティブマトリクス型のＯＬＥＤ表示装置において、各画素への輝度情報の書き込みを電圧信号で行う手法と、電流信号で行う手法とがある。前者を電圧書き込み型、後者を電流書き込み型アナログ方式と呼ぶ。これらの駆動方法について、以下に例を挙げて説明する。

従来の電圧書き込み型のＯＬＥＤ表示装置の画素の構成例を図３０に示す。図３０において、各画素それぞれに２つのＴＦＴ（第１のＴＦＴ及び第２のＴＦＴ）と、容量素子と、ＯＬＥＤとが配置される。第１のＴＦＴ（以下、選択ＴＦＴと表記する）３００１のゲート電極は、ゲート信号線３００２に接続され、ソース端子とドレイン端子の一方の端子は、ソース信号線３００３に接続されている。選択ＴＦＴ３００１のソース端子とドレイン端子の他方は、第２のＴＦＴ（以下、駆動ＴＦＴと表記する）３００４のゲート電極及び容量素子（以下、保持容量と表記する）３００７の一方の電極に接続されている。保持容量３００７の他方の電極は、電源線３００５に接続されている。駆動ＴＦＴ３００４のソース端子とドレイン端子の一方は、電源線３００５に接続され、他方は、ＯＬＥＤ３００６の第１の電極３００６ａに接続されている。ＯＬＥＤ３００６の第２の電極３００６ｂは、一定の電位が与えられている。ここで、ＯＬＥＤ３００６の駆動ＴＦＴ３００４と接続されている側の電極、つまり第１の電極３００６ａを画素電極と呼び、第２の電極３００６ｂを対向電極と呼ぶ。

図３０において、選択ＴＦＴ３００１をｎチャネル型ＴＦＴ、駆動ＴＦＴ３００４をｐチャネル型ＴＦＴ、ＯＬＥＤの第１の電極３００６ａを陽極、第２の電極３００６ｂを陰極とし、第２の電極３００６ｂの電位を０（Ｖ）とした場合の駆動方法について以下に説明する。

ゲート信号線３００２に信号が入力され、導通状態となった選択ＴＦＴ３００１において、ソース信号線３００３より信号電圧が入力される。ソース信号線３００３に入力される信号電圧によって、保持容量３００７に電荷が蓄積される。保持容量３００７に保持された電圧に応じて、電源線３００５から駆動ＴＦＴ３００４のソース・ドレイン間を介して、ＯＬＥＤ３００６に電流が流れて発光する。

図３０に示した構成の画素を有する電圧書き込み型の表示装置には、アナログ方式と、デジタル方式の２つの駆動方法がある。以下、この２つの方式を、電圧書き込み型アナログ方式、電圧書き込み型デジタル方式と呼ぶ。

電圧書き込み型アナログ方式の駆動方法では、各画素の駆動ＴＦＴ３００４のゲート電圧（ゲート・ソース間電圧）を変化させることによって、駆動ＴＦＴ３００４のドレイン電流を変化させる。こうして、ＯＬＥＤ３００６を流れる電流を変化させ輝度を変化させる方式である。中間調を表現するためには、ゲート電圧に対して、ドレイン電流の変化が大きな領域で駆動ＴＦＴ３００４を動作させる。

上述の電圧書き込み型アナログ方式の場合、各画素に同じ電位を有する信号をソース信号線３００３より入力した場合に、駆動ＴＦＴ３００４の電流特性のばらつきによるドレイン電流の変動を受けて、ＯＬＥＤ３００６を流れる電流が大きくばらつくという問題がある。駆動ＴＦＴ３００４の電流特性のばらつきは、閾値電圧やキャリア移動度等のパラメータに影響されている。その一例として図３１を用いて、駆動ＴＦＴ３００４の閾値電圧のばらつきによる、電流特性のばらつきについて説明する。

図３１（Ａ）は、図３０における駆動ＴＦＴ３００４とＯＬＥＤ３００６のみを示した図である。駆動ＴＦＴ３００４のソース端子が電源線３００５に接続されている。駆動ＴＦＴ３００４のゲート電圧を図中Ｖｇｓで示す。また、駆動ＴＦＴ３００４のドレイン電流を図中矢印Ｉｄで示す。図３１（Ｂ）は、駆動ＴＦＴ３００４のゲート電圧の絶対値｜Ｖｇｓ｜とドレイン電流Ｉｄの関係（電流特性）を示す。３１０１ａは、駆動ＴＦＴ３００４の閾値電圧の絶対値がＶｔｈ１の場合の、ゲート電圧とドレイン電流の関係を示す曲線である。一方、３１０１ｂは、駆動ＴＦＴの閾値電圧の絶対値がＶｔｈ２の場合の、ゲート電圧とドレイン電流の関係を示す曲線である。ここで、Ｖｔｈ１＞Ｖｔｈ２である。図中に示す動作領域（１）が、電圧書き込み型アナログ方式の場合の駆動ＴＦＴ３００４の動作領域に相当する。動作領域（１）において駆動ＴＦＴ３００４の閾値がばらつくと、ゲート電圧が同じＶｇｓ１であってもドレイン電流がＩｄ１とＩｄ２となり大きく異なる。ここで、ＯＬＥＤ３００６の輝度は、ＯＬＥＤ３００６を流れる電流量に比例するため、閾値電圧のバラツキによって、ＯＬＥＤ３００６の輝度はバラつく。

上述の駆動ＴＦＴ３００４の電流特性のばらつきの影響を低減するため、電圧書き込み型デジタル方式の駆動方法が提案されている。電圧書き込み型デジタル方式の駆動方法では、各画素のＯＬＥＤ３００６は一定の輝度で発光／非発光の２つの状態が選択される。このとき、図３０における駆動ＴＦＴ３００４は、各画素の電源線３００５とＯＬＥＤ３００６の画素電極３００６ａの接続を選択するスイッチとして働く。電圧書き込み型デジタル方式において、ＯＬＥＤ３００６が発光している際、駆動ＴＦＴ３００４は、ソース・ドレイン間電圧Ｖｄｓの絶対値がゲート電圧Ｖｇｓから閾値電圧Ｖｔｈを引いた電圧Ｖｇｓ−Ｖｔｈの絶対値より小さな動作領域である線型領域、特に、ゲート電圧の絶対値が大きな領域で動作する。

図３１（Ｂ）において、電圧書き込み型デジタル方式での駆動ＴＦＴ３００４の動作領域を動作領域（２）で示す。動作領域（２）は、線型領域であり、この領域で動作する駆動ＴＦＴ３００４は、同じゲート電圧Ｖｇｓ２が印加されている場合に、閾値電圧等のばらつきによるドレイン電流のばらつきは小さく、ほぼ一定の電流Ｉｄ３を流す。このため、ＯＬＥＤ３００６を流れる電流のばらつきを抑え、発光輝度の変動を抑えることができる。

線型領域で動作する駆動ＴＦＴ３００４と、ＯＬＥＤ３００６とそれぞれに印加される電圧の関係を、図３２を用いて説明する。図３２（Ａ）は、説明のため、図３０における駆動ＴＦＴ３００４とＯＬＥＤ３００６のみを示した図である。ここでは、駆動ＴＦＴ３００４のソース端子が電源線３００５に接続されている。駆動ＴＦＴ３００４のソース・ドレイン間電圧をＶｄｓで示す。ＯＬＥＤ３００６の陰極と陽極間の電圧をＶＯＬＥＤで示す。ＯＬＥＤ３００６を流れる電流をＩＯＬＥＤで示す。電流ＩＯＬＥＤは、駆動ＴＦＴ３００４のドレイン電流Ｉｄに等しい。電源線３００５の電位をＶｄｄで示す。ＯＬＥＤ３００６の対向電極の電位は０Ｖとする。図３２（Ｂ）において、３２０２ａは、ＯＬＥＤ３００６のＶＯＬＥＤとＩＯＬＥＤの関係（Ｉ−Ｖ特性）を示す曲線である。また、３２０１は、図３１（Ｂ）におけるゲート電圧がＶｇｓ２の場合の駆動ＴＦＴ３００４のソース・ドレイン間電圧Ｖｄｓとドレイン電流Ｉｄ（ＩＯＬＥＤ）の関係を示す曲線である。駆動ＴＦＴ３００４及びＯＬＥＤ３００６の動作条件（動作点）は、この２つの曲線の交点によって定まる。なお、駆動ＴＦＴ３００４は線型領域で動作しているので、図中に示す線型領域での曲線３２０１と曲線３２０２ａの交点３２０３ａが動作点となる。つまり、ＯＬＥＤ３００６の陽極と陰極の間の電圧はＶＡ１で電流はＩＯＬＥＤ１となる。

一方、電流書き込み型アナログ方式の画素を有する表示装置では、各画素に信号線（ソース信号線）より信号電流が入力される。ここで信号電流は、ビデオ信号の輝度情報に線型に対応する電流信号である。入力された信号電流をドレイン電流とするＴＦＴのゲート電圧が、容量部に保持される。こうして画素には、ソース信号線より信号電流が入力されなくなった後も、容量部によって記憶された電流をＯＬＥＤに流し続ける。このようにソース信号線に入力する信号電流を変化させることでＯＬＥＤに流れる電流を変化させ、ＯＬＥＤの発光輝度を制御し階調を表現する。

電流書き込み型アナログ方式の画素の例として、図３３に「ＩＤＷ’００ｐ２３５：ＡｃｔｉｖｅＭａｔｒｉｘＰｏｌｙＬＥＤＤｉｓｐｌａｙｓ」に開示されている画素構造を示し、その駆動方法を説明する。図３３において、画素はＯＬＥＤ３３０６、選択ＴＦＴ３３０１、駆動ＴＦＴ３３０３、容量素子（保持容量）３３０５、保持ＴＦＴ３３０２、発光ＴＦＴ３３０４、ソース信号線３３０７、第１のゲート信号線３３０８、第２のゲート信号線３３０９、第３のゲート信号線３３１０、電源線３３１１によって構成される。

選択ＴＦＴ３３０１のゲート電極は、第１のゲート信号線３３０８に接続されている。選択ＴＦＴ３３０１のソース端子とドレイン端子は、一方はソース信号線３３０７に接続され、他方は、駆動ＴＦＴ３３０３のソース端子又はドレイン端子、保持ＴＦＴ３３０２のソース端子又はドレイン端子及び発光ＴＦＴ３３０４のソース端子又はドレイン端子に接続されている。保持ＴＦＴ３３０２のソース端子とドレイン端子で、選択ＴＦＴ３３０１と接続されていない側は、保持容量３３０５の一方の電極及び駆動ＴＦＴ３３０３のゲート電極に接続されている。保持容量３００５の保持ＴＦＴ３３０２と接続されていない側は、電源線３３１１に接続されている。保持ＴＦＴ３３０２のゲート電極は、第２のゲート信号線３３０９に接続されている。駆動ＴＦＴ３３０３のソース端子とドレイン端子で、選択ＴＦＴ３３０１と接続されていない側は、電源線３３１１に接続されている。発光ＴＦＴ３３０４のソース端子とドレイン端子で、選択ＴＦＴ３３０１と接続されていない側は、ＯＬＥＤ３３０６の一方の電極３３０６ａと接続されている。発光ＴＦＴ３３０４のゲート電極は、第３のゲート信号線３３１０に接続されている。ＯＬＥＤ３３０６の他方の電極３３０６ｂは、一定の電位に保たれている。なお、ＯＬＥＤ３３０６の２つの電極３３０６ａ及び３３０６ｂのうち、発光ＴＦＴ３３０４に接続されている側の電極３３０６ａを画素電極と呼び、他方の電極３３０６ｂを対向電極と呼ぶ。

図３３に示す構成の画素において、ソース信号線に入力する信号電流の電流値は、ビデオ信号入力電流源３３１２により制御される構成とする。なお実際には、複数の画素列に対応する複数のビデオ信号入力電流源３３１２は、ソース信号線駆動回路の一部に相当する。ここでは、選択ＴＦＴ３３０１、保持ＴＦＴ３３０２及び発光ＴＦＴ３３０４をｎチャネル型ＴＦＴとし、駆動ＴＦＴ３３０３をｐチャネル型ＴＦＴとし、画素電極３３０６ａを陽極とした構成の画素を例に示す。

図３３の構成の画素の駆動方法を図３４及び図３５を用いて説明する。なお、図３４において選択ＴＦＴ３３０１、保持ＴＦＴ３３０２及び発光ＴＦＴ３３０４は、導通状態・非導通状態がわかりやすいように、スイッチで表記した。また、（ＴＡ１）〜（ＴＡ４）それぞれの画素の状態は、図３５のタイミングチャートにおける期間ＴＡ１〜ＴＡ４の状態に対応している。

図３５において、Ｇ＿１、Ｇ＿２、Ｇ＿３はそれぞれ、第１のゲート信号線３３０８、第２のゲート信号線３３０９、第３のゲート信号線３３１０の電位を示す。また、｜Ｖｇｓ｜は、駆動ＴＦＴ３３０３のゲート電圧（ゲート・ソース間電圧）の絶対値である。ＩＯＬＥＤは、ＯＬＥＤ３３０６を流れる電流である。ＩＶｉｄｅｏは、ビデオ信号入力電流源３３１２によって定められた電流値である。

期間ＴＡ１において、第１のゲート信号線３３０８に入力された信号によって、選択ＴＦＴ３３０１が導通状態となり、また第２のゲート信号線３３０９に入力された信号によって、保持ＴＦＴ３３０２が導通状態となると、電源線３３１１が駆動ＴＦＴ３３０３及び選択ＴＦＴ３３０１を介して、ソース信号線３３０７と接続される。ソース信号線３３０７には、ビデオ信号入力電流源３３１２によって定められた電流量ＩＶｉｄｅｏが流れるため、十分に時間が経過し定常状態となると、駆動ＴＦＴ３３０３のドレイン電流はＩＶｉｄｅｏとなり、ドレイン電流ＩＶｉｄｅｏに対応するゲート電圧が、保持容量３００５に保持される。このとき、発光ＴＦＴ３３０４は非導通状態である。保持容量３００５に電圧が保持され、駆動ＴＦＴ３３０３のドレイン電流がＩＶｉｄｅｏに定まった後、期間ＴＡ２において、第２のゲート信号線３３０９の信号が変化し、保持ＴＦＴ３３０２が非導通状態となる。

次に期間ＴＡ３において、第１のゲート信号線３３０８の信号が変化し、選択ＴＦＴ３３０１が非導通状態となる。また期間ＴＡ４において、第３のゲート信号線３３１０に入力された信号によって、発光ＴＦＴ３３０４が導通状態となると、信号電流ＩＶｉｄｅｏが、電源線３３１１より駆動ＴＦＴ３３０３のソース・ドレイン間を介してＯＬＥＤ３３０６に入力される。こうして、ＯＬＥＤ３３０６は、信号電流ＩＶｉｄｅｏに応じた輝度で発光する。

期間ＴＡ１〜ＴＡ４の一連の動作を信号電流ＩＶｉｄｅｏの書き込み動作と呼ぶ。その際、信号電流ＩＶｉｄｅｏをアナログ的に変化させることによって、ＯＬＥＤ３３０６の輝度を変化させ、階調を表現する。

なお図３５のタイミングチャートにおいて、期間ＴＡ１では駆動用ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖｇｓ｜は、時間の経過と共に増加し、ドレイン電流ＩＶｉｄｅｏに対応するゲート電圧を保持する動作を示している。これは、保持容量３３０５に電荷が保持されていない状態からの書き込み動作を行う場合や、直前の書き込み動作において保持された駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖｇｓ｜が、次の書き込み動作において、ビデオ信号入力電流源３３１２により定められる所定のドレイン電流を流す際の駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖｇｓ｜より小さい場合に相当する。

これに限らず、直前の書き込み動作において保持された駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖｇｓ｜が、次の書き込み動作においてビデオ信号入力電流源３３１２により定められる所定のドレイン電流を流す際の駆動ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖｇｓ｜より大きい場合は、期間ＴＡ１では駆動用ＴＦＴ３３０３のゲート電圧の絶対値｜Ｖｇｓ｜は、時間の経過と共に減少し、ドレイン電流ＩＶｉｄｅｏに対応するゲート電圧を保持する動作となる。

上記のような、電流書き込み型アナログ方式の表示装置では、駆動ＴＦＴ３３０３は飽和領域で動作する。駆動ＴＦＴ３３０３のドレイン電流は、ソース信号線３３０７より入力される信号電流によって定められている。つまり、駆動ＴＦＴ３３０３は、閾値電圧や移動度等のバラツキがあっても、一定のドレイン電流を流し続ける様にゲート電圧が自動的に変化する。

次に、電流書き込み型アナログ方式の画素の別の例として、図２９に特開２００１−１４７６５９公報に記載されている画素構造を示し、その駆動方法を詳細に説明する。図２９において、画素はＯＬＥＤ２９０６、選択ＴＦＴ２９０１、駆動ＴＦＴ２９０３、カレントＴＦＴ２９０４、容量素子（保持容量）２９０５、保持ＴＦＴ２９０２、ソース信号線２９０７、第１のゲート信号線２９０８、第２のゲート信号線２９０９、電源線２９１１によって構成される。

選択ＴＦＴ２９０１のゲート電極は、第１のゲート信号線２９０８に接続されている。選択ＴＦＴ２９０１のソース端子とドレイン端子は、一方はソース信号線２９０７に接続され、他方は、カレントＴＦＴ２９０４のソース端子又はドレイン端子及び保持ＴＦＴ２９０２のソース端子又はドレイン端子に接続されている。カレントＴＦＴ２９０４のソース端子とドレイン端子で選択ＴＦＴ２９０１と接続されていない側は、電源線２９１１に接続されている。保持ＴＦＴ２９０２のソース端子とドレイン端子で、選択ＴＦＴ２９０１と接続されていない側は、保持容量２９０５の一方の電極及び駆動ＴＦＴ２９０３のゲート電極に接続されている。保持容量２９０５の他方の側は電源線２９１１に接続されている。保持ＴＦＴ２９０２のゲート電極は、第２のゲート信号線２９０９に接続されている。駆動ＴＦＴ２９０３のソース端子とドレイン端子の一方は、電源線２９１１に接続され、他方はＯＬＥＤ２９０６の一方の電極２９０６ａと接続されている。ＯＬＥＤ２９０６の他方の電極２９０６ｂは、一定の電位に保たれている。なお、ＯＬＥＤ２９０６の駆動ＴＦＴ２９０３に接続されている側の電極２９０６ａを画素電極と呼び、他方の電極２９０６ｂを対向電極と呼ぶ。

図２９に示す構成の画素において、ソース信号線２９０７に入力する信号電流の電流値は、ビデオ信号入力電流源２９１２により制御される構成とする。なお実際には、複数の画素列に対応する複数のビデオ信号入力電流源２９１２は、ソース信号線駆動回路の一部に相当する。

図２９では、選択ＴＦＴ２９０１、保持ＴＦＴ２９０２をｎチャネル型ＴＦＴとし、駆動ＴＦＴ２９０３、カレントＴＦＴ２９０４をｐチャネル型ＴＦＴで構成し、画素電極２９０６ａを陽極とした構成の画素を例に示す。ここで簡単のため、駆動ＴＦＴ２９０３の電流特性は、カレントＴＦＴ２９０４の電流特性と等しいものとして考える。図２９の構成の画素の駆動方法を図２８及び図２７を用いて説明する。なお、図２８において選択ＴＦＴ２９０１及び保持ＴＦＴ２９０２は、導通状態・非導通状態がわかりやすいように、スイッチで表記した。また、（ＴＡ１）〜（ＴＡ３）それぞれの画素の状態は、図２７のタイミングチャートにおける期間ＴＡ１〜ＴＡ３の状態に対応している。

図２７において、Ｇ＿１、Ｇ＿２はそれぞれ、第１のゲート信号線２９０８、第２のゲート信号線２９０９の電位を示す。また、｜Ｖｇｓ｜は、駆動ＴＦＴ２９０３のゲート電圧（ゲート・ソース間電圧）の絶対値である。ＩＯＬＥＤは、ＯＬＥＤ２９０６を流れる電流を示す。ＩＶｉｄｅｏは、ビデオ信号入力電流源２９１２によって定められた電流値である。

期間ＴＡ１において、第１のゲート信号線２９０８に入力された信号によって、選択ＴＦＴ２９０１が導通状態となり、また第２のゲート信号線２９０９に入力された信号によって保持ＴＦＴ２９０２が導通状態となると、電源線２９１１が、カレントＴＦＴ２９０４、保持ＴＦＴ２９０２及び選択ＴＦＴ２９０１を介して、ソース信号線２９０７と接続される。ソース信号線２９０７には、ビデオ信号入力電流源２９１２によって定められた電流量ＩＶｉｄｅｏが流れるため、定常状態となるとカレントＴＦＴ２９０４のドレイン電流はＩＶｉｄｅｏとなり、それに対応するゲート電圧が保持容量２９０５に保持される。

保持容量２９０５に電圧が保持され、カレントＴＦＴ２９０４のドレイン電流がＩＶｉｄｅｏに定まった後、期間ＴＡ２において、第２のゲート信号線２９０９の信号が変化し、保持ＴＦＴ２９０２が非導通状態となる。このとき、駆動ＴＦＴ２９０３にはＩＶｉｄｅｏのドレイン電流が流れている。こうして信号電流ＩＶｉｄｅｏが、電源線２９１１より駆動ＴＦＴ２９０３を介してＯＬＥＤ２９０６に入力される。ＯＬＥＤ２９０６は信号電流ＩＶｉｄｅｏに応じた輝度で発光する。

次に期間ＴＡ３において、第１のゲート信号線２９０８の信号が変化し、選択ＴＦＴ２９０１が非導通状態となる。選択ＴＦＴ２９０１が非導通状態となった後も、信号電流ＩＶｉｄｅｏは、電源線２９１１より駆動ＴＦＴ２９０３を介してＯＬＥＤ２９０６に供給されＯＬＥＤ２９０６は発光を継続する。

期間ＴＡ１〜ＴＡ３の一連の動作を信号電流ＩＶｉｄｅｏの書き込み動作と呼ぶ。その際、信号電流ＩＶｉｄｅｏをアナログ的に変化させることによって、ＯＬＥＤ２９０６の輝度を変化させ、階調を表現する。

上記のような、電流書き込み型アナログ方式の表示装置では、駆動ＴＦＴ２９０３は飽和領域で動作する。駆動ＴＦＴ２９０３のドレイン電流は、ソース信号線２９０７より入力される信号電流によって定められている。つまり、同じ画素内の駆動ＴＦＴ２９０３とカレントＴＦＴ２９０４の電流特性が揃っていれば、駆動ＴＦＴ２９０３は、閾値電圧や移動度等のバラツキがあっても、一定のドレイン電流を流し続ける様にゲート電圧が自動的に変化する。

ＯＬＥＤに印加する電圧と流れる電流量の関係（Ｉ−Ｖ特性）は、周囲の環境温度や、ＯＬＥＤの劣化等の影響によって変化する。そのため、従来の電圧書き込み型のデジタル方式に代表される駆動ＴＦＴを線型領域で動作させる表示装置では、ＯＬＥＤの両電極間に一定の電圧を印加している場合でも、実際に流れる電流が変化することが問題となる。

図３６に、従来の電圧書き込み型でデジタル方式の駆動方法を用いる表示装置において、ＯＬＥＤのＩ−Ｖ特性が劣化等により変化した場合の動作点の変化について示す。

図３６（Ａ）は、図３０における駆動ＴＦＴ３００４とＯＬＥＤ３００６のみを示した図である。ここでは、駆動ＴＦＴ３００４のソース端子が電源線３００５に接続されている。駆動ＴＦＴ３００４のソース・ドレイン間電圧をＶｄｓで示す。ＯＬＥＤ３００６の陰極と陽極間の電圧をＶＯＬＥＤで示し、電流をＩＯＬＥＤで示す。電流ＩＯＬＥＤは、駆動ＴＦＴ３００４のドレイン電流Ｉｄに等しい。電源線３００５の電位をＶｄｄで示す。また、ＯＬＥＤ３００６の対向電極の電位は０Ｖとする。

図３６（Ｂ）において、曲線３２０２ａは劣化前のＯＬＥＤ３００６のＩ−Ｖ特性を示し、曲線３２０２ｂは劣化後のＩ−Ｖ特性を示す。劣化前の駆動ＴＦＴ３００４及びＯＬＥＤ３００６の動作条件は、曲線３２０２ａと曲線３２０１の交点３２０３ａで定まる。劣化後の駆動ＴＦＴ３００４及びＯＬＥＤ３００６の動作条件は、曲線３２０２ｂと曲線３２０１の交点３２０３ｂで定まる。

発光状態を選択された画素において駆動ＴＦＴ３００４は、導通状態となるようなゲート電位が入力されている。このときＯＬＥＤ３００６の両電極間の電圧はＶＡ１である。ＯＬＥＤ３００６が劣化し、そのＩ−Ｖ特性が変化すると、同じゲート電圧が入力されていても動作点が変化し、ＯＬＥＤ３００６の両電極間の電圧がＶＡ１とほぼ同じであっても、流れる電流がＩＯＬＥＤ１からＩＯＬＥＤ２に変化する。こうして、各画素のＯＬＥＤ３００６の劣化の度合いによって、ＯＬＥＤ３００６の発光輝度が変化する。

一方、図３３や図２９に示したような画素構成を有する、従来の電流書き込み型アナログ方式の駆動方法を用いる表示装置においては、一定電流をＯＬＥＤに流すことによって輝度を表現する。このときのＯＬＥＤのＩ−Ｖ特性が、劣化等によって変化した場合の影響について図３７を用いて説明する。なお、図３３と同じ部分は同じ符号を用いて示し、説明は省略する。また図３３では、発光ＴＦＴ３３０４は単にスイッチと考え、そのソース・ドレイン間電圧は無視する。

図３７（Ａ）は、図３３における駆動ＴＦＴ３３０３とＯＬＥＤ３３０６のみを示した図である。ここでは、駆動ＴＦＴ３３０３のソース端子が電源線３３０５に接続されている。駆動ＴＦＴ３３０３のソース・ドレイン間電圧をＶｄｓで示す。ＯＬＥＤ３３０６の陰極と陽極間の電圧をＶＯＬＥＤで示す。ＯＬＥＤ３３０６を流れる電流をＩＯＬＥＤで示す。電流ＩＯＬＥＤは、駆動ＴＦＴ３３０３のドレイン電流Ｉｄに等しい。電源線３３０５の電位をＶｄｄで示す。また、ＯＬＥＤ３３０６の対向電極の電位は、０Ｖとする。

図３７（Ｂ）において、３７０１は、駆動ＴＦＴ３３０３のソース・ドレイン間電圧とドレイン電流の関係を示す曲線である。３７０２ａは劣化する前のＯＬＥＤ３３０６のＩ−Ｖ特性を示す曲線とし、３７０２ｂは劣化後のＯＬＥＤ３３０６のＩ−Ｖ特性と示す曲線とする。劣化前の駆動ＴＦＴ３３０３及びＯＬＥＤ３３０６の動作条件は、曲線３７０２ａと曲線３７０１の交点３２０３ａで定まる。劣化後の駆動ＴＦＴ３３０３及びＯＬＥＤ３３０６の動作条件は、曲線３７０２ｂと曲線３７０１の交点３７０３ｂで定まる。

電流書き込み型アナログ方式の画素では、駆動ＴＦＴ３３０３は飽和領域で動作している。ＯＬＥＤ３３０６の劣化前後において、ＯＬＥＤ３３０６の両電極間の電圧はＶＢ１からＶＢ２に変化するが、ＯＬＥＤ３３０６を流れる電流はほぼ一定のＩＯＬＥＤ１に保たれる。ここで示したＯＬＥＤのＩ−Ｖ特性の変化に対応する駆動ＴＦＴ及びＯＬＥＤの動作条件の変化は、図２９に示した画素構成における、駆動ＴＦＴ２９０３とＯＬＥＤ２９０６についても同様である。

しかし、電流書き込み型アナログ方式の駆動方法では、各画素で表示を行う毎に、信号電流に応じた電荷を各画素の容量部（保持容量）に保持し直す必要がある。この時、信号電流が小さな場合ほど配線の交差容量などが原因となり、画素に信号を書き込む際に、保持容量に所定の電荷を保持するための時間が長く必要となるため、信号電流の素早い書き込みが困難である。

また、信号電流が小さな場合は、信号電流の書き込みが行われる画素以外の、同じソース信号線に接続された複数の画素による漏れ電流等のノイズの影響が大きく、正確な輝度で画素を発光させることができない危険性が高い。

また、図２９に示したような画素に代表されるカレントミラー回路を有する画素構成では、カレントミラー回路においてゲート電極が接続される１組のＴＦＴの電流特性が揃っていなければならない。しかし実際には、これらの対となるＴＦＴの電流特性を完全に揃えることは難しくばらつきが生じる。

ここで、図２９において駆動ＴＦＴ２９０３とカレントＴＦＴ２９０４の閾値をそれぞれＶｔｈａ、Ｖｔｈｂとする。これらの閾値がばらつき、Ｖｔｈａの絶対値｜Ｖｔｈａ｜がＶｔｈｂの絶対値｜Ｖｔｈｂ｜より小さい際に、黒表示を行う場合を考察する。カレントＴＦＴ２９０３を流れるドレイン電流は、ビデオ信号入力電流源２９１２によって定められた電流値ＩＶｉｄｅｏに相当しゼロであるとする。しかし、カレントＴＦＴ２９０３にドレイン電流が流れなくても、保持容量２９０５には、｜Ｖｔｈｂ｜よりやや小さい程度の電圧が保持されている可能性がある。ここで、｜Ｖｔｈｂ｜＞｜Ｖｔｈａ｜であるため、駆動ＴＦＴ２９０３のドレイン電流はゼロではない可能性がある。こうして、黒表示を行う場合においても、駆動ＴＦＴ２９０３をドレイン電流が流れ、ＯＬＥＤ２９０６が発光してしまう。そのため、コントラストが低下するという問題がある。

更に、従来の電流書き込み型アナログ方式の表示装置において、各画素に信号電流を入力するビデオ信号入力電流源は各画素列毎に設けられるが、それら全ての電流特性を揃えて、かつ、アナログ的に正確に電流値を変化させて制御する必要がある。そのため、多結晶半導体薄膜を用いたトランジスタでは、電流特性の揃ったビデオ信号入力電流源を作製するのは困難である。よって、ビデオ信号入力電流源は、ＩＣチップで作製される。一方、画素が形成される基板は、コスト等の面から、ガラス等の絶縁基板（絶縁表面を有する基板）上に作製されるのが一般的である。そこで、ＩＣチップはガラス等の絶縁基板に貼り付ける必要がある。そのため貼り付けの際に必要となる面積が大きく画素領域周辺の額縁の面積を小さくすることができない問題がある。

そこで本発明は、上記を鑑み提案されたもので、発光素子を、劣化等による電流特性の変化によらず一定の輝度で発光させることが可能で、且つ、各画素への信号の書き込み速度が速く、正確な階調が表現可能で、また、低コストで、小型化可能な表示装置及びその駆動方法を提供することを目的とする。

この発明に依る表示装置は、画素を含み、第１の電流を電圧に変換する手段と、変換された前記電圧を保持する手段と、保持された前記電圧を第２の電流に変換する手段と、デジタルの映像信号によって、前記第２の電流を発光素子に流す手段と、を有することから成る。

前記保持された前記電圧を第２の電流に変換する手段は、前記第１の電流と電流値の等しい第２の電流、又は、前記第１の電流と電流値が比例する第２の電流へ変換する手段であることを含む。
この発明に依る表示装置は、前記デジタルの映像信号とは別の信号によって、前記第２の電流を前記発光素子に流さないようにする手段を有することを含む。

また、この発明は、一定電流を流す電流源回路と、デジタルの映像信号によってオン・オフが切り替えられるスイッチ部と、を有する画素を含み、発光素子の発光を制御する表示装置であって、前記スイッチ部と前記電流源回路と発光素子とが直列に接続されていることを含む。

更に、この発明の表示装置は、第１の端子と第２の端子とを有し前記第１の端子と前記第２の端子間を流れる電流を一定に定める電流源回路と、第３の端子と第４の端子とを有しデジタルの映像信号によって前記第３の端子と前記第４の端子間の導通状態・非導通状態を切り替えるスイッチ部と、電源線と、電源基準線と、を有する画素を含み、前記第３の端子と前記第４の端子間の導通状態が選択されたとき、前記第１の端子と前記第２の端子間を流れる電流が発光素子の陽極と陰極間に流れるように、前記電源線と前記電源基準線の間に、前記電流源回路、前記スイッチ部及び前記発光素子が接続されていることを含む。

また、この発明に依る表示装置は、画素を含み、第１の電流を第１のトランジスタのドレイン電流とする手段と、前記第１のトランジスタのゲート電圧を保持する手段と、前記ゲート電圧を前記第１のトランジスタと極性が等しい第２のトランジスタのゲート電圧とする手段と、デジタルの映像信号によって、前記第２のトランジスタのドレイン電流を発光素子に流す手段と、を有することから成る。

前記表示装置に於いて、前記第１のトランジスタのゲート長とゲート幅の比は、前記第２のトランジスタのゲート長とゲート幅の比と異なることと共に、前記第１のトランジスタのゲート電極とドレイン端子を電気的に接続する手段を有することを含む。

また、前記表示装置は、前記デジタルの映像信号とは別の信号によって、前記第２のトランジスタのドレイン電流を前記発光素子に流さないようにする手段を有することを含む。

この発明に依る表示装置は、画素を含み、第１の電流をトランジスタに入力して前記トランジスタのドレイン電流とする手段と、前記トランジスタのゲート電圧を保持する手段と、デジタルの映像信号によって前記トランジスタのソース・ドレイン端子間に電圧を印加して、保持された前記ゲート電圧によって定まる前記トランジスタのドレイン電流を発光素子に流す手段と、を有することから成る。

前記表示装置は、更に、前記トランジスタのゲート電極とドレイン端子を電気的に接続する手段を有することを含むと共に、前記デジタルの映像信号とは別の信号によって、前記トランジスタのドレイン電流を前記発光素子に流さないようにする手段を有することを含む。

前記表示装置に於いて、前記第１の電流は、前記デジタルの映像信号によって変化しないことを含む。

前記表示装置に於いて、前記画素は、当該画素への前記デジタルの映像信号の入力を選択する手段と、前記デジタルの映像信号を保持する手段と、を有することを含む。
また、前記表示装置は、前記画素を複数有し、前記第１の電流の電流値は、複数の前記画素の少なくとも一部において同じであることを含む。

更に、この発明の表示装置は、前記画素に一定の電流を入力する駆動回路を有することを含む。

この発明に依る表示装置の駆動方法は、画素において、入力された第１の電流を電圧に変換し、変換された前記電圧を保持する第１の動作と、入力されたデジタルの映像信号によって、保持された前記電圧を第２の電流に変換し、前記第２の電流を発光素子に流す第２の動作と、を行うことを含む。

前記駆動方法に於いて、前記第２の動作は、前記画素への前記デジタルの映像信号の入力を選択し、入力された前記デジタルの映像信号を保持する動作を含み、前記第１の動作と前記第２の動作とは独立に行われることを含む。

前記駆動方法に於いて、１フレーム期間における前記発光素子に前記第２の電流が流れる期間の割合を変化させることによって、階調を表現することを含む。

また、前記駆動方法は、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間のそれぞれにおいて、前記第２の動作を行い、階調を表現することを含み、前記複数のサブフレーム期間の少なくとも１つにおいて、前記デジタルの映像信号とは別の信号によって前記第２の電流を前記発光素子に流さないようにする、非表示期間を設けることを含み、前記非表示期間において前記第１の動作を行うことを含む。

次に、上記に開示した本発明に依る表示装置及びその駆動装置を図１を用いて説明する。

図１は、本発明の表示装置の画素の構成を示す模式図である。本発明の表示装置の各画素は電流源回路とスイッチ部と発光素子とを有する。発光素子と電流源回路とスイッチ部とは、電源基準線と電源線の間に直列に接続されている。なお、電流源回路とは、定められた一定電流を流す回路であるとする。また、発光素子は電流や電圧などによって状態を制御する素子であれば何でもよい。例としてはＥＬ素子（特に、有機材料を用いたものをＯＬＥＤなどと呼ぶ）やＦＥ（ＦｉｅｌｄＥｍｉｓｓｉｏｎ）素子などが挙げられる。これら以外にも、電流や電圧などによって状態を制御する素子であれば本発明に適用することが可能である。

ＯＬＥＤは、陽極と陰極と、その間に挟まれた有機化合物層などを有する構成である。陽極と陰極がそれぞれ第１の電極及び第２の電極に対応し、これらの電極間に電圧を印加することによってＯＬＥＤは発光する。有機化合物層は、通常積層構造である。代表的には、「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。その他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、又は正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。上記構造でなる有機化合物層に、一対の電極（陽極及び陰極）から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお、ＯＬＥＤは、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。

図１では、電源基準線と電源線との間に、発光素子、スイッチ、電流源回路の順に直列に接続された構成を代表で示す。本発明はこれに限定されず、例えば、発光素子、電流源回路、スイッチ部の順に電源基準線と電源線との間に直列に接続された構成であってもかまわない。つまり、発光素子、電流源回路、スイッチ部は、電源基準線と電源線との間に直列にどのような順序で接続されていてもよい。更に、スイッチ部は複数設けられていても良い。例えば、電源基準線と電源線との間に、発光素子と、第１のスイッチ部と第２のスイッチ部と電流源回路とが直列に接続された構成とすることができる。また、スイッチ部は、電流源回路とその一部を共有した構成であっても良い。つまり、電流源回路を構成する素子の一部をスイッチ部として利用する構成であっても良い。

デジタルの映像信号を用いることによって、スイッチ部のオン・オフ（導通・非導通）を切り替える。また、電流源回路を流れる一定電流の大きさは、画素外部より入力される制御信号によって定められる。スイッチ部がオン状態の場合は、発光素子には、電流源回路によって定まる一定電流が流れ発光する。スイッチ部がオフ状態の場合、発光素子には電流が流れず発光しない。このように、スイッチ部のオン・オフを映像信号によって制御し階調を表現する。

複数のスイッチ部を設けた場合、それら複数のスイッチ部それぞれのオン・オフを切り替える信号は、映像信号であっても、その他の任意の信号であっても、また、映像信号とその他の任意の信号の両方であっても良い。ただし、複数のスイッチ部のうち少なくとも１つのスイッチ部は、映像信号によってオン・オフが切り替えられる必要がある。例えば、電源基準線と電源線との間に、発光素子と、第１のスイッチ部と第２のスイッチ部と電流源回路とが直列に接続された構成の場合、第１のスイッチ部は、映像信号によってオン・オフを切り替え、第２のスイッチ部は、映像信号とは異なる信号によってオン・オフを切り替えられる構成とすることができる。又は、第１のスイッチ部、第２のスイッチ部が共に、映像信号によってオン・オフが切り替えられるような構成とすることもできる。

本発明の表示装置では、スイッチ部を駆動する映像信号とは別に、電流源回路を流れる一定電流を定めるための制御信号を入力する。制御信号としては、電圧信号でも電流信号でもどちらでもよい。また、電流源回路に制御信号を入力するタイミングは、任意に定めることができる。電流源回路への制御信号の入力は、スイッチ部への映像信号の入力に同期させて行っても良いし非同期で行っても良い。

本発明の表示装置では、画像表示を行う際に発光素子に流れる電流は一定に保たれるため、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能である。

本発明の表示装置では、各画素に配置した電流源回路を流れる電流の大きさは、映像信号とは別の信号によって制御され、常に一定である。また、デジタルの映像信号を用いてスイッチ部を駆動し、発光素子に一定電流を流すか流さないかを選択して、発光状態・非発光状態を切り替え、デジタル方式で階調を表現する点に特徴を有する。

本発明の表示装置の画素構成では、映像信号により発光状態が選択されなかった画素においては、スイッチ部によって発光素子に入力される電流は完全に遮断されるので、正確な階調表現が可能である。つまり、黒を表示させたいのに、少し発光してしまうということを避けることができる。そのため、コントラスト低下を抑制することができる。また、デジタルの映像信号でスイッチ部のオン・オフ状態を選択することによって、各画素の発光状態又は非発光状態を選択するため、画素への映像信号の書き込みを速くすることができる。

従来の電流書き込み型アナログ方式の画素構成では、画素に入力する電流を輝度に応じて小さくする必要があり、ノイズの影響が大きいという問題があった。一方、本発明の表示装置の画素構成では、電流源回路を流れる一定電流の電流値をある程度大きく設定すれば、ノイズの影響を低減することができる。

また、従来の電流書き込み型アナログ方式の画素の場合、映像信号が電流であった。そのため、映像情報を書き換えるためには、必ず、その輝度に合わせた電流値で、画素が保持していた映像情報を書き換える必要があった。その場合、１フレーム期間は１／６０秒なので、その時間内で毎フレームごとに、全画素の映像情報を書き換える必要があった。そのため、表示装置の仕様（例えば、画素数など）が決まれば、１画素当たりに決まった時間内に、映像情報を書き換えなければならなかった。よって、特に信号電流の値が小さいとき、配線の負荷（交差容量や配線抵抗など）の影響により、決まった時間内に正確に映像情報を書き換えることが困難になってくる。

しかし、本発明では、映像信号とは別に制御信号を入力して、画素の電流源回路を流れる電流値を定める。そして、制御信号を入力するタイミングや、入力する期間や、入力する周期は、任意である。よって、従来の場合のような状態になることを避けることが出来る。

更に、従来の電流書き込み型アナログ方式の表示装置では、各画素に配置された電流源回路に映像信号に対応したアナログの信号電流を入力するための駆動回路を必要とした。この駆動回路は、各画素に対して正確にアナログの信号電流を出力することが望まれるため、ＩＣチップで作製する必要があった。そのため、コストが高く、小型化が難しいといった問題があった。一方、本発明の表示装置では、各画素に配置した電流源回路を流れる電流の値を映像信号にあわせて変化させるための駆動回路を必要としない。つまり、ＩＣチップで作製された外付けの駆動回路が必要ない構成であるため、低コスト及び小型化を実現することができる。

こうして、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能で、且つ、各画素への信号の書き込み速度が速く、正確な階調が表現可能で、また、低コストで、小型化可能な表示装置及びその駆動方法を提供することができる。

本発明の表示装置の各画素は、電流源回路とスイッチ部と発光素子とを有する。発光素子と電流源回路とスイッチ部とは、電源基準線と電源線の間に直列に接続されている。デジタルの映像信号を用いることによって、スイッチ部のオン・オフを切り替える。また、電流源回路を流れる一定電流の大きさは、画素外部より入力される制御信号によって定められる。スイッチ部がオン状態の場合は、発光素子には、電流源回路によって定まる一定電流が流れ発光する。スイッチ部がオフ状態の場合、発光素子には、電流が流れず発光しない。このように、スイッチ部のオン・オフを映像信号によって制御し階調を表現することができる。こうして、発光素子の劣化等によって電流特性が変化しても、一定の輝度で表現することが可能となり、信号の書き込みが速く、正確に階調を表現することが可能で、且つ、低コストで、小型化可能な表示装置を提供することができる。

図３（Ａ）に、本発明の表示装置の画素の構成の模式図を示す。図３（Ａ）において、各画素１００は、走査線Ｇ、映像信号入力線Ｓ、電源線Ｗ、スイッチ部１０１、電流源回路１０２及び発光素子１０６によって構成される。

各画素１００において、スイッチ部１０１は端子Ｃ及び端子Ｄを有する。発光素子１０６の画素電極１０６ａは、スイッチ部の端子Ｄと接続される。スイッチ部の端子Ｃは、電流源回路１０２の端子Ｂと接続される。電流源回路１０２の端子Ａは電源線Ｗと接続されている。電流源回路１０２は、円の中に矢印を配置した記号によって模式的に示す。電流源回路１０２はこの記号の矢印の方向、つまり端子Ａから端子Ｂの方向に、正の一定電流を流す回路であるとする。端子Ａ又は端子Ｂの一方を電流源回路１０２の入力端子、他方を電流源回路１０２の出力端子と呼ぶ。

発光状態を選択する信号が映像信号入力線Ｓより入力された画素１００では、スイッチ部１０１の端子Ｃと端子Ｄ間が導通状態となる。こうして、スイッチ部１０１の端子Ｃと端子Ｄ間及び電流源回路１０２の端子Ａと端子Ｂ間を介して、発光素子１０６の画素電極１０６ａと電源線Ｗが接続される。

スイッチ部１０１は、走査線Ｇより入力される信号によって映像信号入力線Ｓ上の映像信号の画素への入力を切り替える第１のスイッチと、画素に入力された映像信号によってオン・オフが切り替えられる第２のスイッチとを有する。第２のスイッチのオン・オフを切り替えることによって、スイッチ部の端子Ｃと端子Ｄの間の導通及び非導通状態が切り替えられる。端子Ｃ又は端子Ｄの一方をスイッチ部１０１の入力端子、他方をスイッチ部１０１の出力端子と呼ぶ。

発光素子１０６は、画素電極１０６ａから対向電極１０６ｂへ、又はその逆の方向に電流を流し、その電流に応じて輝度が変化する素子を示す。

図３（Ａ）では、電流源回路１０２の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃと端子Ｄ間を介して、発光素子１０６の画素電極１０６ａに接続されているので、発光素子１０６の画素電極１０６ａは陽極となり、対向電極は１０６ｂは陰極となる。このとき、発光素子１０６の対向電極１０６ｂに与えられている電位Ｖｃｏｍは、電源線Ｗの電位より低く設定されている。電位Ｖｃｏｍは、電源基準線（図示せず）によって与えられている。

一方、電流源回路１０２の端子Ａが、スイッチ部１０１の端子Ｃに接続され、端子Ｂが電源線Ｗに接続される構造としてもよい。このとき、発光素子１０６の画素電極１０６ａは陰極となり、対向電極は１０６ｂは陽極となる。発光素子１０６の対向電極１０６ｂに与えられている電位Ｖｃｏｍは、電源線Ｗの電位より高く設定されている。

また、電流源回路１０２とスイッチ部１０１と発光素子１０６の接続順序は任意でよいため、例えば、電流源回路１０２は、スイッチ部１０１と発光素子１０６の間に配置されていても良い。つまり、電流源回路１０２の端子Ｂが発光素子１０６の画素電極１０６ａと接続され、電流源回路１０２の端子Ａがスイッチ部１０１の端子Ｄと接続され、スイッチ部１０１の端子Ｃが電源線Ｗに接続された構造であっても良い。更に、電流源回路１０２の端子Ａと端子Ｂとが反転した構造であっても良い。つまり、電流源回路１０２の端子Ａが発光素子１０６の画素電極１０６ａと接続され、電流源回路１０２の端子Ｂがスイッチ部１０１の端子Ｄと接続され、スイッチ部１０１の端子Ｃが電源線Ｗと接続された構成であってもよい。この場合、発光素子１０６の画素電極１０６ａは陰極となり、対向電極は１０６ｂは陽極となる。このとき、発光素子１０６の対向電極１０６ｂに与えられている電位Ｖｃｏｍは、電源線Ｗの電位より高く設定されている。

スイッチ部１０１において、端子Ｃと端子Ｄの間が導通状態となった画素１００では、電流源回路１０２によって定まる一定電流が発光素子１０６に入力され、発光素子１０６は発光する。

電流源回路１０２の基本構造の例を図３（Ｂ）及び図３（Ｃ）に示す。各画素の電流源回路を流れる一定電流が、電流信号によって定められる電流源回路の例を挙げる。このような構成の電流源回路を、電流制御型電流源回路と呼ぶ。図３（Ｂ）及び図３（Ｃ）中の端子Ａ及び端子Ｂは、図３（Ａ）中、端子Ａ及び端子Ｂに対応する。

図３（Ｂ）及び図３（Ｃ）において、電流源回路１０２はトランジスタ（電流源トランジスタ）１１２と容量素子（電流源容量）１１１とを有する。飽和領域で動作する電流源トランジスタ１１２のドレイン電流が、画素の外部より入力された一定電流（以下、基準電流と表記する）に対応する一定電流（以下、画素基準電流と表記する）となる。つまり、画素の外部より一定電流（基準電流）が入力される。このときのゲート電圧Ｖｇｓ（以下、画素対応基準電圧と表記する）が、電流源容量１１１によって保持されると、電流源トランジスタ１１２が飽和領域で動作する場合には、基準電流に対応した一定電流（画素基準電流）がドレイン電流として電流源トランジスタ１１２及び発光素子１０６に流れる。こうして、外部の電流源より基準電流が入力されなくなった後も、電流源トランジスタ１１２はソース・ドレイン間に電圧が印加されると、電流源容量１１１に保持された画素対応基準電圧に応じて画素基準電流を流す。なお、電流源容量１１１は、他のトランジスタのゲート容量などを利用することにより省略することも可能である。

各画素に配置された電流源容量１１１において、電流源トランジスタ１１２が画素基準電流を流すのに必要なゲート電圧を取得し保持する動作を、画素の設定動作と呼ぶ。なお、本発明におけるトランジスタとしては、薄膜トランジスタ（ＴＦＴ）でも、単結晶トランジスタ等のトランジスタでもどちらでも良い。

また、有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタとすることができる。薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴとすることができる。

電流源回路１０２において、電流源トランジスタ１１２にドレイン電流が流れる場合、電流源容量１１１の一方の電極は電流源トランジスタ１１２のゲート電極と接続され、他方（図中、端子Ａ’で示す）は一定電位が与えられる。電流源容量１１１に保持された電荷によって、電流源トランジスタ１１２のゲート電極の電位（ゲート電位）が保存される。ここで、端子Ａ’の電位と電流源トランジスタ１１２のソース端子の電位とは、同じであっても良いし異なっていても良いが、電流源トランジスタに画素基準電流が流れる際はいつも、それぞれの端子の間の電位差は、同じとする。こうして、電流源トランジスタ１１２に画素基準電流が流れる際のゲート電圧Ｖｇｓ（画素対応基準電圧）は保持される。飽和領域で動作するトランジスタでは、ゲート電圧Ｖｇｓに応じてドレイン電流も変化する。従って、ソース端子の電位が変化しても、ゲート電圧Ｖｇｓは一定であるように、端子Ａ’はソース端子に接続されていることが望ましい。なお、図３（Ｂ）と図３（Ｃ）では、電流源トランジスタ１１２の極性が異なる。図３（Ｂ）では、電流源トランジスタ１１２は、ｐチャネル型であり、図３（Ｃ）ではｎチャネル型である。

図３（Ａ）のように接続されている場合には、電流源トランジスタ１１２がｐチャネル型の場合、電流源トランジスタ１１２はソース端子からドレイン端子に電流を流す。また、電流源トランジスタ１１２がｎチャネル型の場合、電流源トランジスタ１１２のドレイン端子からソース端子に電流を流す。よって、電流源トランジスタ１１２がｐチャネル型の場合、電流源トランジスタ１１２のソース端子は端子Ａに接続され、ドレイン端子は端子Ｂに接続される。一方、電流源トランジスタ１１２がｎチャネル型の場合、電流源トランジスタ１１２のドレイン端子は端子Ａに接続され、ソース端子は端子Ｂに接続される。

画素基準電流を、画素外部より入力される電流信号（基準電流）によって制御する手段としては、大きく分けて２つの方法がある。

１つは、カレントミラー方式と名付けた方式である。カレントミラー回路は、ゲート電極が電気的に接続された１対のトランジスタを有し、一方のトランジスタのゲート電極とドレイン端子が電気的に接続された構成を有する。カレントミラー方式では、カレントミラー回路を構成する１対のトランジスタのうち、一方のトランジスタを電流源トランジスタ１１２とし、他方のトランジスタをカレントトランジスタとする。カレントトランジスタのドレイン端子とゲート電極を電気的に接続して、そのソース・ドレイン間に基準電流を入力する手法である。

もう１つは、同一トランジスタ方式と名づけた方式である。同一トランジスタ方式は、ドレイン端子とゲート電極が電気的に接続された電流源トランジスタ１１２のソース・ドレイン間に、基準電流を直接入力する手法である。なお、同一トランジスタ方式の変形として、マルチゲート方式と呼ぶものもある。

カレントミラー方式を用いる電流源回路を、カレントミラー方式の電流源回路と呼び、同一トランジスタ方式を用いる電流源回路を、同一トランジスタ方式の電流源回路と呼び、マルチゲート方式を用いる電流回路をマルチゲート方式の電流源回路と呼ぶ。電流源回路１０２は、一旦、基準電流を入力し画素対応基準電圧を電流源容量１１１に保持する、画素の設定動作を行った後は、電流源容量１１１に保持された電荷が放電しない限り、再び基準電流を入力する動作を必要としない。

電流源容量１１１に保持された電荷は、実際には、漏れ電流の影響や様々なノイズによって時間が経過すると変化してしまう。そこで、定期的に、画素の設定動作を繰り返す必要がある。しかし、一旦、画素の設定動作を行った後に、定期的に行う画素の設定動作では、漏れ電流によって電流源容量１１１に保持された電荷が変化した分のみ、電荷を保持し直せばよい。そのため、はじめの画素の設定動作と比較して、その後定期的に行う画素の設定動作に要する時間は短くてすむ。

（実施の形態１）
本発明の表示装置の画素構成の一例を示す。各画素に配置した電流源回路の構成例を図４に示す。なお、図４において、図３と同じ部分は同じ符号を用いて示す。図４ではカレントミラー方式の電流源回路の例を示す。電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、カレントトランジスタ１４０５、電流入力トランジスタ１４０３、電流保持トランジスタ１４０４、電流線ＣＬ、信号線ＧＮ、信号線ＧＨとによって構成される。電流源トランジスタ１１２とカレントトランジスタ１４０５は一対でカレントミラー回路を構成するので、極性は等しくなくてはならない。また、同一画素内のこれら２つのトランジスタの電流特性は等しいことが望まれる。ここで本実施の形態１では、簡単のため、電流源トランジスタ１１２とカレントトランジスタ１４０５の電流特性は等しいとする。

図４において、電流源トランジスタ１１２及びカレントトランジスタ１４０５を、ｐチャネル型とした例を示す。なお、電流源トランジスタ１１２及びカレントトランジスタ１４０５をｎチャネル型とする場合も、図３（Ｃ）に示した構造に従って、容易に応用することができる。その場合の例を図２３に示す。図２３において図４と同じ部分は同じ符号を用いて示す。図２３において、追加トランジスタ１８０１及び１８０３は、画素の設定動作の際に電流源トランジスタ１１２に電流が流れるのを防ぐために設けられる。つまり、画素の設定動作時には、追加トランジスタ１８０１及び１８０３は非導通状態である。一方、画像表示を行う際は導通状態となる。また、追加トランジスタ１８０２は、画像表示を行う際にカレントトランジスタ１４０５に電流が流れるのを防ぐために設けられる。つまり、画素の設定動作時には、追加トランジスタ１８０２は導通状態である。一方、画像表示を行う際は非導通状態となる。

以下、図４を例に説明する。電流入力トランジスタ１４０３、電流保持トランジスタ１４０４はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型としてもかまわない。

電流源トランジスタ１１２のゲート電極とカレントトランジスタ１４０５のゲート電極及び、電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子及びカレントトランジスタ１４０５のソース端子と接続され、電流源回路１０２の端子Ａに接続されている。カレントトランジスタ１４０５のゲート電極とドレイン端子は、電流保持トランジスタ１４０４のソース・ドレイン端子間を介して、接続されている。電流保持トランジスタ１４０４のゲート電極は、信号線ＧＨに接続されている。カレントトランジスタ１４０５のドレイン端子と電流線ＣＬは、電流入力トランジスタ１４０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４０３のゲート電極は信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は端子Ｂに接続されている。

なお上記構成において、電流入力トランジスタ１４０３を、カレントトランジスタ１４０５と端子Ａの間に配置しても良い。つまり、カレントトランジスタ１４０５のソース端子が電流入力トランジスタ１４０３のソース・ドレイン端子間を介して端子Ａに接続され、カレントトランジスタ１４０５のドレイン端子が電流線ＣＬに接続された構成であってもよい。

また、上記構成において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極は、電流入力トランジスタ１４０３のソース・ドレイン端子間を介さず、電流線ＣＬに接続されていても良い。つまり、電流保持トランジスタ１４０４のソース端子及びドレイン端子の、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極と接続されていない側が、電流線ＣＬに直接接続されている構成でも良い。その場合、電流線ＣＬの電位を調整することにより、電流保持トランジスタ１４０４のソース・ドレイン間電圧を小さくすることができる。その結果、電流保持トランジスタ１４０４が非導通状態のときに、電流保持トランジスタ１４０４のもれ電流を小さくすることができる。

これに限定されず、電流保持トランジスタ１４０４は、導通状態となった際に、カレントトランジスタ１４０５のゲート電極の電位を電流線ＣＬの電位と等しくするように接続されていれば良い。つまり、画素の設定動作時には図６１（ａ）のようになり、発光時には図６１（ｂ）のようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。従って図６７のようになっていてもよい。なお、図６７において、図４と同じ部分は同じ符号を用いて示し、説明は省略する。

次に、図３（Ａ）におけるスイッチ部の構成例を、図１３に示す。なお、図１３において、図３と同じ部分は同じ符号を用いて示す。図１３において、スイッチ部１０１は３つのトランジスタ（選択トランジスタ３０１、駆動トランジスタ３０２、消去トランジスタ３０４）と、１つの容量素子（保持容量３０３）によって構成される。保持容量３０３は、トランジスタのゲート容量などを利用することにより省略することも可能である。

図１３では、駆動トランジスタ３０２をｐチャネル型とし、選択トランジスタ３０１及び消去トランジスタ３０４をｎチャネル型とするが、この構成に限定されない。単なるスイッチとして動作するので、選択トランジスタ３０１、駆動トランジスタ３０２、消去トランジスタ３０４は、それぞれｎチャネル型でもｐチャネル型でもどちらでもかまわない。

なお、駆動トランジスタ３０２は、飽和領域で動作させてもよい。駆動トランジスタ３０２を飽和領域で動作させることによって、駆動トランジスタ３０２と直列に接続された電流源回路の電流源トランジスタ１１２の飽和領域特性を補うことが可能である。飽和領域特性とは、ソース・ドレイン間電圧に対してドレイン電流が一定に保たれる特性を示すものである。また、飽和領域特性を補うとは、飽和領域で動作する電流源トランジスタ１１２においても、ソース・ドレイン間電圧が増加するに従ってドレイン電流が増加するのを抑制することを意味する。なお、上記効果を得るためには、駆動トランジスタ３０２と電流源トランジスタ１１２は同極性でなくてはならない。

上記の飽和領域特性を補う効果について以下に説明する。例えば、電流源トランジスタ１１２のソース・ドレイン間電圧が増加する場合に注目する。電流源トランジスタ１１２と駆動トランジスタ３０２は直列に接続されている。よって、電流源トランジスタ１１２のソース・ドレイン間電圧の変化によって、駆動トランジスタ３０２のソース端子の電位が変化する。こうして駆動トランジスタ３０２のソース・ゲート間電圧の絶対値は小さくなると、駆動トランジスタ３０２のＩ−Ｖ曲線が変化する。この変化の方向はドレイン電流が減少する方向である。こうして、駆動トランジスタ３０２に直列に接続された電流源トランジスタ１１２のドレイン電流は減少する。同様に、電流源トランジスタ１１２のソース・ドレイン間電圧が減少すると、電流源トランジスタ１１２のドレイン電流は増加する。このようにして、電流源トランジスタ１１２を流れる電流を一定に保つような効果が得られる。

図１３のスイッチ部の構成について以下に詳細に説明する。選択トランジスタ３０１のゲート電極は、走査線Ｇに接続されている。選択トランジスタ３０１のソース端子とドレイン端子は、一方は映像信号入力線Ｓに接続され、他方は、駆動トランジスタ３０２のゲート電極に接続されている。駆動トランジスタ３０２のソース端子とドレイン端子は、一方は端子Ｄに接続され、他方は端子Ｃに接続される。保持容量３０３の一方の電極は駆動トランジスタ３０２のゲート電極に接続され、他方の電極は配線Ｗｃｏに接続されている。消去トランジスタ３０４のソース端子とドレイン端子は、一方は駆動トランジスタ３０２のゲート電極と接続され、他方は、配線Ｗｃｏに接続されている。消去トランジスタ３０４のゲート電極は消去用信号線ＲＧに接続されている。

なお、消去トランジスタ３０４のソース端子及びドレイン端子は、上記接続構造に限定されない。消去トランジスタ３０４を導通状態とすることによって、保持容量３０３に保持された電荷が放出されるように様々な接続構造とすることが可能である。つまり、消去トランジスタ３０４を導通又は非導通させることによって、駆動トランジスタ３０２が非導通となるような接続構造とすればよい。

次いで、図１３に示したスイッチ部と、消去トランジスタ３０４の配置の仕方が異なる構成について説明する。図４３（Ａ）にスイッチ部の一例を示す。図１３と同じ部分は同じ符号を用いて示し説明は省略する。図４３（Ａ）では、消去トランジスタ３０４を発光素子に入力される電流の経路上に直列に配置し、消去トランジスタ３０４を非導通状態とすることによって、強制的に発光素子に電流が流れないようにする。この条件を満たせば、消去トランジスタ３０４はどこに配置してもよい。消去トランジスタ３０４を非導通状態とすることによって、画素を一律に非発光の状態とすることができる。

図４３（Ｂ）に、スイッチ部１０１の別の構成を示す。図４３（Ｂ）では、消去トランジスタ３０４のソース・ドレイン端子間を介して駆動トランジスタ３０２のゲート電極に所定の電圧を印加し、駆動トランジスタ３０２を非導通状態とする手法である。図１３と同じ部分は同じ符号を用いて示し説明は省略する。この例では、消去トランジスタ３０４のソース端子又はドレイン端子の一方は、駆動トランジスタ３０２のゲート電極に接続され、他方は配線Ｗｒに接続される。配線Ｗｒの電位を適当に定める。こうして、配線Ｗｒの電位が消去トランジスタ３０４を介して駆動トランジスタ３０２のゲート電極に入力された際に、駆動トランジスタ３０２が非導通状態となるようにする。

また、図４３（Ｂ）に示す構成において、消去トランジスタ３０４の代わりにダイオードを用いても良い。この構成を図４３（Ｃ）に示す。配線Ｗｒの電位を変化させ、ダイオード３０４０の２つの電極のうち、駆動トランジスタ３０２のゲート電極に接続されていない側の電極の電位を変化させる。これによって、駆動トランジスタ３０２のゲート電圧を変化させ、駆動トランジスタ３０２を非導通状態とすることができる。なお、ダイオード３０４０はダイオード接続（ゲート電極とドレイン端子を電気的に接続）したトランジスタを用いてもよい。この際、トランジスタとしてはｎチャネル型でもｐチャネル型でもよい。なお、配線Ｗｒの代わりに走査線Ｇを用いてもよい。図４３（Ｄ）に、図４３（Ｂ）において配線Ｗｒの代わりに走査線Ｇを用いた構成を示す。この場合、走査線Ｇの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。

上述した構成の電流源回路及びスイッチ部を有する画素について、以下に説明する。図４に示す構成の電流源回路１０２と、図１３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を図５に示す。図５において、第ｉ（ｉは自然数）行ｊ（ｊは自然数）列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図４及び図１３と同じ部分は同じ符号を用いて示し説明は省略する。

なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線ＧをＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。

図５では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施の形態１の構成を容易に応用することもできる。以下に図５に示した構成の画素において、発光素子１０６の画素電極を陰極とし、対向電極を陽極に変えた例を図２６に示す。このように、トランジスタの極性を変えるだけで容易に対応できる。図２６において、図５と同じ部分は同じ符号を用いて示し、説明は省略する。図５では電流源トランジスタ１１２及びカレントトランジスタ１４０５はｐチャネル型とした。一方図２６では、電流源トランジスタ１１２及びカレントトランジスタ１４０５をｎチャネル型とする。こうして、流れる電流の方向を逆の方向にすることができる。このとき、図２６における端子Ａはスイッチ部の端子Ｃと接続され、端子Ｂは電源線Ｗと接続される。

また図５及び図２６において、駆動トランジスタ３０２は、単なるスイッチとして機能するので、ｎチャネル型でもｐチャネル型でもどちらでも良い。ただし、駆動トランジスタ３０２は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図５に示すような発光素子１０６の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ３０２はｐチャネル型のほうが好ましい。一方、図２６に示すような、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ３０２はｎチャネル型のほうが好ましい。

なお、図５において、各画素の配線ＷＣＯと電源線Ｗとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線ＷＣＯ同士、電源線Ｗ同士、配線ＷＣＯと電源線Ｗも共用することができる。ＧＮｉとＧＨｉも共用できる。更に、配線ＷＣＯや配線Ｗｊのかわりに他の画素行の走査線を使用してもよい。これは、映像信号の書き込みを行っていない間、走査線の電位が一定の電位に保たれることを利用している。例えば電源線のかわりに、１つ前の画素行の走査線Ｇｉ−１を用いてもいい。ただしこの場合、走査線Ｇの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。

図５では図示しないが、走査線Ｇに信号を入力する駆動回路（以下、走査線駆動回路と表記する）や、消去用信号線ＲＧに信号を入力する駆動回路（以下、消去用信号線駆動回路と表記する）及び映像信号入力線Ｓに信号を入力する駆動回路（以下、信号線駆動回路と表記する）は、公知の構成の電圧信号出力型の駆動回路を自由に用いることができる。また、その他の信号線に信号を入力する駆動回路も、公知の構成の電圧信号出力型の駆動回路を自由に用いることができる。

電流線ＣＬｊ、ＣＬｊ＋１に流れる基準電流を定めるために基準電流出力回路の外部に設けられた電流源回路（以下、参照電流源回路と表記する）を模式的に４０４で示す。１つの参照電流源回路４０４からの出力電流を用いて、複数の電流線ＣＬに流れる基準電流を定めることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。

なお本実施の形態１では、全ての電流線ＣＬ１〜ＣＬｘに流れる基準電流を定める参照電流源回路４０４を共有した例について示す。参照電流源回路４０４によって定められる電流を用いて、各電流線ＣＬ１〜ＣＬｘに基準電流を出力するための回路を、基準電流出力回路と呼び図５中４０５で示す。

基準電流出力回路４０５の構成を図８に示す。基準電流出力回路４０５は、シフトレジスタ等のパルス出力回路７１１を有する。パルス出力回路７１１からのサンプリングパルスが入力されるサンプリングパルス線７１０＿１〜７１０＿ｘが、各電流線ＣＬ１〜ＣＬｘに対応して設けられている。ある１本の電流線ＣＬｊに対応する構成を代表的に説明する。サンプリングパルス線７１０＿ｊの信号が入力される電流入力スイッチ７０１＿ｊ及び電流源回路７００＿ｊと、サンプリングパルス線７１０＿ｊの信号がインバータ７０３＿ｊを介して入力される電流出力スイッチ７０２＿ｊとが設けられている。電流源回路７００＿ｊは、電流入力スイッチ７０１＿ｊを介して参照電流源回路４０４と接続され、電流出力スイッチ７０２＿ｊを介して電流線ＣＬｊと接続される。

図８に示す基準電流出力回路４０５において、電流源回路７００＿１〜７００＿ｘの構成を具体的に示した例を図９に示す。図９において、図８と同じ部分は、同じ符号を用いて示す。なお、基準電流出力回路４０５は、図８、図９のような回路には限定されない。電流源回路７００＿１〜７００＿ｘはそれぞれ、電流源トランジスタ７２０＿ｊと、電流源容量７２１＿ｊと、電流保持スイッチ７２２＿ｊとを有する。電流源トランジスタ７２０＿ｊは、ゲート電極とソース端子が、電流源容量７２１＿ｊを介して接続され、ゲート電極とドレイン端子が、電流入力スイッチ７２２＿ｊを介して接続される。電流入力スイッチ７２２＿ｊには、サンプリングパルス線７１０＿ｊの信号が入力されている。電流源トランジスタ７２０＿ｊのソース端子は、一定の電位に保たれ、ドレイン端子は、電流入力スイッチ７０１＿ｊを介して参照電流源回路４０４と接続され、また、電流出力スイッチ７０２＿ｊを介して電流線ＣＬｊと接続されている。

なお、電流源容量７２１＿ｊの電極の一方が、一定の電位に保たれ、他方が、電流入力スイッチ７０１＿ｊを介して参照電流源回路４０４と接続され、且つ、電流出力スイッチ７０２＿ｊを介して電流線ＣＬｊと接続された構成であってもよい。

なお図９において電流源トランジスタ７２０＿ｊは、ｎチャネル型でもｐチャネル型でもどちらでもかまわない。ただし、電流源トランジスタ７２０＿ｊは、ソース端子の電位が固定された状態で動作することが望ましい。そのため、電流源回路７００＿ｊから電流線ＣＬｊの方へ電流が流れていく場合は電流源トランジスタ７２０＿ｊはｐチャネル型であることが望ましく、電流線ＣＬｊから電流源回路７００＿ｊの方へ電流が流れていく場合は電流源トランジスタ７２０＿ｊはｎチャネル型が望ましい。どちらの極性であっても、ゲート・ソース間に電流源容量７２１＿ｊが接続されていることが望ましい。

図９に示した構成の基準電流出力回路４０５の駆動方法について、図１０及び図１１を用いて説明する。図１０は、基準電流出力回路４０５の駆動方法を示すタイミングチャートである。また、図１１は、基準電流出力回路４０５の駆動方法を模式的に示した図である。なお、図１０において、期間ＴＤ１、期間ＴＤ２それぞれの際の基準電流出力回路４０５における各スイッチ（電流入力スイッチ、電流出力スイッチ、電流保持スイッチ）のオン・オフの状態を模式的に示した図が、図１１（ＴＤ１）、図１１（ＴＤ２）である。

期間ＴＤ１において、パルス出力回路７１１よりサンプリングパルス線７１０＿１にパルスが出力されると、電流入力スイッチ７０１＿１及び電流保持スイッチ７２２＿１がオンの状態となる。一方電流出力スイッチ７０２＿１は、サンプリングパルス線７１０＿１に出力された信号がインバータ７０３＿１を介して入力され、オフの状態である。このとき、参照電流源回路４０４によって定められる基準電流が、電流入力スイッチ７０１＿１及び電流保持スイッチ７２２＿１を介して、電流源回路７００＿１の電流源容量７２１＿１に入力される。なお、このとき他のサンプリングパルス線７１０＿２〜７１０＿ｘには、パルスが出力されていない。そのため、電流入力スイッチ７０１＿２〜７０１＿ｘ及び電流保持スイッチ７２２＿２〜７２２＿ｘは、オフの状態である。一方、電流出力スイッチ７０２＿２〜７０２＿ｘは、オンの状態である。時間が経過すると、電流源回路７００＿１の電流源容量７２１＿１に電荷が保持され、電流源トランジスタ７２０＿１に、基準電流が流れる。図１０において、電流源容量７２１＿１の両電極間に保持された電荷量すなわち電圧の変化を示す。

この後期間ＴＤ２が始まる。期間ＴＤ２においてパルス出力回路７１１の出力が変化し、サンプリングパルス線７１０＿１にパルスが出力されなくなる。すると、電流保持スイッチ７２２＿１及び電流入力スイッチ７０１＿１がオフの状態となり、電流出力スイッチ７０２＿１がオンの状態となる。こうして、電流線ＣＬ１には、電流源トランジスタ７２０＿１のドレイン電流が流れる状態となる。ここで電流源トランジスタ７２０＿１のドレイン電流は、電流源容量７２１＿１に保持された電荷によって定まる。よって、電流線ＣＬ１を流れる電流が基準電流に定まる。図１０において、ＣＬ１〜ＣＬｘは、電流線ＣＬ１〜ＣＬｘを流れる電流を示す。同時にサンプリングパルス線７１０＿２にパルスが出力される。こうして、電流源回路７００＿２を流れる電流を基準電流に定める動作が開始される。同様の動作を、全てのサンプリングパルス線７１０＿１〜７１０＿ｘに対応する電流源回路７００＿１〜７００＿ｘについて行い、期間ＴＤ１〜ＴＤｘが終了する。こうして、全ての電流線ＣＬ１〜ＣＬｘに流れる電流が、参照電流源回路４０４によって決められた基準電流に定まる。

ここで、基準電流出力回路４０５に電流を入力し、各電流線ＣＬ１〜ＣＬｘに流れる電流を基準電流に定める動作を、基準電流出力回路４０５の設定動作と呼ぶ。

図９に示した構成の基準電流出力回路４０５の構成では、一旦、参照電流源回路４０４によって、各電流源回路７００＿１〜７００＿ｘに流れる電流を基準電流に定めた後は、電流源容量７２１＿１〜７２１＿ｘに保持された電荷が放電しない限り、各電流源回路７００＿１〜７００＿ｘを流れる電流は基準電流に保たれる。なお、図９のように電流源回路７００の部分が同一トランジスタ方式の電流源回路の場合は、参照電流源回路４０４から入力した電流と、各電流線ＣＬを流れる基準電流とでは、大きさが同じになる。もし、電流源回路７００の部分がカレントミラー方式やマルチゲート方式の電流源の場合は、参照電流源回路４０４から入力した電流とＣＬに流れる基準電流とでは、大きさを異ならせることができる。

なお図１０では、電流源容量７２１＿１〜７２１＿ｘに電荷が保持されていない状態から、期間ＴＤ１〜ＴＤｘの動作を一回行うことで、電流源トランジスタ７２０＿１〜７２０＿ｘが基準電流を流すように、所定の電荷を各電流源容量７２１＿１〜７２１＿ｘに保持させる手法を示した。この手法を一括書き込み方式と呼ぶ。

一方、電流源容量７２１＿１〜７２１＿ｘに電荷が保持されていない状態から、期間ＴＤ１〜ＴＤｘまでの動作を繰り返し、少しずつ電流源容量７２１＿１〜７２１＿ｘに電荷を保持させる手法を用いることもできる。この手法では、期間ＴＤ１〜ＴＤｘまでの動作を複数回繰り返した後、初めて、電流源トランジスタ７２０＿１〜７２０＿ｘが基準電流を流すような、所定の電荷が各電流源容量７２１＿１〜７２１＿ｘに保持される。この手法を、分割書き込み方式と呼ぶ。分割書き込み方式において、各電流源容量７２１＿１〜７２１＿ｘが電荷を保持しない状態から、所定の電荷を保持するまでに、期間ＴＤ１〜ＴＤｘを繰り返した回数を分割書き込み方式の分割数と呼ぶ。

分割書き込み方式の場合の期間ＴＤ１〜ＴＤｘにそれぞれにおける各スイッチ（電流入力スイッチ７０１＿１〜７０１＿ｘ、電流出力スイッチ７０２＿１〜７０２＿ｘ、電流保持スイッチ７２２＿１〜７２２＿ｘ）の状態は、一括書き込み方式と同様である。しかし、分割書き込み方式において期間ＴＤ１〜ＴＤｘを１回行うのに要する時間は、一括書き込み方式において期間ＴＤ１〜ＴＤｘを行うのに要する時間と比較して短くすることができる。

なお、基準電流出力回路４０５の設定動作は、１フレーム期間に何回行っても良いし、数フレーム期間で１回行っても良い。また、１水平期間で何回行っても良いし、何回か水平期間を繰り返す毎に１回行っても良い。基準電流出力回路４０５の設定動作を繰り返す間隔は、基準電流出力回路の有する電流源容量７２１が電荷を保持し続ける能力に応じて、任意に選択することができる。

なお、基準電流出力回路４０５に入力する基準電流は、図５、図８、図９、図１１に示したように参照電流源回路４０４より入力する構成であってもよいし、参照電流源回路４０４は設けず、表示装置の外部より入力した一定電流を電流として入力する構成であっても良い。あるいは、図８や図９の電流源回路７００に相当する電流源回路が表示装置の外部にあってもよい。また、トランジスタのばらつきが小さい場合は基準電流出力回路４０５における各々の電流源回路７００に、必ずしも設定動作を行わなくてもよい。しかし設定動作を行う方が、より正確な電流値を出力できる。

次に、図５に示した構成の画素を有する表示装置の駆動方法を説明する。ここで、実施の形態１の構成の画素では、画像表示動作（スイッチ部の駆動動作）と、電流源回路の設定動作（画素の設定動作）は、非同期で行うことができる。つまり、スイッチ部の端子Ｃと端子Ｄが導通・非導通状態に関わらず、画素の設定動作を行うことができる。

また、基準電流出力回路４０５の設定動作も、画像表示動作や画素の設定動作と同期して行うこともできるし、非同期に行うこともできる。ただし、図９に示したような基準電流出力回路４０５の設定動作は、画素の設定動作を行っていない期間に行うのが望ましい。なぜなら、図９のような基準電流出力回路４０５では、その設定動作を行っている最中には、電流線ＣＬｊに電流を出力できないからである。そこで、各電流線ＣＬｊに、電流源回路７００を２個配置すれば、一方の電流源回路が電流線ＣＬｊに電流を出力する間に、他方の電流源回路に対して基準電流出力回路４０５の設定動作を行うことができる。そのため、基準電流出力回路４０５の設定動作と画素の設定動作を同時に行うことができる。あるいは、電流源回路７００＿ｊの回路として、カレントミラー回路を用いて、カレントミラー回路を構成する１対のトランジスタの一方のトランジスタが電流線ＣＬｊに電流を出力し、もう１方のトランジスタが基準電流出力回路４０５の設定動作を行えば、基準電流出力回路４０５の設定動作と画素の設定動作を同時に行うことができる。

簡単のため、まず画素の設定動作と画像表示動作とを別々に説明する。画像表示動作について、図７（Ａ）、図７（Ｂ）のタイミングチャート及び図５の回路図を用いて説明する。走査線Ｇｉに信号が入力され、第ｉ行の画素の選択トランジスタ３０１が導通状態となる。このとき、映像信号入力線Ｓ１〜Ｓｘに映像信号が入力され、第ｉ行の各画素に映像信号が入力される。そして、映像信号によって駆動トランジスタ３０２が導通状態となった画素において、端子Ｄと端子Ｃが導通状態となる。駆動トランジスタ３０２のゲート電圧は保持容量３０３によって保持される。つまり、駆動トランジスタ３０２の導通又は非導通状態は、保持される。なおこのとき、消去トランジスタ３０４は非導通状態であるとする。こうして、スイッチ部１０１の端子Ｄと端子Ｃが導通状態となった画素においては、電流源回路１０２より画素基準電流が発光素子１０６に入力されて発光する。

このように、各画素の発光状態及び非発光状態を選択し、デジタル方式によって階調を表現する。多階調化の方法としては、一定期間毎に、各画素の発光又は非発光状態が選択される期間を複数設定し、発光状態が選択された時間の累計を制御する階調方式（時間階調方式）や、１画素を複数のサブ画素に分割し、発光状態が選択されたサブ画素の面積の累計を制御する階調方式（面積階調方式）等を用いることができる。また、公知の手法を用いることができる。ここでは、多階調化の手法としては時間階調方式を用いる。

ここで、消去トランジスタ３０４を導通状態とすることによって、保持容量３０３の両電極の電位を同じにし、保持容量３０３に保持された電荷を放電することによって、駆動トランジスタ３０２を一律に非導通状態とすることができる。これにより、ある行の画素に映像信号を入力している最中であっても、別の行の画素を非発光状態とすることができる。こうして、各行の画素の発光期間を任意に設定することができる。

図１３で示した構成のスイッチ部は、第１のスイッチとして、選択トランジスタ３０１、第２のスイッチとして、駆動トランジスタ３０２を有し、その他に消去トランジスタ３０４を有する構成である。消去トランジスタ３０４のゲート電極は、映像信号入力線Ｓ及び走査線Ｇとは別の配線、消去用信号線ＲＧに接続されている。こうして、消去トランジスタ３０４は、選択トランジスタ３０１や駆動トランジスタ３０２に入力される信号に関わらず、消去用信号線ＲＧに入力された信号によって、導通・非導通状態が切り替えられる。こうして、第１のスイッチや第２のスイッチの状態に関わらず、スイッチ部の端子Ｃと端子Ｄ間を非導通状態とすることができる。以上が、基本的な画像表示動作である。

次に、図７において、階調表示方法の具体例として、時分割階調方式を用い場合の駆動方法の一例を示す。１画面分の画像を表示する期間を、１フレーム期間Ｆと呼ぶ。１フレーム期間Ｆを複数のサブフレーム期間ＳＦ１〜ＳＦｎ（ｎは自然数）に分割する。

第１のサブフレーム期間ＳＦ１において、第１行の走査線Ｇ１が選択され、走査線Ｇ１にゲート電極が接続された選択トランジスタ３０１は導通状態となる。ここで、映像信号入力線Ｓ１〜Ｓｘに一斉に信号が入力される。なおこのとき、消去トランジスタ３０４は、非導通状態である。映像信号入力線Ｓ１〜Ｓｘに入力された信号によって、第１行の各画素の駆動トランジスタ３０２の導通・非導通状態が選択され、各画素の発光・非発光状態が選択される。また、駆動トランジスタ３０２のゲート電圧は、保持容量３０３によって保持される。ここで、各画素の駆動トランジスタ３０２の導通・非導通状態を選択するために、映像信号を入力することを、画素に映像信号を書き込むと表現することにする。

導通状態を選択された駆動トランジスタ３０２は、映像信号入力線Ｓより新たな信号が駆動トランジスタ３０２のゲート電極に入力されるまで、又は、保持容量３０３の電荷が消去トランジスタ３０４によって放電されるまで、導通状態が保たれる。発光状態が選択された画素において、スイッチ部の端子Ｃと端子Ｄの間が導通状態となり、電流源回路１０２から画素基準電流が発光素子１０６に入力されて発光する。そして、第１行の画素の映像信号の書き込み動作が終了すると直ちに、第２行の画素に対応する走査線Ｇ２が選択され、第２行に対応する画素への映像信号の書き込み動作が開始される。画素への映像信号の書き込み動作は、第１行の画素の動作と同様である。

上記動作を全ての走査線Ｇ１〜Ｇｙに対して繰り返し、全ての画素に映像信号を書き込む。全ての画素に映像信号を書き込む期間を、アドレス期間Ｔａと表記する。第ｍ（ｍは、ｎ以下の自然数）のサブフレーム期間ＳＦｍに対応するアドレス期間をＴａｍと表記する。

映像信号が書き込まれた画素行は、それぞれ発光又は非発光状態が選択されている。書き込まれた映像信号に応じて、各画素行の各画素が発光又は非発光する期間を表示期間Ｔｓと表記する。同じサブフレーム期間において、各画素行の表示期間Ｔｓは、タイミングは異なるがその長さは全て同じである。第ｍ（ｍは、ｎ以下の自然数）のサブフレーム期間ＳＦｍに対応する表示期間をＴｓｍと表記する。

第１のサブフレーム期間ＳＦ１から第ｋ−１（ｋはｎより小さな自然数）のサブフレーム期間ＳＦｋ−１までは、表示期間Ｔｓはアドレス期間Ｔａより長く設定されているとする。所定の長さの表示期間Ｔｓ１の後、第２のサブフレーム期間ＳＦ２が開始される。この後、第２のサブフレーム期間ＳＦ２から第ｋ−１のサブフレーム期間ＳＦｋ−１についても、第１のサブフレーム期間ＳＦ１と同様に、表示装置は動作する。ここで、複数の画素行に同時に映像信号の書き込みを行うことができないため、各サブフレーム期間のアドレス期間Ｔａはそれぞれ重複しないように設定されている。

一方、第ｋのサブフレーム期間ＳＦｋから第ｎのサブフレーム期間ＳＦｎは、表示期間Ｔｓがアドレス期間Ｔａより短く設定されているとする。以下に、第ｋのサブフレーム期間ＳＦｋから第ｎのサブフレーム期間ＳＦｎまでの表示装置の駆動方法を詳細に説明する。

第ｋのサブフレーム期間ＳＦｋにおいて、第１行の走査線Ｇ１が選択され、走査線Ｇ１にゲート電極が接続された選択トランジスタ３０１は導通状態となる。ここで、映像信号入力線Ｓ１〜Ｓｘに一斉に信号が入力される。なおこのとき、消去トランジスタ３０４は、非導通状態である。映像信号入力線Ｓ１〜Ｓｘに入力された信号によって、第１行の各画素の駆動トランジスタ３０２の導通・非導通状態が選択され、各画素の発光・非発光状態が選択される。また、駆動トランジスタ３０２のゲート電圧は、保持容量３０３によって保持される。発光状態が選択された画素において、スイッチ部の端子Ｃと端子Ｄの間が導通状態となり、電流源回路１０２から画素基準電流が発光素子１０６に入力され、発光素子１０６は発光する。第１行の画素の映像信号の書き込み動作が終了すると、次に第２行の画素に対応する走査線Ｇ２が選択され、第２行に対応する画素への映像信号の書き込み動作が開始される。画素への映像信号の書き込み動作は、第１行の画素の動作と同様である。

上記動作を全ての走査線Ｇ１〜Ｇｙに対して繰り返し、全ての画素に映像信号を書き込みアドレス期間Ｔａｋが終了する。

上記の第ｋのサブフレーム期間ＳＦｋのアドレス期間Ｔａｋの動作方法は、第１のサブフレーム期間ＳＦ１から第ｋ−１のサブフレーム期間ＳＦｋ−１と同様である。異なるのは、アドレス期間Ｔａｋが終了する前に、消去用信号線ＲＧ１などの選択が始まることである。つまり、走査線Ｇ１が選択されてから、所定の期間（この期間が表示期間Ｔｓｋに相当する）が経過したあと、消去用信号線ＲＧ１が選択される。そして、消去用信号線ＲＧ１〜ＲＧｙを順に選択し、各画素行の消去トランジスタ３０４を順に導通状態とし、各行の画素を順に一律に非発光状態とする。全ての画素の消去トランジスタ３０４を導通状態とする期間を、リセット期間Ｔｒと表記する。特に、第ｐ（ｐは、ｋ以上ｎ以下の自然数）のサブフレーム期間ＳＦｐに対応するリセット期間をＴｒｐと表記する。

このように、ある行の画素に映像信号を入力している最中にも、別の行の画素を一律に非発光状態とすることができる。こうして、表示期間Ｔｓの長さを自由に制御することができる。ここで、アドレス期間Ｔａｐの長さとリセット期間Ｔｒｐの長さは同じであるとする。つまり、映像信号を書き込む際に各行を順に選択する速さと、各行の画素を順に一律に非発光状態とする際の速さとは、同じであるとする。よって、同一のサブフレーム期間において、各行の画素の表示期間Ｔｓが始まるタイミングは異なるが、その長さはすべて同じである。

各画素行の消去トランジスタ３０４を導通状態とすることによって、各画素行の画素を一律に非発光状態とする期間を、非表示期間Ｔｕｓと表記する。同じサブフレーム期間において、各画素行の非表示期間Ｔｕｓは、タイミングは異なるがその長さは全て同じである。特に、第ｐのサブフレーム期間ＳＦｐに対応する非表示期間をＴｕｓｐと表記する。

所定の長さの非表示期間Ｔｕｓｋの後、第ｋ＋１のサブフレーム期間ＳＦｋ＋１が開始される。第ｋ＋１のサブフレーム期間ＳＦｋ＋１から第ｎのサブフレーム期間ＳＦｎについて、第ｋのサブフレーム期間ＳＦｋと同様の動作を繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦｎの、アドレス期間Ｔａ１〜Ｔａｎの長さは全て同じである。以上のように表示装置を動作させ、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さを適当に定めることによって、階調を表現する。

次に、表示期間Ｔｓ１〜Ｔｓｎの長さの設定の仕方について述べる。例えば、Ｔｓ１：Ｔｓ２：・・・・：Ｔｓｎ−１：Ｔｓｎを２０：２−１：・・・・２−（ｎ−２）：２−（ｎ−１）と設定すれば２ｎ階調を表現することができる。具体例としてｎ＝３の場合に、３ビットの映像信号を入力し、８階調を表現する例を挙げる。１フレーム期間Ｆは、３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割される。それぞれのサブフレーム期間の表示期間の長さの比Ｔｓ１：Ｔｓ２：Ｔｓ３は、４：２：１とすることができる。ある画素において、全てのサブフレーム期間ＳＦ１〜ＳＦ３で発光状態が選択された場合の輝度を１００％とすると、第１のサブフレーム期間ＳＦ１のみ発光状態が選択された場合は、約５７％の輝度が表現される。一方、第２のサブフレーム期間ＳＦ２のみ発光状態が選択された場合は、約２９％の輝度が表現される。

なお上記の様に、１フレーム期間中に、映像信号のビット数と同じ数のサブフレーム期間を設け、階調を表現する手法に限定されない。例えば、１フレーム期間中に、映像信号のあるビットに対応する信号によって、発光状態・非発光状態が選択されるサブフレーム期間を複数設けることができる。つまり、１ビットに対応する表示期間を複数のサブフレーム期間の表示期間の累計で表現する。

特に、映像信号の上位ビットに対応する表示期間を、複数のサブフレーム期間がそれぞれ有する表示期間の累計で表現し、それらのサブフレーム期間を不連続に出現させることによって、擬似輪郭の発生を抑制することができる。なお、各サブフレーム期間の表示期間Ｔｓの長さの設定の仕方は、上記に限定されず公知のあらゆる手法を用いることができる。

図７では、第１のサブフレーム期間ＳＦ１から第ｎのサブフレーム期間ＳＦｎが順に出現する構成としたが、これに限定されない。各サブフレーム期間の出現する順は任意に定めることができる。また、時分割階調方式のみならず、面積階調方式によって、また、時分割階調方式と面積階調方式との組み合わせによって、階調を表現することもできる。

本実施の形態１では、表示期間Ｔｓをアドレス期間Ｔａより短く設定するサブフレーム期間においてのみ、リセット期間Ｔｒ及び非表示期間Ｔｕｓを設ける駆動方法を示したがこれ限定されない。表示期間Ｔｓをアドレス期間Ｔａより長く設定するサブフレーム期間においても、リセット期間Ｔｒ及び非表示期間Ｔｕｓを設ける駆動方法とすることもできる。

また、図１３では、消去トランジスタ３０４を導通状態とすることによって保持容量３０３の電荷を放電する構成を示したが、これに限定されない。消去トランジスタ３０４を導通状態することによって保持容量３０３の駆動トランジスタ３０２のゲート電極と接続された側の電位を、上げるか又は下げるかして、駆動トランジスタ３０２が非導通状態となる構成であれば良い。つまり、消去トランジスタ３０４を介して、駆動トランジスタ３０２のゲート電極を、駆動トランジスタ３０２が非導通状態となるような電位の信号が入力される配線と接続した構成であってもよい。

また、上述のような消去トランジスタ３０４を導通状態とすることによって、保持容量３０３の駆動トランジスタ３０２のゲート電極と接続された側の電位を変化させるタイプの構成ではなく、消去トランジスタ３０４を駆動トランジスタ３０２と直列に接続し、消去トランジスタ３０４を非導通状態とすることによってスイッチ部１０１の端子Ｃと端子Ｄ間を非導通状態とし、非表示期間とする構成であってもよい。

その他、図４３を用いて説明したスイッチ部をオフする手法を自由に用い、画素を一律に非発光の状態とするリセット期間及び非表示期間を設けることができる。

なお、消去トランジスタを設けずに、画素を一律に非発光の状態とするリセット期間及び非表示期間を設ける手法を用いてもよい。

その第１の手法は、保持容量の駆動トランジスタのゲート電極と接続されていない側の電極の電位を変化させることによって、駆動トランジスタを非導通状態とする手法である。この構成を図４９に示す。保持容量３０３の駆動トランジスタ３０２のゲート電極と接続されていない側の電極は、配線Ｗｃｏに接続されている。配線Ｗｃｏの信号を変化させ、保持容量３０３の一方の電極の電位を変化させる。すると保持容量３０３に保持された電荷は保存されるため、保持容量３０３の他方の電極の電位も変化する。こうして、駆動トランジスタ３０２のゲート電極の電位を変化させて、駆動トランジスタ３０２を非導通状態とすることが出来る。

第２の手法は、１本の走査線が選択される期間を前半と後半に分割する。前半（ゲート選択期間前半と表記）には、映像信号を入力し、後半（ゲート選択期間後半と表記）には、消去信号を入力することを特徴とする。ここで、消去信号とは、駆動トランジスタのゲート電極に入力された際に、駆動トランジスタを非導通状態とするような信号であるとする。こうして、書き込み期間より短い表示期間を設定することが可能となる。この手法の詳細において、表示装置全体の構成について図４９（Ｂ）を参照して説明する。表示装置はマトリクス状に配置された複数の画素を有する画素部９０１と、画素部９０１に信号を入力する映像信号入力線駆動回路９０２と、第１の走査線駆動回路９０３Ａと、第２の走査線駆動回路９０３Ｂと、切り替え回路９０４Ａと、切り替え回路９０４Ｂとを有する。第１の走査線駆動回路９０３Ａは、ゲート選択期間前半に各走査線Ｇに信号を出力する回路である。また、第２の走査線駆動回路９０３Ｂは、ゲート選択期間後半に各走査線Ｇに信号を出力する回路である。切り替え回路９０４Ａと切り替え回路９０４Ｂによって、第１の走査線駆動回路９０３Ａと各画素の走査線Ｇとの接続又は、第２の走査線駆動回路９０３Ｂと各画素の走査線Ｇとの接続が選択される。映像信号入力線駆動回路９０２は、ゲート選択期間前半では映像信号を出力する。一方、ゲート選択期間後半では消去信号を出力する。

次いで、上記構成の表示装置の駆動方法について図４９（Ｃ）を参照して説明する。なお、図７と同じ部分は同じ符号を用いて示し説明は省略する。図４９（Ｃ）において、ゲート選択期間９９１は、ゲート選択期間前半９９１Ａとゲート選択期間後半９９１Ｂに分割される。９０３Ａにおいて、第１の走査線駆動回路によって各走査線が選択され、デジタルの映像信号が入力される。９０３Ａの操作を行う期間は、書き込み期間Ｔａに相当する。一方、９０３Ｂにおいて、第２の走査線駆動回路によって各走査線が選択され、消去信号が入力される。９０３Ｂの操作を行う期間は、リセット期間Ｔｒに相当する。こうして、アドレス期間Ｔａより短い表示期間Ｔｓを設定することができる。なお、ここではゲート選択期間後半に消去信号が入力されているが、そのかわりに次のサブフレーム期間のデジタルの映像信号を入力してもよい。

第３の手法は、発光素子の対向電極の電位を変化させることによって、非表示期間を設ける手法である。つまり、表示期間は、対向電極の電位を電源線の電位との間に所定の電位を有する様に設定する。一方、非表示期間では、対向電極の電位を電源線の電位とほぼ同じ電位に設定する。そして、非表示期間に全画素にデジタルの映像信号を入力する。つまり、そのときにアドレス期間を設ける。こうして、画素に入力されたデジタルの映像信号に関わらず、画素を非発光の状態とすることができる。

例えば、対向電極が全ての画素において電気的に接続されていた場合、表示期間Ｔｓが始まるのタイミング及び終わるタイミングは、全ての画素において同じである。所定の長さの表示期間Ｔｓの後、発光素子１０６の対向電極の電位を再び電源線Ｗの電位とほぼ同じに変化させることによって、全ての画素を一斉に非発光の状態とすることができる。こうして、非表示期間Ｔｕｓを設けることができる。非表示期間Ｔｕｓのタイミングは、全ての画素において同じである。なお、多階調化がそれ程要求されない場合は（アドレス期間Ｔａより短い表示期間Ｔｓが必要ない場合）、全てのサブフレーム期間において、非表示期間Ｔｕｓを設けない駆動方法であってもよい。この駆動方法を用いる場合は、消去トランジスタは必要ない。

また、保持容量３０３の代わりに、駆動トランジスタ３０２のゲート電極の寄生容量を積極的に利用することも可能である。同様に、電流源容量１１１を配置せず、電流源トランジスタ１１２やカレントトランジスタ１４０５のゲート電極の寄生容量を利用してもよい。

次に画素の設定動作について以下の２つの手法を説明する。

第１の手法について図６を用いて説明する。図６は、図５に示す各画素に配置された電流源回路１０２の設定動作（画素の設定動作）を示すタイミングチャートである。ここでは、表示装置の電源を入れた後の最初の画素の設定動作について説明する。

なお画素の設定動作を、図８等に示す基準電流出力回路４０５の設定動作と同期させて行う場合の例を挙げる。ここでは、基準電流出力回路４０５は、図９に示した構成を用い、図１０に示したタイミングチャートを参考に、分割書き込み方式を用いて動作させる場合を例に挙げる。また簡単のため、分割書き込み方式の分割数が、２の場合の例を示す。説明のため、図１０に示したタイミングチャートと同じ動作をする部分は、同じ符号を用いて表し説明は省略する。

図６において、第ｉ行の画素の設定動作を行う期間をＳＥＴｉで示す。ＳＥＴｉにおいて、第ｉ行の１列目からｘ列目の画素の設定動作が行われる。第ｉ行の１列目からｘ列目の画素の設定動作を、図６中、ＳＥＴｉの（１）及び（２）の期間に分けて説明する。

始めに、ＳＥＴ１の期間（１）において、信号線ＧＮ１及び信号線ＧＨ１に入力された信号によって、図５に示す第１行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。このとき、基準電流出力回路４０５は、図１０において期間ＴＤ１〜ＴＤｘに示した動作を順に行い、各電流線ＣＬ１〜ＣＬｘに流れる電流が順に定められる。この際、電流Ｉ０’が、各電流線ＣＬ１〜ＣＬｘを流れるように定められるとする。なおここでは、基準電流出力回路４０５は、分割書き込み方式を用いて設定動作が行われるとした。そのため、期間ＴＤ１〜ＴＤｘに示した動作を１回行ったのみでは、十分に設定動作が行われない。そのため、基準電流をＩ０とすると、電流値はＩ０’＜Ｉ０である。

次に、各電流線ＣＬ１〜ＣＬｘに電流Ｉ０’が流れるようになった後の、各画素の電流源回路１０２の動作について説明する。例えば、第１行第ｊ列の画素の場合、期間ＴＤｊが終了すると、電流線ＣＬｊに電流Ｉ０’が流れるように設定される。こうして、第ｊ列の画素のカレントトランジスタ１４０５に電流Ｉ０’が流れる。ここで、第１行の画素のカレントトランジスタ１４０５のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４０４を介して接続されている。そのため、カレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり飽和領域で動作し、ドレイン電流を流す。第１行ｊ列の画素のカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる電流Ｉ０’に定まる。こうして電流源容量１１１は、カレントトランジスタ１４０５が電流Ｉ０’を流す際のゲート電圧を保持する。

期間ＴＤ１〜ＴＤｘまで終了し、電流線ＣＬに流れる電流Ｉ０’に対応した電荷を電流源容量７２１＿ｘが保持し終わると、期間（２）に入る。期間（２）において、信号線ＧＨ１の信号が変化し、電流保持トランジスタ１４０４が非導通状態となる。これにより、第１行の画素の電流源容量１１１に、電荷が保持される。

なお、図中ＴＱ１で示す期間は、電流線ＣＬｘから第１行ｘ列の画素の電流源回路１０２のカレントトランジスタ１４０５に電流Ｉ０’を入力し、電流源容量１１１に電荷を保持させる期間に相当する。図中にＴＱ１で示す期間が、カレントトランジスタ１４０５を流れる電流が定常状態となるために要する時間より短い場合、電流源容量１１１に十分に電荷が保持されない。しかし、ここでは簡単のため、ＴＱ１が十分な長さに設定されているとする。

この様にして、第１行の各画素の設定動作が行われる。ここで、各画素の電流源回路１０２において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極の電位が等しい。カレントトランジスタ１４０５及び電流源トランジスタ１１２のソース端子の電位が等しい。また、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいことが望まれる。簡単のため、ここでは、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいとする。そのため、電流源回路１０２の端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２には、カレントトランジスタ１４０５を流れる電流Ｉ０’に応じた一定電流が流れる。

分割書き込み方式の基準電流出力回路４０５を用いる表示装置では、表示装置の電源を入れた後の初めのＳＥＴ１における電流線ＣＬ１〜ＣＬｘを流れる電流Ｉ０’は基準電流に満たない値である。そのため、このＳＥＴ１期間における画素の設定動作は十分に行われない。つまり、表示装置の電源を入れた直後の第１行の画素の設定動作では、第１行の画素がそれぞれ有する電流源回路１０２の電流源容量１１１には、基準電流に対応する電圧（画素対応基準電圧）を保持することができない。

次に、ＳＥＴ２の期間（１）において、信号線ＧＮ２及び信号線ＧＨ２に入力された信号によって、第２行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。なお同時に信号線ＧＮ１に入力される信号が変化し、第１行の画素の電流入力トランジスタ１４０３が非導通状態となる。こうして、第１行の画素のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電圧は保持されたまま、電流線ＣＬ１とカレントトランジスタ１４０５の接続が切断される。

ＳＥＴ２の期間（１）において、基準電流出力回路４０５は、図１０において期間ＴＤ１〜期間ＴＤｘに示した動作を順に行い、各電流線ＣＬ１〜ＣＬｘに流れる電流が順に定められる。この際、先のＳＥＴ１期間の期間ＴＤ１〜ＴＤｘにおいて行った動作によって、基準電流出力回路７１１の電流源容量７２１＿１〜７２１＿ｘには、既にある程度の電荷が保持されている。ＳＥＴ２の期間ＴＤ１〜ＴＤｘの動作を行うと、表示装置の電源を入れた後、期間ＴＤ１〜ＴＤｘの動作を２回繰り返すことになる。

ここでは、分割書き込み方式の分割数を２と考えているので、ＳＥＴ２における期間ＴＤ１〜ＴＤｘが終了すると、基準電流出力回路４０５の電流源容量７２１＿１〜７２１＿ｘには、電流源トランジスタ７２０＿１〜７２０＿ｘが基準電流Ｉ０を流すような電荷が保持される。こうして、各電流線ＣＬ１〜ＣＬｘを流れる電流が基準電流Ｉ０に定められる。

こうして、表示装置の電源を入れた後の初めのＳＥＴ２において、基準電流出力回路４０５よって定められる電流線ＣＬ１〜ＣＬｘを流れる電流値が基準電流Ｉ０に設定される。つまり、表示装置の電源を入れた後の初めのＳＥＴ２において、基準電流出力回路４０５の設定動作が十分に行われる。

次に、各電流線ＣＬ１〜ＣＬｘに基準電流Ｉ０が流れるようになった後の各画素の電流源回路の動作について説明する。例えば、第２行第ｊ列の画素の場合、期間ＴＤｊが終了すると、電流線ＣＬｊに基準電流Ｉ０が流れるように設定される。こうして、第ｊ列の画素のカレントトランジスタ１４０５に基準電流Ｉ０が流れる。第２行の画素のカレントトランジスタ１４０５のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４０４を介して接続されている。そのため、カレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり飽和領域で動作してドレイン電流を流す。第２行ｊ列の画素のカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる基準電流Ｉ０に定まる。こうして、電流源容量１１１は、カレントトランジスタ１４０５が基準電流Ｉ０を流す際のゲート電圧を保持する。

期間ＴＤ１〜ＴＤｘまで終了し、電流線ＣＬに流れる基準電流Ｉ０に対応した電荷を電流源容量７２１＿ｘが保持し終わると、期間（２）に入る。期間（２）において、信号線ＧＨ２の信号が変化し、電流保持トランジスタ１４０４が非導通状態となる。これにより、第２行の画素の電流源容量１１１に電荷が保持される。

なお、図中ＴＱ２で示す期間は、電流線ＣＬｘから第２行ｘ列の画素の電流源回路１０２のカレントトランジスタ１４０５に基準電流Ｉ０を入力し、電流源容量１１１に電荷を保持させる期間に相当する。図中にＴＱ２で示す期間が、カレントトランジスタ１４０５を流れる電流が定常状態となるために要する時間より短い場合、電流源容量１１１に十分に電荷が保持されない。つまり、画素の設定動作が十分行われない。ここでは簡単のため、ＴＱ２が十分な長さに設定されているとする。

この様にして、第２行の各画素の設定動作が行われる。各画素の電流源回路１０２において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極の電位が等しい。カレントトランジスタ１４０５及び電流源トランジスタ１１２のソース端子の電位が等しい。また、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいことが望まれる。簡単のため、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいとする。そのため、電流源回路１０２の端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２のソース・ドレイン間には、カレントトランジスタ１４０５を流れる基準電流Ｉ０に応じた一定電流（画素基準電流）が流れる。

ＳＥＴ２が終了すると、信号線ＧＮ２に入力される信号が変化し、第２行の画素の電流入力トランジスタ１４０３が非導通状態となる。こうして、第２行の画素のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電圧は保持されたまま、電流線ＣＬ２とカレントトランジスタ１４０５の接続が切断される。

ＳＥＴ２と同様の動作を全ての行に対して繰り返す。但し、基準電流出力回路４０５の設定動作は、ＳＥＴ２においてすでに終了している。よって、ＳＥＴ３以降の動作では、ＳＥＴｉの期間（１）の間継続的に電流線ＣＬ１〜ＣＬｘ全てにほぼ基準電流に等しい電流が流れている。一旦、基準電流出力回路４０５の設定動作が終了した後は、ＳＥＴｉの期間（１）が始まると直ぐに、第ｉ行の全ての画素の電流源容量１１１において同時に、画素対応基準電圧を保持する動作が行われる。

このように、ＳＥＴ２が終了した時点で、基準電流出力回路４０５が有する各電流源容量７２１＿１〜７２１＿ｘには、各電流線ＣＬ１〜ＣＬｘに基準電流を流すための電荷が保持されている。そのため、ＳＥＴ３以後の期間ＴＤ１〜ＴＤｘにおいては、電流源容量７２１＿１〜７２１＿ｘの電荷が放電した分を保持し直す動作が行われる。ＳＥＴ２以後は、各電流線ＣＬ１〜ＣＬｘに流れる電流は、ほぼ基準電流に定まり、画素の設定動作は十分に行われる（完了する）。

ＳＥＴ１〜ＳＥＴｙの動作を行うと、画素設定の第１フレーム期間が終了する。なお、信号線ＧＮ１〜ＧＮｙ及び信号線ＧＨ１〜ＧＨｙを全て１回ずつ選択し、全ての画素の設定動作を１通り行う期間を、画素設定の１フレーム期間と呼ぶ。

画素設定の第１フレーム期間が終了した後、画素設定の第２フレーム期間が始まる。画素設定の第２フレーム期間においても、画素設定の第１フレーム期間と同様の動作を繰り返す。画素設定の第１フレーム期間では、第１行の画素の設定動作は十分に行われなかった。しかし、画素設定の第２フレーム期間では、基準電流出力回路４０５の設定動作が完了している。そのため、画素設定の第２フレーム期間においてＳＥＴ１の動作を行うことにより、第１行の画素の設定動作も十分に行うことができる。このようにして、全ての画素の設定動作が十分に行われる（完了する）。

なお、図６のタイミングチャートにおいては、基準電流出力回路４０５の分割数は２と設定したが、これに限定されず、任意の数とすることができる。仮に分割数が表示装置の有する画素行の数より大きい場合、表示装置の電源を入れた後１回目（画素設定の第１フレーム期間）の画素の設定動作は、全ての画素行において十分に行われない。しかし、画素の設定動作を複数回繰り返すことによって、十分に画素の設定動作を行うことができる。また、画素設定の第１のフレーム期間では、どの画素の設定動作も十分に行われず、画素設定の第２のフレーム期間以降において、全ての画素の設定動作が完了するようにしても良い。

例えば、各設定期間ＳＥＴｉの期間（１）の長さを短く設定し、ＳＥＴ１〜ＳＥＴｙの動作を複数回行うことによって、徐々に画素の設定動作を行う手法を用いることができる。なお、表示装置の電源を入れた直後の基準電流出力回路４０５の設定動作及び画素の設定動作は、同時に始める例を示したが、基準電流出力回路４０５の設定動作を十分に行った後から画素の設定動作を行っても良い。

一旦、画素の設定動作を完了した後は、漏れ電流等によって電流源容量１１１に保持された電荷が減少した分を充電し直すために、画素の設定動作を行う。そのタイミングは、電流源容量１１１の放電の速さ等によって様々な形態が考えられる。なお、一旦、画素の設定動作を完了した後に再び行う画素の設定動作では、電流源容量１１１に保持された電荷が放電した分のみ充電すればよいため、始めの画素の設定動作に対して、それ以降の画素の設定動作は、各画素に基準電流を入力した後、定常状態となるまでの時間が短くてすむ。よって、１回目の画素の設定動作に対して、それ以降の画素の設定動作は、信号線ＧＮ、信号線ＧＨに信号を入力する駆動回路及び基準電流出力回路４０５の駆動周波数を高く設定することも可能である。

次いで、画素の設定動作の第２の手法について、図１５を用いて説明する。図１５は、図５に示す各画素に配置された電流源回路１０２の設定動作（画素の設定動作）を示すタイミングチャートである。図１５（ａ）には、画素の設定動作と、図８等に示す基準電流出力回路４０５の設定動作とを、１フレーム期間の前半と後半で行う場合の例を挙げる。ここでは、基準電流出力回路４０５は、図９に示した構成を用い、図１０に示したタイミングチャートを参考に動作させる場合を例に挙げる。なお、図１０に示したタイミングチャートと同じ動作をする部分は、同じ符号を用いて表し説明は省略する。

まず、１フレーム期間の前半において基準電流出力回路４０５は、図１０において期間ＴＤ１〜ＴＤｘに示した動作を順に行い、各電流線ＣＬ１〜ＣＬｘに流れる電流が順に定められる。次に、１フレーム期間の後半における、各画素の電流源回路１０２の動作について、第１行の画素の場合を説明する。基準電流出力回路４０５の設定動作により、全ての電流線ＣＬは基準電流が流れるように設定されている。ここで、第１行の画素のカレントトランジスタ１４０５のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４０４を介して接続されている。そのため、カレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態（飽和領域）で動作し、ドレイン電流を流す。第１行ｊ列の画素のカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる基準電流に定まる。こうして電流源容量１１１は、カレントトランジスタ１４０５が基準電流を流す際のゲート電圧を保持する。次に、信号線ＧＨ１の信号が変化し、電流保持トランジスタ１４０４が非導通状態となる。これにより、第１行の画素の電流源容量１１１に電荷が保持される。

この様にして、第１行の各画素の設定動作が行われる。各画素の電流源回路１０２において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極の電位が等しく、カレントトランジスタ１４０５及び電流源トランジスタ１１２のソース端子の電位が等しくなっている。また、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいことが望まれる。簡単のため、カレントトランジスタ１４０５と電流源トランジスタ１１２の電流特性が等しいと仮定する。そのため、電流源回路１０２の端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２には、カレントトランジスタ１４０５を流れた基準電流に応じた一定電流が流れる。

次に、信号線ＧＮ２及び信号線ＧＨ２に入力された信号によって、第２行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。なお同時に信号線ＧＮ１に入力される信号が変化し、第１行の画素の電流入力トランジスタ１４０３が非導通状態となる。こうして、第１行の画素のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電圧は保持されたまま、電流線ＣＬ１とカレントトランジスタ１４０５の接続が切断される。第２行の画素においても、第１行のときと同様、画素の設定動作が行われる。その次に第３行の画素、第４行の画素と順次同様の動作を繰り返していく。全ての行で、画素の設定動作が終了すると、１フレーム期間が終了する。次のフレーム期間に入ると、同様に前半に基準電流出力回路４０５の設定動作が行われ、後半に画素の設定動作が行われる。一旦画素の設定動作を完了した後は、漏れ電流等によって電流源容量１１１に保持された電荷が減少した分を充電し直すために、画素の設定動作を行う。そのタイミングは、電流源容量１１１の放電の速さ等によって様々な態様が考えられる。

同様に、一旦、基準電流出力回路４０５の設定動作が行われた後は、容量７２１に保持された電荷が減少した分を充電しなおすために設定動作を行う。タイミングは様々であり、画素及び基準電流出力回路４０５の設定動作は、画像の表示動作とは全く無関係に動作させることができる。図７におけるアドレス期間Ｔａや表示期間Ｔｓ、非表示期間Ｔｕｓとは全く無関係に動作させることができる。その理由は、画素及び基準電流出力回路４０５の設定動作と画像の表示動作とは、お互いの動作に影響を与えないためである。従って図１５（ａ）のかわりに、図１５（ｂ）のようにして設定動作を行ってもよい。図１５（ｂ）では、信号線駆動回路が動作していない期間に基準電流出力回路４０５の設定動作を行い、残りの期間に画素の設定動作を行っている。このように、完全に任意の回数とタイミングで設定動作を行えばよい。画素の設定動作も１行づつ順に行う必要はなく、基準電流出力回路４０５の設定動作も１列づつ順に行う必要はない。

なお、電流保持トランジスタ１４０４のソース端子及びドレイン端子のカレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極と接続されていない側が電流線ＣＬに直接接続されている構成では、全ての画素の電流入力トランジスタ１４０３が非導通状態となった際の電流線ＣＬには、一定電位が与えられる構成とする。この一定電位を、表示装置が有する複数の画素において、それらの電流源容量１１１に画素対応基準電圧を保持した際のカレントトランジスタ１４０５のゲート電位の平均程度に設定する。こうして、電流保持トランジスタ１４０４のソース・ドレイン端子間の電圧を小さくし、電流保持トランジスタ１４０４の漏れ電流による、電流源容量１１１に蓄積された電荷の放電を抑制することができる。電流線ＣＬに、一定電位を与えるか又は基準電流を流すかの切り替えは、基準電流出力回路４０５において行う構成としてもよい。

また、カレントトランジスタ１４０５のゲート長とゲート幅の比に対して、電流源トランジスタ１１２のゲート長とゲート幅の比を変化させることによって、基準電流の値に対して画素基準電流の値を変化させることも可能である。例えば、画素基準電流に対して基準電流を大きく設定すれば、画素の設定動作において電流源容量１１１が画素対応基準電圧を保持するまでに必要な時間を短縮することができ、ノイズの影響を低減することができる。

電流線ＣＬ１〜ＣＬｘに対応する各画素の発光素子の特性に合わせて、複数の異なる電流値の基準電流を定めることができる。例えば、赤色発光、緑色発光、及び青色発光の発光色の異なる発光素子が設けられた各画素のそれぞれの電流線ＣＬに流れる基準電流の電流値を変えて設定することもできる。これにより、３色の発光素子の発光輝度のバランスをとることができる。３色の発光輝度のバランスの取り方は、点灯期間の長さを変えることによりおこなってもよいし、各色に対応した画素に入力する基準電流の電流値を変えることと組み合わせてもよい。或いはカレントトランジスタ１４０５と電流源トランジスタ１１２とで、ゲート長とゲート幅の比を、色ごとに変えてもよい。

次いで、画像表示動作と画素の設定動作の関連について説明する。画像表示動作と画素の設定動作とを開始するタイミングは、様々な態様が考えられる。

１つは、表示装置の電源を入れた後の最初の画像表示動作を、一旦、全ての画素の設定動作が十分に終了した後に行う手法である。この場合、最初の画像表示動作から、映像信号によって発光状態が選択された画素の発光素子は、所定の輝度で発光する。

他の手法は、表示装置の電源を入れた後の最初の画像表示動作を、画素の設定動作を行いながら、同時に行う手法である。この場合、画素の設定動作が完了するまでの期間に行われた画像表示動作では、映像信号によって発光状態が選択された画素の発光素子の発光輝度は、所定の輝度に達しない。そのため、正確な階調表示は、全ての画素の設定動作が十分に行われた後から、始まる。

なお、図５で示した画素部の構成において、信号線ＧＮ、信号線ＧＨ、走査線Ｇ、消去用信号線ＲＧなどは、駆動のタイミングなどを考慮して、共有することができる。例えば、信号線ＧＨｉと信号線ＧＮｉとを共有することができる。なお、電流保持トランジスタ１４０４を非導通状態とするタイミングと電流入力トランジスタ１４０３を非導通状態とするタイミングが全く同じであり、画素の設定動作上問題ない。

（実施の形態２）
本実施の形態では、同一トランジスタ方式の電流源回路の構成例を図１２に示す。なお、ここでは実施の形態１と異なる部分について主に説明し、重複する部分は説明を省略する。従って、図１２において図３と同じ部分は同じ符号を用いて示す。

図１２において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５、電流線ＣＬ、信号線ＧＮ、信号線ＧＨ、信号線ＧＳとによって構成される。電流源トランジスタ１１２をｐチャネル型とした例を示す。なお、電流源トランジスタ１１２をｎチャネル型とする場合も、図３（Ｃ）に示した構造に従って、容易に応用することができる。その場合の例を図２４に示す。なお、図１２と同じ部分は同じ符号を用いて示す。

また、図１２において電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。但し、図１２において、電流保持トランジスタ２０４が電流源トランジスタ１１２のゲートとドレイン間に接続されている場合は、電流保持トランジスタ２０４はｐチャネル型が望ましい。その理由は、ｎチャネル型とした場合端子Ｂの電位が非常に低くなる場合があり得、その時電流保持トランジスタ２０４のソース電位も低くなる。その結果電流保持トランジスタ２０４が非導通状態となりにくくなる可能性がある。これに対し電流保持トランジスタ２０４をｐチャネル型にしておけばその心配はない。

電流源トランジスタ１１２のゲート電極と電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子と接続されている。電流源トランジスタ１１２のソース端子が電流源回路１０２の端子Ａに接続されている。電流源トランジスタ１１２のゲート電極とドレイン端子は、電流保持トランジスタ２０４のソース・ドレイン端子間を介して、接続されている。電流保持トランジスタ２０４のゲート電極は、信号線ＧＨに接続されている。電流源トランジスタ１１２のドレイン端子と電流線ＣＬは、電流入力トランジスタ２０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ２０３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ２０５のソース・ドレイン端子間を介して端子Ｂに接続されている。電流停止トランジスタ２０５のゲート電極は、信号線ＧＳに接続されている。

また、上記構成において、電流源トランジスタ１１２のゲート電極は、電流入力トランジスタ２０３のソース・ドレイン端子間を介さず、電流線ＣＬに接続されていても良い。つまり、電流保持トランジスタ２０４のソース端子及びドレイン端子の、電流源トランジスタ１１２のゲート電極と接続されていない側が、電流線ＣＬに直接接続されている構成でも良い。その場合、電流線ＣＬの電位を調整することにより、電流保持トランジスタ２０４のソース・ドレイン間電圧を小さくすることができる。その結果、電流保持トランジスタ２０４が非導通状態のときに、電流保持トランジスタ２０４のもれ電流を小さくすることができる。なお、これに限定されず、電流保持トランジスタ２０４は、導通状態となった際に、電流源トランジスタ１１２のゲート電極の電位を電流線ＣＬの電位と等しくするように接続されていれば良い。つまり、画素の設定動作時には、図６２（ａ）のようになり、発光時には、（ｂ）のようになっていればよい。そのように、配線やスイッチが接続されていればよい。従って電流源回路の構成は、図７２のようになっていてもよい。

なお、電流保持トランジスタ２０４のソース端子及びドレイン端子の、電流源トランジスタ１１２のゲート電極と接続されていない側が、電流線ＣＬに直接接続されている構成では、全ての画素の電流入力トランジスタ２０３が非導通状態となった際の電流線ＣＬには、一定電位が与えられる構成とする。この一定電位を、表示装置が有する複数の画素において、それらの電流源容量１１１に画素対応基準電圧を保持した際の、電流源トランジスタ１１２のゲート電位の平均程度に設定する。こうして、電流保持トランジスタ２０４のソース・ドレイン端子間の電圧を小さくし、電流保持トランジスタ２０４の漏れ電流による電流源容量１１１に蓄積された電荷の放電を抑制することができる。

電流線ＣＬに、一定電位を与えるか又は基準電流を流すかの切り替えは、基準電流出力回路４０５において行う構成としてもよい。なお、電流保持トランジスタ２０４を電流源トランジスタ１１２のゲートと電流線ＣＬの間で接続する場合は、電流保持トランジスタ２０４の極性は何でもよい。電流保持トランジスタ２０４をｎチャネル型にしても電流線ＣＬの電位が低くなり過ぎるようなことはないので、電流保持トランジスタ２０４が非導通状態となりにくくなることもない。

スイッチ部の構成としては、実施の形態１において説明したものと同様であり、様々な構成を用いることができる。一例としては、図１３に示したものと同様の構成とし説明は省略する。

図１２に示した構成の電流源回路１０２と、図１３に示した構成のスイッチ部１０１を有する画素１００が、マトリクス状に配置した画素領域の一部の回路図を、図１４に示す。図１４において、第ｉ行ｊ列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図１２及び図１３と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線をＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１、信号線ＧＳをＧＳｉ、ＧＳｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。

発光素子１０６の画素電極は端子Ｄに接続され、対向電極は対向電位が与えられている。図１４では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施の形態２の構成を容易に応用することもできる。以下に図１４に示した構成の画素において、発光素子１０６の画素電極を陰極とし、対向電極を陽極に変えた例を図５０に示す。図５０において、図１４と同じ部分は同じ符号を用いて示し、説明は省略する。

図１４では電流源トランジスタ１１２はｐチャネル型とした。一方図５０では、電流源トランジスタ１１２をｎチャネル型とする。こうして、流れる電流の方向を逆の方向にすることができる。このとき、図５０における端子Ａはスイッチ部の端子Ｃと接続され、端子Ｂは電源線Ｗと接続される。

また図１４及び図５０において、駆動トランジスタ３０２は、単なるスイッチとして機能するので、ｎチャネル型でもｐチャネル型でもどちらでも良い。ただし、駆動トランジスタ３０２は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図１４に示すような発光素子１０６の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ３０２はｐチャネル型のほうが好ましい。一方、図５０に示すような発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ３０２はｎチャネル型のほうが好ましい。なお、図１４において、各画素の配線ＷＣＯと電源線Ｗとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線ＷＣＯ同士、電源線Ｗ同士、配線ＷＣＯと電源線Ｗも共用することができる。

図１４で示した画素部の構成において、信号線ＧＮ、信号線ＧＨ、信号線ＧＳ、走査線Ｇ、消去用信号線ＲＧなどは、駆動のタイミングなどを考慮して、共有することができる。例えば、信号線ＧＨｉと信号線ＧＮｉとを共有することができる。この場合、電流入力トランジスタ２０３を非導通状態となるタイミングと電流保持トランジスタ２０４を非導通状態とするタイミングが全く同じであり、画素の設定動作上、問題ない。別の例としては、信号線ＧＳｉと信号線ＧＮｉとを共有することができる。この場合、電流入力トランジスタ２０３の極性と異なる極性の電流停止トランジスタ２０５を用いる。こうして、電流入力トランジスタ２０３のゲート電極と電流停止トランジスタ２０５のゲート電極に同じ信号を入力した際に、一方のトランジスタを導通状態とし、他方のトランジスタを非導通状態とすることができる。更に、消去用信号線ＲＧと信号線ＧＳも共有することができる。

更に、配線Ｗｃｏや配線Ｗｊのかわりに他の画素行の走査線を使用してもよい。これは、映像信号の書き込みを行っていない間、走査線の電位が一定の電位に保たれることを利用している。例えば電源線のかわりに、１つ前の画素行の走査線Ｇｉ−１を用いている。ただしこの場合、走査線Ｇの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。

また、電流停止トランジスタ２０５と消去トランジスタ３０４を１つにまとめて、どちらか１つを省いてもよい。画素の設定動作のときには、駆動トランジスタ３０２や発光素子１０６に電流がもれてしまうと、正しく設定ができない。よって、画素の設定動作のときは、電流停止トランジスタ２０５を非導通状態とするか、駆動トランジスタ３０２が非導通状態となるように消去トランジスタ３０４を導通状態とするかどちらか１つを行えばよい。もちろん両方行っても良い。一方、非表示期間においても同様に、電流停止トランジスタ２０５を非導通状態とするか、消去トランジスタ３０４を導通状態とすればよい。以上にことから、電流停止トランジスタ２０５か消去トランジスタ３０４のどちらかを省略することができる。

なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図７３に示す。図７３（Ａ）〜（Ｆ）において、信号線ＧＮと信号線ＧＨは共有され、配線ＷＣＯと電源線Ｗは共有されている。また、電流停止トランジスタ２０５を省略した構成である。特に、図７３（Ａ）では、電流保持トランジスタ２０４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電流線ＣＬに直接接続されている。また、図７３（Ｂ）では、消去トランジスタ３０４が電流源トランジスタ１１２及び駆動トランジスタ３０２と直列に接続されている。図７３（Ｄ）では、電源線Ｗがスイッチ部１０１の駆動トランジスタ３０２、電流源回路１０２の電流源トランジスタ１１２を順に介して発光素子１０６と接続される構成である。この構成では、追加トランジスタ２９０が設けられている。追加トランジスタ２９０によって、スイッチ部がオフの状態、つまり、駆動トランジスタ３０２が非導通状態に画素の設定動作を行うことができるように、電源線Ｗと電流源トランジスタ１１２のソース端子とが接続される。図７３（Ｅ）では、電流源トランジスタ１１２をｎチャネル型とした構成である。この際、電流保持トランジスタ２０４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電源線Ｗと直接接続されている。図７３（Ｆ）では、図７３（Ｄ）において、電流源トランジスタ１１２をｎチャネル型とした構成例である。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせ方を変えることにより容易に様々な回路を実現できる。

図１４に示した構成の画素を有する表示装置の駆動方法を説明する。説明では図１６を用いる。なお、基準電流出力回路４０５や参照電流源回路４０４の構成及び動作に関しては、実施の形態１において説明したものと同様である。よって、説明は省略する。

まず画像表示動作については、実施の形態１において、図７を用いて説明したものと同様である。異なるのは、電流停止トランジスタ２０５についての動作である。もし、電流停止トランジスタ２０５が存在する場合、点灯期間中には、電流停止トランジスタ２０５は導通状態になっていなければならない。もし、電流停止トランジスタ２０５が非導通状態になっていたら、たとえ駆動トランジスタ３０２が導通状態であっても発光素子に電流が流れなくなってしまうからである。従って点灯期間中は、電流停止トランジスタ２０５は導通状態にしておく必要がある。非点灯期間中はどちらでもよい。以上の点を除けば実施の形態の１と同様である。従って詳しい説明は省略する。

次に画素の設定動作について述べる。実施の形態１で示したように、図５で示した構成の表示装置、つまり画素の電流源回路としてカレントミラー方式を用いた場合では、画像表示動作と画素の設定動作は非同期で行うことができた。一方、本実施の形態２において図１４で示した構成の表示装置、つまり画素の電流源回路として、同一トランジスタ方式を用いた場合では、画像表示動作と画素の設定動作とは同期させて行う方が望ましい。

各画素において画素の設定動作を行う際、電流源容量１１１に画素対応基準電圧を保持するため、電流線ＣＬを流れる基準電流が、電流源トランジスタ１１２のドレイン電流をとなる状態を設定する必要があった。従って、もし、画素の設定動作を行っている間に、電流源トランジスタ１１２を流れる電流の一部が電流源回路１０２から発光素子１０６に流れると、電流源トランジスタ１１２のドレイン電流が電流線ＣＬを流れる基準電流とは異なる値となり、正しく電流源容量１１１に画素対応基準電圧を保持することができない。これを防ぐため、画素の設定動作を行っている間は、その画素の発光素子に電流を流さないようにする必要がある。

そのため、画素の設定動作を行っている間は、画像の表示を行うことができない。よって、画素の設定動作は、画像表示動作を行っていない期間や、画像表示動作中に画像の表示を行っていない期間等をもうけて、その期間中に行う必要がある。ゆえに、画像表示動作と画素の設定動作は、同期させて行う方が望ましい。

図１４で示した構成の表示装置では、各画素において、電流源トランジスタ１１２を電流線ＣＬと電気的に接続している間は、電流停止トランジスタ２０５が非導通状態となるようにする。こうして、スイッチ部の端子Ｃと端子Ｄ間が導通状態であっても、発光素子１０６には電流が入力されない状態として、正しく画素の設定動作を行っている。

又は、図１４で示した構成の表示装置において、各画素のスイッチ部の端子Ｃと端子Ｄの間が、つまり駆動トランジスタ３０２が非導通状態のときのみ、その画素の設定動作を行ってもよい。この場合は、電流停止トランジスタ２０５を設ける必要はない。つまり、電流源トランジスタ１１２のドレイン端子が直接、端子Ｂに接続される構成でよい。駆動トランジスタ３０２を非導通状態にするためには、消去トランジスタ３０４を導通状態にする等すればよい。つまり、非点灯期間中にのみ、画素の設定動作を行う場合は、電流停止トランジスタ２０５を設ける必要はない。

次に、画素の設定動作をいつ行うかについて、例を示す。大きくわけて、２つある。１つは、表示期間中に画素設定動作を行う場合である。ただしこの場合、画素設定動作中には、発光させることはできない。従って、表示期間中に、発光しない期間を挿入するような形になる。画素設定動作が終わっても、図１３の保持容量３０３の容量に保持されている信号に変化がなければ、すみやかに、表示動作を再開させることができる。もう１つは、画像表示動作における非表示期間Ｔｕｓ中に、画素の設定動作を行う手法である。この場合は、発光素子は発光していないので、容易に画素設定動作を行うことができる。次に、画素設定動作に関して、どれくらいの期間で全ての画素の設定動作を完成させるかについて述べる。例として、２つの場合について述べる。１つは、１フレーム期間中に、全ての画素の設定動作を終える場合である。もう１つは、１フレーム期間中に、１行分の画素の設定動作を終える場合である。この場合は、複数クレーム期間かかってようやく全ての画素の設定動作を終えることになる。まず、１つ目の場合について詳しく述べる。

説明には、図１６のタイミングチャートを用いる。なお、図７のタイミングチャートと同じ動作をする期間は、同じ符号を用いて示す。なお簡単のため、１フレーム期間は３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割される例を用いる。また、サブフレーム期間ＳＦ３では、アドレス期間Ｔａ３よりも短い表示期間Ｔｓ３を設定する必要があるとし、リセット期間Ｔｒ３及び非表示期間Ｔｕｓ３を設ける駆動方法を例にする。そして、非表示期間Ｔｕｓ３において、画素の設定動作を行うとする。

図１６（Ａ）において、第１のサブフレーム期間ＳＦ１及び第２のサブフレーム期間ＳＦ２においては、非表示期間Ｔｕｓが設けられていないので、画素の設定動作は行われない。一方、第３のサブフレーム期間ＳＦ３のリセット期間Ｔｒ３が始まると同時に、第１行の画素の設定動作が行われる。なお、ｋ行目の画素の設定動作を行う期間をＳＥＴｋと表すことにする。そして、ＳＥＴ１が終了するとＳＥＴ２が始まり、第２行の画素の設定動作が行われる。ＳＥＴ１〜ＳＥＴｙが終了すると、画素の設定動作が全ての画素に関して終了する。こうして、ＳＥＴ１〜ＳＥＴｙの動作がリセット期間Ｔｒ３中に行われる。以降のフレーム期間でも、同様の動作を繰り返していけばよい。ただし、毎フレーム期間ごとに画素の設定動作を行う必要はない。画素の電流源容量の保持能力に応じて決定すればよい。

図１６（Ｂ）は、図１６（Ａ）における第３のサブフレーム期間ＳＦ３のリセット期間の動作を詳細に示したタイミングチャートである。図１６（Ｂ）の画像表示動作に示す様に、リセット期間Ｔｒ３における消去用信号線ＲＧ１〜ＲＧｙの走査に同期して、ＳＥＴ１〜ＳＥＴｙを行うことができる。このように、消去用信号線ＲＧ１〜ＲＧｙの走査に同期してＳＥＴ１〜ＳＥＴｙを行う場合、図１４に示す信号線ＧＮ１〜ＧＮｙ、信号線ＧＨ１〜ＧＨｙ及び信号線ＧＳ１〜ＧＳｙの周波数を、消去用信号線ＲＧ１〜ＲＧｙの信号の周波数とを同じにすることができる。よって、これらの信号線（消去用信号線ＲＧ１〜ＲＧｙ、信号線ＧＮ１〜ＧＮｙ、信号線ＧＨ１〜ＧＨｙ及び信号線ＧＳ１〜ＧＳｙ）に信号を入力する駆動回路の全てもしくは一部を共有することが可能となる。

ここで図１６（Ｂ）に示したように、消去用信号線ＲＧ１〜ＲＧｙの走査に同期してＳＥＴ１〜ＳＥＴｙを行う場合、パルス出力回路７１１が出力するサンプリングパルスの周波数を、画素の映像信号入力線Ｓ１〜Ｓｘに信号を入力する信号線駆動回路の周波数と同じにすることが可能となる。こうして、信号線駆動回路と基準電流出力回路４０５とを、一部共有することができる。

次に、１フレーム期間中に、１行分の画素において、画素の設定動作を行う場合について説明する。説明には、図４０を用いる。なお、図７のタイミングチャートと同じ動作をする期間は、同じ符号を用いて示す。図４０（Ａ）は、第１のフレーム期間Ｆ１の動作を示すタイミングチャートである。また、図４０（Ｂ）は、第ｉのフレーム期間Ｆｉの動作を示すタイミングチャートである。

図４０（Ａ）において、第１のサブフレーム期間ＳＦ１及び第２のサブフレーム期間ＳＦ２においては、非表示期間Ｔｕｓが設けられていないので、画素の設定動作は行われない。一方、第３のサブフレーム期間ＳＦ３のリセット期間Ｔｒ３が始まると同時に、ＳＥＴ１が始まり、第１行の画素の設定動作が行われる。こうして、ＳＥＴ１の動作が第１行の画素の非表示期間Ｔｕｓ１中にＴｕｓ１の期間の全てを使って行われる。次に第２のフレーム期間Ｆ２が始まり、第２行の画素の設定動作が行われる。以後、同様の動作が行われる。

例えば、第ｉ行の画素の画素の設定動作を行う際の動作を、図４０（Ｂ）を用いて説明する。第ｉ行の画素の設定動作は、第ｉのフレーム期間Ｆｉにおいて行われる。第ｉのフレーム期間Ｆｉにおいても同様に、第１のサブフレーム期間ＳＦ１及び第２のサブフレーム期間ＳＦ２には、非表示期間Ｔｕｓが設けられていないので、画素の設定動作は行われない。一方、第３のサブフレーム期間ＳＦ３のリセット期間Ｔｒ３が始まり、第ｉ行の画素の非表示期間Ｔｕｓｉが始まると同時に、ＳＥＴｉが始まり、第ｉ行の画素の設定動作が行われる。こうして、ＳＥＴｉの動作が第ｉ行の画素の非表示期間Ｔｕｓｉ中にＴｕｓｉの期間の全てを使って行われる。第１のフレーム期間Ｆ１〜第ｙのフレーム期間Ｆｙが終了すると、全ての画素に対して、画素の設定動作が終わったことになる。以降のフレーム期間でも、同様の動作を繰り返していけばよい。ただし、毎フレーム期間ごとに画素の設定動作を行う必要はない。画素の電流源容量の保持能力に応じて決定すればよい。

このように、１フレーム期間に１行分の画素の設定動作を行う場合、画素の設定動作を正確に行えるというメリットがある。つまり、画素の設定動作を行う期間が長いため、十分に設定動作を行うことができる。そのため、基準電流の大きさが小さくても正確に設定動作を行うことができる。通常、基準電流の大きさが小さいと、配線の交差容量などを充電するのに時間がかかるため、正確に設定動作を行うことが難しい。しかし、設定動作の期間を長くすれば、正確に設定動作を行うことができるようになる。もし、１フレーム期間に、全ての行の画素に対して設定動作を行わなければならない場合は、１行分の画素の設定期間が短くなってしまう。従って正確に設定しづらくなる。もし、実施の形態１のように、画素の電流源回路がカレントミラー方式の場合は、基準電流の大きさを大きくできるので、画素の設定期間が短くても、正確に設定しやすい。一方、本実施の形態のように、画素の電流源回路が同一トランジスタ方式の場合は、基準電流の大きさを大きくできないため、正確に設定しづらい。従って設定期間を長くすることは有効である。このように、図１６や図４０に示した駆動方法によって、画素の設定動作と画像表示動作とを同期して行うことができる。

なお、図１６や図４０では、１フレーム期間の１つのサブフレーム期間においてのみ、非表示期間を設ける際の駆動方法を示したが、本発明の表示装置の駆動方法はこれに限定されない。１フレーム期間の複数のサブフレーム期間において非表示期間を設ける際の駆動方法についても応用することができる。この場合、１フレーム期間の複数のサブフレーム期間すべての非表示期間Ｔｕｓにおいて、画素の設定動作を行う駆動方法であっても良い。また、１フレーム期間の複数のサブフレーム期間のうちのいくつかの非表示期間Ｔｕｓにおいてのみ、画素の設定動作を行う駆動方法であっても良い。

全ての画素の設定動作が一旦完了した後の、画素の設定動作を繰り返すタイミングは、画素の電流源回路の有する電流源容量の電荷保持能力によって、任意に定めることができる。つまり、数フレーム期間の間、設定動作を全く行わない期間があってもよい。

ここで、ある行の画素の設定動作の手法について簡単に述べる。例として、１行目の画素に注目する。まず、信号線ＧＮ１及び信号線ＧＨ１に入力された信号によって、図１４に示す第１行の画素の電流入力トランジスタ２０３及び電流保持トランジスタ２０４が導通状態となる。なお、信号線ＧＳ１の信号によって、第１行の画素の電流停止トランジスタ２０５は非導通状態となっている。なお、もし、電流停止トランジスタ２０５がない場合は、消去トランジスタ３０４を導通状態にすることなどにより駆動トランジスタ３０２が非導通状態になるようにしておけばいい。

そして、電流線ＣＬに基準電流が流れる。こうして、画素の電流源トランジスタ１１２に基準電流が流れる。ここで、第１行の画素の電流源トランジスタ１１２のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ２０４を介して接続されている。そのため、電流源トランジスタ１１２は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり、飽和領域で動作し、ドレイン電流を流す。第１行の画素の電流源トランジスタ１１２を流れるドレイン電流は、電流線ＣＬを流れる基準電流に定まる。こうして電流源容量１１１は、電流源トランジスタ１１２が基準電流を流す際のゲート電圧を保持する。この間、電流停止トランジスタ２０５は非導通状態である。よって基準電流がもれてしまうことはない。

次に信号線ＧＨ１の信号が変化し、電流保持トランジスタ２０４が非導通状態となる。これにより、第１行の画素の電流源容量１１１に、電荷が保持される。この後、信号線ＧＮ１の信号が変化し、第１行の画素の電流入力トランジスタ２０３が非導通状態となる。こうして、第１行の画素の電流源トランジスタ１１２は、ゲート電圧が保持されたまま、電流線ＣＬ１との接続が切断される。なお、その後、信号線ＧＳ１の信号が変化し、電流停止トランジスタ２０５は導通状態となってもよいし非導通状態のままでもよい。点灯期間中に導通状態であればよい。

この様にして、第１行の各画素の設定動作が行われる。これにより、以後、各画素の電流源回路１０２において、端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２のソース・ドレイン間には、基準電流と同じ大きさの電流が流れるようになる。

（実施の形態３）
本実施の形態ではマルチゲート方式の電流源回路について説明する。なお、ここでは実施の形態１や実施の形態２と異なる部分について主に説明し共通する部分の説明は省略する。

マルチゲート方式１の電流源回路の構成について図５７を用いて説明する。なお、図３と同じ部分は同じ符号を用いて示す。マルチゲート方式１の電流源回路は、電流源トランジスタ１１２と電流停止トランジスタ８０５を有する。また、スイッチとして機能する電流入力トランジスタ８０３、電流保持トランジスタ８０４を有する。ここで、電流源トランジスタ１１２、電流停止トランジスタ８０５、電流入力トランジスタ８０３、電流保持トランジスタ８０４は、ｐチャネル型でもｎチャネル型でもよい。但し、電流源トランジスタ１１２と電流停止トランジスタ８０５は、同じ極性である必要がある。ここでは、電流源トランジスタ１１２及び電流停止トランジスタ８０５がｐチャネル型の例を示す。また、電流源トランジスタ１１２と電流停止トランジスタ８０５は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。また、電流入力トランジスタ８０３のゲート電極に信号を入力する信号線ＧＮと、電流保持トランジスタ８０４のゲート電極に信号を入力する信号線ＧＨを有する。さらに、制御信号が入力される電流線ＣＬを有する。なお、電流源容量１１１は、トランジスタのゲート容量などを利用することにより、省略することが可能である。

電流源トランジスタ１１２のソース端子は、端子Ａと接続されている。電流源トランジスタ１１２のゲート電極とソース端子は、電流源容量１１１を介して接続されている。電流源トランジスタ１１２のゲート電極は、電流停止トランジスタ８０５のゲート電極と接続され、電流保持トランジスタ８０４を介して電流線ＣＬと接続されている。電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ８０５のソース端子と接続され、電流入力トランジスタ８０３を介して、電流線ＣＬに接続されている。電流停止トランジスタ８０５のドレイン端子は、端子Ｂに接続されている。

なお、図５７（Ａ）において、電流保持トランジスタ８０４の配置を変え、図５７（Ｂ）に示すような回路構成としてもよい。図５７（Ｂ）では、電流保持トランジスタ８０４は、電流源トランジスタ１１２のゲート電極とドレイン端子の間に接続されている。

次いで上記マルチゲート方式１の電流源回路の設定方法について説明する。なお、図５７（Ａ）と図５７（Ｂ）では、その設定動作は同様である。ここでは図５７（Ａ）に示す回路を例に、その設定動作について説明する。説明には図５７（Ｃ）〜図５７（Ｆ）を用いる。マルチゲート方式１の電流源回路では、図５７（Ｃ）〜図５７（Ｆ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ８０３、電流保持トランジスタ８０４をスイッチとして表記した。ここで、電流源回路を設定する制御信号は制御電流である例を示す。

図５７（Ｃ）に示す期間ＴＤ１において、電流入力トランジスタ８０３及び電流保持トランジスタ８０４を導通状態とする。この際、電流停止トランジスタ８０５は非導通状態である。これは、導通状態となった電流保持トランジスタ８０４及び電流入力トランジスタ８０３によって、電流停止トランジスタ８０５のソース端子とゲート電極の電位が等しく保たれているためである。つまりソース・ゲート間電圧がゼロのときに非導通状態となるトランジスタを電流停止トランジスタ８０５に用いれば、期間ＴＤ１において電流停止トランジスタ８０５を自動的に非導通状態とすることができる。こうして、図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。

図５７（Ｄ）に示す期間ＴＤ２において、保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。

図５７（Ｅ）に示す期間ＴＤ３において、十分時間が経過し定常状態となると、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧が電流源容量１１１に保持される。その後、電流保持トランジスタ８０４が非導通状態となる。すると、電流源容量１１１に保持された電荷が電流停止トランジスタ８０５のゲート電極にも分配される。こうして、電流保持トランジスタ８０４が非導通状態となると同時に、自動的に電流停止トランジスタ８０５が導通状態となる。

図５７（Ｆ）に示す期間ＴＤ４において、電流入力トランジスタ８０３が非導通状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ８０４を非導通状態とするタイミングは、電流入力トランジスタ８０３を非導通状態とするタイミングに対して、早いか又は同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。期間ＴＤ４の後、端子Ａと端子Ｂの間の電圧が印加されている場合、電流源トランジスタ１１２及び電流停止トランジスタ８０５を介して、一定の電流が出力される。つまり、電流源回路１０２が制御電流を出力する際は、電流源トランジスタ１１２と電流停止トランジスタ８０５が、１つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流すなわち基準電流に対して、出力する一定電流の値を小さく設定することができる。従って、基準電流を大きくできるため、電流源回路の設定動作を速くすることができる。そのため、電流停止トランジスタ８０５と電流源トランジスタ１１２の極性は同じとする必要がある。また、電流停止トランジスタ８０５と電流源トランジスタ１１２の電流特性は同じとすることが望ましい。これは、マルチゲート方式１を有する各電流源回路１０２において、電流停止トランジスタ８０５と電流源トランジスタ１１２の特性が揃っていない場合、出力電流にばらつきを生じるためである。

なお、マルチゲート方式１の電流源回路では、電流停止トランジスタ８０５だけではなく、制御電流が入力され対応するゲート電圧に変換するトランジスタ（電流源トランジスタ１１２）も用いて電流源回路１０２からの電流を出力している。一方、実施の形態１で示したカレントミラー方式の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタ（カレントトランジスタ）と、該ゲート電圧をドレイン電流に変換するトランジスタ（電流源トランジスタ１１２）が全く別であった。よって、カレントミラー方式の電流源回路よりは、マルチゲート方式１の電流源回路の方がトランジスタの電流特性ばらつきが電流源回路１０２の出力電流へ与える影響を低減することができる。

マルチゲート方式１の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ８０３と電流保持トランジスタ８０４は、同じタイミングで導通状態・非導通状態が切り替えられれば動作上問題無い。そのため、電流入力トランジスタ８０３と電流保持トランジスタ８０４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。

マルチゲート方式１において、電流源回路の部分は画素の設定動作時には、図６３（ａ）のようになり、発光時には図６３（ｂ）のようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。例えば、図６８のように接続されていても良い。

なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図７４に示す。図７４（Ａ）〜（Ｄ）において、信号線ＧＮと信号線ＧＨは共有され、配線ＷＣＯと電源線Ｗは共有されている。特に、図７４（Ａ）では、電流保持トランジスタ８０４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は電流線ＣＬに直接接続されている。また、消去トランジスタ３０４が電流源トランジスタ１１２及び駆動トランジスタ３０２と直列に接続されている。図７４（Ｂ）では、電流源トランジスタ１１２のソース端子と電源線Ｗとの接続を選択する位置に、消去トランジスタ３０４が接続されている。図７４（Ｃ）では、電源線Ｗがスイッチ部１０１、電流源回路１０２を順に介して発光素子１０６と接続される構成である。この構成では追加トランジスタ３９０が設けられている。追加トランジスタ３９０によって、スイッチ部がオフの状態、つまり、駆動トランジスタ３０２が非導通状態に画素の設定動作を行うことができるように、電源線Ｗと電流源トランジスタ１１２のソース端子とが接続される。図７４（Ｄ）では、電流保持トランジスタ８０４が、電流源トランジスタ１１２のゲート・ドレイン間で接続されている。そして、消去トランジスタ３０４が、保持容量３０３と並列に接続されている。画素の設定動作の時には、駆動トランジスタ３０２がどのような状態にあっても、駆動トランジスタ３０２の方へは電流が流れない。それは、電流停止トランジスタ８０５のゲート・ソース間の電圧が０となり、自動的に電流停止トランジスタ８０５がオフ状態になるためである。

実施の形態１で示すカレントミラー方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となり、各画素の電流源回路の設定動作を早く行うことができる。しかし、電流源回路が有するカレントミラー回路を構成するトランジスタの電流特性がばらつくと、画像表示がばらつく問題がある。一方、同一トランジスタ方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流の電流値と等しい。ここで、同一トランジスタ方式の電流源回路では、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタが同一である。そのため、トランジスタの電流特性のばらつきによる画像むらは低減される。

これに対してマルチゲート方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。また、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有しているため、トランジスタの電流特性のばらつきによる画像むらは、カレントミラー方式の電流源回路と比較して低減される。

次いで、マルチゲート方式の電流源回路の場合の設定動作と、スイッチ部の動作との関連を以下に示す。マルチゲート方式の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、スイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。つまり、同一トランジスタ方式とほぼ同様である。従って、画像表示動作（スイッチ部の駆動動作）と、電流源回路の設定動作（画素の設定動作）も、同一トランジスタ方式とほぼ同様であるため、説明は省略する。

次にこの発明の実施例を述べるが、この発明は下記実施例に限定されるものではない。

本実施例では、カレントミラー方式の電流源回路を有する画素構成であって、実施の形態１において、図４において示した構成の電流源回路と異なる構成の電流源回路を用いた画素構成の例を挙げる。

各画素に配置した電流源回路の構成例を図１７に示す。なお、図１７において、図４と同じ部分は同じ符号を用いて示し説明は省略する。図１７において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、カレントトランジスタ１４０５、電流入力トランジスタ１４０３、電流保持トランジスタ１４０４、電流線ＣＬ、信号線ＧＮ、信号線ＧＨの他に、点順次トランジスタ２４０４と点順次線ＣＬＰとを有する。図４とは、点順次トランジスタ２４０４を追加した部分が異なる。なお、点順次トランジスタ２４０４はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。

電流源トランジスタ１１２のゲート電極とカレントトランジスタ１４０５のゲート電極及び電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子及びカレントトランジスタ１４０５のソース端子と接続され、電流源回路１０２の端子Ａに接続されている。カレントトランジスタ１４０５のゲート電極は、そのドレイン端子と電流保持トランジスタ１４０４のソース・ドレイン端子間及び点順次トランジスタ２４０４のソース・ドレイン端子間を順に介して接続されている。電流保持トランジスタ１４０４のゲート電極は、信号線ＧＨに接続されている。点順次トランジスタ２４０４のゲート電極は点順次線ＣＬＰに接続されている。カレントトランジスタ１４０５のドレイン端子と電流線ＣＬは、電流入力トランジスタ１４０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４０３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、端子Ｂに接続されている。

上記構成において、電流入力トランジスタ１４０３をカレントトランジスタ１４０５と端子Ａの間に配置しても良い。つまり、カレントトランジスタ１４０５のソース端子が電流入力トランジスタ１４０３のソース・ドレイン端子間を介して端子Ａに接続され、カレントトランジスタ１４０５のドレイン端子が電流線ＣＬに接続された構成であってもよい。いずれにしても、電流源回路の部分は画素の設定動作時には、図６１（ａ）のようになり、発光時には図６１（ｂ）のようになっていればよい。

上記構成において、カレントトランジスタ１４０５及び電流源トランジスタ１１２のゲート電極は、電流入力トランジスタ１４０３のソース・ドレイン端子間を介さず、電流線ＣＬに接続されていても良い。つまり、点順次トランジスタ２４０４のソース端子及びドレイン端子の、電流保持トランジスタ１４０４のソース端子又はドレイン端子と接続されていない側が、電流線ＣＬに直接接続されている構成でも良い。勿論、これに限定されず電流保持トランジスタ１４０４及び点順次トランジスタ２４０４は、その両方ともが導通状態となった際にカレントトランジスタ１４０５のゲート電極の電位を電流線ＣＬの電位と等しくするように接続されていれば良い。

また、電流保持トランジスタ１４０４と点順次トランジスタ２４０４の配置を入れ替えても良い。つまり、カレントトランジスタ１４０５のゲート電極は、そのドレイン端子と電流保持トランジスタ１４０４のソース・ドレイン端子間及び点順次トランジスタ２４０４のソース・ドレイン端子間を順に介して接続されている構成であっても良いし、カレントトランジスタ１４０５のゲート電極は、そのドレイン端子と、点順次トランジスタ２４０４のソース・ドレイン端子間及び電流保持トランジスタ１４０４のソース・ドレイン端子間を順に介して接続されている構成であっても良い。

図１７では図４に対して点順次トランジスタ２４０４を追加しており、点順次トランジスタ２４０４は、電流保持トランジスタ１４０４と直列に接続される。この構成により、電流源容量１１１は、電流保持トランジスタ１４０４と点順次トランジスタ２４０４の両方が導通状態にならない限り電荷を保持することになる。このように、点順次トランジスタ２４０４を追加することにより、画素の設定動作を図４の線順次ではなく点順次で行うことができるようになる。図１７に示す構成の電流源回路１０２と、図１３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を図１８に示す。

図１８において、第ｉ（ｉは自然数）行ｊ（ｊは自然数）列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図１７及び図１３と同じ部分は、同じ符号を用いて示し説明は省略する。なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線ＧをＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１、点順次線ＣＬＰをＣＬＰｊ、ＣＬＰｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には画素領域外部より基準電流が入力される。

発光素子１０６の画素電極は端子Ｄに接続され、対向電極は対向電位が与えられている。図１８では発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも本実施例の構成を容易に応用することもできる。

電流線ＣＬｊ、ＣＬｊ＋１に流れる基準電流を定めるために画素領域外部に設けられた電流源（以下、参照電流源回路と表記する）を模式的に４０４で示す。１つの参照電流源回路４０４からの出力電流を用いて、各々の電流線ＣＬに基準電流が流れるようにすることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。

参照電流源回路４０４によって定められる基準電流を、各電流線ＣＬ１〜ＣＬｘに入力する回路を、切り替え回路と呼び、図１８中２４０５で示す。切り替え回路２４０５の構成例を、図２０に示す。切り替え回路２４０５は、パルス出力回路２７１１と、サンプリングパルス線２７１０＿１〜２７１０＿ｘと、スイッチ２７０１＿１〜２７０１＿ｘとを有する。

パルス出力回路２７１１より出力されるパルス（サンプリングパルス）は、サンプリングパルス線２７１０＿１〜２７１０＿ｘに入力される。サンプリングパルス線２７１０＿１〜２７１０＿ｘに入力された信号によって、スイッチ２７０１＿１〜２７０１＿ｘが順にオンの状態となる。オンの状態のスイッチ２７０１＿１〜２７０１＿ｘを介して、参照電流源回路４０４が各電流線ＣＬ１〜ＣＬｘと接続される。なお同時に、サンプリングパルスは点順次線ＣＬＰ１〜ＣＬＰｘにも入力される。例えば、第ｊのサンプリングパルス線２７１０＿ｊに入力されたサンプリングパルスによって、電流線ＣＬｊと参照電流源回路４０４が接続され、同時に、点順次線ＣＬＰｊには、サンプリングパルスが出力されている。

ここで、点順次線ＣＬＰｊに点順次トランジスタ２４０４が接続されている画素では、点順次トランジスタ２４０４が導通状態のとき、ある行の信号線ＧＮとＧＨに入力された信号によって、該信号線ＧＮとＧＨに接続されている電流入力トランジスタ１４０３と電流保持トランジスタ１４０４が導通状態とする。すると、電流保持トランジスタ１４０４と点順次トランジスタ２４０４の両方が導通状態となっている画素のみ、電流源容量１１１に信号を入力することができる。これにより、点順次による画素の設定動作を行うことができる。

図１９は、図１８に示す各画素に配置された電流源回路１０２の設定動作（画素の設定動作）を示すタイミングチャートである。図１９において、第ｉ行の画素の設定動作を行う期間をＳＥＴｉで示す。ＳＥＴｉにおいて、第ｉ行の１列目からｘ列目の画素の設定動作が行われる。そこで、第ｉ行の１列目からｘ列目の画素の設定動作を、図１９中、ＳＥＴｉの（１）及び（２）の期間に分けて説明する。

ＳＥＴｉの期間（１）において、信号線ＧＮｉ及び信号線ＧＨｉに入力された信号によって、図１８に示す第ｉ行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が導通状態となる。その後、各列のＣＬＰとスイッチ２７０１が１列づつ順次選択されていく。一例としてｊ行目、つまり、第ｉ行ｊ列の画素の設定動作を説明する。ここで、ＳＥＴｉの期間（１）において、第ｉ行ｊ列の画素の設定動作を行う期間をＳＥＴ（ｉ，ｊ）で示す。ＳＥＴ（ｉ，ｊ）において切り替え回路２４０５によって、電流線ＣＬｉが参照電流源回路４０４と接続される。こうして基準電流が電流線ＣＬｉを流れる。同時に切り替え回路２４０５より、点順次線ＣＬＰｊに入力された信号によって、点順次トランジスタ２４０４は導通状態となる。図１９のタイミングチャートにおいて、ＣＬｊで示す期間は、電流線ＣＬｊと参照電流源回路４０４が接続されている期間を示すとする。こうして、ＳＥＴ（ｉ，ｊ）では、第ｉ行ｊ列の画素の電流保持トランジスタ１４０４、点順次トランジスタ２４０４、電流入力トランジスタ１４０３が導通状態となる。そのため、第ｉ行ｊ列の画素のカレントトランジスタ１４０５は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり、飽和領域で動作してドレイン電流を流す。十分時間が経過し定常状態となると、電流源容量１１１に信号が蓄積されカレントトランジスタ１４０５を流れるドレイン電流は、電流線ＣＬｊを流れる基準電流に定まる。

その後、ＳＥＴ（ｉ，ｊ）が終了すると、第ｉ行ｊ列の画素の点順次トランジスタは非導通状態となる。こうして第ｉ行ｊ列の画素の電流源容量１１１は、カレントトランジスタ１４０５が基準電流を流す際のゲート電圧を保持する。以上の動作を１列づつ繰り返していく。

ＳＥＴ（ｉ，１）〜ＳＥＴ（ｉ，ｘ）まで終了すると、第ｉ行の全ての画素の電流源容量１１１には、電流線ＣＬに流れる基準電流に対応した電荷が保持される。その後、期間（２）に入る。期間（２）が終了すると、信号線ＧＮｉ及び信号線ＧＨｉの信号が変化し、第ｉ行の画素の電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４が非導通状態となる。なお、図１８に示した画素構成の表示装置において、電流保持トランジスタ１４０４と点順次トランジスタ２４０４の配置を入れ替えても良いとした。しかし、図１８に示した画素構成の表示装置を、図１９に示したタイミングチャートに従って駆動させる場合、各画素の点順次トランジスタ２４０４は、電流保持トランジスタ１４０４よりも多く、導通状態・非導通状態の切り替えが行われる。よって、電流源容量１１１に保持された電荷に影響を与えないように、導通状態・非導通状態の切り替えが少ない電流保持トランジスタ１４０４の方が、電流源容量１１１と接続されている構成が好ましい。

本実施例では、同一トランジスタ方式の電流源回路を有する画素構成であって、実施の形態２において、図１２で示した構成の電流源回路とは異なる構成の電流源回路を用いた画素構成の例を挙げる。

始めに、本実施例の電流源回路の構成例を図２１に示す。なお、図２１において、図１２と同じ部分は、同じ符号を用いて示す。本実施例も実施例１と同様に点順次による画素の設定動作が行えるようにした場合のものである。

図２１において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５、電流線ＣＬ、信号線ＧＮ、信号線ＧＨ、信号線ＧＳの他に、点順次トランジスタ２０８と点順次線ＣＬＰとを有する。図１２とは、点順次トランジスタ２０８を追加した部分が異なる。また、点順次トランジスタ２０８はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。

電流源トランジスタ１１２のゲート電極と、電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子と接続されている。電流源トランジスタ１１２のソース端子が電流源回路１０２の端子Ａに接続されている。

電流源トランジスタ１１２のゲート電極は、そのドレイン端子と、電流保持トランジスタ２０４のソース・ドレイン端子間及び点順次トランジスタ２０８のソース・ドレイン端子間を順に介して、接続されている。電流保持トランジスタ２０４のゲート電極は、信号線ＧＨに接続されている。点順次トランジスタ２０８のゲート電極は、点順次線ＣＬＰに接続されている。電流源トランジスタ１１２のドレイン端子と電流線ＣＬは、電流入力トランジスタ２０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ２０３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ２０５のソース・ドレイン端子間を介して端子Ｂに接続されている。電流停止トランジスタ２０５のゲート電極は、信号線ＧＳに接続されている。

また、上記構成において、電流源トランジスタ１１２のゲート電極は、電流入力トランジスタ２０３のソース・ドレイン端子間を介さず、電流線ＣＬに接続されていても良い。つまり、点順次トランジスタ２０８のソース端子及びドレイン端子の、電流保持トランジスタ２０４のソース及びドレイン端子と接続されていない側が、電流線ＣＬに直接接続されている構成でも良い。なお、これに限定されず、電流保持トランジスタ２０４及び点順次トランジスタ２０８は、その両方ともが導通状態となった際に、電流源トランジスタ１１２のゲート電極の電位を電流線ＣＬの電位と等しくするように接続されていれば良い。

ここで、電流保持トランジスタ２０４と点順次トランジスタ２０８の配置を入れ替えても良い。電流源トランジスタ１１２のゲート電極は、そのドレイン端子と、電流保持トランジスタ２０４のソース・ドレイン端子間及び点順次トランジスタ２０８のソース・ドレイン端子間を順に介して、接続されている構成であっても良いし、電流源トランジスタ１１２のゲート電極とドレイン端子が、点順次トランジスタ２０８のソース・ドレイン端子間及び電流保持トランジスタ２０４のソース・ドレイン端子間を順に介して、接続されている構成であっても良い。

つまり、図２１では、図１２に対して点順次トランジスタ２０８を追加しており、それは、電流保持トランジスタ２０４と直列に接続される。このようにすることにより、電流源容量１１１は、電流保持トランジスタ２０４と点順次トランジスタ２０８の両方が導通状態にならない限り電荷は保持されることになる。このように、点順次トランジスタ２０８を追加することにより、画素の設定動作を図１２の線順次ではなく点順次で行うことができるようになる。

図２１に示す構成の電流源回路１０２と、図１３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を、図２２に示す。図２２において、第ｉ行ｊ列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図２１及び図１３と同じ部分は、同じ符号を用いて示し説明は省略する。

なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線をＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１、信号線ＧＳをＧＳｉ、ＧＳｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１、点順次線ＣＬＰをＣＬＰｊ、ＣＬＰｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。

発光素子１０６の画素電極は端子Ｄに接続され、対向電極は対向電位が与えられている。図２２では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし対向電極を陽極とした構成の表示装置にも、本実施例の構成を容易に応用することもできる。

電流線ＣＬｊ、ＣＬｊ＋１に流れる基準電流を定めるために画素領域外部に設けられた電流源（以下、参照電流源回路と表記する）を、模式的に４０４で示す。１つの参照電流源回路４０４からの出力電流を用いて、各々の電流線ＣＬに基準電流が流れるようにすることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。参照電流源回路４０４によって定められる基準電流を、各電流線ＣＬ１〜ＣＬｘに入力する回路を、切り替え回路と呼び、図２２中２４０５で示す。切り替え回路２４０５の構成例は、実施例１において図２０に示したものと同様の構成とすることができる。よって、切り替え回路２４０５の構成及びその設定動作に関する説明は省略する。

なお、図２２に示した画素構成の表示装置において、電流保持トランジスタ２０４と点順次トランジスタ２０８の配置を入れ替えても良い。しかし、各画素の点順次トランジスタ２０８は、電流保持トランジスタ２０４よりも多く、導通状態・非導通状態の切り替えが行われる場合が多い。そのときは、電流源容量１１１に保持された電荷に影響を与えないように、導通状態・非導通状態の切り替えが少ない電流保持トランジスタ２０４の方が、電流源容量１１１と接続されている構成が好ましい。なお、本実施例では、同一トランジスタ方式の電流源回路の構成例を示したが、マルチゲート方式の電流源回路にも適用できる。すなわち、図５７（Ａ）（Ｂ）において、電流保持トランジスタ８０４と直列に、点順次トランジスタを配置すればよい。

本実施例では、実施の形態２において図１４で示した画素構成において、電流線ＣＬと信号線Ｓとを共有した例を示す。

図５１は、図１４において各画素毎に電流線ＣＬと信号線Ｓとを共有した構成を示す回路図である。図５１において、図１４と同じ部分は同じ符号と用いて示し、説明は省略する。図５１では図１４と異なり、電流入力トランジスタ２０３が、信号線及び電流線（図中、Ｓｊ，ＣＬｊと表記する）と、電流源トランジスタ１１２のドレイン端子との間に接続されている。また、信号線及び電流線（Ｓｊ，ＣＬｊ）は、基準電流出力回路４０５と、信号線駆動回路（図示せず）より信号が入力されている。信号線及び電流線（Ｓｊ，ＣＬｊ）と基準電流出力回路４０５との接続と、信号線及び電流線（Ｓｊ，ＣＬｊ）と信号線駆動回路との接続とは切り替えられる。

図５１の画素構成を有する表示装置の駆動方法（画像表示動作及び画素の設定動作）は、基本的には実施の形態２において、図７、図１６及び図４０のタイミングチャートを用いて示した方法と同じである。

しかし、図５１に示す画素構成では、各画素毎に信号線Ｓと電流線ＣＬを共有しているため、画素に映像信号を入力している間、つまり、アドレス期間Ｔａの間は、どの行の画素の設定動作も行うことができない。よって、本実施例の表示装置は、アドレス期間Ｔａより長い表示期間Ｔｓを有するサブフレーム期間ＳＦにおいても、非表示期間Ｔｕｓを設ける駆動方法を用いる。そして、アドレス期間Ｔａと重ならない非表示期間Ｔｕｓにおいて、画素の設定動作を行う。

本実施例において示す図５１の構成の表示装置では、各画素毎に信号線と電流線をまとめて１本とすることができる。こうして、実施の形態２で示した図１４の構成の表示装置と比較して、画素の有する配線の数を減らし表示装置の開口率を上げることができる。このように、信号線Ｓと電流線ＣＬをまとめることは、別の実施の形態や実施例においても適用できる。

本実施例では、カレントミラー方式の電流源回路を有する画素構成であって、実施の形態１や、実施例１において示した構成の電流源回路とは異なる構成の電流源回路を用いた画素構成の例を挙げる。従って図４とは異なる部分について主に説明する。同様な部分は説明を省略する。

各画素に配置した電流源回路の構成例を、図３８に示す。なお、図３８において、図３と同じ部分は、同じ符号を用いて示す。図３８において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、カレントトランジスタ１４４５、電流入力トランジスタ１４４３、電流保持トランジスタ１４４４、電流線ＣＬ、信号線ＧＮ、信号線ＧＨとによって構成される。

電流源トランジスタ１１２のゲート電極は、電流保持トランジスタ１４４４のソース・ドレイン端子間を介してカレントトランジスタ１４４５のゲート電極と接続されている。電流源トランジスタ１１２のゲート電極は、電流源容量１１１の一方の電極と接続されている。電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子及びカレントトランジスタ１４４５のソース端子と接続され、電流源回路１０２の端子Ａに接続されている。また、カレントトランジスタ１４４５のゲート電極とドレン端子とは接続されている。電流保持トランジスタ１４４４のゲート電極は、信号線ＧＨに接続されている。カレントトランジスタ１４４５のドレイン端子と電流線ＣＬは、電流入力トランジスタ１４４３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４４３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は端子Ｂに接続されている。

なお、上記構成において、電流入力トランジスタ１４４３を、カレントトランジスタ１４４５と端子Ａの間に配置しても良い。つまり、カレントトランジスタ１４４５のソース端子が電流入力トランジスタ１４４３のソース・ドレイン端子間を介して端子Ａに接続され、カレントトランジスタ１４４５のドレイン端子が電流線ＣＬに接続された構成であってもよい。

このように、図３８と図４とは、カレントトランジスタ１４４５のゲートとドレイン端子が直列につながっているかどうか、及び電流源トランジスタ１１２のゲートとカレントトランジスタ１４４５のゲートとが直接接続されているかどうかが異なり、それ以外は同様である。つまり、電流源回路の部分は画素の設定動作時には、図６１（ａ）のようになり発光時には、図６１（ｂ）のようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。よって、図７０のようになっていてもよい。

図３８に示す構成の電流源回路１０２と、図１３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を図３９に示す。図３９において、第ｉ（ｉは自然数）行ｊ（ｊは自然数）列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図３８及び図１３と同じ部分は、同じ符号を用いて示し、説明は省略する。

なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線ＧをＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。また、発光素子１０６の画素電極は端子Ｄに接続され、対向電極は対向電位が与えられている。

本実施例では、カレントミラー方式の電流源回路を有する画素構成であって、実施の形態１や、実施例１、実施例４とは異なる構成の電流源回路を用いた画素構成の例を挙げる。本実施例では実施例４の回路に点順次トランジスタを追加することにより画素の設定動作を点順次で行なうようにする。従って、実施例１や実施例４と同様な部分は説明を省略する。

各画素に配置した電流源回路の構成例を、図４４に示す。なお、図４４において、図３８と同じ部分は、同じ符号を用いて示し説明は省略する。図４４において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、カレントトランジスタ１４４５、電流入力トランジスタ１４４３、電流保持トランジスタ１４４４、電流線ＣＬ、信号線ＧＮ、信号線ＧＨの他に、点順次トランジスタ１４４８と点順次線ＣＬＰとを有する。また、点順次トランジスタ１４４８はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。

電流源トランジスタ１１２のゲート電極は、電流保持トランジスタ１４４４のソース・ドレイン端子間及び点順次トランジスタ１４４８のソース・ドレイン端子間を順に介して、カレントトランジスタ１４４５のゲート電極と接続されている。電流保持トランジスタ１４４４のゲート電極は信号線ＧＨに接続されている。点順次トランジスタ１４４８のゲート電極は、点順次線ＣＬＰに接続されている。電流源トランジスタ１１２のゲート電極は、電流源容量１１１の一方の電極と接続されている。また、カレントトランジスタ１４４５のゲート電極とドレン端子とは接続されている。電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子及びカレントトランジスタ１４４５のソース端子と接続され、電流源回路１０２の端子Ａに接続されている。また、電流源トランジスタ１１２のドレイン端子は、端子Ｂに接続されている。カレントトランジスタ１４４５のドレイン端子と電流線ＣＬは、電流入力トランジスタ１４４３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４４３のゲート電極は、信号線ＧＮに接続されている。

ここで、電流保持トランジスタ１４４４と点順次トランジスタ１４４８の配置を入れ替えても良い。カレントトランジスタ１４４５のゲート電極と電流源容量１１１とが、電流保持トランジスタ１４４４のソース・ドレイン端子間及び点順次トランジスタ１４４８のソース・ドレイン端子間を順に介して、接続されている構成であっても良いし、カレントトランジスタ１４４５のゲート電極と電流源容量１１１とが、点順次トランジスタ１４４８のソース・ドレイン端子間及び電流保持トランジスタ１４４４のソース・ドレイン端子間を順に介して、接続されている構成であっても良い。

図４４に示す構成の電流源回路１０２と、図１３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を図４５に示す。図４５において、第ｉ（ｉは自然数）行ｊ（ｊは自然数）列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の画素の４画素のみを代表的に示す。図４４及び図１３と同じ部分は、同じ符号を用いて示し説明は省略する。

なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線ＧをＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１、点順次線ＣＬＰをＣＬＰｊ、ＣＬＰｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。また、発光素子１０６の画素電極は、端子Ｄに接続され、対向電極は、対向電位が与えられている。

本実施例では、同一トランジスタ方式の電流源回路を有する画素構成であって、実施の形態２において示した構成の電流源回路とは異なる構成の電流源回路を用いた画素構成の例を挙げる。従って、実施の形態２とは異なる部分について主に説明する。同様な部分については説明を省略する。

各画素に配置した電流源回路の構成例を、図４１に示す。なお、図４１において、図３と同じ部分は同じ符号を用いて示す。図４１において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、電流入力トランジスタ１４８３、電流保持トランジスタ１４８４、電流基準トランジスタ１４８８、発光トランジスタ１４８６、電流線ＣＬ、信号線ＧＮ、信号線ＧＨ、信号線ＧＣ、信号線ＧＥ、電流基準線ＳＣＬとによって構成される。

図４１において、電流源トランジスタ１１２をｐチャネル型とした例を示す。なお、電流源トランジスタ１１２をｎチャネル型とする場合も、図３（Ｃ）に示した構造に従って容易に応用することができる。そのときの回路図を図２５に示す。電流入力トランジスタ１４８３、電流保持トランジスタ１４８４、電流基準トランジスタ１４８８、発光トランジスタ１４８６はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。

図４１において、電流源トランジスタ１１２のゲート電極と、電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子と接続されている。電流源トランジスタ１１２のソース端子が、発光トランジスタ１４８６のソース・ドレイン端子間を介して、電流源回路１０２の端子Ａに接続されている。

電流源トランジスタ１１２のゲート電極とドレイン端子は、電流保持トランジスタ１４８４のソース・ドレイン端子間を介して、接続されている。電流保持トランジスタ１４８４のゲート電極は、信号線ＧＨに接続されている。電流源トランジスタ１１２のドレイン端子と電流基準線ＳＣＬは、電流基準トランジスタ１４８８のソース・ドレイン端子間を介して接続されている。電流基準トランジスタ１４８８のゲート電極は、信号線ＧＣに接続されている。電流源トランジスタ１１２のソース端子と電流線ＣＬは、電流入力トランジスタ１４８３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４８３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、端子Ｂに接続されている。

また、上記構成において、電流保持トランジスタ１４８４のソース端子及びドレイン端子の、電流源トランジスタ１１２のゲート電極と接続されていない側が、電流基準線ＳＣＬに直接接続されている構成でも良い。なお、これに限定されず、電流保持トランジスタ１４８４は、導通状態となった際に、電流源トランジスタ１１２のゲート電極の電位を電流基準線ＳＣＬの電位と等しくするように接続されていれば良い。

つまり図６５のように、画素の設定動作時には図６５（ａ）となり、画像表示時には図６５（ｂ）となっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。従って図７1のようになっていてもよい。

また、電流源トランジスタ１１２と端子Ｂが新たなトランジスタ（ここでは、電流停止トランジスタと呼ぶ）を介して接続される構成であってもよい。このトランジスタは、電流基準トランジスタ１４８８が導通状態のとき非導通状態となり、非導通状態のとき導通状態となる。またあるいは、電流基準トランジスタ１４８８と電流基準線ＳＣＬを省いてもよい。その場合は、画素の設定動作時には、端子Ｂを通って発光素子１０６へ電流が流れていくことになる。

次に、本実施例のスイッチ部の構成について述べる。スイッチ部の構成としては、実施の形態１において図１３等に示したものと同様の構成とし説明は省略する。ただし、消去トランジスタ３０４は、他のトランジスタ、例えば、発光トランジスタ１４８６や電流停止トランジスタなどと兼用することができる。

図４１に示した構成の電流源回路１０２と、図１３に示した構成のスイッチ部１０１を有する画素１００が、マトリクス状に配置した画素領域の一部の回路図を、図４２に示す。なお、本発明では、図１において、電流源回路とスイッチ部の接続を入れ替えてもよい。つまり、電源線とスイッチ部１０１がつながり、それに電流源回路１０２がつながっていてもよい。従って、図４１のように、電源線−電流源回路−スイッチ部−発光素子という接続法だけでなく、例えば、電源線−スイッチ部−電流源回路−発光素子という接続法にしてもよい。

図４２において、第ｉ行ｊ列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の画素の４画素のみを代表的に示す。図４１及び図１３と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線をＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１、信号線ＧＣをＧＣｉ、ＧＣｉ＋１、信号線ＧＥをＧＥｉ、ＧＥｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、電流基準線ＳＣＬをＳＣＬｊ、ＳＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。

発光素子１０６の画素電極は端子Ｄに接続され、対向電極は対向電位が与えられている。図４２では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Ａが電源線Ｗに接続され、端子Ｂがスイッチ部１０１の端子Ｃに接続された構成を示した。しかし、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施例の構成を容易に応用することもできる。

また図４２において、駆動トランジスタ３０２は、単なるスイッチとして機能するのでｎチャネル型でもｐチャネル型でもどちらでも良い。ただし、駆動トランジスタ３０２は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図４２に示すような発光素子１０６の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ３０２はｐチャネル型のほうが好ましい。一方、発光素子１０６の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ３０２はｎチャネル型のほうが好ましい。なお、図４２において、各画素の配線ＷＣＯと電源線Ｗとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線ＷＣＯ同士、電源線Ｗ同士、配線ＷＣＯと電源線Ｗも共用することができる。

また、電流基準線ＳＣＬは、信号線や走査線ような別の配線と共用することにより、削除することも可能である。このとき、自分の行の配線でも、別の行の配線でも、どちらでもよい。つまり、電流基準線ＳＣＬとして使用しないとき（画素の設定動作を行っていないとき）に、例えばパルス信号が入力されることがあっても、電流基準線ＳＣＬとして使用するとき（画素の設定動作を行っているとき）に、ある一定の電位にあるような配線なら、どのような配線でも共用できる。

なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図７６、図７７に示す。図７６（Ａ）〜（Ｄ）及び図７７（Ａ）〜（Ｄ）において、信号線ＧＮと信号線ＧＣは共有され、配線ＷＣＯと電源線Ｗは共有されている。また、発光トランジスタ１４８６は、消去トランジスタ３０４を用いることによって省略している。特に、図７６（Ａ）では、電流保持トランジスタ１４８４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電流基準線ＳＣＬに直接接続されている。消去トランジスタ３０４が電流源トランジスタ１１２及び駆動トランジスタ３０２と直列に接続されている。図７６（Ｃ）では、図７６（Ａ）に示した構成とは、電流基準トランジスタ１４８８及び電流入力トランジスタ１４８３の極性が異なっている。なお、信号線ＧＨも信号線ＧＣ及び信号線ＧＮと共有されている。図７６（Ｄ）では、電源線Ｗがスイッチ部１０１、電流源回路１０２を順に介して発光素子１０６と接続される構成である。図７７（Ａ）では、電流源トランジスタ１１２はｎチャネル型である。図７７（Ｂ）では、電流源トランジスタ１１２はｎチャネル型であり、電流保持トランジスタ１４８４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電流線ＣＬに直接接続されている。図７７（Ｃ）では、図７７（Ｂ）に示した構成とは、電流基準トランジスタ１４８８及び電流入力トランジスタ１４８３の極性が異なっている。なお、信号線ＧＨも信号線ＧＣ及び信号線ＧＮと共有されている。図７７（Ｄ）では、電流基準線ＳＣＬのかわりに、１本前の走査線Ｇｉ−１を用いている。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせ方を変えることにより、容易に様々な回路を実現できる。よって、図７６、図７７の回路例に限定されず、様々な回路例を構成できる。

基準電流出力回路４０５や参照電流源回路４０４に関しては、実施の形態１において説明したものと同様であり説明は省略する。

図４２に示した構成の画素を有する表示装置の駆動方法を説明する。画像表示動作については実施の形態１において図７を用いて説明したのと同様である。異なるのは、発光トランジスタ１４８６、電流入力トランジスタ１４８３及び電流基準トランジスタ１４８８についての動作である。

点灯期間中は発光トランジスタ１４８６が導通状態となって、電流入力トランジスタ１４８３が非導通状態となっている。画素への設定期間中は発光トランジスタ１４８６が非導通状態となって電流入力トランジスタ１４８３が導通状態となっている。非点灯期間中は（ただし画素への設定期間中は除く）、電流入力トランジスタ１４８３は非導通状態であり、発光トランジスタ１４８６はどちらでもよい。なお、発光トランジスタ１４８６を消去トランジスタと兼用にして、発光トランジスタ１４８６を非導通状態にしてもよい。そして、電流基準トランジスタ１４８８が存在する場合は、点灯期間中には電流基準トランジスタ１４８８は非導通状態になっている必要がある。その理由は電流基準線ＳＣＬの方に電流が流れてしまい、発光素子に流れる電流量が変わってしまうためである。

非点灯期間中は電流基準トランジスタ１４８８の状態は導通してもしていなくてもどちらでもよい。ただし、電流基準線ＳＣＬと発光素子１０６の対向電極の電圧を調整することにより、発光素子１０６に逆バイアス電圧が加わるようにすることができる。

また、もし電流源トランジスタ１１２と端子Ｂの間に新たなトランジスタ（ここでは、電流停止トランジスタと呼ぶ）が入っている場合は、点灯期間中には、電流停止トランジスタは導通状態にしておく必要がある。なぜなら非導通状態にしておくと、発光素子１０６に電流が流れないからである。また、画素の設定期間中は電流停止トランジスタは非導通状態にしておく。非点灯期間中は、電流停止トランジスタは導通していてもいなくてもどちらでもよいが非導通状態にすることにより、消去トランジスタと兼用することができる。以上の点を除けば、実施の形態１と同様である。

次に、画素の設定動作を説明する。これは、実施の形態２とほとんど同じである。例として、第ｉ行の画素に設定動作が行なわれるとする。電流線ＣＬに基準電流Ｉ０が流れる。基準電流Ｉ０は、電流入力トランジスタ１４８３、電流源トランジスタ１１２、電流基準トランジスタ１４８８が導通状態となるので、それらを介して、電流線ＣＬと電流基準線ＳＣＬとの間を流れる。なお、このとき発光トランジスタ１４８６は非導通状態となっている。また、端子Ｂにより先には、電流が流れないような状態になっているとする。あるいは、電流停止トランジスタがある場合はそれが非導通状態となり、端子Ｂより先には電流が流れないようにする。こうして、電流源トランジスタ１１２に基準電流Ｉ０が流れる。電流源トランジスタ１１２のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ１４８４を介して接続されている。そのため、電流源トランジスタ１１２は、ゲート・ソース間電圧（ゲート電圧）と、ソース・ドレイン間電圧が等しい状態、つまり、飽和領域で動作し、ドレイン電流を流す。電流源トランジスタ１１２を流れるドレイン電流は、電流線ＣＬを流れる基準電流Ｉ０に定まる。こうして、電流源容量１１１は、電流源トランジスタ１１２が基準電流Ｉ０を流す際のゲート電圧を保持する。

なお、電流基準線ＳＣＬと電流基準トランジスタ１４８８がない場合は、Ｉ０は端子Ｂから先に流れていく。よって、その場合は発光素子１０６に流れていくことになる。もし、長期間流れると輝度に影響を与えてしまうため望ましくない。またＩ０が発光素子１０６に流れると、発光素子１０６の電位を変化させるのに多くの時間がかかる。その結果画素の設定動作にも時間がかかる。

電流線ＣＬに流れる基準電流Ｉ０に対応した電荷を電流源容量１１１が保持し終わると、信号線ＧＨｉの信号が変化し、電流保持トランジスタ１４８４が非導通状態となる。これにより、画素の電流源容量１１１に電荷が保持される。この後、信号線ＧＮｉ及び信号線ＧＣｉの信号が変化し、第ｉ行の画素の電流入力トランジスタ１４８３及び電流基準トランジスタ１４８８は非導通状態となる。こうして、第ｉ行の画素の電流源トランジスタ１１２は、ゲート電圧が保持されたまま、電流線ＣＬ及び電流基準線ＳＣＬとの接続が切断される。また同時に、信号線ＧＥｉの信号が変化し、発光トランジスタ１４８６は導通状態となる。

この様にして、第ｉ行の各画素の設定動作が行われる。その後、各画素の電流源回路１０２において、端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２のソース・ドレイン間には、基準電流（画素基準電流）が流れる。

なお、図４２で示した画素部の構成において、信号線ＧＮ、信号線ＧＨ、信号線ＧＣ、信号線ＧＥ、走査線Ｇ、消去用信号線ＲＧなどは、駆動のタイミングなどを考慮して共有することができる。例えば、信号線ＧＨｉと信号線ＧＮｉとを共有することができる。この場合、電流入力トランジスタ１４８３を非導通状態とするタイミングと電流保持トランジスタ１４８４を非導通状態とするタイミングが全く同じであり、画素の設定動作上問題ない。

別の例としては、信号線ＧＥｉと信号線ＧＮｉとを共有することができる。この場合、電流入力トランジスタ１４８３の極性と異なる極性の発光トランジスタ１４８６を用いる。こうして、電流入力トランジスタ１４８３のゲート電極と発光トランジスタ１４８６のゲート電極に同じ信号を入力した際に、一方のトランジスタを導通状態とし、他方のトランジスタを非導通状態とすることができる。また、電流停止トランジスタを追加した場合は、それと電流基準トランジスタ１４８８の極性を逆にして、ゲート電極同士を接続することにより配線を共有できる。

マルチゲート方式２の電流源回路について述べる。なお、説明には図５８を参照する。図５８（Ａ）において図３と同じ部分は同じ符号を用いて示す。

マルチゲート方式２の電流源回路の構成要素について説明する。マルチゲート方式２の電流源回路は、電流源トランジスタ１１２と発光トランジスタ８８６を有する。また、スイッチとして機能する電流入力トランジスタ８８３、電流保持トランジスタ８８４、電流基準トランジスタ８８８を有する。ここで、電流源トランジスタ１１２、発光トランジスタ８８６、電流入力トランジスタ８８３、電流保持トランジスタ８８４、電流基準トランジスタ８８８は、ｐチャネル型でもｎチャネル型でもよい。但し、電流源トランジスタ１１２と発光トランジスタ８８６は、同じ極性である必要がある。ここでは、電流源トランジスタ１１２及び発光トランジスタ８８６がｎチャネル型の例を示す。電流源トランジスタ１１２と発光トランジスタ８８６は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。また、電流入力トランジスタ８８３のゲート電極に信号を入力する信号線ＧＮと、電流保持トランジスタ８８４のゲート電極に信号を入力する信号線ＧＨを有する。更に、制御信号が入力される電流線ＣＬと、一定の電位に保たれる電流基準線ＳＣＬとを有する。なお、電流源容量１１１は、トランジスタのゲート容量などを利用することにより省略することが可能である。

これらの構成要素の接続関係を説明する。電流源トランジスタ１１２のソース端子は端子Ｂに接続されている。電流源トランジスタ１１２のソース端子は、電流基準トランジスタ８８８を介して電流基準線ＳＣＬに接続されている。電流源トランジスタ１１２のドレイン端子は、発光トランジスタ８８６のソース端子に接続されている。電流源トランジスタ１１２のドレイン端子は、電流入力トランジスタ８８３を介して電流線ＣＬに接続されている。電流源トランジスタ１１２のゲート電極とソース端子は、電流源容量１１１を介して接続されている。電流源トランジスタ１１２のゲート電極と発光トランジスタ８８６のゲート電極は接続され、電流保持トランジスタ８８４を介して電流線ＣＬと接続されている。発光トランジスタ８８６のドレイン端子は、端子Ａに接続されている。

なお、図５８（Ａ）において、電流保持トランジスタ８８４の配置を変え、図５８（Ｂ）に示すような回路構成としてもよい。図５８（Ｂ）では、電流保持トランジスタ８８４は、電流源トランジスタ１１２のゲート電極とドレイン端子の間に接続されている。

次いで、上記マルチゲート方式２の電流源回路の設定方法について説明する。なお図５８（Ａ）と図５８（Ｂ）では、その設定動作は同様である。ここでは図５８（Ａ）に示す回路を例に、その設定動作について説明する。説明には図５８（Ｃ）〜図５８（Ｆ）を用いる。マルチゲート方式２の電流源回路では、図５８（Ｃ）〜図５８（Ｆ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ８８３、電流保持トランジスタ８８４、電流基準トランジスタ８８８をスイッチとして表記した。ここで、電流源回路を設定する制御信号は、制御電流である例を示す。また図において、電流が流れる経路を太矢印で示す。

図５８（Ｃ）に示す期間ＴＤ１において、電流入力トランジスタ８８３、電流保持トランジスタ８８４及び電流基準トランジスタ８８８を導通状態とする。なお、この際発光トランジスタ８８６は非導通状態である。これは、導通状態となった電流保持トランジスタ８８４及び電流入力トランジスタ８８３によって、発光トランジスタ８８６のソース端子とゲート電極の電位が等しく保たれているためである。つまり、ソース・ゲート間電圧がゼロのとき非導通状態となるトランジスタを発光トランジスタ８８６に用いれば、期間ＴＤ１において発光トランジスタ８８６を自動的に非導通状態とすることができる。こうして、図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。

図５８（Ｄ）に示す期間ＴＤ２において、保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。

図５８（Ｅ）に示す期間ＴＤ３において、十分時間が経過し定常状態となると、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧が、電流源容量１１１に保持される。その後、電流保持トランジスタ８８４が非導通状態となると、電流源容量１１１に保持された電荷が発光トランジスタ８８６のゲート電極にも分配される。こうして、電流保持トランジスタ８８４が非導通状態となると同時に、自動的に発光トランジスタ８８６が導通状態となる。

図５８（Ｆ）に示す期間ＴＤ４において、電流基準トランジスタ８８８及び電流入力トランジスタ８８３が非導通状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ８８４を非導通状態とするタイミングは、電流入力トランジスタ８８３を非導通状態とするタイミングに対して、早いか又は同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。期間ＴＤ４の後、端子Ａと端子Ｂの間の電圧が印加されると、電流源トランジスタ１１２及び発光トランジスタ８８６を介して、一定の電流が出力される。つまり、電流源回路１０２が制御電流を出力する際は、電流源トランジスタ１１２と発光トランジスタ８８６が、１つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流に対して、出力する一定電流の値を小さく設定することができる。こうして、電流源回路の設定動作を速くすることができる。そのため、発光トランジスタ８８６と電流源トランジスタ１１２の極性は同じとする必要がある。発光トランジスタ８８６と電流源トランジスタ１１２の電流特性は同じとすることが望ましい。これは、マルチゲート方式２を有する各電流源回路１０２において、発光トランジスタ８８６と電流源トランジスタ１１２の特性が揃っていない場合、出力電流にばらつきを生じるためである。

なお、マルチゲート方式２の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタ（電流源トランジスタ１１２）も用いて、電流源回路１０２からの電流を出力している。カレントミラー方式の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタ（カレントトランジスタ）と、該ゲート電圧をドレイン電流に変換するトランジスタ（電流源トランジスタ）が全く別であった。よって、カレントミラー方式の電流源回路よりは、トランジスタの電流特性ばらつきが電流源回路１０２の出力電流へ与える影響を低減することができる。

なお、設定動作の際の期間ＴＤ１〜期間ＴＤ３において端子Ｂに電流を流す場合は、電流基準線ＳＣＬ及び電流基準トランジスタ８８８は必要ない。或いは、電流基準線ＳＣＬは、走査線ような別の配線と共用することにより、削除することも可能である。このとき、自行の配線でも他行の配線でもどちらでもよい。つまり、電流基準線ＳＣＬとして使用しないとき（画素の設定動作を行っていないとき）に、例えばパルス信号が入力されることがあっても、電流基準線ＳＣＬとして使用するとき（画素の設定動作を行っているとき）に、ある一定の電位にあるような配線ならどのような配線でも共用できる。

マルチゲート方式２の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ８８３と電流保持トランジスタ８８４は、同じタイミングで導通状態・非導通状態が切り替えられれば動作上問題無い。そのため、電流入力トランジスタ８８３と電流保持トランジスタ８８４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。また、電流基準トランジスタ８８８と電流入力トランジスタ８８３は、同じタイミングで導通状態・非導通状態が切り替えられれば動作上問題無い。そのため、電流基準トランジスタ８８８と電流入力トランジスタ８８３の極性を同じとし、信号線ＧＮと信号線ＧＣを共有することができる。

マルチゲート方式２において、電流源回路の部分は画素の設定動作時には、図６４（ａ）のようになり発光時には、（ｂ）のようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。よって、図６９のようになっていてもよい。なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図７５に示す。図７５（Ａ）〜（Ｄ）において、信号線ＧＮと信号線ＧＣは共有され、配線ＷＣＯと電源線Ｗは共有されている。特に、図７５（Ａ）では、電流保持トランジスタ８８４のソース端子又はドレイン端子で、電流源容量１１１の一方の電極と接続されていない側は、電流線ＣＬに直接接続されている。また、消去トランジスタ３０４が電流源トランジスタ１１２及び駆動トランジスタ３０２と直列に接続されている。図７５（Ｂ）では、電流源トランジスタ１１２のソース端子と駆動トランジスタ３０２のソース端子又はドレイン端子との接続を選択する位置に、消去トランジスタ３０４が接続されている。図７５（Ｃ）では、図７５（Ｂ）に示した構成とは、電流入力トランジスタ８８３と電流基準トランジスタ８８８の極性が異なっている。なお、信号線ＧＨも信号線ＧＣ及び信号線ＧＮと共有されている。図７５（Ｄ）では、電源線Ｗがスイッチ部１０１、電流源回路１０２を順に介して発光素子１０６と接続される構成である。なお、電流基準線ＳＣＬの電位を調節することにより、電流基準トランジスタ８８８がオンのとき、発光素子１０６に逆バイアス電圧を加えることができる。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせを変えることにより容易に様々な回路を実現できる。

実施の形態１で示したようなカレントミラー方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。しかし、電流源回路が有するカレントミラー回路を構成するトランジスタの電流特性がばらつくと、画像表示がばらつく問題がある。

一方、同一トランジスタ方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流の電流値と等しい。同一トランジスタ方式の電流源回路では、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタが同一である。そのため、トランジスタの電流特性のばらつきによる画像むらは低減される。

これに対してマルチゲート方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。また、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有している。そのため、トランジスタの電流特性のばらつきによる画像むらは、カレントミラー方式の電流源回路と比較して低減される。

次いで、マルチゲート方式の電流源回路の場合の設定動作と、スイッチ部の動作との関連を以下に示す。マルチゲート方式の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、スイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。つまり、同一トランジスタ方式とほぼ同様である。従って、画像表示動作（スイッチ部の駆動動作）と、電流源回路の設定動作（画素の設定動作）も、同一トランジスタ方式とほぼ同様であるため説明は省略する。

本実施例では、同一トランジスタ方式の電流源回路を有する画素構成であって、実施例６で述べた回路を点順次可能にした場合について説明する。従って、重複する部分の説明を省略する。

各画素に配置した電流源回路の構成例を、図４７に示す。なお、図４７において、図４１と同じ部分は、同じ符号を用いて示し説明は省略する。図４７において、電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、電流入力トランジスタ１４８３、電流保持トランジスタ１４８４、電流基準トランジスタ１４８８、発光トランジスタ１４８６、電流線ＣＬ、信号線ＧＮ、信号線ＧＨ、信号線ＧＣ、信号線ＧＥ、電流基準線ＳＣＬの他に、点順次トランジスタ１４９０と点順次線ＣＬＰとを有する。また、点順次トランジスタ１４９０はｎチャネル型とするが、単なるスイッチとして動作するためｐチャネル型でもかまわない。

電流源トランジスタ１１２のゲート電極は、電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子と接続されている。電流源トランジスタ１１２のソース端子が、発光トランジスタ１４８６のソース・ドレイン端子間を介して、電流源回路１０２の端子Ａに接続されている。

電流源トランジスタ１１２のゲート電極は、そのドレイン端子と、電流保持トランジスタ１４８４のソース・ドレイン端子間及び点順次トランジスタ１４９０のソース・ドレイン端子間を順に介して、接続されている。電流保持トランジスタ１４８４のゲート電極は、信号線ＧＨに接続されている。点順次トランジスタ１４９０のゲート電極は、点順次線ＣＬＰに接続されている。電流源トランジスタ１１２のドレイン端子と電流基準線ＳＣＬは、電流基準トランジスタ１４８８のソース・ドレイン端子間を介して接続されている。電流基準トランジスタ１４８８のゲート電極は、信号線ＧＣに接続されている。電流源トランジスタ１１２のソース端子と電流線ＣＬは、電流入力トランジスタ１４８３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ１４８３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、端子Ｂに接続されている。

上記構成において、点順次トランジスタ１４９０のソース端子及びドレイン端子の電流保持トランジスタ１４８４のソース及びドレイン端子と接続されていない側が、電流基準線ＳＣＬに直接接続された構成であっても良い。勿論、これに限定されず、電流保持トランジスタ１４８４及び点順次トランジスタ１４９０は、その両方共が導通状態となった際に、電流源トランジスタ１１２のゲート電極の電位を電流基準線ＳＣＬの電位と等しくするように接続されていれば良い。

電流保持トランジスタ１４８４と点順次トランジスタ１４９０の配置を入れ替えても良い。電流源容量１１１は、電流保持トランジスタ１４８４のソース・ドレイン端子間及び点順次トランジスタ１４９０のソース・ドレイン端子間を順に介して、電流源トランジスタ１１２のドレイン端子と接続されている構成であっても良いし、電流源容量１１１は、点順次トランジスタ１４９０のソース・ドレイン端子間及び電流保持トランジスタ１４８４のソース・ドレイン端子間を順に介して、電流源トランジスタ１１２のドレイン端子と接続されている構成であっても良い。

図４７に示す構成の電流源回路１０２と、図１３に示す構成のスイッチ部１０１を有する画素１００が、ｘ列ｙ行のマトリクス状に配置した画素領域の一部の回路図を図４８に示す。図４８において、第ｉ行ｊ列、第（ｉ＋１）行ｊ列、第ｉ行（ｊ＋１）列、第（ｉ＋１）行（ｊ＋１）列の４画素のみを代表的に示す。図４１及び図１３と同じ部分は、同じ符号を用いて示し、説明は省略する。

なお、第ｉ行、第（ｉ＋１）行それぞれの画素行に対応する、走査線をＧｉ、Ｇｉ＋１、消去用信号線をＲＧｉ、ＲＧｉ＋１、信号線ＧＮをＧＮｉ、ＧＮｉ＋１、信号線ＧＨをＧＨｉ、ＧＨｉ＋１、信号線ＧＣをＧＣｉ、ＧＣｉ＋１、信号線ＧＥをＧＥｉ、ＧＥｉ＋１と表記する。また、第ｊ列、第（ｊ＋１）列それぞれの画素列に対応する、映像信号入力線ＳをＳｊ、Ｓｊ＋１、電源線ＷをＷｊ、Ｗｊ＋１、電流線ＣＬをＣＬｊ、ＣＬｊ＋１、電流基準線ＳＣＬをＳＣＬｊ、ＳＣＬｊ＋１、配線ＷＣＯをＷＣＯｊ、ＷＣＯｊ＋１、点順次線ＣＬＰをＣＬＰｊ、ＣＬＰｊ＋１と表記する。電流線ＣＬｊ、ＣＬｊ＋１には、画素領域外部より基準電流が入力される。１０６は発光素子である。発光素子１０６の画素電極は端子Ｄに接続され、対向電極は、対向電位が与えられている。なお、本実施例では、同一トランジスタ方式の電流源回路の構成例を示したが、マルチゲート方式の電流源回路にも適用できる。すなわち、図５８（Ａ）（Ｂ）において、電流保持トランジスタ８８４と直列に点順次トランジスタを配置すればよい。

本実施例では、実施の形態２において図１４で示した画素構成に関し、各画素の電流源トランジスタ１１２をｎチャネル型で構成した例を示す。ここでは、発光素子１０６の画素電極を陽極とし、対向電極を陰極とした例を示す。従って実施の形態２と重複する部分の説明は省略する。

図５２に、本実施例の画素構成を示す回路図を示す。なお、図５２において、図１４と同じ部分は同じ符号を用いて示す。図５２において電流源回路１０２は、電流源容量１１１、電流源トランジスタ１１２、電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５、電流線ＣＬ、信号線ＧＮ、信号線ＧＨ、信号線ＧＳとによって構成される。

電流源トランジスタ１１２のゲート電極と、電流源容量１１１の一方の電極は接続されている。また、電流源容量１１１の他方の電極は、電流源トランジスタ１１２のソース端子と接続されている。電流源トランジスタ１１２のソース端子が電流停止トランジスタ２０５を介して、電流源回路１０２の端子Ｂに接続されている。電流停止トランジスタ２０５のゲート電極は、信号線ＧＳに接続されている。

電流源トランジスタ１１２のゲート電極とドレイン端子は、電流保持トランジスタ２０４のソース・ドレイン端子間を介して、接続されている。電流保持トランジスタ２０４のゲート電極は、信号線ＧＨに接続されている。電流源トランジスタ１１２のソース端子と電流線ＣＬは、電流入力トランジスタ２０３のソース・ドレイン端子間を介して接続されている。電流入力トランジスタ２０３のゲート電極は、信号線ＧＮに接続されている。また、電流源トランジスタ１１２のドレイン端子は、端子Ａに接続されている。

この際図３で説明したように、電流源容量１１１の接続先を変更してもよい。つまり、画素への設定動作により電流源容量１１１の保持したＶｇｓと実際に発光するときのＶｇｓがかわらないようにすればよい。そのための一例としては、電流源トランジスタ１１２のゲート電極とソース端子の間に電流源容量１１１を接続すればよい。つまり、電流源回路の部分は画素の設定動作時には、図６６（ａ）のようになり発光時には、図６６（ｂ）のようになっていればよい。

図５２においてスイッチ部１０１は、実施の形態１で図１３で示した構成とほぼ同じであるが、駆動トランジスタ３０２もｎチャネル型で構成した例を示した。このように、本実施例において図５２で示した構成の画素では、画素を構成するトランジスタを全てｎチャネル型とすることができる。このように、単極性のトランジスタで回路を構成すれば、トランジスタを作製する上での手順を省きコストを低くすることが可能となる。

本実施例は、他の実施の形態及び実施例と自由に組み合わせて実施することが可能である。

本実施例では、実施の形態１において図５で示した画素構成において、各画素に配置したカレントトランジスタ１４０５を複数の画素で共有した例を示す。

図５３は、本実施例の画素構成を示す回路図である。なお、図５３において図５と同じ部分は同じ符号を用いて示し、説明は省略する。図５３において、第ｉ行ｊ列の画素と、第（ｉ＋１）行ｊ列の画素のカレントトランジスタ１４０５を共有している。また、第ｉ行（ｊ＋１）列の画素と、第（ｉ＋１）行（ｊ＋１）列の画素のカレントトランジスタ１４０５を共有している。

図５３では、２画素でカレントトランジスタ１４０５を共有した例を示した。なお、これに限定されず、一般に、複数の画素でカレントトランジスタ１４０５を共有することができる。上記構成によって、１画素あたりに配置されたトランジスタの数及び信号線の数を減らすことができる。こうして、開口率の高い表示装置が得られる。

本実施例は、他の実施の形態や実施例と自由に組み合わせて実施することが可能である。

本実施例では、本発明の表示装置の画素に信号を入力する、駆動回路の構成例を示す。図５４は、信号線駆動回路の構成を示すブロック図である。図５４において信号線駆動回路５４００は、シフトレジスタ５４０１と、第１のラッチ回路５４０２と、第２のラッチ回路５４０３とによって構成されている。シフトレジスタ５４０１の出力したサンプリングパルスに従って、第１のラッチ回路５４０２は映像信号ＶＤを保持する。ここで、第１のラッチ回路５４０２に入力される映像信号ＶＤは、表示装置に入力されたデジタルビデオ信号を、時間分割階調方式で表示を行うために加工した信号である。表示装置に入力されたデジタルビデオ信号は、時分割階調映像信号処理回路５４１０によって映像信号ＶＤに変換され、信号線駆動回路５４００の第１のラッチ回路５４０２に入力される。第１のラッチ回路５４０２に、１水平期間分の映像信号ＶＤが保持されると、第２のラッチ回路５４０３にラッチパルスＬＰが入力される。こうして、第２のラッチ回路５４０３は、１水平期間分の映像信号ＶＤを一斉に保持すると同時に各画素の映像信号入力線Ｓへ出力する。

以下に、信号線駆動回路５４００の構成例を図５５に示す。なお、図５５において、図５４と同じ部分は同じ符号を用いて示す。ここで図５５においては、第１列の映像信号入力線Ｓ１に対応する、第１のラッチ回路５４０２の一部、５４０２ａと、第２のラッチ回路５４０３の一部、５４０３ａのみを代表で示す。シフトレジスタ５４０１は、複数のクロックドインバータと、インバータと、スイッチと、ＮＡＮＤ回路によって構成されている。シフトレジスタ５４０１には、クロックパルスＳ＿ＣＬＫ及びクロックパルスＳ＿ＣＬＫの極性が反転した反転クロックパルスＳ＿ＣＬＫＢ、スタートパルスＳ＿ＳＰ、走査方向切り替え信号Ｌ／Ｒが入力される。こうして、シフトレジスタ５４０１は、複数のＮＡＮＤ回路より順にシフトしたパルス（サンプリングパルス）を出力する。シフトレジスタ５４０１より出力されたサンプリングパルスは、第１のラッチ回路５４０２ａに入力される。サンプリングパルスが入力されると、第１のラッチ回路５４０２ａは、映像信号ＶＤを保持する。第１のラッチ回路５４０２が、全ての映像信号入力線Ｓに入力する映像信号（１水平期間分の映像信号）ＶＤを保持したら、第２のラッチ回路５４０３にラッチパルスＬＰ及びラッチパルスＬＰの極性が反転した反転ラッチパルスＬＰＢが入力される。こうして、第２のラッチ回路５４０３は、全ての映像信号入力線Ｓに一斉に映像信号ＶＤを出力する。

図５６は、走査線駆動回路の構成例を示す回路図である。図５６において、走査線駆動回路３６１０は、複数のクロックドインバータと、インバータと、スイッチと、ＮＡＮＤ回路とによって構成されるシフトレジスタ３６０１を有する。シフトレジスタ３６０１には、クロックパルスＧ＿ＣＬＫ及びクロックパルスＧ＿ＣＬＫの極性が反転した反転クロックパルスＧ＿ＣＬＫＢ、スタートパルスＧ＿ＳＰ、走査方向切り替え信号Ｕ／Ｄが入力される。こうして、シフトレジスタ３６０１は、複数のＮＡＮＤ回路より順にシフトしたパルス（サンプリングパルス）を出力する。サンプリングパルスは、バッファを介して、走査線Ｇに出力される。こうして、走査線Ｇに信号を入力する。

本実施例では、信号線駆動回路及び走査線駆動回路は、シフトレジスタを有する構成としたが、デコーダ等を用いたものであっても良い。なお、本発明の表示装置の駆動回路としては、公知の構成の駆動回路を自由に用いることができる。

本実施例では、時間階調方式で表示動作を行う場合の画素の設定動作の一例を示す。

リセット期間において、各画素行を順に選択し非表示期間が始まる。ここで、走査線を順に選択する周波数と同じ周波数で、各画素行の設定動作を行うことができる。例えば、図１３に示した構成のスイッチ部を用いる場合に注目する。走査線Ｇや消去用信号線ＲＧを順に選択する周波数と同じ周波数で、各画素行を選択し画素の設定動作を行うことができる。ただし、１行分の選択期間の長さでは、画素の設定動作を十分に行うことが難しい場合がある。そのときは、複数行分の選択期間を用いて、ゆっくりと画素の設定動作を行ってもよい。ゆっくりと画素の設定動作を行うとは、電流源回路が有する電流源容量に、所定の電荷を蓄積する動作を長い時間をかけて行うことを示す。

このように、複数行分の選択期間を用いて、且つ、リセット期間での消去用信号線ＲＧ等を選択する周波数と同じ周波数を用いて、各行を選択していくため、行をとびとびに選択していくことになる。よって、全ての行の画素の設定動作を行うためには、複数の非表示期間において設定動作を行う必要がある。

次いで、上記手法を用いる際の表示装置の構成及び駆動方法について詳細に説明する。まず、複数本の走査線が選択される期間と同じ長さの期間を用いて、１行の画素の設定動作を行う駆動方法について図５９を用いて説明する。図５９では例として、１０本の走査線が選択される期間に１行の画素の設定動作を行うタイミングチャートを示した。

図５９（Ａ）に、各フレーム期間における各行の動作を示す。なお、実施の形態１において図７で示したタイミングチャートと同じ部分は、同じ符号を用いて示し説明は省略する。ここでは、１フレーム期間を３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割した例を示した。なお、サブフレーム期間ＳＦ２及びＳＦ３においてそれぞれ、非表示期間Ｔｕｓが設けられる構成とする。非表示期間Ｔｕｓ中に、画素の設定動作が行われる（図中期間Ａ及び期間Ｂ）。

次いで、期間Ａ及び期間Ｂの動作について、詳細に説明する。説明には、図５９（Ｂ）を用いる。なお図中では、画素の設定動作を行う期間を、信号線ＧＮが選択される期間で示した。一般に、ｉ（ｉは自然数）行目の画素の信号線ＧＮをＧＮｉで示した。まず、第１のフレーム期間Ｆ１の期間Ａにおいて、ＧＮ１、ＧＮ１１、ＧＮ２１、・・・ととびとびに選択される。こうして、１行目、１１行目、２１行目、・・・の画素の設定動作が行われる（期間１）。次いで、第１のフレーム期間Ｆ１の期間Ｂにおいて、ＧＮ２、ＧＮ１２、ＧＮ２２、・・・が選択される。こうして、２行目、１２行目、２２行目、・・・の画素の設定動作が行われる（期間２）。上記動作を５フレーム期間繰り返すことによって、全ての画素の設定動作が一通り行われる。

ここで、１行の画素の設定動作に用いることができる期間をＴｃと表記する。上記駆動方法を用いる場合、Ｔｃを走査線Ｇの選択期間の１０倍に設定することが可能である。こうして、１画素あたりの設定動作に用いる時間を長くすることができ、効率良く正確に画素の設定動作を行うことができる。なお、一通りの設定動作では十分でない場合に、上記動作を複数回繰り返しても良い。こうして、徐々に画素の設定動作を行っても良い。

次いで、上記駆動方法を用いる際の駆動回路の構成について説明する。説明には、図６０を用いる。なお、図６０では信号線ＧＮに信号を入力する駆動回路を示した。しかし、電流源回路が有するその他の信号線に入力される信号についても同様である。画素の設定動作を行うための駆動回路の構成例を２つ挙げる。

第１の例は、シフトレジスタの出力を切り替え信号によって切り替え、信号線ＧＮに出力する構成の駆動回路である。この駆動回路（設定動作用駆動回路）の構成の例を、図６０（Ａ）に示す。設定動作用駆動回路５８０１は、シフトレジスタ５８０２と、ＡＮＤ回路と、インバータ回路（ＩＮＶ）等によって構成される。なおここでは、シフトレジスタ５８０２のパルス出力期間の４倍の期間、１本の信号線ＧＮを選択する構成の駆動回路を例に示した。設定動作用駆動回路５８０１の動作について説明する。シフトレジスタ５８０２の出力は、切り替え信号５８０３によって選択され、ＡＮＤ回路を介して信号線ＧＮに出力される。

第２の例は、シフトレジスタの出力により、特定の行を選択する信号をラッチする構成の駆動回路である。この駆動回路（設定動作用駆動回路）の構成の例を図６０（Ｂ）に示す。設定動作用駆動回路５８１１は、シフトレジスタ５８１２と、ラッチ１回路５８１３と、ラッチ２回路５８１４とを有する。

設定動作用駆動回路５８１１の動作について説明する。シフトレジスタ５８１２の出力により、ラッチ１回路５８１３は行選択信号５８１５を順に保持する。ここで、行選択信号５８１５は任意の行を選択する信号である。ラッチ１回路５８１３に保持された信号は、ラッチ信号５８１６によってラッチ２回路５８１４に転送される。こうして、特定の信号線ＧＮに信号が入力される。こうして、非表示期間において電流源回路の設定動作を行うことができる。

なお、表示期間中であっても、カレントミラー方式の電流源回路の場合は、設定動作を行うことができる。また、同一トランジスタ方式の電流源回路やマルチゲート方式の電流源回路でも、表示期間を一旦中断して、電流源回路の設定動作を行い、その後、表示期間を再開するような駆動方法を用いても良い。

本実施の形態は、実施の形態１〜実施の形態３や、実施例１〜実施例１１と自由に組み合わせて実施することが可能である。

本実施例では、画素の設定動作に関して、他の実施例とは異なる方法について説明する。

実施の形態１等では画素１行ずつ選択し、画素の設定動作を行っていた。あるいは、とびとびの行を選択して、画素の設定動作を行っていた。どちらの場合も、ある行の画素の設定動作を行っている間は、同時に別の行の画素の設定動作を行うことはなかった。本実施例では、上述した手法とは異なる画素の設定動作の手法について説明する。つまり、ある瞬間において、１本の電流線を用いて、同時に複数の画素に対して画素の設定動作を行ってもよい。その場合、各々の画素の電流源回路には、複数の画素の電流源回路によって平均化された電流が流れることとなる。従って、電流が入力される複数の画素間で、それら画素の電流源回路の特性がばらつくと、そのばらつきの影響をうけ、各画素の電流源回路が各々流すように設定される電流値がばらついてしまう。しかし、複数の画素で同時に画素の設定動作を行うと、１本の電流線に接続された画素分、該電流線に流す電流の値を大きくする必要がある。このように、電流線に流す電流値が大きくなるため、画素の設定動作を素早く行うことができる。このとき、同時に画素の設定動作が行われる行を、重複させておこなってもよい。例えば、１行目と２行目を同時に行い、２行目と３行目を同時に行い、３行目と４行目を同時に行うというように重複させてもよい。

また、同時に画素の設定動作が行われる行を、ある任意の時間ごとに、変更してもよい。例えば、あるときは、ダミー行と１行目を同時に行い、２行目と３行目を同時に行い、４行目と５行目を同時に行いというように、また別の時には、１行目と２行目を同時に行い、３行目と４行目を同時に行い、５行目と６行目を同時に行いというようにしてもよい。この手法により、特性のバラツキを時間的に平均化させることができる。

なお、本実施例に示した画素の設定動作の手法は、電流源回路の構成には依存しないため、全ての構成に適用できる。

本実施例では、電流線に関して、他の実施例とは異なる構成について述べる。実施例１３を省く他の実施例では、１列分の画素には１本の電流線が配置されていた。この場合、同時には、１本の電流線につき１個の画素の設定動作しかできなかったが、１列分の画素に複数本の電流線を設けるようにしてもよい。

例えば、１本目の電流線には、偶数行目の画素が接続され、２本目の電流線には、奇数行目の画素が接続されるようにする。すると、偶数行目と奇数行目とで、同時に２行分の画素の設定動作を行うことができる。従って、１画素分の画素の設定動作を行う期間を長くしたり、全画素の画素の設定動作を行う期間を短くすることが出来る。

その他にも、画面を複数の領域にわけて、その領域の画素にのみ電流線が接続されているようにしてもよい。その結果、同時に複数行の画素に対して、画素の設定動作を行うことが出来る。従って、１画素分の画素の設定動作を行う期間を長くしたり、全画素の画素の設定動作を行う期間を短くすることが出来るようになる。

例えば、画面を上下の２つに分け、上半分は、その上に配置された基準電流出力回路と接続された電流線が配置されている。下半分は、その下に配置された基準電流出力回路と接続された電流線が配置されている。上半分の画素に配置された電流線と下半分の画素に配置された電流線とは、接続されていないとする。その結果、上半分の画素と下半分の画素とで、同時に画素の設定動作を行うことが出来る。

なお、本実施例は、電流源の回路の構成には依存しないため、全ての構成に適用できる。

本実施例では、実施の形態２において図７３（Ａ）で示した構成の画素を実際に作製した例を図７８で示す。図７８（Ａ）には、画素を実際に作製した際の上面図を示す。また、図７８（Ｂ）には、図７８（Ａ）に対応する回路図を示す。なお、図７３（Ａ）と同じ部分は同じ符号を用いて示し説明は省略する。また、図７８（Ａ）において発光素子１０６として、画素電極のみを示した。図７８では、消去トランジスタ３０４、電流保持トランジスタ２０４及び電流入力トランジスタ２０３は、それぞれ、ダブルゲート型のトランジスタで形成されている。

本実施例では、実施の形態３において図５７（Ａ）や図５７（Ｂ）で示した構成の電流源回路を有する画素の作製例を図７９に示す。図７９（Ａ）には、画素の上面図を示し、それに対応する等価回路図を図７９（Ｂ）に示す。なお、図７４と同じ部分は同じ符号を用いて示し説明は省略する。図７９では、図７４（Ａ）と異なり、消去トランジスタ３０４は、保持容量３０３と並列に接続されている。また、電流停止トランジスタ８０５のソース端子又はドレイン端子のうち、駆動トランジスタ３０２のソース端子又はドレイン端子と接続されていない側は、直接電源線Ｗと接続されている。

本実施例では、本発明の表示装置において、各画素に制御電流を入力する駆動回路の構成について説明する。各画素に入力する制御電流がばらつくと、各画素の電流源回路が出力する電流の電流値もばらついてしまう。そのため、各電流線にほぼ一定の制御電流を出力する構成の駆動回路が必要となる。そのような駆動回路の例を以下に示す。例えば、日本特願２００１―３３３４６２号、特願２００１―３３３４６６号、特願２００１―３３３４７０号、特願２００１―３３５９１７号又は特願２００１―３３５９１８号に示す構成の信号線駆動回路を用いることができる。つまり、該信号線駆動回路の出力電流を制御電流として各画素に入力することができる。本発明の表示装置において、上記の信号線駆動回路を適用することによって、各画素にほぼ一定の制御電流を入力することができる。こうして、画像の輝度のばらつきを更に低減することが可能である。

本実施例では、本発明を応用した表示システムについて説明する。ここで表示システムとは、表示装置に入力される映像信号を記憶するメモリや、表示装置の各駆動回路に入力する制御信号（クロックパルス、スタートパルス等）を出力する回路、それらを制御するコントローラ等を含んでいる。

表示システムの例を図２に示す。表示システムは、表示装置の他に、Ａ／Ｄ変換回路、メモリ選択スイッチＡ、メモリ選択スイッチＢ、フレームメモリ１、フレームメモリ２、コントローラ、クロック信号発生回路、電源発生回路を有する。

表示システムの動作について説明する。Ａ／Ｄ変換回路は、表示システムに入力された映像信号をデジタルの映像信号に変換する。フレームメモリＡ又はフレームメモリＢは、該デジタルの映像信号が記憶される。ここで、フレームメモリＡ又はフレームメモリＢを期間毎（１フレーム期間毎、サブフレーム期間毎）に使い分けることによって、メモリへの信号の書き込み及びメモリからの信号の読み出しに余裕を持たせることができる。ここで、フレームメモリＡ又はフレームメモリＢの使い分けは、コントローラによってメモリ選択スイッチＡ及びメモリ選択スイッチＢを切りかえることによって行われる。また、クロック発生回路はコントローラからの信号によってクロック信号等を発生させる。電源発生回路はコントローラからの信号によって、所定の電源を発生させる。メモリから読み出された信号、クロック信号、電源等は、ＦＰＣを介して表示装置に入力される。

なお、本発明を応用した表示システムは、図２に示した構成に限定されず、公知のあらゆる構成の表示システムにおいて本発明を応用することができる。

本実施例では、本発明の表示装置を利用した電子機器について図４６を用いて説明する。図４６（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体４６０１ａ、操作スイッチ４６０１ｂ、電源スイッチ４６０１ｃ、アンテナ４６０１ｄ、表示部４６０１ｅ、外部入力ポート４６０１ｆによって構成されている。本発明の表示装置は、表示部４６０１ｅに用いることができる。図４６（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体４６０２ａ、筐体４６０２ｂ、表示部４６０２ｃ、操作スイッチ４６０２ｄ、電源スイッチ４６０２ｅ、外部入力ポート４６０２ｆによって構成されている。本発明の表示装置は、表示部４６０２ｃに用いることができる。図４６（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体４６０３ａ、筐体４６０３ｂ、記録媒体４６０３ｃ、表示部４６０３ｄ、音声出力部４６０３ｅ、操作スイッチ４６０３ｆによって構成されている。本発明の表示装置は、表示部４６０３ｄに用いることができる。図４６（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体４６０４ａ、筐体４６０４ｂ、表示部４６０４ｃ、操作スイッチ４６０４ｄによって構成されている。本発明の表示装置は、表示部４６０４ｃに用いることができる。図４６（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体４６０５ａ、モニター部４６０５ｂ、頭部固定バンド４６０５ｃ、表示部４６０５ｄ、光学系４６０５ｅによって構成されている。本発明の表示装置は、表示部４６０５ｄに用いることができる。図４６（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体４６０６ａ、筐体４６０６ｂ、接続部４６０６ｃ、受像部４６０６ｄ、接眼部４６０６ｅ、バッテリー４６０６ｆ、音声入力部４６０６ｇ、表示部４６０６ｈによって構成されている。本発明の表示装置は、表示部４６０６ｈに用いることができる。

本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。本実施例は、実施の形態１〜実施の形態３及び実施例１〜実施例１８と自由に組み合わせて実施することが可能である。

本発明の表示装置の画素の駆動方法を示す模式図である。本発明の表示装置を用いた表示システムを示す図である。本発明の表示装置の画素の構成を示すブロック図である。本発明の表示装置の電流源回路の回路図である。本発明の表示装置の画素部の回路図である。本発明の表示装置の画素の設定動作のタイミングチャートを示す図である。本発明の表示装置の画像表示動作のタイミングチャートを示す図である。本発明の表示装置の基準電流入力回路の構成を示すブロック図である。本発明の表示装置の基準電流入力回路の構成を示す回路図である。本発明の表示装置の基準電流入力回路の動作を示すタイミングチャートを示す図である。本発明の表示装置の基準電流入力回路の動作方法を示す図である。本発明の表示装置の電流源回路の回路図である。本発明の表示装置のスイッチ部の回路図である。本発明の表示装置の画素部の回路図である。本発明の表示装置の画素の設定動作のタイミングチャートを示す図である。本発明の表示装置の画像表示動作及びそのタイミングチャートを示す図である。本発明の表示装置の電流源回路の回路図である。本発明の表示装置の画素部の回路図である。本発明の表示装置の画素の設定動作のタイミングチャートを示す図である。本発明の表示装置の参照電流源回路の切り替え回路の構成を示す図である。発明の表示装置の電流源回路の回路図である。本発明の表示装置の画素部の回路図である。本発明の表示装置の電流源回路の回路図である。本発明の表示装置の電流源回路の回路図である。本発明の表示装置の電流源回路の回路図である。本発明の表示装置の画素部の回路図である。従来の表示装置の駆動方法のタイミングチャートを示す図である。従来の表示装置の駆動方法を示す図である。従来の表示装置の画素の回路図である。従来の表示装置の画素の回路図である。従来の表示装置の駆動トランジスタの動作領域を示す図である。従来の表示装置の駆動トランジスタの動作点を示す図である。従来の表示装置の画素の回路図である。従来の表示装置の駆動方法を示す図である。従来の表示装置の駆動方法のタイミングチャートを示す図である。従来の表示装置の発光素子の劣化による駆動トランジスタの動作点の変化を示す図である。従来の表示装置の発光素子の劣化による駆動トランジスタの動作点の変化を示す図である。本発明の表示装置の電流源回路の構成を示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の画像表示動作及びそのタイミングチャートを示す図である。本発明の表示装置の電流源回路の構成を示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の画素のスイッチ部の回路図である。本発明の表示装置の電流源回路の構成を示す図である。発明の表示装置の画素部の構成を示す図である。本発明の表示装置を応用した電子機器を示す図である。本発明の表示装置の電流源回路の構成を示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の駆動方法のタイミングチャートを示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の画素部の構成を示す図である。本発明の表示装置の信号線駆動回路の構成を示すブロック図である。本発明の表示装置の信号線駆動回路の構成を示す図である。本発明の表示装置の走査線駆動回路の構成を示す図である。本発明の表示装置の電流源回路の構成を示す図である。本発明の表示装置の電流源回路の構成を示す図である。本発明の表示装置の画素の設定動作を示すタイミングチャートを示す図である。本発明の表示装置の走査線駆動回路の構成を示す図である。本発明の表示装置の画素の状態を示す模式図である。本発明の表示装置の画素の状態を示す模式図である。本発明の表示装置の画素の状態を示す模式図である。本発明の表示装置の画素の状態を示す模式図である。本発明の表示装置の画素の状態を示す模式図である。本発明の表示装置の画素の状態を示す模式図である。本発明の表示装置の画素の電流源回路の回路図である。本発明の表示装置の画素の電流源回路の回路図である。本発明の表示装置の画素の電流源回路の回路図である。本発明の表示装置の画素の電流源回路の回路図である。本発明の表示装置の画素の電流源回路の回路図である。本発明の表示装置の画素の電流源回路の回路図である。本発明の表示装置の画素の構成を示す回路図である。本発明の表示装置の画素の構成を示す回路図である。本発明の表示装置の画素の構成を示す回路図である。本発明の表示装置の画素の構成を示す回路図である。本発明の表示装置の画素の構成を示す回路図である。本発明の表示装置の画素の構成を示す上面図（Ａ）と回路図（Ｂ）である。本発明の表示装置の画素の構成を示す上面図（Ａ）と回路図（Ｂ）である。

Claims

第１の電流をトランジスタに入力して前記トランジスタのドレイン電流とし、前記トランジスタのゲート電圧を保持する機能を有する手段と、
デジタルの映像信号によって前記トランジスタのソースとドレイン間に電圧を印加するか否かを制御して、保持された前記ゲート電圧によって定まる前記トランジスタのドレイン電流を発光素子に流すか否かを制御する手段と、を有する画素を複数有し、
複数の前記画素のそれぞれに設けられた前記発光素子は互いに異なる色に発光し、
複数の前記画素において、前記第１の電流の電流値は互いに異なることを特徴とする表示装置。
請求項１において、
前記トランジスタのゲートとドレインを電気的に接続する手段を有することを特徴とする表示装置。
請求項１又は請求項２において、
前記画素に入力される前記デジタルの映像信号は、１ビットの信号であることを特徴とする表示装置。