JP3635976B2 - エレクトロルミネセンス表示装置 - Google Patents
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- 238000005401 electroluminescence Methods 0.000 title claims description 44
- 239000010409 thin film Substances 0.000 claims description 52
- 230000004044 response Effects 0.000 claims description 3
- 238000004020 luminiscence type Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は、１画素分のエレクトロルミネセンス素子と、この１画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数配置して構成されたエレクトロルミネセンス表示装置に係り、特にエレクトロルミネセンス素子を駆動する電荷を蓄積する静電容量と、前記ドライブ薄膜トランジスタの相互コンダクタンスの値とによって規制される電荷を１画素分のエレクトロルミネセンス素子に与えて階調表示を可能としたエレクトロルミネセンス表示装置に関する。
【０００２】
【従来の技術】
従来のエレクトロルミネセンス表示装置は、例えば特開平８−１２９３５９号公報に記載されているように、１画素分のエレクトロルミネセンス素子と、この１画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数配置して構成してなるものが知られている。
【０００３】
このエレクトロルミネセンス表示装置における前記駆動回路は、１画素分のエレクトロルミネセンス素子を複数のドライブ薄膜トランジスタで選択的に駆動できるようにしたものであり、具体的には次のように構成されている。すなわち、複数のドライブ薄膜トランジスタは並列接続されており、これら並列回路はエレクトロルミネセンス素子に直列接続されている。また、複数のドライブ薄膜トランジスタとエレクトロルミネセンス素子の直列回路は電源に接続されている。
【０００４】
そして、各ドライブ薄膜トランジスタは、それぞれ相互コンダクタンスを異にしたもので構成されている。各ドライブ薄膜トランジスタには、駆動電圧を保持するラッチ回路が設けられている。これらラッチ回路は、選択トランジスタに接続されており、この選択トランジスタから供給されるアナログ駆動電圧を保持できるようになっている。
【０００５】
ドライブ薄膜トランジスタは、ラッチ回路に蓄積された駆動電圧にしたがった電流を流し、エレクトロルミネセンス素子に流れる電流値を制御している。
【０００６】
ところで、エレクトロルミネセンス素子を駆動する電流量は数マイクロアンペア程度と小さい値である。そこで、最小寸法のドライブ薄膜トランジスタをデジタル信号でスイッチングすると、そのままではドライブ薄膜トランジスタの抵抗が小さいため、微小電流領域を制御することが不可能になる。
【０００７】
このため、ドライブ薄膜トランジスタのゲートの長さを大きくしたり、ドライブ薄膜トランジスタに直列に高抵抗を接続したりして、エレクトロルミネセンス素子に流れる電流を制御していた。
【０００８】
【発明が解決しようとする課題】
しかしながら、ドライブ薄膜トランジスタに対する上述した従来の対策では、画素内において、ドライブ薄膜トランジスタや抵抗の専有する面積が大きくなり、エレクトロルミネセンス素子の面積が小さくなってしまうという欠点があった。
【０００９】
また、従来のエレクトロルミネセンス表示装置によれば、デジタル信号で駆動するため、階調数の増加に伴ってドライブ薄膜トランジスタも増加するので、前述の欠点に加えた他にエレクトロルミネセンス表示装置を製造する上の歩留りが低下するなどの問題があった。
【００１０】
そこで、本発明の目的は、上述した問題点を解決し、製造工程の簡素化を図り、かつ、エレクトロルミネセンス素子に流れる電流値の調整を簡単にしたエレクトロルミネセンス表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るエレクトロルミネセンス表示装置は、一画素分のエレクトロルミネセンス素子と、前記一画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数個備えてなるエレクトロルミネセンス表示装置において、前記駆動回路は、複数の選択信号に応じて階調信号を出力する複数の選択トランジスタと、前記各選択トランジスタからの階調信号を前記エレクトロルミネセンス素子の駆動電圧としてそれぞれ保持するラッチ回路と、前記ラッチ回路に蓄積された駆動電圧を入力ゲートに受入れフローティングゲートを介して前記エレクトロルミネセンス素子に流れる電流値を制御する少なくとも一つのドライブ薄膜トランジスタとを備えたことを特徴とする。
【００１２】
本発明に係るエレクトロルミネセンス表示装置では、複数の階調信号が各ラッチ回路に蓄積されており、これらが各入力ゲートに別々に入力されるようになっていて、各ラッチ回路からの電荷量が各入力ゲートに印加されると、その電荷量に応じてフローティングゲートを介してチャネル層にチャネルが形成される。これにより、ドライブ薄膜トランジスタの相互コンダクタンスが変化し、その相互コンダクタンスに応じて電流が流れることになり、この電流に応じてエレクトロルミネセンス素子が発光する。
【００１３】
本発明の他の形態では、前記ドライブ薄膜トランジスタは、前記各チッチ回路に蓄積された駆動電圧をそれぞれ受け入れる入力ゲートと、前記各入力ゲート及び他の回路とも絶縁されているフローティングゲートとを備え、前記各数の入力ゲートを選択して駆動電圧をフローティングゲートを介して受け入れることにより、前記ドライブ薄膜トランジスタの相互コンダクタンスを段階的に設定可能としたことを特徴とする。この形態では、入力ゲートにはデジタルの階調信号が入力されるものであり、複数の入力ゲートに印加される電荷量に応じて相互コンダクタンスが変化して出力電流値を可変することができる。
【００１４】
本発明のさらに他の形態では、前記ドライブ薄膜トランジスタは、前記フローティングゲートと複数の入力ゲートとの対向面積を種々に設定し、前記複数の入力ゲートを任意に選択することにより、前記ドライブ薄膜トランジスタの相互コンダクタンスを種々設定可能にしてなることを特徴とする。この形態では、入力ゲートとフローティングゲートとの対向面積に応じて相互コンダクタンスが変化する。
【００１５】
本発明の他の形態では、前記ドライブ薄膜トランジスタは、前記複数の入力ゲートのうちの１つの入力ゲートに所定の電圧を印加しておき、これ以外の入力ゲートに電圧を印加したときに出力電流が流れ始めるしきい値電圧を、前記所定の電圧値によって制御可能にしたことを特徴とする。この形態では、一つの入力ゲートに所定の電圧を印加可能にして、しきい値電圧を制御可能にしている。
【００１６】
さらに他の形態では、前記ドライブ薄膜トランジスタは、前記フローティングゲートに電荷を注入することにより、入力ゲートに電圧を印加したときに出力電流が流れ始めるしきい値電圧を制御可能にしたことを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態を示す回路図である。この図１において、エレクトロルミネセンス表示装置２は、一画素分のエレクトロルミネセンス素子４と、前記一画素分のエレクトロルミネセンス素子４を駆動する駆動回路６とを複数個備えてなる構成されている。
【００１９】
また、上述した駆動回路６は、複数の選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３に応じて階調信号Ｓｋ１，Ｓｋ２，Ｓｋ３を出力する複数の選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３と、前記各選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３からの階調信号Ｓｋ１，Ｓｋ２，Ｓｋ３を前記エレクトロルミネセンス素子４の駆動電圧としてそれぞれ保持するラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３と、前記各ラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３に蓄積された各駆動電圧を入力ゲートＧ１，Ｇ２，Ｇ３に受入れフローティングゲートＦＧを介して前記エレクトロルミネセンス素子４に流れる電流値を制御する少なくとも一つのドライブ薄膜トランジスタＱとを備えている。
【００２０】
さらに、詳細に説明すると、選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のゲートには、選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３がそれぞれ印加されるようになっている。また、選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各一方の電極には、階調信号Ｓｋ１，Ｓｋ２，Ｓｋ３が印加されるようになっている。選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の他方の電極は、それぞれラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３に接続されている。
【００２１】
ラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３は、この実施の形態では、コンデンサＣ１，Ｃ２，Ｃ３から構成されている。コンデンサＣ１，Ｃ２，Ｃ３の各一端は共通にされて電源の一方の出力端子に接続されている。また、コンデンサＣ１，Ｃ２，Ｃ３の他端は、各選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の他方の電極に接続されるとともに、ドライブ薄膜トランジスタＱの各入力ゲートＧ１，Ｇ２，Ｇ３に接続されている。
【００２２】
ドライブ薄膜トランジスタＱは、複数の入力ゲートＧ１，Ｇ２，Ｇ３と、フローティングゲートＦＧとを備えている。このフローティングゲートＦＧは、他の回路と独立しており、入力ゲートＧ１，Ｇ２，Ｇ３とチャネル層との間に配置されている。ドライブ薄膜トランジスタＱのソースは、電源の一方の出力端子に接続されている。また、ドライブ薄膜トランジスタＱのドレインは、ダイオード表示されたエレクトロルミネセンス素子４のアノードに接続されている。
【００２３】
前記エレクトロルミネセンス素子４のカソードは、電源の他方の出力端子に接続されている。
【００２４】
このように構成された第１の実施の形態の動作を説明する。選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３によって選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のうちの所定の選択トランジスタＴｒが選択される。このとき、階調信号Ｓｋ１，Ｓｋ２及び／又は階調信号Ｓｋ３が伝達されると、選択された選択トランジスタＴｒを介してラッチ回路Ｌｈ１，Ｌｈ２及び／又はラッチ回路Ｌｈ３のコンデンサＣ１，Ｃ２及び／又はコンデンサＣ３に階調信号が記憶保持される。前記選択されたコンデンサＣ１，Ｃ２及び／又はコンデンサＣ３の電圧は、選択トランジスタＴｒ１，Ｔｒ２及び／又は選択トランジスタＴｒ３が非選択期間においても記憶保持されている。
【００２５】
この選択されたコンデンサＣ１，Ｃ２及び／又はコンデンサＣ３の電荷量は、フローティングゲートＦＧを介してチャネル層にチャネルを形成させる。すなわち、これにより、ドライブ薄膜トランジスタＱはオンとなり、入力ゲートＧ１，Ｇ２及び／又は入力ゲートＧ３とソースとの間の電圧により決まるドライブ薄膜トランジスタＱの相互コンダクタンスに従って電流が流れることになり、エレクトロルミネセンス素子４が発光することになる。
【００２６】
この第１の実施の形態によれば、次の利点がある。
【００２７】
（１）エレクトロルミネセンス素子の面積を大きくとるとこができる。
【００２８】
（２）個々にドライブ薄膜トランジスタを形成させるのでははなく、フローティングゲートによって複数の入力ゲートをもった構造としているので、製造する上での歩留りは低下しない。
【００２９】
（３）階調信号及び選択信号ともにデジタルで駆動するため、動作が安定している。
【００３０】
〔第２の実施の形態〕
図２は、同第２の実施の形態に係るドライブ薄膜トランジスタの構造を示す平面図である。この図２において、ドライブ薄膜トランジスタＱは次のように構成されている。チャネル層Ｍには、ソース電極Ｓ及びドレイン電極Ｄを形成してある。これらソース電極Ｓ及びドレイン電極Ｄの間のチャネル層ＭにフローティングゲートＦＧが配置されている。フローティングゲートＦＧは、さらに図示右側に延長されており、このフローティングゲートＦＧと入力ゲートＧ１，Ｇ２，Ｇ３とを対向させている。ここで、入力ゲートＧ１，Ｇ２，Ｇ３は、フローティングゲートＦＧとの間で対向する面積Ｎ１，Ｎ２．Ｎ３（図２では斜線で示している）を変化させている。フローティングゲートＦＧは、入力ゲートＧ１，Ｇ２，Ｇ３はもちろん、その他の回路とも絶縁されている。
【００３１】
このように第２の実施の形態では、前記ドライブ薄膜トランジスタＱは、前記フローティングゲートＦＧと複数の入力ゲートＧ１，Ｇ２，Ｇ３との対向面積Ｎ１，Ｎ２，Ｎ３を種々に設定し、前記複数の入力ゲートＧ１，Ｇ２，Ｇ３に選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３を与えて選択することにより、前記ドライブ薄膜トランジスタＱの相互コンダクタンスを種々設定可能になる。
【００３２】
この第２の実施の形態では、複数の入力ゲートＧ１，Ｇ２，Ｇ３に選択的に電圧を与えることにより、ドライブ薄膜トランジスタＱは“２”のゲートの数乗通りの電流値を流すことができることになる。
【００３３】
〔第３の実施の形態〕
図３は、同第３の実施の形態を示す回路図である。この図３では、複数の入力ゲートＧｃ，Ｇ１，Ｇ２のうちの１つの入力ゲートＧｃに所定の電圧Ｖｃを印加しておき、これ以外の入力ゲートＧ１，Ｇ２にはラッチ回路Ｌｈ１，Ｌｈ２で記憶保持されている階調信号を供給できるようにしたものであり、選択トランジスタＴｒ１，Ｔｒ２が二つ、ラッチ回路Ｌｈ１，Ｌｈ２が二つとなったこと以外は第１の実施の形態とまったく同一の構成である。したがって、回路構成の説明は省略する。
【００３４】
この第３の実施の形態では、入力ゲートＧｃに印加される電圧Ｖｃによって、ドライブ薄膜トランジスタＱが流し得る電流量を制御している。すなわち、電圧Ｖｃによって、他の入力ゲートＧ１，Ｇ２に電圧が印加されたときに、ドライブ薄膜トランジスタＱの出力電流が流れ始めるしきい値電圧を、制御できることになる。
【００３５】
したがって、階調信号Ｓｋ１，Ｓｋ２の電圧や階調数の調節が可能になる。また、ドライブ薄膜トランジスタＱやエレクトロルミネセンス素子４の特性がばらついても、画素の間の輝度のばらつきを調整することができる。
【００３６】
〔第４の実施の形態〕
図４は、同第４の実施の形態を示す図である。この図４において、ドライブ薄膜トランジスタＱは、しきい値を調整するための電圧を印加する入力ゲートＧｃと、三つの入力ゲートＧ１，Ｇ２，Ｇ３とを備えたものであり、他の構成は第３の実施の形態と同様であるので説明を省略する。
【００３７】
この第４の実施の形態によれば、８階調にエレクトロルミネセンス素子４を駆動できるほか、入力ゲートＧ１，Ｇ２，Ｇ３のしきい値電圧を入力ゲートＧｃによって可変させることができる。
【００３８】
〔第５の実施の形態〕
第５の実施の形態は、回路構成として、第１の実施形態と同様なものを用いドライブ薄膜トランジスタは、更にフローティングゲートＦＧに電荷を注入することにより、しきい値電圧を制御可能にしている。ここで、しきい値とは、他の入力ゲートＧ１，Ｇ２,Ｇ３に電圧を印加したときに、ドライブ薄膜トランジスタＱが出力電流を流し始めるときの、入力ゲート電圧のことをいっている。
【００３９】
したがって、第５の実施の形態によれば、他の入力ゲートのしきい値電圧を調整可能になり、各種の応用が可能になる。
【００４０】
なお、上記第１の実施の形態及び第４の実施の形態において、１画素分のエレクトロルミネセンス素子４について３つの選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３による動作で説明し、第３の実施の形態では２つの選択トランジスタＴｒ１，Ｔｒ２による動作で説明したが、階調数に応じて４つ以上の選択トランジスタＴｒを使用することもできる。すなわち、選択トランジスタの数によって、“２”の選択トランジスタの数乗の階調を実現することができる。
【００４１】
また、上記第１の実施の形態や第２の実施の形態では、ラッチ回路Ｌｈは３つあるいは２つのコンデンサＣによって構成したもので説明したが、これに限ることなく、階調信号Ｓｋを記憶保持できるものであれば、メモリーやフリップフロップ等を用いてもよい。
【００４２】
さらに、ドライブ薄膜トランジスタは、異なるチャンネルのものであってもよい。上記第１〜第５の実施形態では、エレクトロルミネッセンス素子として、例えば有機エレクトロルミネッセンス素子を用いることができる。
【００４３】
【発明の効果】
以上説明したように本発明によれば次の効果を奏する。
【００４４】
（１）エレクトロルミネセンス素子の面積を大きくとるとこができる。
【００４５】
（２）個々にドライブ薄膜トランジスタを形成させるのでははなく、フローティングゲートによって複数の入力ゲートをもった構造としているので、製造する上での歩留りが向上する。
【００４６】
（３）階調信号及び選択信号ともにデジタルで駆動するため、動作が安定している。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図である。
【図２】同第２の実施の形態に係るドライブ薄膜トランジスタの構造を示す平面図である。
【図３】同第３の実施の形態を示す回路図である。
【図４】同第４の実施の形態を示す図である。
【符号の説明】
２ エレクトロルミネセンス表示装置
４ エレクトロルミネセンス素子
６ 駆動回路
Ｔｒ１，Ｔｒ２，Ｔｒ３ 選択トランジスタ
Ｑ ドライブ薄膜トランジスタ
【発明の属する技術分野】
本発明は、１画素分のエレクトロルミネセンス素子と、この１画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数配置して構成されたエレクトロルミネセンス表示装置に係り、特にエレクトロルミネセンス素子を駆動する電荷を蓄積する静電容量と、前記ドライブ薄膜トランジスタの相互コンダクタンスの値とによって規制される電荷を１画素分のエレクトロルミネセンス素子に与えて階調表示を可能としたエレクトロルミネセンス表示装置に関する。
【０００２】
【従来の技術】
従来のエレクトロルミネセンス表示装置は、例えば特開平８−１２９３５９号公報に記載されているように、１画素分のエレクトロルミネセンス素子と、この１画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数配置して構成してなるものが知られている。
【０００３】
このエレクトロルミネセンス表示装置における前記駆動回路は、１画素分のエレクトロルミネセンス素子を複数のドライブ薄膜トランジスタで選択的に駆動できるようにしたものであり、具体的には次のように構成されている。すなわち、複数のドライブ薄膜トランジスタは並列接続されており、これら並列回路はエレクトロルミネセンス素子に直列接続されている。また、複数のドライブ薄膜トランジスタとエレクトロルミネセンス素子の直列回路は電源に接続されている。
【０００４】
そして、各ドライブ薄膜トランジスタは、それぞれ相互コンダクタンスを異にしたもので構成されている。各ドライブ薄膜トランジスタには、駆動電圧を保持するラッチ回路が設けられている。これらラッチ回路は、選択トランジスタに接続されており、この選択トランジスタから供給されるアナログ駆動電圧を保持できるようになっている。
【０００５】
ドライブ薄膜トランジスタは、ラッチ回路に蓄積された駆動電圧にしたがった電流を流し、エレクトロルミネセンス素子に流れる電流値を制御している。
【０００６】
ところで、エレクトロルミネセンス素子を駆動する電流量は数マイクロアンペア程度と小さい値である。そこで、最小寸法のドライブ薄膜トランジスタをデジタル信号でスイッチングすると、そのままではドライブ薄膜トランジスタの抵抗が小さいため、微小電流領域を制御することが不可能になる。
【０００７】
このため、ドライブ薄膜トランジスタのゲートの長さを大きくしたり、ドライブ薄膜トランジスタに直列に高抵抗を接続したりして、エレクトロルミネセンス素子に流れる電流を制御していた。
【０００８】
【発明が解決しようとする課題】
しかしながら、ドライブ薄膜トランジスタに対する上述した従来の対策では、画素内において、ドライブ薄膜トランジスタや抵抗の専有する面積が大きくなり、エレクトロルミネセンス素子の面積が小さくなってしまうという欠点があった。
【０００９】
また、従来のエレクトロルミネセンス表示装置によれば、デジタル信号で駆動するため、階調数の増加に伴ってドライブ薄膜トランジスタも増加するので、前述の欠点に加えた他にエレクトロルミネセンス表示装置を製造する上の歩留りが低下するなどの問題があった。
【００１０】
そこで、本発明の目的は、上述した問題点を解決し、製造工程の簡素化を図り、かつ、エレクトロルミネセンス素子に流れる電流値の調整を簡単にしたエレクトロルミネセンス表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るエレクトロルミネセンス表示装置は、一画素分のエレクトロルミネセンス素子と、前記一画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数個備えてなるエレクトロルミネセンス表示装置において、前記駆動回路は、複数の選択信号に応じて階調信号を出力する複数の選択トランジスタと、前記各選択トランジスタからの階調信号を前記エレクトロルミネセンス素子の駆動電圧としてそれぞれ保持するラッチ回路と、前記ラッチ回路に蓄積された駆動電圧を入力ゲートに受入れフローティングゲートを介して前記エレクトロルミネセンス素子に流れる電流値を制御する少なくとも一つのドライブ薄膜トランジスタとを備えたことを特徴とする。
【００１２】
本発明に係るエレクトロルミネセンス表示装置では、複数の階調信号が各ラッチ回路に蓄積されており、これらが各入力ゲートに別々に入力されるようになっていて、各ラッチ回路からの電荷量が各入力ゲートに印加されると、その電荷量に応じてフローティングゲートを介してチャネル層にチャネルが形成される。これにより、ドライブ薄膜トランジスタの相互コンダクタンスが変化し、その相互コンダクタンスに応じて電流が流れることになり、この電流に応じてエレクトロルミネセンス素子が発光する。
【００１３】
本発明の他の形態では、前記ドライブ薄膜トランジスタは、前記各チッチ回路に蓄積された駆動電圧をそれぞれ受け入れる入力ゲートと、前記各入力ゲート及び他の回路とも絶縁されているフローティングゲートとを備え、前記各数の入力ゲートを選択して駆動電圧をフローティングゲートを介して受け入れることにより、前記ドライブ薄膜トランジスタの相互コンダクタンスを段階的に設定可能としたことを特徴とする。この形態では、入力ゲートにはデジタルの階調信号が入力されるものであり、複数の入力ゲートに印加される電荷量に応じて相互コンダクタンスが変化して出力電流値を可変することができる。
【００１４】
本発明のさらに他の形態では、前記ドライブ薄膜トランジスタは、前記フローティングゲートと複数の入力ゲートとの対向面積を種々に設定し、前記複数の入力ゲートを任意に選択することにより、前記ドライブ薄膜トランジスタの相互コンダクタンスを種々設定可能にしてなることを特徴とする。この形態では、入力ゲートとフローティングゲートとの対向面積に応じて相互コンダクタンスが変化する。
【００１５】
本発明の他の形態では、前記ドライブ薄膜トランジスタは、前記複数の入力ゲートのうちの１つの入力ゲートに所定の電圧を印加しておき、これ以外の入力ゲートに電圧を印加したときに出力電流が流れ始めるしきい値電圧を、前記所定の電圧値によって制御可能にしたことを特徴とする。この形態では、一つの入力ゲートに所定の電圧を印加可能にして、しきい値電圧を制御可能にしている。
【００１６】
さらに他の形態では、前記ドライブ薄膜トランジスタは、前記フローティングゲートに電荷を注入することにより、入力ゲートに電圧を印加したときに出力電流が流れ始めるしきい値電圧を制御可能にしたことを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態を示す回路図である。この図１において、エレクトロルミネセンス表示装置２は、一画素分のエレクトロルミネセンス素子４と、前記一画素分のエレクトロルミネセンス素子４を駆動する駆動回路６とを複数個備えてなる構成されている。
【００１９】
また、上述した駆動回路６は、複数の選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３に応じて階調信号Ｓｋ１，Ｓｋ２，Ｓｋ３を出力する複数の選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３と、前記各選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３からの階調信号Ｓｋ１，Ｓｋ２，Ｓｋ３を前記エレクトロルミネセンス素子４の駆動電圧としてそれぞれ保持するラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３と、前記各ラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３に蓄積された各駆動電圧を入力ゲートＧ１，Ｇ２，Ｇ３に受入れフローティングゲートＦＧを介して前記エレクトロルミネセンス素子４に流れる電流値を制御する少なくとも一つのドライブ薄膜トランジスタＱとを備えている。
【００２０】
さらに、詳細に説明すると、選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のゲートには、選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３がそれぞれ印加されるようになっている。また、選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各一方の電極には、階調信号Ｓｋ１，Ｓｋ２，Ｓｋ３が印加されるようになっている。選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の他方の電極は、それぞれラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３に接続されている。
【００２１】
ラッチ回路Ｌｈ１，Ｌｈ２，Ｌｈ３は、この実施の形態では、コンデンサＣ１，Ｃ２，Ｃ３から構成されている。コンデンサＣ１，Ｃ２，Ｃ３の各一端は共通にされて電源の一方の出力端子に接続されている。また、コンデンサＣ１，Ｃ２，Ｃ３の他端は、各選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の他方の電極に接続されるとともに、ドライブ薄膜トランジスタＱの各入力ゲートＧ１，Ｇ２，Ｇ３に接続されている。
【００２２】
ドライブ薄膜トランジスタＱは、複数の入力ゲートＧ１，Ｇ２，Ｇ３と、フローティングゲートＦＧとを備えている。このフローティングゲートＦＧは、他の回路と独立しており、入力ゲートＧ１，Ｇ２，Ｇ３とチャネル層との間に配置されている。ドライブ薄膜トランジスタＱのソースは、電源の一方の出力端子に接続されている。また、ドライブ薄膜トランジスタＱのドレインは、ダイオード表示されたエレクトロルミネセンス素子４のアノードに接続されている。
【００２３】
前記エレクトロルミネセンス素子４のカソードは、電源の他方の出力端子に接続されている。
【００２４】
このように構成された第１の実施の形態の動作を説明する。選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３によって選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のうちの所定の選択トランジスタＴｒが選択される。このとき、階調信号Ｓｋ１，Ｓｋ２及び／又は階調信号Ｓｋ３が伝達されると、選択された選択トランジスタＴｒを介してラッチ回路Ｌｈ１，Ｌｈ２及び／又はラッチ回路Ｌｈ３のコンデンサＣ１，Ｃ２及び／又はコンデンサＣ３に階調信号が記憶保持される。前記選択されたコンデンサＣ１，Ｃ２及び／又はコンデンサＣ３の電圧は、選択トランジスタＴｒ１，Ｔｒ２及び／又は選択トランジスタＴｒ３が非選択期間においても記憶保持されている。
【００２５】
この選択されたコンデンサＣ１，Ｃ２及び／又はコンデンサＣ３の電荷量は、フローティングゲートＦＧを介してチャネル層にチャネルを形成させる。すなわち、これにより、ドライブ薄膜トランジスタＱはオンとなり、入力ゲートＧ１，Ｇ２及び／又は入力ゲートＧ３とソースとの間の電圧により決まるドライブ薄膜トランジスタＱの相互コンダクタンスに従って電流が流れることになり、エレクトロルミネセンス素子４が発光することになる。
【００２６】
この第１の実施の形態によれば、次の利点がある。
【００２７】
（１）エレクトロルミネセンス素子の面積を大きくとるとこができる。
【００２８】
（２）個々にドライブ薄膜トランジスタを形成させるのでははなく、フローティングゲートによって複数の入力ゲートをもった構造としているので、製造する上での歩留りは低下しない。
【００２９】
（３）階調信号及び選択信号ともにデジタルで駆動するため、動作が安定している。
【００３０】
〔第２の実施の形態〕
図２は、同第２の実施の形態に係るドライブ薄膜トランジスタの構造を示す平面図である。この図２において、ドライブ薄膜トランジスタＱは次のように構成されている。チャネル層Ｍには、ソース電極Ｓ及びドレイン電極Ｄを形成してある。これらソース電極Ｓ及びドレイン電極Ｄの間のチャネル層ＭにフローティングゲートＦＧが配置されている。フローティングゲートＦＧは、さらに図示右側に延長されており、このフローティングゲートＦＧと入力ゲートＧ１，Ｇ２，Ｇ３とを対向させている。ここで、入力ゲートＧ１，Ｇ２，Ｇ３は、フローティングゲートＦＧとの間で対向する面積Ｎ１，Ｎ２．Ｎ３（図２では斜線で示している）を変化させている。フローティングゲートＦＧは、入力ゲートＧ１，Ｇ２，Ｇ３はもちろん、その他の回路とも絶縁されている。
【００３１】
このように第２の実施の形態では、前記ドライブ薄膜トランジスタＱは、前記フローティングゲートＦＧと複数の入力ゲートＧ１，Ｇ２，Ｇ３との対向面積Ｎ１，Ｎ２，Ｎ３を種々に設定し、前記複数の入力ゲートＧ１，Ｇ２，Ｇ３に選択信号Ｓｔ１，Ｓｔ２，Ｓｔ３を与えて選択することにより、前記ドライブ薄膜トランジスタＱの相互コンダクタンスを種々設定可能になる。
【００３２】
この第２の実施の形態では、複数の入力ゲートＧ１，Ｇ２，Ｇ３に選択的に電圧を与えることにより、ドライブ薄膜トランジスタＱは“２”のゲートの数乗通りの電流値を流すことができることになる。
【００３３】
〔第３の実施の形態〕
図３は、同第３の実施の形態を示す回路図である。この図３では、複数の入力ゲートＧｃ，Ｇ１，Ｇ２のうちの１つの入力ゲートＧｃに所定の電圧Ｖｃを印加しておき、これ以外の入力ゲートＧ１，Ｇ２にはラッチ回路Ｌｈ１，Ｌｈ２で記憶保持されている階調信号を供給できるようにしたものであり、選択トランジスタＴｒ１，Ｔｒ２が二つ、ラッチ回路Ｌｈ１，Ｌｈ２が二つとなったこと以外は第１の実施の形態とまったく同一の構成である。したがって、回路構成の説明は省略する。
【００３４】
この第３の実施の形態では、入力ゲートＧｃに印加される電圧Ｖｃによって、ドライブ薄膜トランジスタＱが流し得る電流量を制御している。すなわち、電圧Ｖｃによって、他の入力ゲートＧ１，Ｇ２に電圧が印加されたときに、ドライブ薄膜トランジスタＱの出力電流が流れ始めるしきい値電圧を、制御できることになる。
【００３５】
したがって、階調信号Ｓｋ１，Ｓｋ２の電圧や階調数の調節が可能になる。また、ドライブ薄膜トランジスタＱやエレクトロルミネセンス素子４の特性がばらついても、画素の間の輝度のばらつきを調整することができる。
【００３６】
〔第４の実施の形態〕
図４は、同第４の実施の形態を示す図である。この図４において、ドライブ薄膜トランジスタＱは、しきい値を調整するための電圧を印加する入力ゲートＧｃと、三つの入力ゲートＧ１，Ｇ２，Ｇ３とを備えたものであり、他の構成は第３の実施の形態と同様であるので説明を省略する。
【００３７】
この第４の実施の形態によれば、８階調にエレクトロルミネセンス素子４を駆動できるほか、入力ゲートＧ１，Ｇ２，Ｇ３のしきい値電圧を入力ゲートＧｃによって可変させることができる。
【００３８】
〔第５の実施の形態〕
第５の実施の形態は、回路構成として、第１の実施形態と同様なものを用いドライブ薄膜トランジスタは、更にフローティングゲートＦＧに電荷を注入することにより、しきい値電圧を制御可能にしている。ここで、しきい値とは、他の入力ゲートＧ１，Ｇ２,Ｇ３に電圧を印加したときに、ドライブ薄膜トランジスタＱが出力電流を流し始めるときの、入力ゲート電圧のことをいっている。
【００３９】
したがって、第５の実施の形態によれば、他の入力ゲートのしきい値電圧を調整可能になり、各種の応用が可能になる。
【００４０】
なお、上記第１の実施の形態及び第４の実施の形態において、１画素分のエレクトロルミネセンス素子４について３つの選択トランジスタＴｒ１，Ｔｒ２，Ｔｒ３による動作で説明し、第３の実施の形態では２つの選択トランジスタＴｒ１，Ｔｒ２による動作で説明したが、階調数に応じて４つ以上の選択トランジスタＴｒを使用することもできる。すなわち、選択トランジスタの数によって、“２”の選択トランジスタの数乗の階調を実現することができる。
【００４１】
また、上記第１の実施の形態や第２の実施の形態では、ラッチ回路Ｌｈは３つあるいは２つのコンデンサＣによって構成したもので説明したが、これに限ることなく、階調信号Ｓｋを記憶保持できるものであれば、メモリーやフリップフロップ等を用いてもよい。
【００４２】
さらに、ドライブ薄膜トランジスタは、異なるチャンネルのものであってもよい。上記第１〜第５の実施形態では、エレクトロルミネッセンス素子として、例えば有機エレクトロルミネッセンス素子を用いることができる。
【００４３】
【発明の効果】
以上説明したように本発明によれば次の効果を奏する。
【００４４】
（１）エレクトロルミネセンス素子の面積を大きくとるとこができる。
【００４５】
（２）個々にドライブ薄膜トランジスタを形成させるのでははなく、フローティングゲートによって複数の入力ゲートをもった構造としているので、製造する上での歩留りが向上する。
【００４６】
（３）階調信号及び選択信号ともにデジタルで駆動するため、動作が安定している。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図である。
【図２】同第２の実施の形態に係るドライブ薄膜トランジスタの構造を示す平面図である。
【図３】同第３の実施の形態を示す回路図である。
【図４】同第４の実施の形態を示す図である。
【符号の説明】
２ エレクトロルミネセンス表示装置
４ エレクトロルミネセンス素子
６ 駆動回路
Ｔｒ１，Ｔｒ２，Ｔｒ３ 選択トランジスタ
Ｑ ドライブ薄膜トランジスタ
Claims (5)
- 一画素分のエレクトロルミネセンス素子と、前記一画素分のエレクトロルミネセンス素子を駆動する駆動回路とを複数個備えてなるエレクトロルミネセンス表示装置において、
前記駆動回路は、複数の選択信号に応じて階調信号を出力する複数の選択トランジスタと、前記各選択トランジスタからの階調信号を前記エレクトロルミネセンス素子の駆動電圧としてそれぞれ保持するラッチ回路と、前記ラッチ回路に蓄積された駆動電圧を入力ゲートに受入れフローティングゲートを介して前記エレクトロルミネセンス素子に流れる電流値を制御する少なくとも一つのドライブ薄膜トランジスタと
を備えたことを特徴とするエレクトロルミネセンス表示装置。 - 前記ドライブ薄膜トランジスタは、前記各チッチ回路に蓄積された駆動電圧をそれぞれ受け入れる入力ゲートと、前記各入力ゲート及び他の回路とも絶縁されているフローティングゲートとを備え、前記各数の入力ゲートを選択して駆動電圧をフローティングゲートを介して受け入れることにより、前記ドライブ薄膜トランジスタの相互コンダクタンスを段階的に設定可能とした請求項１記載のエレクトロルミネセンス表示装置。
- 前記ドライブ薄膜トランジスタは、前記フローティングゲートと複数の入力ゲートとの対向面積を種々に設定し、前記複数の入力ゲートを任意に選択することにより、前記ドライブ薄膜トランジスタの相互コンダクタンスを種々設定可能にしてなることを特徴とする請求項２記載のエレクトロルミネセンス表示装置。
- 前記ドライブ薄膜トランジスタは、前記複数の入力ゲートのうちの１つの入力ゲートに所定の電圧を印加しておき、これ以外の入力ゲートに電圧を印加したときに出力電流が流れ始めるしきい値電圧を、前記所定の電圧値によって制御可能にしたことを特徴とする請求項２記載のエレクトロルミネセンス表示装置。
- 前記ドライブ薄膜トランジスタは、前記フローティングゲートに電荷を注入することにより、入力ゲートに電圧を印加したときに出力電流が流れ始めるしきい値電圧を制御可能にしたことを特徴とする請求項２記載のエレクトロルミネセンス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09434599A JP3635976B2 (ja) | 1999-03-31 | 1999-03-31 | エレクトロルミネセンス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09434599A JP3635976B2 (ja) | 1999-03-31 | 1999-03-31 | エレクトロルミネセンス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000284751A JP2000284751A (ja) | 2000-10-13 |
| JP3635976B2 true JP3635976B2 (ja) | 2005-04-06 |
Family
ID=14107706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09434599A Expired - Fee Related JP3635976B2 (ja) | 1999-03-31 | 1999-03-31 | エレクトロルミネセンス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3635976B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4197647B2 (ja) | 2001-09-21 | 2008-12-17 | 株式会社半導体エネルギー研究所 | 表示装置及び半導体装置 |
| JP3767737B2 (ja) | 2001-10-25 | 2006-04-19 | シャープ株式会社 | 表示素子およびその階調駆動方法 |
| KR20030086168A (ko) * | 2002-05-03 | 2003-11-07 | 엘지.필립스 엘시디 주식회사 | 유기전계 발광소자와 그 제조방법 |
| US7170479B2 (en) | 2002-05-17 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| US7474285B2 (en) | 2002-05-17 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Display apparatus and driving method thereof |
| JP4566523B2 (ja) * | 2002-05-17 | 2010-10-20 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US7184034B2 (en) | 2002-05-17 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP4489373B2 (ja) * | 2002-05-17 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
| TWI360098B (en) | 2002-05-17 | 2012-03-11 | Semiconductor Energy Lab | Display apparatus and driving method thereof |
| TWI345211B (en) | 2002-05-17 | 2011-07-11 | Semiconductor Energy Lab | Display apparatus and driving method thereof |
| KR100489272B1 (ko) * | 2002-07-08 | 2005-05-17 | 엘지.필립스 엘시디 주식회사 | 유기 전계발광소자 및 그의 구동방법 |
| KR100489166B1 (ko) * | 2003-03-06 | 2005-05-11 | 엘지.필립스 엘시디 주식회사 | 유기전계발광소자를 이용한 디스플레이 장치 |
| JP4583724B2 (ja) * | 2003-05-16 | 2010-11-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4623939B2 (ja) * | 2003-05-16 | 2011-02-02 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US7928945B2 (en) | 2003-05-16 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| JP4984873B2 (ja) * | 2006-12-18 | 2012-07-25 | セイコーエプソン株式会社 | 電気光学表示装置の駆動回路、電気光学表示装置、それらの駆動方法及び電子機器 |
| KR100873705B1 (ko) * | 2007-06-22 | 2008-12-12 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| GB0721567D0 (en) * | 2007-11-02 | 2007-12-12 | Cambridge Display Tech Ltd | Pixel driver circuits |
| CN112767873B (zh) | 2019-11-01 | 2022-03-22 | 京东方科技集团股份有限公司 | 一种像素驱动电路及其驱动方法、显示面板、显示装置 |
-
1999
- 1999-03-31 JP JP09434599A patent/JP3635976B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000284751A (ja) | 2000-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
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|
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