JP4961646B2

JP4961646B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4961646B2
Application number: JP2001259661A
Authority: JP
Inventors: 剛山本; クマールラジェシュ
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2012-06-27
Anticipated expiration: 2021-08-29
Also published as: JP2003068759A

Description

【０００１】
【発明の属する技術分野】
この発明は、炭化珪素パワーデバイスを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、炭化珪素半導体デバイス（トランジスタ）として、例えば特開２０００−３１２００８号公報に開示されているような炭化珪素静電誘導型トランジスタ（ＪＦＥＴ）が知られている。
【０００３】
【発明が解決しようとする課題】
こうした炭化珪素半導体デバイスを実際にインバータ等のスイッチング素子として利用する場合、製造工程等で発生する人体や機械の静電気、モータロック時の過剰電流による過昇温、そして特に、インバータ駆動時に発生するモータの逆起電力サージエネルギによる破壊から炭化珪素半導体デバイスを保護して、その信頼性を確保する必要がある。炭化珪素半導体デバイスでアバランシェブレークダウンが発生すると、生成電流がゲート端子に流れ込みゲート制御回路部を破壊してしまうという問題も発生する。
【０００４】
本発明は、こうしたことを背景としてなされたものであり、スイッチング素子として用いられる炭化珪素半導体デバイス（以下、「炭化珪素パワーデバイス」という）を、静電気、サージエネルギ、過昇温などから保護できる半導体装置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】
上記課題を解決するためになされた本発明（請求項１記載）の半導体装置は、炭化珪素パワーデバイス（炭化珪素パワートランジスタ）と、該炭化珪素パワーデバイスを保護するための保護用ダイオードと、を同一チップ上に有する。
【０００６】
例えばドレイン−ソース間に印加される誘導負荷のフライバックエネルギや、ゲート端子に加わる人体や機械からの静電気からの炭化珪素パワーデバイスの保護は、炭化珪素パワーデバイスの端子に加わる電圧をツェナーダイオードでクランプしてそれ以上の電圧が印加されないようにしたり、炭化珪素パワーデバイスをオンさせたりすることによって実現することが可能である。
【０００７】
請求項１の半導体装置によれば、炭化珪素パワーデバイスと同一チップ上に保護用ダイオードを有しているため、そうしたツェナーダイオードとして保護用ダイオードを用いることによって、炭化珪素パワーデバイスをサージエネルギによる破壊から保護することができる。ツェナーダイオードを半導体装置に外付けして保護を図る場合よりも、低コストで、しかもコンパクトに回路を構成できる。
【０００８】
また、炭化珪素パワーデバイスの過昇温による破壊からの保護は、その炭化珪素パワーデバイスの近傍にダイオードを形成し、このダイオードのＩ−Ｖ特性からチップの温度（即ち炭化珪素パワーデバイスの温度）を算出して、それが所定温度以上になった場合に、炭化珪素パワーデバイスをオフするようゲート端子に制御電圧をかけることによって、実現することができる。請求項１の半導体装置によれば、保護用ダイオードをその様な温度検出素子として用いることによって、炭化珪素パワーデバイスの保護を図ることができる。
【０００９】
炭化珪素パワーデバイスとして、例えば請求項２記載の様に、炭化珪素接合型電界効果トランジスタ（ＳｉＣ−ＪＦＥＴ）を有する半導体装置について、本発明（請求項１）を適用すると好ましい。ＪＦＥＴでは、ＭＯＳＦＥＴと異なり、ゲート電極が絶縁膜により保護されておらず、サージエネルギなどからの保護を図る必要性が高いためである。
【００１０】
保護用ダイオードとしては、請求項３記載の様に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ダイオードを用いることができるほか、請求項４記載の様に、炭化珪素（ＳｉＣ）ダイオードを用いることができる。ＳｉＣダイオードを用いれば、より高温に強いため、炭化珪素パワーデバイスの保護の確実性が上がる。
【００１１】
保護用ダイオードを設ける場所としては、請求項１のように、当該半導体装置の外周部にＪＴＥ構造（Junction Termination Edge：接合終端構造）を有している場合には、そのＪＴＥ構造の上部が好ましい。ここで、ＪＴＥ構造は、半導体装置の外周部において、ドレイン層とは逆の導電型であってソース電位となる不純物層がドレイン層上部に設けられ、更にその不純物層がドレイン層の方向に凸状に形成された構造である。
【００１２】
ＪＴＥ構造は、本来、半導体装置の外周部において電界の緩和を図るための構造であるが、その上部にダイオードを設けることによってＪＴＥ構造内の電界をバランス良く均一に引き延ばすことができ、電界の緩和をさらに図ることができる。なおドレイン端子に逆起電力サージエネルギが印加された場合、ＪＴＥ構造を設けてあるため、初期に上記不純物層の凸状部分でブレークダウンを発生させることができ、炭化珪素パワーデバイスのゲート電極およびゲート駆動回路の破壊防止に寄与することができる。
【００１３】
保護用ダイオードをＪＴＥ構造の上部に設ける態様としては、請求項１に記載の様に、ＪＴＥ構造上に形成された低不純物濃度層の上に、保護用ダイオードを設けるという形態が考えられる。この低不純物濃度層とは、基板やソース層よりも不純物濃度が低い炭化珪素半導体であり、これが保護用ダイオードとＪＴＥ構造との間にあるため、保護用ダイオードによって、半導体装置（炭化珪素パワーデバイス）内部の外周部における電界緩和に更に寄与することができる。
【００１５】
さて、誘導負荷に発生するフライバックエネルギから炭化珪素パワーデバイスを保護するには、ドレイン・ゲート間に、ツェナーダイオードとして保護用ダイオードを設けることが考えられる。そして、請求項５記載の様に、当該半導体装置の周縁部に、前記炭化珪素パワーデバイスのドレイン電位とされた等ポテンシャルリングを有している場合、保護用ダイオードをゲート・ドレイン間に設けるには、一端を等ポテンシャルリング（ＥＱＲ：Equivalent Potential Ring）と電気的に接続し、他端を炭化珪素パワーデバイスのゲート端子と電気的に接続するとよい。
【００１６】
そうすれば、いわゆるフィールドプレート効果も発揮することができ、半導体装置の外周部における電界緩和を更に図ることができる。ＥＱＲとは、半導体装置の周縁部の電位を等しくするための構造である。
次に請求項６の様に、炭化珪素パワーデバイスとしては、具体的には、第１導電型のドレイン層と、このドレイン層上に形成された第２導電型（第１導電型と反対の導電型をいう）の第１不純物領域と、この第１不純物領域の上に形成された第１導電型のソース層と、このソース層側から当該ソース層及び上記第１の不純物領域を貫通してドレイン層に到達するように形成された溝と、少なくとも溝の内面に形成された第１導電型のチャネルエピ層と、このチャネルエピ層の上に形成された第２導電型の第２不純物領域とから構成したものが考えられる。
【００１７】
この場合、第１不純物領域を、炭化珪素パワーデバイスのゲート領域とし、第２不純物領域を、ソース層と電気的に接続する（即ちソース電位とする）と共に、この第１不純物領域よりも下方に（即ち、ドレイン層方向に）延びるように構成するとよい。
【００１８】
つまり、ゲート領域である第１不純物領域より下部に、ソース電位となる第２不純物領域を形成しているため、ドレインに電圧を印加すると、第１不純物領域の下に空乏層を伸ばすことができ電界を緩和できる。
また、アバランシェブレークダウンは、溝（トレンチ）内部の第２不純物領域で発生することになり、その降伏電流は、第２不純物領域がソース層よりも下部にあるため寄生トランジスタを介さずに、ソース電極に引き抜かれる。従って、炭化珪素パワーデバイスのサージ耐量を、ｐｎダイオードと同程度まで向上させることができる。
【００２２】
また、請求項７の発明は、炭化珪素パワーデバイスと、この炭化珪素パワーデバイスを保護するための保護用ダイオードと、を同一チップ上に有する半導体装置の製造方法であって、上記保護用ダイオードが、多結晶シリコンダイオードである場合には、多結晶シリコンダイオードへのオーミック電極の形成は、前記炭化珪素パワーデバイスへのオーミック電極の形成よりも後に行うと好ましい。
炭化珪素へのオーミック電極の形成は、多結晶シリコンダイオードへのオーミック電極の形成の場合と比べて高い温度で行われるため、多結晶シリコンダイオードへのオーミック電極の形成を先に又は同時に行うと、多結晶シリコンダイオードへオーミック材料が拡散するという問題が生じる。そこで、請求項７の様に、炭化珪素パワーデバイスへのオーミック電極の形成の後、多結晶シリコンダイオードへのオーミック電極の形成を行うことによって、そうした問題を防ぐことができる。
【００２３】
なお、請求項８記載の様に、多結晶シリコンダイオードのオーミック電極と炭化珪素パワーデバイスのオーミック電極との電気的接続を行う必要がある場合には、多結晶シリコンダイオードへのオーミック電極の形成と同時に、多結晶シリコンダイオードのオーミック電極と炭化珪素パワーデバイスのオーミック電極との電気的接続を図るようにすれば、製造工程を簡素化できる。
【００２４】
請求項９の発明は、請求項６の半導体装置を製造する方法の一つである。請求項６の半導体装置は、第２不純物領域がソース層と電気的に接続された構造をとるものである。この構造を実現するためには、第２の不純物領域を溝内部に形成した後、開口周囲のソース層および開口内の第２不純物領域が面一となるようＣＭＰ（化学機械研磨）法により平坦化し、このソース層および第２の不純物領域の平坦化された表面にオーミック電極を形成するとよい。
【００２５】
ソース層１６および第２不純物領域２２０を面一に平坦化しない場合には、製造工程上、第２不純物領域の縁部分（マージン）がソース層の上に出てしまうが、請求項９の方法によって、第２不純物領域とソース層とが電気的に接続するようにすれば、マージンがソース層の上に出ないため、炭化珪素パワーデバイスをコンパクトに構成することができる。
【００２６】
【発明の実施の形態】
以下に、本発明の一実施例を図面と共に説明する。
図１は、第１実施例としての半導体装置（チップ）の要部を模式的に示す断面図である。この図に示すように、半導体装置は、セル単位で構成される炭化珪素接合型電解効果トランジスタ（ＳｉＣ−ＪＦＥＴ）２と、ＳｉＣ−ＪＦＥＴ２のドレイン・ゲート間に設けられた第１のツェナーダイオード群４と、ＳｉＣ−ＪＦＥＴ２のゲート・ソース間に設けられた第２のツェナーダイオード群６と、温度検出用の感温ダイオード８とを有している。ＳｉＣ−ＪＦＥＴ２は、請求項の「炭化珪素パワーデバイス」であり、第１のツェナーダイオード群４、第２のツェナーダイオード群６、感温ダイオード８は、請求項の「保護用ダイオード」である。
【００２７】
ＳｉＣ−ＪＦＥＴ２は、ｎ型（第１導電型）の高不純物濃度の基板１０の上に形成された低不純物濃度のドレイン層１２（以下、ドリフトエピ層という）１２と、ドリフトエピ層１２の上に形成されたｐ型（第２導電型）の高不純物濃度の第１不純物領域１４と、この第１不純物領域１４の上に形成されたｎ型の高不純物濃度のソース層１６とを備えている。
【００２８】
ソース層１６側から、このソース層１６および第１不純物領域１４を貫通してドリフトエピ層１２に到達するようにトレンチが形成されており、このトレンチの内面およびトレンチの内面から開口外周部にかけて、ｎ型の低不純物濃度のチャネルエピ層１８が形成されている。そして、その上に、チャネルエピ層１８に沿って、層状にｐ型の高不純物濃度の第２不純物領域２０が形成されている。第２不純物領域２０は、第１不純物領域１４よりも下方に（即ち、ドリフトエピ層１２の方向に）延びている。
【００２９】
ソース層１６の上には、低温熱ＣＶＤ酸化膜で、絶縁性の層間膜２２が形成されている。また、半導体装置の外周部においては、第１不純物領域１４およびソース層１６が除去されており、ドリフトエピ層１２の上には、ＪＴＥ構造を構成する低不純物濃度のｐ型領域２３が形成されている。そして、半導体装置の外周部においては、ドリフトエピ層１２およびｐ型領域２３の上に層間膜２２が形成されている。
【００３０】
ＳｉＣ−ＪＦＥＴ２との電気的接触をとるべき個所においては、層間膜２２にコンタクトホールが穿設されており、そこにメタル電極２４が形成されている。
メタル電極２４上には、アルミニウム（Ａｌ）配線２６が設けられている。このＡｌ配線２６により、半導体装置上における必要な電気的接続が図られている。ｐ型領域２３に接触するメタル電極２４は、Ａｌ配線２６によりソース電極に電気的に接続されている。なお、Ａｌ配線のうち、断面図として表せない部分については、太線で示している。
【００３１】
第１のツェナーダイオード群４は、第１半導体装置の外周部において、ドリフトエピ層１２の上に形成された層間膜２２の上に設けられている。第１のツェナーダイオード群４は、多結晶シリコンからなり、直列に交互に配列した複数のｎ型領域４ａおよびｐ型領域４ｂにより、所定の降伏電圧ＶＺ１で降伏するように構成されている。第１のツェナーダイオード群４の一端は、Ａｌ配線２６を介してゲート端子Ｇに接続され、他端は、半導体装置の周縁部のＡｌ配線２６およびメタル電極２４を介して、ドリフトエピ層１２に電気的に接続されている。半導体装置の周縁部のＡｌ配線２６およびメタル電極２４は、ＥＱＲを構成するものである。ドリフトエピ層１２の周縁部には、高不純物濃度のｎ型領域１２ａが形成され、これによりＥＱＲとの電気的接触がとられている。
【００３２】
第２のツェナーダイオード群６は、ソース層１６の上に形成された層間膜２２の上に、ＳｉＣ−ＪＦＥＴ２に隣接して設けられている。第２のツェナーダイオード群６は、多結晶シリコンからなり、直列に交互に配列したｎ型領域６ａおよびｐ型領域６ｂにより、所定の降伏電圧ＶＺ２で降伏するように構成されている。第２のツェナーダイオード群６の一端は、Ａｌ配線２６を介してゲート端子Ｇに接続され、他端は、Ａｌ配線２６を介してソース端子Ｓに接続されている。
【００３３】
感温ダイオード８は、高不純物濃度のｎ型層２８の上に形成された層間膜２２の上において、多結晶シリコンからなるｎ型領域８ａおよびｐ型領域８ｂを接合して形成されたものであり、複数（本実施例では２つ）設けられている。このｎ型層２８は、ソース層１６と同様に第１不純物領域１４の上に形成されたものであるが、ソース層１６とは電気的、空間的に分離されている。複数の感温ダイオード８は、Ａｌ配線２６を介して、温度測定用端子Ｇ２からソース端子Ｓに向けて順方向に、直列に接続されている。
【００３４】
なお基板１０の、ドリフトエピ層１２と反対側にはドレイン電極１０ａが設けられている。
図２、図３は、第１のツェナーダイオード群４および第２のツェナーダイオード群６を用いて、誘導性負荷（モータ３０）のフライバックエネルギーからＳｉＣーＪＦＥＴ２を保護する仕組みを示す図である。
【００３５】
図２に示す様に、第２のツェナーダイオード群６の降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２がオンとなるしきい値電圧Ｖｔより高い値に設定される。ただし、ＳｉＣ−ＪＦＥＴ２では、小数キャリアの蓄積が発生すると、スイッチング遅れやドライブ回路の負荷が増大する問題がある。そこで、通常動作に影響を与えないように、降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２のゲート−ソース間のビルトイン電圧Ｖｂｉより小さい値であることが望ましい（つまり、Ｖｔ＜ＶＺ２＜Ｖｂｉ）。
【００３６】
また、ＳｉＣ−ＪＦＥＴ２がモータ３０のフライバックエネルギにより破壊される前にツェナーダイオード群４，６が動作するように、第１のツェナーダイオード群４の降伏電圧ＶＺ１と第２のツェナーダイオード群６の降伏電圧ＶＺ２との和が、ＳｉＣ−ＪＦＥＴ２のドレインーソース間の耐圧ＢＶより小さい値となるよう（つまり、ＢＶ＞ＶＺ１＋ＶＺ２）、ツェナーダイオード群６、８の降伏電圧ＶＺ１、ＶＺ２の値が選ばれる。
【００３７】
本実施例では、ＢＶ＝７００V、Ｖｂｉ＝３．１V、Ｖｔ＝１Vであるので、以上のことから、ＶＺ１＝６００V、ＶＺ２＝３Vとしている。
図３は、モータ３０の逆起電力サージエネルギがドレイン端子Ｄに印加されたときの動作を示す。
【００３８】
ドレイン端子Ｄに加わる電圧ＶＤが６０１Vより小さい場合（図３（ａ）参照）、第１および第２のツェナーダイオード群４，６に電圧が分配され、第２のツェナーダイオード群６に加わる電圧は１Vを超えない。従って、ＳｉＣ−ＪＦＥＴ２のゲート端子Ｇとソース端子Ｓとの間に印加される電圧は、しきい値電圧Ｖｔを超えないため、ＳｉＣ−ＪＦＥＴ２はオンしない。
【００３９】
ドレイン端子Ｄに加わる電圧ＶＤが６０１〜６０３Vの場合（図３（ｂ）参照）、第２のツェナーダイオード群６に加わる電圧はしきい値電圧Ｖｔを超えるため、ＳｉＣ−ＪＦＥＴ２がオン状態となり、サージエネルギがドレイン端子Ｄからソース端子Ｓ側に引き抜かれる。
【００４０】
ドレイン端子に６０３V以上の電圧が印加された場合（図３（ｃ）参照）、第１および第２のツェナーダイオード群４，６が動作して、ドレイン電圧の上昇を抑制する。この時、第２のツェナーダイオード６群の両端にかかる電圧は３Vにクランプされ、ＳｉＣ−ＪＦＥＴ２のしきい値電圧Ｖｔを超える。従って、ＳｉＣ−ＪＦＥＴ２がオン状態となり、サージエネルギがドレイン端子Ｄから引き抜かれる。このとき、降伏電圧ＶＺ２はビルトイン電圧Ｖｂｉより低く抑えられているため、第２のツェナーダイオード６群の両端にかかる電圧は、ビルトイン電圧Ｖｂｉを超えることが無く、ゲートからドリフト層への少数キャリアの注入が抑制される。
【００４１】
図４（ａ）は、ゲート端子Ｇに静電気サージなどの高電圧が印加された場合に、第２のツェナーダイオード群６によってＳｉＣ−ＪＦＥＴ２が保護される様子を示す。この場合、第２のツェナーダイオード群６がオンして、サージエネルギが逃がされる。
【００４２】
図４（ｂ）は、感温ダイオード８を用いて半導体装置の温度を検出し、ＳｉＣ−ＪＦＥＴ２を過昇温による破壊から保護する仕組みを示すものである。マイクロコンピュータを備える過昇温保護回路３２では、感温ダイオード８に一定電流を流すように構成されると共に、その際に感温ダイオード８に印加されている電圧Ｖｆを検出するよう構成されている。感温ダイオード８の電流−電圧特性（Ｉ−Ｖ特性）は、温度によって変化し、一定電流を流すための電圧Ｖｆは温度が高くなるほど小さくなる。過昇温保護回路３２には、予め測定された電圧Ｖｆと温度との関係が記憶されており、感温ダイオード８の両端に加わる電圧Ｖｆから、感温ダイオード８の温度、つまりＳｉＣ−ＪＦＥＴ２の温度を求める。
【００４３】
そして、求められた温度が、予め定められた一定温度以上である場合、過昇温保護回路３２は、ＳｉＣーＪＦＥＴ２のゲート端子Ｇへの出力電圧を制御して、ＳｉＣーＪＦＥＴ２をオフさせる。これにより、ＳｉＣ−ＪＦＥＴ２の過昇温が防止される。なお、図２、図３、図４（ａ）では、感温ダイオード８の図示を省略しており、また図４（ｂ）では、第１、第２ツェナーダイオード群４，６の図示を省略している。
【００４４】
この様に、本実施例の半導体装置においては、ＳｉＣ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を保護するための保護用ダイオード４，６，８とを同一チップ上に有しており、ＳｉＣ−ＪＦＥＴ２を静電気、サージエネルギ、過昇温などから保護できる。
【００４５】
即ち、ツェナーダイオード群４，６を用いることによって、ＳｉＣ−ＪＦＥＴ２をサージエネルギから保護することができる。そして、第１及び第２のツェナーダイオード群４，６は、ＳｉＣ−ＪＦＥＴ２と同一チップ上に形成されているので、ツェナーダイオードを半導体装置に外付けして保護を図る場合よりも、低コストで、しかもコンパクトに回路を構成できる。
【００４６】
また、感温ダイオード８を用いることによって、ＳｉＣ−ＪＦＥＴ２の温度を求め、所定温度以上になった場合にＳｉＣ−ＪＦＥＴ２をオフさせることによって、ＳｉＣ−ＪＦＥＴ２を過昇温による破壊から保護することができる。
また、本実施例の半導体装置においては、ＪＴＥ構造を有しているため、ドレイン端子に逆起電力サージエネルギが印加された場合、初期にｐ型領域２３下部の凸状部分でブレークダウンを発生させることができ、ＳｉＣ−ＪＦＥＴ２のゲート電極およびゲート駆動回路の保護に寄与することができる。
【００４７】
また、第１のツェナーダイオード群４は、ＪＴＥ構造の上部に設けられているため、ＪＴＥ構造内の電界をバランス良く均一に引き延ばすことができ、電界の緩和に寄与することができる。
また第１のツェナーダイオード群４，第２のツェナーダイオード群６，および感温ダイオード８は、層間膜２２の上に設けられている。そのため、これらのダイオード４，６，８からＳｉＣ−ＪＦＥＴ２への電荷移動を防ぐことができ、ＳｉＣ−ＪＦＥＴ２の動作安定性を高くすることができる。
【００４８】
また、半導体装置の周縁部には、ドレイン電位とされるＥＱＲを有し、第１のツェナーダイオード群４は、一端がＥＱＲと電気的に接続され、他端がゲート端子Ｇに接続されている。このため、いわゆるフィールドプレート効果が発揮され、半導体装置の外周部における電界緩和が更に図られる。
【００４９】
また外周部に、ツェナーダイオードを形成したため、素子の有効面積（トランジスタ部の面積）を犠牲にすることが無く、チップを小さくすることができる。
また、感温ダイオード８とドリフトエピ層１２との間には第１不純物領域１４が介在しているので、ｐｎ接合分離によって、両者は電気的に分離される。従って、感温ダイオード８による温度検出に、ＳｉＣ−ＪＦＥＴ２の動作が影響するのを防ぐことができる。
【００５０】
次に上記半導体装置の製造工程の主要部分について説明する（図５〜９）。
図５の工程フロー等に示す様に、基板１０を成長させた後、この基板１０の上にエピタキシャル成長によって、基板１０よりも高抵抗のｎ−層（ドリフトエピ層１２）、ｐ＋層１４（第１不純物領域）、ｎ−層１５を順に形成する。そして、ｎ−層１５にｎ型不純物をイオン注入し（図６（ａ））、活性化アニール（約１６００℃）を行うことにより、ｎ＋層（ソース層）１６を形成する（図６（ｂ））。
【００５１】
次に、ｎ＋層１６側から、ｎ＋層１６およびｐ＋層１４を貫通するトレンチをｎ−層１２に至るまで形成すると共に、外周部においては、トレンチと同程度の深さの低部を形成し、更に、エピタキシャル成長（約１６００℃）により、少なくともトレンチの内面にｎ−層１８（チャネルエピ層）を形成する（図６（ｃ））。
【００５２】
そして、ｎ−層１８にｐ型ドーパントのイオン注入を行い（図６（ｄ））、活性化アニール（約１６００℃）を行うことにより、ｎ−層１８の上部の導電型を反転させてｐ＋層２０（第２不純物領域）を形成する（図７（ａ））。なお、ｎ−層１８の上に、デポジションすることによってｐ＋層２０を形成しても良い。
【００５３】
ｐ＋層２０を形成した後、ｎ−層１８およびｐ＋層２０をパターニングする（図７（ｂ））。更にｎ＋層１６の一部を分離して、ｎ型層２８を構成し（図７（ｃ））、層間膜２２を、低温熱ＣＶＤ酸化膜で形成する（図７（ｄ））。
層間膜２２の上の所定位置には、ノンドープの多結晶シリコン３４をデポジションする（図８（ａ））。そして、この多結晶シリコン３４にｐ型ドーパントおよびｎ型ドーパントをイオン注入し、更に活性化アニールを行うことで、第１のツェナーダイオード群４，第２のツェナーダイオード群６および感温ダイオード８を構成する。また、ＳｉＣ−ＪＦＥＴ２との電気的接触をとるべき箇所では、層間膜２２にコンタクトホール３６を形成する（図８（ｂ））。
【００５４】
このコンタクトホール３６を通して、約１０００℃の温度下で、ＳｉＣ−ＪＦＥＴ２にメタル電極２４（オーミック電極）を形成する（図８（ｃ））。そして、Ａｌ配線２６を形成することによりダイオード４，６，８のオーミック電極の形成を行うと共に、ダイオードのオーミック電極（つまりＡｌ配線２６）とメタル電極２４との接続を行う（図８（ｄ））。その後、パッシベーション膜（図示せず）を形成し、ＳｉＣ−ＪＦＥＴ２、ダイオード４，６，８を保護する。
【００５５】
以上の様に、上記製造方法においては、多結晶シリコンダイオード４，６，８の形成は、ＳｉＣ−ＪＦＥＴ２を作成するために高温で行われる工程、即ち活性化アニール工程や、エピタキシャル成長工程などよりも後に行う。従って、多結晶シリコンダイオード４，６，８からのＳｉの昇華や、ドーパントの外方拡散等の問題の発生を回避できる。
【００５６】
また、上記製造方法においては、多結晶シリコンダイオード４，６，８へのオーミック電極の形成は、ＳｉＣ−ＪＦＥＴ２へのメタル電極２４の形成よりも後に行う。即ち、多結晶シリコンダイオード４，６，８へのオーミック電極の形成工程は、ＳｉＣ−ＪＦＥＴ２へのメタル電極２４の形成工程と同一工程ではなく分離している。従って、多結晶シリコンダイオード４，６，８へオーミック材料が拡散するという問題を回避できる。
【００５７】
また、上記製造方法においては、多結晶シリコンダイオード４，６，８へのオーミック電極（Ａｌ配線２６）の形成と同時に、このオーミック電極とメタル電極２４との電気的接続を図るようにしていることから、製造工程を簡素化できる。
【００５８】
次に第２実施例について説明する。
第２実施例は、図９に示すようにＡｌ配線１２６の配線パターンについて第１実施例と異なり、ＳｉＣ−ＪＦＥＴ１０２の第１不純物領域１４がゲート端子Ｇと接続されていると共に、第２不純物領域２０がソース端子Ｓに接続されている。その他については、第１実施例と同様であるので説明を省略する。
【００５９】
このように接続すると、第１実施例の半導体装置と同様の効果を奏するほか、ソース電位となる第２不純物領域２０が、ゲート領域である第１不純物領域１４より低位置にある（即ちドレイン電極１０ａに近い）ため、次の様な効果を奏する。
【００６０】
まず、ドレイン端子Ｄに電圧を印加した場合に、第１不純物領域１４の下に空乏層を伸ばすことができるため、電界を緩和できる。
また、第１不純物領域１４よりも先に第２不純物領域２０でアバランシェブレークダウンを起こすことができ、第１不純物領域１４でのブレークダウンを防ぐことができる。つまり、アバランシェブレークダウンは、トレンチ内部の第２不純物領域２０で発生することになり、その降伏電流は（第２不純物領域２０がソース層よりも下部にあるため）寄生トランジスタを介さずに、ソース電極に引き抜かれる。このため、サージ耐量をｐｎダイオードと同程度まで向上させることができ、第１不純物領域１４で生ずるブレークダウンによるゲート電極の破壊等を防止できる。
【００６１】
次に第３実施例について説明する。
第３実施例は、図１０〜１２に示す様に、トレンチ付近の構造およびその製造工程に関して、第２実施例と異なる。その他については、第２実施例と同様であるので説明を省略する。
【００６２】
この第３実施例の半導体装置においては、図１０に示す様に、内面にチャネルエピ層２１８が形成されたトレンチの内部は第２不純物領域２２０で埋められている。そしてトレンチの開口面に沿ってソース層１６と第２不純物領域２２０とが同一面をなしており、その同一面上にメタル電極２２４が形成されている。
【００６３】
この構造は以下の様にして得ることができる（図１１、１２）。
まず図６（ｂ）の様にｎ＋層１６（ソース層１６）を形成した後、ｎ＋層１６側から、ｎ＋層１６およびｐ＋層１４を貫通するトレンチをｎ−層１２に達するまで形成し（図１２（ａ））、次に、エピタキシャル成長により、少なくともトレンチの内面にｎ−層２１８を形成する（図１２（ｂ））。そして更に、ｎ−層２１８の上に、ｐ＋層２２０をエピタキシャル成長させる（図１２（ｃ））。
【００６４】
こうして形成したｎ−層２１８及びｐ＋層２２０のうち、ｎ＋層１６よりも上の部分については、ＣＭＰ法による平坦化処理で除去して、ｎ＋層１６を露出させる（図１２（ｄ））と共に、ｎ＋層１６とｐ＋層２２０とを面一とする。
その後、第１実施例と同様に絶縁膜等の形成を行った後、ｎ＋層１６とｐ＋層２０とが成す同一面上にメタル電極２２４を形成する（図１２（ｅ））。
【００６５】
一方、ソース層１６および第２不純物領域２２０を面一に平坦化しない場合（例えば、第１、第２実施例の場合など）には、図１３に示す様に第２不純物領域２２０の縁部分（マージン）がソース層１６の上に残ってしまうため、その分、ＳｉＣ−ＪＦＥＴ２０２を構成するために必要な面積が増えてしまう。
【００６６】
第３実施例によれば、第２実施例と同様の効果を奏するほか、マージンがソース層１６の上に残らないため、ＳｉＣ−ＪＦＥＴ２０２をコンパクトに構成することができる。
次に第４実施例について説明する。
【００６７】
第４実施例は、図１４に示す様に、多結晶シリコンダイオードの代わりに、第１のツェナーダイオード群３０４，第２のツェナーダイオード群３０６、感温ダイオード３０８として、炭化珪素ダイオードを用いている点で第１実施例と異なる。その他については、第１実施例と同様であるので説明を省略する。
【００６８】
炭化珪素ダイオード３０４，３０６，３０８は、チャネルエピ層１８と同じ組成のｎ−層３１８の中に、ｎ型ドーパントイオンおよびｐ型ドーパントイオンをイオン注入して構成される。また、ｎ−層３１８のうち、炭化珪素ダイオード３０４，３０６，３０８の下側に当たる部分は、バナジウムのイオン注入により絶縁膜化されている。
【００６９】
この構造は、図１５の工程フローに示す様に、トレンチの形成、チャネルエピ層１８およびｎ−層３１８の形成、第２不純物領域２０の形成の後、ｎ−層３１８の所定箇所の下部にバナジウムをイオン注入し、その部分を絶縁膜化する。そして、ｎ−層３１８のうち、絶縁膜化された箇所の上部に、ｎ型ドーパントイオンおよびｐ型ドーパントイオンをイオン注入することにより、ｎ型領域３０４ａ，３０６ａ，３０８ａおよびｐ型領域３０４ｂ，３０６ｂ，３０８ｂを形成して炭化珪素ダイオードを構成する。
【００７０】
その後の工程は、第１実施例とほぼ同様であるが、メタル電極形成工程においては、ＳｉＣ−ＪＦＥＴ３０２へのオーミック電極（メタル電極３２４）の形成と、炭化珪素ダイオードへのオーミック電極（図示せず）の形成とが同時に行わる。そして、配線形成工程では、ＳｉＣ−ＪＦＥＴ３０２のオーミック電極と、炭化珪素ダイオードのオーミック電極との、Ａｌ配線２６による接続が行われる。
【００７１】
第４実施例においては、第１実施例と同様の効果が得られるほか、保護用ダイオードを、より高温に強い炭化珪素ダイオードを用いて構成しているので、ＳｉＣ−ＪＦＥＴ３０２を高温動作においても確実に保護できるという効果を奏する。
【００７２】
なお、バナジウムのイオン注入工程は省略しても良い。その場合、例えば第１のツェナーダイオード群３０４は、絶縁膜化されていないｎ−層３１８（低不純物濃度層）を介して、ＪＴＥ構造の上に位置することとなるため、第１のツェナーダイオード群３０４によって、半導体装置の外周部の電界緩和がより図りやすくなるという効果を奏する。
【００７３】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様をとることができる。
【図面の簡単な説明】
【図１】第１実施例の半導体装置のチップを模式的に示す断面図である。
【図２】サージエネルギーからＳｉＣーＪＦＥＴを保護するための電気的構成を示す図である。
【図３】ドレイン端子に加わるサージエネルギーからＳｉＣーＪＦＥＴが保護される様子を示す図である。
【図４】（ａ）ゲート端子に加わるサージエネルギーからＳｉＣーＪＦＥＴが保護される様子を示す図である。（ｂ）過昇温からＳｉＣーＪＦＥＴを保護するための構成を示す図である。
【図５】第１実施例の半導体装置の製造工程フロー概略図である。
【図６】第１実施例の半導体装置の製造工程を模式的に示す図である。
【図７】第１実施例の半導体装置の製造工程を模式的に示す図である。
【図８】第１実施例の半導体装置の製造工程を模式的に示す図である。
【図９】第２実施例の半導体装置のチップを模式的に示す断面図である。
【図１０】第３実施例の半導体装置のチップを模式的に示す断面図である。
【図１１】第３実施例の半導体装置の製造工程フロー概略図である。
【図１２】第３実施例の半導体装置の製造工程の要部を模式的に示す図である。
【図１３】第３実施例の半導体装置との比較例を示す図である。
【図１４】第４実施例の半導体装置のチップを模式的に示す断面図である。
【図１５】第４実施例の半導体装置の製造工程フロー概略図である。
【符号の説明】
２，２０２，３０２…ＳｉＣ−ＪＦＥＴ
４，３０４…第１のツェナーダイオード群
６，３０６…第２のツェナーダイオード群
８，３０８…感温ダイオード
１０…基板
１０ａ…ドレイン電極、
１２…ドリフトエピ層（ドレイン層）
１４…第１不純物領域、
１６…ソース層（ｎ−層）
１８，２１８，３１８…チャネルエピ層（ｎ−層）
２０，２２０…第２不純物領域
２２…層間膜（絶縁膜）
２３…ｐ型領域（ＪＴＥ）
２４，２２４，３２４…メタル電極
２６，１２６…配線（Ａｌ配線）
３２…過昇温保護回路
Ｄ…ドレイン端子
Ｇ…ゲート端子
Ｇ２…温度測定用端子
Ｓ…ソース端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a silicon carbide power device and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, as a silicon carbide semiconductor device (transistor), for example, a silicon carbide electrostatic induction transistor (JFET) as disclosed in JP 2000-312008 A is known.
[0003]
[Problems to be solved by the invention]
When such a silicon carbide semiconductor device is actually used as a switching element such as an inverter, the static electricity of the human body or machine generated in the manufacturing process, the excessive temperature rise due to the excessive current when the motor is locked, and the motor generated especially when the inverter is driven Therefore, it is necessary to protect the silicon carbide semiconductor device from destruction caused by the back electromotive force surge energy and to ensure its reliability. When an avalanche breakdown occurs in a silicon carbide semiconductor device, a problem arises that the generated current flows into the gate terminal and destroys the gate control circuit unit.
[0004]
The present invention has been made against the background described above, and a semiconductor that can protect a silicon carbide semiconductor device (hereinafter referred to as “silicon carbide power device”) used as a switching element from static electricity, surge energy, excessive temperature rise, and the like. An object is to provide an apparatus and a method for manufacturing the same.
[0005]
[Means for Solving the Problems and Effects of the Invention]
A semiconductor device of the present invention (claim 1) made to solve the above-described problems includes a silicon carbide power device (silicon carbide power transistor) and a protective diode for protecting the silicon carbide power device. On the same chip.
[0006]
For example, to protect the silicon carbide power device from the flyback energy of the inductive load applied between the drain and the source or static electricity from the human body or machine applied to the gate terminal, the voltage applied to the terminal of the silicon carbide power device is applied by a Zener diode. It can be realized by clamping so that no further voltage is applied or by turning on the silicon carbide power device.
[0007]
According to the semiconductor device of claim 1, since the protective diode is provided on the same chip as the silicon carbide power device, the protective device is used as such a zener diode, thereby destroying the silicon carbide power device by surge energy. Can be protected from. A circuit can be configured at a lower cost and more compactly than when a Zener diode is externally attached to a semiconductor device for protection.
[0008]
In addition, a diode is formed in the vicinity of the silicon carbide power device in order to protect the silicon carbide power device from destruction due to excessive temperature rise, and the chip temperature (ie, the temperature of the silicon carbide power device) is determined from the IV characteristics of the diode. Can be realized by applying a control voltage to the gate terminal so that the silicon carbide power device is turned off when the temperature exceeds a predetermined temperature. According to the semiconductor device of the first aspect, the silicon carbide power device can be protected by using the protective diode as such a temperature detecting element.
[0009]
As a silicon carbide power device, for example, as in claim 2, it is preferable to apply the present invention (claim 1) to a semiconductor device having a silicon carbide junction field effect transistor (SiC-JFET). This is because the JFET is different from the MOSFET in that the gate electrode is not protected by the insulating film, and it is highly necessary to protect against surge energy.
[0010]
As the protective diode, a polycrystalline silicon (Poly-Si) diode can be used as described in claim 3, and a silicon carbide (SiC) diode can be used as described in claim 4. If the SiC diode is used, the silicon carbide power device is more reliably protected because it is resistant to higher temperatures.
[0011]
Where to place the protective diode 1 As described above, when a JTE structure (Junction Termination Edge: junction termination structure) is provided on the outer periphery of the semiconductor device, the upper portion of the JTE structure is preferable. Here, in the JTE structure, an impurity layer having a conductivity type opposite to that of the drain layer and having a source potential is provided on the drain layer at the outer peripheral portion of the semiconductor device, and the impurity layer protrudes in the direction of the drain layer. It is a structure formed in a shape.
[0012]
The JTE structure is originally a structure for reducing the electric field in the outer peripheral portion of the semiconductor device. However, by providing a diode on the upper part of the JTE structure, the electric field in the JTE structure can be extended uniformly in a balanced manner. Can be further planned. When a back electromotive force surge energy is applied to the drain terminal, since the JTE structure is provided, breakdown can be generated in the convex portion of the impurity layer in the initial stage, and the gate electrode of the silicon carbide power device and This can contribute to preventing the gate drive circuit from being destroyed.
[0013]
As a mode in which the protective diode is provided on the top of the JTE structure, 1 As described in (1), a mode in which a protective diode is provided on a low impurity concentration layer formed on the JTE structure is conceivable. The low impurity concentration layer is a silicon carbide semiconductor having an impurity concentration lower than that of the substrate or the source layer, and is located between the protection diode and the JTE structure. Therefore, the semiconductor device (silicon carbide power device) is formed by the protection diode. ) It can further contribute to electric field relaxation at the inner periphery.
[0015]
In order to protect the silicon carbide power device from flyback energy generated in the inductive load, it is conceivable to provide a protective diode as a Zener diode between the drain and the gate. And claims 5 As described, in the case where the peripheral portion of the semiconductor device has an equipotential ring that is the drain potential of the silicon carbide power device, one end is provided to provide a protective diode between the gate and the drain. It is preferable to electrically connect to a potential ring (EQR) and to connect the other end to a gate terminal of the silicon carbide power device.
[0016]
By doing so, a so-called field plate effect can also be exhibited, and electric field relaxation at the outer peripheral portion of the semiconductor device can be further achieved. The EQR is a structure for equalizing the potential at the peripheral edge of the semiconductor device.
Next claim 6 Specifically, as a silicon carbide power device, specifically, a drain layer of a first conductivity type and a second conductivity type formed on the drain layer (refers to a conductivity type opposite to the first conductivity type). First impurity region, a source layer of the first conductivity type formed on the first impurity region, and reaches the drain layer from the source layer side through the source layer and the first impurity region. And a first conductivity type channel epi layer formed at least on the inner surface of the groove, and a second conductivity type second impurity region formed on the channel epi layer. Things can be considered.
[0017]
In this case, the first impurity region is used as the gate region of the silicon carbide power device, the second impurity region is electrically connected to the source layer (that is, the source potential is set), and below the first impurity region. It may be configured to extend (that is, in the direction of the drain layer).
[0018]
In other words, since the second impurity region having the source potential is formed below the first impurity region which is the gate region, a depletion layer can be extended under the first impurity region when a voltage is applied to the drain. The electric field can be relaxed.
In addition, the avalanche breakdown occurs in the second impurity region inside the trench (trench), and the breakdown current does not go through the parasitic transistor because the second impurity region is below the source layer. It is pulled out by the electrode. Therefore, the surge resistance of the silicon carbide power device can be improved to the same extent as that of the pn diode.
[0022]
Claims 7 The present invention relates to a method of manufacturing a semiconductor device having a silicon carbide power device and a protective diode for protecting the silicon carbide power device on the same chip, wherein the protective diode is a polycrystalline silicon diode In this case, the ohmic electrode is preferably formed on the polycrystalline silicon diode after the ohmic electrode is formed on the silicon carbide power device.
Since the formation of the ohmic electrode on the silicon carbide is performed at a higher temperature than the formation of the ohmic electrode on the polycrystalline silicon diode, if the ohmic electrode is formed on the polycrystalline silicon diode first or simultaneously, The problem arises that the ohmic material diffuses into the polycrystalline silicon diode. Therefore, the claim 7 Thus, such problems can be prevented by forming the ohmic electrode on the polycrystalline silicon diode after the formation of the ohmic electrode on the silicon carbide power device.
[0023]
Claims 8 As described, when it is necessary to make electrical connection between the ohmic electrode of the polycrystalline silicon diode and the ohmic electrode of the silicon carbide power device, the polycrystalline silicon is formed simultaneously with the formation of the ohmic electrode to the polycrystalline silicon diode. If the ohmic electrode of the diode and the ohmic electrode of the silicon carbide power device are electrically connected, the manufacturing process can be simplified.
[0024]
Claim 9 The invention of claim 6 This is one of the methods for manufacturing the semiconductor device. Claim 6 This semiconductor device has a structure in which the second impurity region is electrically connected to the source layer. In order to realize this structure, after forming the second impurity region in the trench, the source layer around the opening and the second impurity region in the opening are flattened by CMP (chemical mechanical polishing) method. And an ohmic electrode is preferably formed on the planarized surfaces of the source layer and the second impurity region.
[0025]
In the case where the source layer 16 and the second impurity region 220 are not flattened to be flush with each other, an edge portion (margin) of the second impurity region appears on the source layer in the manufacturing process. 9 If the second impurity region and the source layer are electrically connected by this method, the margin does not come out on the source layer, so that the silicon carbide power device can be made compact.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to the drawings.
FIG. 1 is a cross-sectional view schematically showing a main part of a semiconductor device (chip) as a first embodiment. As shown in this figure, a semiconductor device includes a silicon carbide junction field effect transistor (SiC-JFET) 2 configured in cell units, and a first Zener diode group provided between the drain and gate of the SiC-JFET 2. 4, a second Zener diode group 6 provided between the gate and source of the SiC-JFET 2, and a temperature-sensitive diode 8 for temperature detection. The SiC-JFET 2 is the “silicon carbide power device” in the claims, and the first Zener diode group 4, the second Zener diode group 6, and the temperature sensitive diode 8 are the “protective diodes” in the claims.
[0027]
The SiC-JFET 2 includes a drain layer 12 (hereinafter referred to as a drift epi layer) 12 formed on an n-type (first conductivity type) high impurity concentration substrate 10 and a drift epi layer 12. And a p-type (second conductivity type) high impurity concentration first impurity region 14 and an n-type high impurity concentration source layer 16 formed on the first impurity region 14. Yes.
[0028]
A trench is formed from the source layer 16 side so as to penetrate the source layer 16 and the first impurity region 14 and reach the drift epi layer 12, and from the inner surface of the trench and the inner surface of the trench to the outer periphery of the opening, An n-type channel impurity layer 18 having a low impurity concentration is formed. Then, a p-type high impurity concentration second impurity region 20 is formed in layers along the channel epi layer 18 thereon. The second impurity region 20 extends below the first impurity region 14 (that is, in the direction of the drift epi layer 12).
[0029]
On the source layer 16, an insulating interlayer film 22 is formed of a low temperature thermal CVD oxide film. Further, the first impurity region 14 and the source layer 16 are removed from the outer peripheral portion of the semiconductor device, and a low impurity concentration p-type region 23 constituting a JTE structure is formed on the drift epi layer 12. ing. An interlayer film 22 is formed on the drift epi layer 12 and the p-type region 23 in the outer peripheral portion of the semiconductor device.
[0030]
At locations where electrical contact with the SiC-JFET 2 is to be made, a contact hole is formed in the interlayer film 22, and a metal electrode 24 is formed there.
On the metal electrode 24, an aluminum (Al) wiring 26 is provided. The Al wiring 26 makes necessary electrical connection on the semiconductor device. The metal electrode 24 in contact with the p-type region 23 is electrically connected to the source electrode by an Al wiring 26. Note that portions of the Al wiring that cannot be represented as a cross-sectional view are indicated by thick lines.
[0031]
The first Zener diode group 4 is provided on the interlayer film 22 formed on the drift epi layer 12 in the outer peripheral portion of the first semiconductor device. The first Zener diode group 4 is made of polycrystalline silicon, and is configured to breakdown at a predetermined breakdown voltage VZ1 by a plurality of n-type regions 4a and p-type regions 4b alternately arranged in series. One end of the first Zener diode group 4 is connected to the gate terminal G via the Al wiring 26, and the other end is connected to the drift epi layer 12 via the Al wiring 26 and the metal electrode 24 at the peripheral edge of the semiconductor device. Electrically connected. The Al wiring 26 and the metal electrode 24 at the peripheral edge of the semiconductor device constitute an EQR. An n-type region 12a having a high impurity concentration is formed in the peripheral portion of the drift epi layer 12, thereby making electrical contact with the EQR.
[0032]
The second Zener diode group 6 is provided adjacent to the SiC-JFET 2 on the interlayer film 22 formed on the source layer 16. The second Zener diode group 6 is made of polycrystalline silicon, and is configured to breakdown at a predetermined breakdown voltage VZ2 by n-type regions 6a and p-type regions 6b alternately arranged in series. One end of the second Zener diode group 6 is connected to the gate terminal G via the Al wiring 26, and the other end is connected to the source terminal S via the Al wiring 26.
[0033]
The temperature sensitive diode 8 is formed by joining an n-type region 8a and a p-type region 8b made of polycrystalline silicon on an interlayer film 22 formed on an n-type layer 28 having a high impurity concentration. There are a plurality (two in this embodiment). The n-type layer 28 is formed on the first impurity region 14 similarly to the source layer 16, but is electrically and spatially separated from the source layer 16. The plurality of temperature-sensitive diodes 8 are connected in series in the forward direction from the temperature measurement terminal G2 to the source terminal S via the Al wiring 26.
[0034]
A drain electrode 10 a is provided on the opposite side of the substrate 10 from the drift epi layer 12.
2 and 3 are diagrams showing a mechanism for protecting SiC-JFET 2 from flyback energy of an inductive load (motor 30) using first Zener diode group 4 and second Zener diode group 6. FIG. .
[0035]
As shown in FIG. 2, the breakdown voltage VZ2 of the second Zener diode group 6 is set to a value higher than the threshold voltage Vt at which the SiC-JFET 2 is turned on. However, in the SiC-JFET 2, there is a problem that when the accumulation of decimal carriers occurs, the switching delay and the load on the drive circuit increase. Therefore, the breakdown voltage VZ2 is preferably smaller than the built-in voltage Vbi between the gate and the source of the SiC-JFET 2 (that is, Vt <VZ2 <Vbi) so as not to affect the normal operation.
[0036]
Further, the breakdown voltage VZ1 of the first Zener diode group 4 and the second Zener diode group 6 are set so that the Zener diode groups 4 and 6 operate before the SiC-JFET 2 is destroyed by the flyback energy of the motor 30. The values of the breakdown voltages VZ1, VZ2 of the Zener diode groups 6, 8 are selected so that the sum of the breakdown voltage VZ2 is smaller than the drain-source breakdown voltage BV of the SiC-JFET 2 (that is, BV> VZ1 + VZ2). .
[0037]
In this embodiment, since BV = 700V, Vbi = 3.1V, and Vt = 1V, VZ1 = 600V and VZ2 = 3V are obtained from the above.
FIG. 3 shows an operation when the back electromotive force surge energy of the motor 30 is applied to the drain terminal D.
[0038]
When the voltage VD applied to the drain terminal D is smaller than 601 V (see FIG. 3A), the voltage is distributed to the first and second Zener diode groups 4 and 6, and the voltage applied to the second Zener diode group 6 is Does not exceed 1V. Accordingly, since the voltage applied between the gate terminal G and the source terminal S of the SiC-JFET 2 does not exceed the threshold voltage Vt, the SiC-JFET 2 is not turned on.
[0039]
When the voltage VD applied to the drain terminal D is 601 to 603 V (see FIG. 3B), the voltage applied to the second Zener diode group 6 exceeds the threshold voltage Vt, so that the SiC-JFET 2 is turned on. Surge energy is extracted from the drain terminal D to the source terminal S side.
[0040]
When a voltage of 603 V or higher is applied to the drain terminal (see FIG. 3C), the first and second Zener diode groups 4 and 6 operate to suppress an increase in drain voltage. At this time, the voltage applied to both ends of the second Zener diode 6 group is clamped to 3V and exceeds the threshold voltage Vt of the SiC-JFET 2. Accordingly, the SiC-JFET 2 is turned on, and surge energy is extracted from the drain terminal D. At this time, since the breakdown voltage VZ2 is suppressed to be lower than the built-in voltage Vbi, the voltage applied to both ends of the second Zener diode 6 group does not exceed the built-in voltage Vbi, and minority carriers from the gate to the drift layer Injection is suppressed.
[0041]
FIG. 4A shows a state in which the SiC-JFET 2 is protected by the second Zener diode group 6 when a high voltage such as an electrostatic surge is applied to the gate terminal G. In this case, the second Zener diode group 6 is turned on and the surge energy is released.
[0042]
FIG. 4B shows a mechanism for detecting the temperature of the semiconductor device using the temperature sensitive diode 8 and protecting the SiC-JFET 2 from destruction due to excessive temperature rise. The overheat protection circuit 32 including a microcomputer is configured to cause a constant current to flow through the temperature sensing diode 8 and is configured to detect a voltage Vf applied to the temperature sensing diode 8 at that time. . The current-voltage characteristic (IV characteristic) of the temperature-sensitive diode 8 varies depending on the temperature, and the voltage Vf for flowing a constant current decreases as the temperature increases. The overtemperature protection circuit 32 stores a relationship between the voltage Vf and temperature measured in advance, and the temperature of the temperature sensing diode 8, that is, the SiC-JFET 2 is determined from the voltage Vf applied to both ends of the temperature sensing diode 8. Find the temperature.
[0043]
When the obtained temperature is equal to or higher than a predetermined temperature, the overheat protection circuit 32 controls the output voltage to the gate terminal G of the SiC-JFET 2 to turn off the SiC-JFET 2. Thereby, the excessive temperature rise of SiC-JFET2 is prevented. 2, 3, and 4 (a), the temperature-sensitive diode 8 is not shown, and in FIG. 4 (b), the first and second Zener diode groups 4 and 6 are not shown. is doing.
[0044]
As described above, in the semiconductor device of this embodiment, the SiC-JFET 2 and the protection diodes 4, 6, and 8 for protecting the SiC-JFET 2 are provided on the same chip. Protects against static electricity, surge energy, overheating, etc.
[0045]
That is, by using the Zener diode groups 4 and 6, the SiC-JFET 2 can be protected from surge energy. Since the first and second Zener diode groups 4 and 6 are formed on the same chip as the SiC-JFET 2, the Zener diodes 4 and 6 are formed at a lower cost than when the Zener diodes are externally attached to the semiconductor device. In addition, the circuit can be configured in a compact manner.
[0046]
Further, by using the temperature-sensitive diode 8, the temperature of the SiC-JFET 2 is obtained, and when the temperature exceeds a predetermined temperature, the SiC-JFET 2 is turned off to protect the SiC-JFET 2 from destruction due to excessive temperature rise. it can.
In addition, since the semiconductor device of this embodiment has a JTE structure, when a back electromotive force surge energy is applied to the drain terminal, a breakdown is initially generated at the convex portion below the p-type region 23. And can contribute to the protection of the gate electrode and the gate drive circuit of the SiC-JFET 2.
[0047]
In addition, since the first Zener diode group 4 is provided in the upper portion of the JTE structure, the electric field in the JTE structure can be extended uniformly in a balanced manner, which can contribute to the relaxation of the electric field.
The first Zener diode group 4, the second Zener diode group 6, and the temperature sensitive diode 8 are provided on the interlayer film 22. Therefore, charge transfer from these diodes 4, 6, 8 to SiC-JFET 2 can be prevented, and the operation stability of SiC-JFET 2 can be increased.
[0048]
Further, the periphery of the semiconductor device has an EQR that is a drain potential, and the first Zener diode group 4 has one end electrically connected to the EQR and the other end connected to the gate terminal G. . For this reason, a so-called field plate effect is exhibited, and electric field relaxation at the outer peripheral portion of the semiconductor device is further achieved.
[0049]
Since the Zener diode is formed on the outer peripheral portion, the effective area of the element (the area of the transistor portion) is not sacrificed, and the chip can be made small.
Further, since the first impurity region 14 is interposed between the temperature sensitive diode 8 and the drift epi layer 12, both are electrically separated by pn junction separation. Therefore, it is possible to prevent the operation of the SiC-JFET 2 from affecting the temperature detection by the temperature sensitive diode 8.
[0050]
Next, the main part of the manufacturing process of the semiconductor device will be described (FIGS. 5 to 9).
As shown in the process flow of FIG. 5 and the like, after the substrate 10 is grown, an n− layer (drift epitaxial layer 12) and a p + layer 14 (first layer) having higher resistance than the substrate 10 are formed on the substrate 10 by epitaxial growth. 1 impurity region) and n − layer 15 are formed in this order. Then, n-type impurities are ion-implanted into the n− layer 15 (FIG. 6A), and activation annealing (about 1600 ° C.) is performed to form an n + layer (source layer) 16 (FIG. 6B). )).
[0051]
Next, a trench penetrating the n + layer 16 and the p + layer 14 is formed from the n + layer 16 side to the n− layer 12, and a lower portion having a depth similar to that of the trench is formed in the outer peripheral portion. Further, an n − layer 18 (channel epi layer) is formed at least on the inner surface of the trench by epitaxial growth (about 1600 ° C.) (FIG. 6C).
[0052]
Then, ion implantation of a p-type dopant is performed on the n− layer 18 (FIG. 6D), and activation annealing (about 1600 ° C.) is performed to invert the conductivity type above the n− layer 18 to p + A layer 20 (second impurity region) is formed (FIG. 7A). Note that the p + layer 20 may be formed on the n− layer 18 by deposition.
[0053]
After forming the p + layer 20, the n− layer 18 and the p + layer 20 are patterned (FIG. 7B). Further, a part of the n + layer 16 is separated to form an n-type layer 28 (FIG. 7C), and the interlayer film 22 is formed of a low temperature thermal CVD oxide film (FIG. 7D).
Non-doped polycrystalline silicon 34 is deposited at a predetermined position on the interlayer film 22 (FIG. 8A). Then, a p-type dopant and an n-type dopant are ion-implanted into this polycrystalline silicon 34, and further activation annealing is performed, whereby the first Zener diode group 4, the second Zener diode group 6 and the temperature sensitive diode 8 are obtained. Constitute. Further, a contact hole 36 is formed in the interlayer film 22 at a place where electrical contact with the SiC-JFET 2 is to be made (FIG. 8B).
[0054]
Through this contact hole 36, a metal electrode 24 (ohmic electrode) is formed on the SiC-JFET 2 at a temperature of about 1000 ° C. (FIG. 8C). Then, by forming the Al wiring 26, the ohmic electrodes of the diodes 4, 6, and 8 are formed, and the ohmic electrode (that is, the Al wiring 26) of the diode and the metal electrode 24 are connected (FIG. 8D). ). Thereafter, a passivation film (not shown) is formed to protect the SiC-JFET 2 and the diodes 4, 6, 8.
[0055]
As described above, in the above manufacturing method, the formation of the polycrystalline silicon diodes 4, 6, and 8 is performed more than the process performed at a high temperature for producing the SiC-JFET 2, that is, the activation annealing process, the epitaxial growth process, and the like. To do later. Therefore, problems such as Si sublimation from the polycrystalline silicon diodes 4, 6, and 8 and outdiffusion of dopants can be avoided.
[0056]
In the above manufacturing method, the ohmic electrode is formed on the polycrystalline silicon diodes 4, 6, and 8 after the metal electrode 24 is formed on the SiC-JFET 2. That is, the process of forming the ohmic electrode on the polycrystalline silicon diodes 4, 6, 8 is not the same process as the process of forming the metal electrode 24 on the SiC-JFET 2 but is separated. Therefore, the problem that the ohmic material diffuses into the polycrystalline silicon diodes 4, 6, 8 can be avoided.
[0057]
In the above manufacturing method, the ohmic electrode (Al wiring 26) is formed on the polycrystalline silicon diodes 4, 6, and 8 and at the same time, the ohmic electrode and the metal electrode 24 are electrically connected. Therefore, the manufacturing process can be simplified.
[0058]
Next, a second embodiment will be described.
In the second embodiment, as shown in FIG. 9, the wiring pattern of the Al wiring 126 is different from the first embodiment, and the first impurity region 14 of the SiC-JFET 102 is connected to the gate terminal G and the second impurity region. 20 is connected to the source terminal S. Others are the same as those in the first embodiment, and thus the description thereof is omitted.
[0059]
When connected in this way, the same effect as that of the semiconductor device of the first embodiment is obtained, and the second impurity region 20 serving as the source potential is located lower than the first impurity region 14 that is the gate region (that is, the drain electrode). 10a), the following effects are obtained.
[0060]
First, when a voltage is applied to the drain terminal D, the depletion layer can be extended under the first impurity region 14, so that the electric field can be relaxed.
In addition, an avalanche breakdown can occur in the second impurity region 20 prior to the first impurity region 14, and breakdown in the first impurity region 14 can be prevented. In other words, the avalanche breakdown occurs in the second impurity region 20 inside the trench, and the breakdown current (since the second impurity region 20 is below the source layer) does not pass through the parasitic transistor, It is pulled out by the electrode. For this reason, the surge withstand capability can be improved to the same level as that of the pn diode, and breakdown of the gate electrode due to breakdown occurring in the first impurity region 14 can be prevented.
[0061]
Next, a third embodiment will be described.
As shown in FIGS. 10 to 12, the third embodiment is different from the second embodiment regarding the structure near the trench and the manufacturing process thereof. Others are the same as those of the second embodiment, and thus the description thereof is omitted.
[0062]
In the semiconductor device of the third embodiment, as shown in FIG. 10, the inside of the trench having the channel epitaxial layer 218 formed on the inner surface is filled with the second impurity region 220. The source layer 16 and the second impurity region 220 form the same surface along the opening surface of the trench, and the metal electrode 224 is formed on the same surface.
[0063]
This structure can be obtained as follows (FIGS. 11 and 12).
First, after forming the n + layer 16 (source layer 16) as shown in FIG. 6B, a trench penetrating the n + layer 16 and the p + layer 14 is formed from the n + layer 16 side until reaching the n− layer 12 ( Next, an n− layer 218 is formed at least on the inner surface of the trench by epitaxial growth (FIG. 12B). Further, the p + layer 220 is epitaxially grown on the n− layer 218 (FIG. 12C).
[0064]
Of the n− layer 218 and the p + layer 220 formed in this way, the portion above the n + layer 16 is removed by the planarization process by the CMP method to expose the n + layer 16 (FIG. 12D). N + layer 16 and p + layer 220 are flush with each other.
Thereafter, after forming an insulating film or the like in the same manner as in the first embodiment, a metal electrode 224 is formed on the same surface formed by the n + layer 16 and the p + layer 20 (FIG. 12E).
[0065]
On the other hand, when the source layer 16 and the second impurity region 220 are not planarized (for example, in the first and second embodiments), the edge portion of the second impurity region 220 as shown in FIG. Since (margin) remains on the source layer 16, the area required to configure the SiC-JFET 202 increases accordingly.
[0066]
According to the third embodiment, the same effects as those of the second embodiment can be obtained, and since no margin remains on the source layer 16, the SiC-JFET 202 can be configured compactly.
Next, a fourth embodiment will be described.
[0067]
In the fourth embodiment, as shown in FIG. 14, silicon carbide diodes are used as the first Zener diode group 304, the second Zener diode group 306, and the temperature sensitive diode 308 instead of the polycrystalline silicon diode. This is different from the first embodiment. Others are the same as those in the first embodiment, and thus the description thereof is omitted.
[0068]
Silicon carbide diodes 304, 306, and 308 are configured by ion-implanting n-type dopant ions and p-type dopant ions into n − layer 318 having the same composition as channel epilayer 18. In addition, in the n− layer 318, the portion corresponding to the lower side of the silicon carbide diodes 304, 306, and 308 is formed into an insulating film by vanadium ion implantation.
[0069]
As shown in the process flow of FIG. 15, this structure is formed under a predetermined portion of the n− layer 318 after forming the trench, forming the channel epi layer 18 and the n− layer 318, and forming the second impurity region 20. Vanadium ions are implanted to form an insulating film. Then, n-type dopant ions and p-type dopant ions are ion-implanted into the upper portion of the n− layer 318 where the insulating film is formed, thereby forming the n-type regions 304a, 306a, 308a and the p-type regions 304b, 306b. 308b to form a silicon carbide diode.
[0070]
Subsequent processes are substantially the same as those in the first embodiment. However, in the metal electrode forming process, an ohmic electrode (metal electrode 324) is formed on the SiC-JFET 302 and an ohmic electrode (not shown) is formed on the silicon carbide diode. ) At the same time. In the wiring formation step, the Al wiring 26 is connected to the ohmic electrode of the SiC-JFET 302 and the ohmic electrode of the silicon carbide diode.
[0071]
In the fourth embodiment, the same effects as in the first embodiment can be obtained, and the protective diode is made of a silicon carbide diode that is resistant to higher temperatures, so that the SiC-JFET 302 can be reliably operated even at high temperature operation. There is an effect that can be protected.
[0072]
Note that the vanadium ion implantation step may be omitted. In this case, for example, the first Zener diode group 304 is positioned on the JTE structure via the n− layer 318 (low impurity concentration layer) that is not formed into an insulating film. The group 304 has an effect that the electric field relaxation at the outer peripheral portion of the semiconductor device can be more easily achieved.
[0073]
As mentioned above, although one Example of this invention was described, this invention is not limited to the said Example, It can take a various aspect.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view schematically showing a chip of a semiconductor device according to a first embodiment.
FIG. 2 is a diagram showing an electrical configuration for protecting a SiC-JFET from surge energy.
FIG. 3 is a diagram showing a state in which a SiC-JFET is protected from surge energy applied to a drain terminal.
FIG. 4A is a diagram illustrating a state in which a SiC-JFET is protected from surge energy applied to a gate terminal. (B) It is a figure which shows the structure for protecting SiC-JFET from overheating.
FIG. 5 is a manufacturing process flow schematic diagram of the semiconductor device of the first embodiment;
FIG. 6 is a diagram schematically showing a manufacturing process of the semiconductor device according to the first embodiment;
FIG. 7 is a diagram schematically showing a manufacturing process of the semiconductor device of the first example.
FIG. 8 is a diagram schematically showing a manufacturing process of the semiconductor device of the first example.
FIG. 9 is a cross-sectional view schematically showing a chip of a semiconductor device of a second embodiment.
FIG. 10 is a cross-sectional view schematically showing a chip of a semiconductor device of a third embodiment.
FIG. 11 is a schematic manufacturing process flow diagram of the semiconductor device of the third embodiment;
FIG. 12 is a diagram schematically showing a main part of a manufacturing process of a semiconductor device according to a third embodiment.
FIG. 13 is a diagram showing a comparative example with the semiconductor device of the third embodiment.
FIG. 14 is a cross-sectional view schematically showing a chip of a semiconductor device according to a fourth embodiment.
FIG. 15 is a flow chart schematically showing the manufacturing process of the semiconductor device according to the fourth embodiment.
[Explanation of symbols]
2,202,302 ... SiC-JFET
4,304... First Zener diode group
6,306 ... second Zener diode group
8,308 ... Temperature sensitive diode
10 ... Board
10a ... drain electrode,
12. Drift epi layer (drain layer)
14 ... first impurity region,
16 ... Source layer (n-layer)
18, 218, 318... Channel epilayer (n-layer)
20, 220 ... second impurity region
22 ... Interlayer film (insulating film)
23 ... p-type region (JTE)
24,224,324 ... Metal electrode
26, 126 ... wiring (Al wiring)
32. Overheat protection circuit
D ... Drain terminal
G ... Gate terminal
G2 ... Terminal for temperature measurement
S ... Source terminal

Claims

A semiconductor device having a silicon carbide power device and a protective diode for protecting the silicon carbide power device on the same chip,
A semiconductor device having a JTE structure on an outer peripheral portion of the semiconductor device, and the protective diode is provided on a low impurity concentration layer formed on the JTE structure.

The semiconductor device according to claim 1,
The silicon carbide power device is a silicon carbide junction field effect transistor.

The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the protective diode is a polycrystalline silicon diode.

The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the protective diode is a silicon carbide diode.

In the semiconductor device in any one of Claims 1-4 ,
In the periphery of the semiconductor device, it has an equipotential ring that is the drain potential of the silicon carbide power device,
One end of the protective diode is electrically connected to the equipotential ring, and the other end is electrically connected to a gate terminal of the silicon carbide power device.

In the semiconductor device in any one of Claims 1-5 ,
The silicon carbide power device is
A drain layer of a first conductivity type;
A first impurity region of a second conductivity type formed on the drain layer;
A source layer of a first conductivity type formed on the first impurity region;
A groove formed so as to penetrate the source layer and the first impurity region from the source layer side to reach the drain layer;
A channel epi layer of a first conductivity type formed on at least the inner surface of the groove;
A second impurity region of a second conductivity type formed on the channel epilayer inside the trench;
Consists of
The first impurity region is a gate region of the silicon carbide power device;
The second impurity region is electrically connected to the source layer and extends downward from the first impurity region.

A method of manufacturing a semiconductor device having a silicon carbide power device and a protective diode for protecting the silicon carbide power device on the same chip,
The protective diode is a polycrystalline silicon diode,
The method of manufacturing a semiconductor device, wherein the formation of the ohmic electrode on the polycrystalline silicon diode is performed after the formation of the ohmic electrode on the silicon carbide power device.

The method of manufacturing a semiconductor device according to claim 7 .
A method for manufacturing a semiconductor device, wherein the ohmic electrode and an ohmic electrode of a silicon carbide power device are electrically connected simultaneously with the formation of the ohmic electrode on the polycrystalline silicon diode.

A method for manufacturing the semiconductor device according to claim 6 , comprising:
After forming the second impurity region in the trench, the source layer around the opening and the second impurity region in the opening are planarized by CMP to be flush with the source layer and the second impurity region. A method for manufacturing a semiconductor device, comprising forming an ohmic electrode on a planarized surface of an impurity region.