JP6048126B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
Semiconductor device and manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP6048126B2 JP6048126B2 JP2012280804A JP2012280804A JP6048126B2 JP 6048126 B2 JP6048126 B2 JP 6048126B2 JP 2012280804 A JP2012280804 A JP 2012280804A JP 2012280804 A JP2012280804 A JP 2012280804A JP 6048126 B2 JP6048126 B2 JP 6048126B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- region
- conductivity type
- drift region
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
本発明は、温度検知用ダイオードを備える半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device including a temperature detection diode and a method for manufacturing the semiconductor device.
半導体パワーデバイスと、半導体パワーデバイスを保護するための保護用ダイオードとを備える半導体装置が知られている。このような半導体装置において、半導体パワーデバイスと同一チップ上に設けられた保護用ダイオードを、温度検知用の素子として用いる技術が提案されている（特許文献１参照）。 A semiconductor device including a semiconductor power device and a protective diode for protecting the semiconductor power device is known. In such a semiconductor device, a technique has been proposed in which a protective diode provided on the same chip as the semiconductor power device is used as an element for temperature detection (see Patent Document 1).
しかしながら、特許文献１に記載の半導体装置は、保護用ダイオードが、半導体チップ上の絶縁膜上に形成された、多結晶シリコンよりなるｐｎ接合ダイオードであるため、保護用ダイオードの破壊耐圧が低い。よって、ダイオードの耐圧を超えた逆方向サージが印加された場合にダイオードが破壊される可能性が高い。
本発明は、簡単な構成で、破壊耐圧の高い半導体素子及び半導体装置の製造方法を提供することを目的とする。
However, in the semiconductor device described in
An object of the present invention is to provide a semiconductor element and a semiconductor device manufacturing method having a simple configuration and high breakdown voltage.
半導体装置は、半導体基体と、ドリフト領域と、第２導電型の拡散領域と、第１電極と、第２電極と、保護用ダイオードと、温度検知用ダイオードとを備える。ドリフト領域は、第１導電型であり、半導体基体上に形成される。第２導電型の拡散領域はドリフト領域の主面に接するようにドリフト領域中に形成される。第１導電型の拡散領域は、ドリフト領域の主面に接するように第２導電型の拡散領域中に形成される。第１電極は、半導体基体と異なる材料からなり、第２導電型の拡散領域および第１導電型の拡散領域に接合される。第２電極は、第２導電型の拡散領域および第１導電型の拡散領域にオーミック接合される。保護用ダイオードは、第１電極と第２電極との間に接続される。温度検知用ダイオードは、第１電極と第２電極との間に、保護用ダイオードと逆並列に接続される。 The semiconductor device includes a semiconductor substrate, a drift region, a second conductivity type diffusion region, a first electrode, a second electrode, a protection diode, and a temperature detection diode. The drift region is of the first conductivity type and is formed on the semiconductor substrate. The diffusion region of the second conductivity type is formed in the drift region so as to be in contact with the main surface of the drift region. The diffusion region of the first conductivity type is formed in the diffusion region of the second conductivity type so as to contact the main surface of the drift region. The first electrode is made of a material different from that of the semiconductor substrate, and is joined to the second conductivity type diffusion region and the first conductivity type diffusion region. The second electrode is in ohmic contact with the diffusion region of the second conductivity type and the diffusion region of the first conductivity type. The protective diode is connected between the first electrode and the second electrode. The temperature detection diode is connected in reverse parallel to the protection diode between the first electrode and the second electrode.
本発明によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードが、温度検知用ダイオードを保護することにより、簡単な構成で、破壊耐圧の高い半導体装置及び半導体装置の製造方法を提供することができる。 According to the present invention, a protective diode connected in reverse parallel to a temperature detection diode protects the temperature detection diode, thereby providing a semiconductor device with a high breakdown voltage and a method for manufacturing the semiconductor device with a simple configuration. Can be provided.
次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Next, first to fifth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
また、以下に示す第１〜第５の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 The first to fifth embodiments shown below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is The material, shape, structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope described in the claims.
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、ｎ＋型（第１導電型）半導体からなる半導体基体１と、ｎ−型（第１導電型）半導体からなるドリフト領域２と、ｐ型（第２導電型）拡散領域３と、ｎ型（第１導電型）拡散領域４と、第１電極５と、第２電極６とを備える。導電型の記号＋，−は、それぞれ、ドーピングされる不純物濃度について高濃度、低濃度であることを示している。
(First embodiment)
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a
半導体基体１及びドリフト領域２は、炭化珪素（ＳｉＣ）からなり、ドリフト領域２は、半導体基体１上に形成される。ｐ型拡散領域３は、ドリフト領域２の、半導体基体１側と反対側の主面に接するように、ドリフト領域２中に形成される。ｎ型拡散領域４は、ドリフト領域２の主面に接するように、ｐ型拡散領域３中に形成される。
The
第１電極５は、多結晶シリコン（Ｓｉ）からなる。第１電極５は、ドリフト領域２の主面上の、ｐ型拡散領域３とｎ型拡散領域４との境界上に形成され、ｐ型拡散領域３及びｎ型拡散領域４にヘテロ接合される。第２電極６は、ドリフト領域２の主面上の、ｐ型拡散領域３とｎ型拡散領域４との境界上に形成され、ｐ型拡散領域３及びｎ型拡散領域４にオーミック接合されている。
The
第１の実施の形態に係る半導体装置は、第１電極５と第２電極６との間に接続された第１ダイオードＡと、第１電極５と第２電極６との間に、第１ダイオードＡと逆並列に接続された第２ダイオードＢとを備える。第１ダイオードＡは、ｐ型拡散領域３をアノード、第１電極５をカソードとして有するヘテロ接合ダイオードである。第２ダイオードＢは、ｎ型拡散領域４をカソード、第１電極５をアノードとして有するヘテロ接合ダイオードであり、第１ダイオードＡに内蔵される。
The semiconductor device according to the first embodiment includes a first diode A connected between the
−製造方法−
以下、第１の実施の形態に係る半導体装置の製造方法を、図２〜図５及び図１を用いて説明する。尚、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
先ず、図２に示すように、ｎ＋型のＳｉＣ基板からなる半導体基体１上に、ｎ−型のＳｉＣからなるドリフト領域２が積層される。
-Manufacturing method-
A method for manufacturing the semiconductor device according to the first embodiment will be described below with reference to FIGS. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.
First, as shown in FIG. 2, a
次に、図３に示すように、ドリフト領域２上に、フォトリソグラフィ技術によりパターニングされたマスク層７１が形成される。マスク層７１をマスクとして、アルミニウム（Ａｌ）、ホウ素（Ｂ）等のイオンを不純物（アクセプタ）としてドリフト領域２に添加（ドーピング）することにより、ｐ型拡散領域３が形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体１及びドリフト領域２の温度を６００℃程度に保つことでＳｉＣの結晶欠陥の発生を抑制することができる。マスク層７１は、不純物添加後、除去される。
Next, as shown in FIG. 3, a
次に、図４に示すように、ドリフト領域２上に、フォトリソグラフィ技術によりパターニングされたマスク層７２が形成される。マスク層７２をマスクとして、窒素（Ｎ）、ヒ素（Ａｓ）、リン（Ｐ）等のイオンを不純物（ドナー）としてｐ型拡散領域３に添加することにより、ｎ型拡散領域４が形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体１及びドリフト領域２の温度を６００℃程度に保つことでＳｉＣの結晶欠陥の発生を抑制することができる。マスク層７２は、不純物添加後、除去される。
Next, as shown in FIG. 4, a
次に、ドリフト領域２の主面上に多結晶シリコンが堆積されて多結晶シリコン膜が形成され、多結晶シリコン膜に不純物が添加される。更に、多結晶シリコン膜上にレジスト膜が形成され、フォトリソグラフィ技術により、ｐ型拡散領域３とｎ型拡散領域４との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、多結晶シリコン膜をドライエッチング法によりエッチングすることより、図５に示すように、ｐ型拡散領域３及びｎ型拡散領域４にヘテロ接合する第１電極５が形成される。レジスト膜は、多結晶シリコン膜のエッチング後、除去される。
Next, polycrystalline silicon is deposited on the main surface of the
第１電極５の形成に伴い、図１に示すように、第１電極５とｐ型拡散領域３及びｎ型拡散領域４との間に、第１ダイオードＡ及び第２ダイオードＢがそれぞれ形成される。第１電極５となる多結晶シリコン膜に添加する不純物は、第１ダイオードＡ及び第２ダイオードＢの特性の設計に応じて決定すればよい。例えば、不純物としてホウ素等のアクセプタを多結晶シリコン膜に添加する場合、第１ダイオードＡの立ち上がり電圧を低く、第２ダイオードＢの立ち上がり電圧を高くすることができる。一方、不純物としてヒ素、リン等のドナーを多結晶シリコン膜に添加する場合、第１ダイオードＡの立ち上がり電圧を高く、第２ダイオードＢの立ち上がり電圧を低くすることができる。
As the
次に、ドリフト領域２の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、ｐ型拡散領域３とｎ型拡散領域４との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図１に示すように、ｐ型拡散領域３及びｎ型拡散領域４にオーミック接合する第２電極６が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
−動作例−
第１の実施の形態に係る半導体装置は、図６に示すように、第２電極６に基準電位、第１電極５に高電位＋Ｖを接続した場合、第２ダイオードＢに順方向電流が流れる。一般に、低電流の場合のダイオードの順方向電圧降下は、温度が上昇すると低下する。従って、第２ダイオードＢの順方向電圧降下を測定することで、半導体装置の温度を検知することができ、第２ダイオードＢは、温度検知用ダイオードとして機能する。
-Operation example-
In the semiconductor device according to the first embodiment, as shown in FIG. 6, when a reference potential is connected to the
外部からのノイズ等により、第２ダイオードＢに逆方向電圧が印加された場合、第１ダイオードＡは、順方向電流が流れることにより、第２ダイオードＢに印加される電圧の上昇を抑制することができ、第２ダイオードＢの破壊を抑制することができる。従って、第１ダイオードＡは、温度検知用ダイオードである第２ダイオードＢを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the second diode B due to external noise or the like, the first diode A suppresses an increase in the voltage applied to the second diode B due to a forward current flowing. And the destruction of the second diode B can be suppressed. Therefore, the first diode A functions as a protective diode that protects the second diode B, which is a temperature detection diode.
図７に示すように、第２電極６に基準電位、第１電極５に低電位−Ｖを接続した場合、第１ダイオードＡに順方向電流が流れる。従って、第１ダイオードＡは、温度検知用ダイオードとして機能する。
As shown in FIG. 7, when a reference potential is connected to the
外部からのノイズ等により、第１ダイオードＡに逆方向電圧が印加された場合、第２ダイオードＢは、順方向電流が流れることにより、第１ダイオードＡに印加される電圧の上昇を抑制することができ、第１ダイオードＡの破壊を抑制することができる。従って、第２ダイオードＢは、温度検知用ダイオードである第１ダイオードＡを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the first diode A due to external noise or the like, the second diode B suppresses an increase in the voltage applied to the first diode A due to a forward current flowing. And the destruction of the first diode A can be suppressed. Accordingly, the second diode B functions as a protective diode that protects the first diode A that is a temperature detection diode.
図８に示すように、第１電極５に基準電位、第２電極６に低電位−Ｖを接続した場合、第２ダイオードＢに順方向電流が流れる。従って、第２ダイオードＢは、温度検知用ダイオードとして機能する。
As shown in FIG. 8, when a reference potential is connected to the
第２ダイオードＢに逆方向電圧が印加された場合、第１ダイオードＡは、順方向電流が流れることにより、第２ダイオードＢに印加される電圧の上昇を抑制することができる。従って、第１ダイオードＡは、温度検知用ダイオードである第２ダイオードＢを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the second diode B, the first diode A can suppress an increase in the voltage applied to the second diode B when a forward current flows. Therefore, the first diode A functions as a protective diode that protects the second diode B, which is a temperature detection diode.
図９に示すように、第１電極５に基準電位、第２電極６に高電位＋Ｖを接続した場合、第１ダイオードＡに順方向電流が流れる。従って、第１ダイオードＡは、温度検知用ダイオードとして機能する。
As shown in FIG. 9, when a reference potential is connected to the
第１ダイオードＡに逆方向電圧が印加された場合、第２ダイオードＢは、順方向電流が流れることにより、第１ダイオードＡに印加される電圧の上昇を抑制することができる。従って、第２ダイオードＢは、温度検知用ダイオードである第１ダイオードＡを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the first diode A, the second diode B can suppress an increase in the voltage applied to the first diode A due to a forward current flowing therethrough. Accordingly, the second diode B functions as a protective diode that protects the first diode A that is a temperature detection diode.
なお、図９に示す例では、印加される電圧によって、ｐ型拡散領域３とドリフト領域２との間に形成されたｐｎ接合ダイオードがオンする可能性があるが、動作電圧範囲を、ｐｎ接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 9, there is a possibility that the pn junction diode formed between the p-
本発明の第１の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、温度検知用ダイオードの破壊耐圧を高くすることができる。また、本発明の第１の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、ｐ型拡散領域３及びｎ型拡散領域４の境界上に形成された第１電極５と、ドリフト領域２との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the first embodiment of the present invention, the breakdown voltage of the temperature detection diode can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the first embodiment of the present invention includes a
また、本発明の第１の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域２中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
In addition, according to the semiconductor device of the first embodiment of the present invention, the temperature detection diode is formed in the
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、ドリフト領域２の主面側に形成されたパワーデバイスを更に備える点で第１の実施の形態と異なる。第２の実施の形態において説明しない他の構成は、第１の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Second Embodiment)
The semiconductor device according to the second embodiment of the present invention is different from the first embodiment in that it further includes a power device formed on the main surface side of the
第２の実施の形態に係る半導体装置は、図１０に示すように、半導体基体１と、ドリフト領域２と、ｐ型拡散領域３と、ｎ型拡散領域４と、第１電極５と、第２電極６と、ドリフト領域２の主面の一部を含むように形成されたパワーデバイスである絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）５１とを備える。
As shown in FIG. 10, the semiconductor device according to the second embodiment includes a
ＭＯＳＦＥＴ５１は、ｐ型のウェル領域８と、ｎ型のソース領域（第１主電極領域）９と、ゲート絶縁膜１０と、ゲート電極（制御電極）１１と、ソース電極（第１主電極）１２と、ドレイン電極（第２主電極）１３とを備える。
The
ウェル領域８は、ドリフト領域２の主面に接するように、ドリフト領域２中に形成される。ソース領域９は、ドリフト領域２の主面に接するように、ウェル領域８中に形成される。ゲート絶縁膜１０は、ドリフト領域２、ウェル領域８上及びソース領域９上に形成される。
Well
ゲート電極１１は、多結晶シリコンからなり、ゲート絶縁膜１０上の、ドリフト領域２、ウェル領域８上及びソース領域９の上方に形成される。ゲート電極１１は、少なくとも、ドリフト領域２の主面におけるドリフト領域２とソース領域９との間のウェル領域８の上方に、ゲート絶縁膜１０を介して配置される。ゲート電極１１は、ゲート電位Ｇに接続されることにより、ドリフト領域２とソース領域９との間に位置するウェル領域８の上部に、電界を形成することによりチャネルを形成する。
The
ソース電極１２は、金属からなる。ソース電極１２は、ドリフト領域２の主面上の、ウェル領域８とソース領域９との境界上に形成され、ウェル領域８及びソース領域９にオーミック接合される。ドレイン電極１３は、金属からなる。ドレイン電極１３は、半導体基体１の、ドリフト領域２と反対側の面にオーミック接合されることにより、ドリフト領域２にオーミック接続される。
The
−製造方法−
以下、第２の実施の形態に係る半導体装置の製造方法を、図１１〜図１５及び図１０を用いて説明する。尚、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
先ず、図１１に示すように、ｎ＋型のＳｉＣ基板からなる半導体基体１上に、ｎ−型のＳｉＣからなるドリフト領域２が積層される。
-Manufacturing method-
Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.
First, as shown in FIG. 11, a
次に、図１２に示すように、ドリフト領域２上にパターニングされたマスクを用いて、Ａｌ、Ｂ等のイオンを不純物としてドリフト領域２に添加することにより、ｐ型拡散領域３及びウェル領域８が同時に形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体１及びドリフト領域２の温度を６００℃程度に保つことでＳｉＣの結晶欠陥の発生を抑制することができる。ドリフト領域２上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 12, by using a mask patterned on the
次に、図１３に示すように、ドリフト領域２上にパターニングされたマスクを用いて、Ｎ、Ａｓ、Ｐ等のイオンを不純物としてｐ型拡散領域３及びウェル領域８に添加することにより、ｎ型拡散領域４及びソース領域９が同時に形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体１及びドリフト領域２の温度を６００℃程度に保つことでＳｉＣの結晶欠陥の発生を抑制することができる。ドリフト領域２上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 13, by using a mask patterned on the
次に、図１４に示すように、ドリフト領域２の主面上の、ドリフト領域２、ウェル領域８上及びソース領域９上に、ゲート絶縁膜１０及びゲート電極１１が形成される。ゲート絶縁膜１０は、例えばシリコン酸化膜（ＳｉＯ２）からなり、熱酸化により形成されることができる。熱酸化は、界面準位を低減するために、亜酸化窒素（Ｎ２Ｏ）等の各種ガス雰囲気内で行われてよい。ゲート電極１１は、例えば多結晶シリコンからなる。
Next, as shown in FIG. 14, the
次に、ドリフト領域２の主面上に多結晶シリコンが堆積されて多結晶シリコン膜が形成され、多結晶シリコン膜に不純物が添加される。更に、多結晶シリコン膜上にレジスト膜が形成され、フォトリソグラフィ技術により、ｐ型拡散領域３とｎ型拡散領域４との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、多結晶シリコン膜をドライエッチング法によりエッチングすることより、図１５に示すように、ｐ型拡散領域３及びｎ型拡散領域４にヘテロ接合する第１電極５が形成される。レジスト膜は、多結晶シリコン膜のエッチング後、除去される。
Next, polycrystalline silicon is deposited on the main surface of the
第１電極５の形成に伴い、図１０に示すように、第１電極５とｐ型拡散領域３及びｎ型拡散領域４との間に、第１ダイオードＡ及び第２ダイオードＢがそれぞれ形成される。第１電極５となる多結晶シリコン膜に添加する不純物は、第１ダイオードＡ及び第２ダイオードＢの特性の設計に応じて決定すればよい。例えば、不純物としてホウ素等のアクセプタを多結晶シリコン膜に添加する場合、第１ダイオードＡの立ち上がり電圧を低く、第２ダイオードＢの立ち上がり電圧を高くすることができる。一方、不純物としてヒ素、リン等のドナーを多結晶シリコン膜に添加する場合、第１ダイオードＡの立ち上がり電圧を高く、第２ダイオードＢの立ち上がり電圧を低くすることができる。
With the formation of the
次に、ドリフト領域２の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、ｐ型拡散領域３とｎ型拡散領域４との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図１０に示すように、ｐ型拡散領域３及びｎ型拡散領域４にオーミック接合する第２電極６が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
また、第２電極６の形成と同時に、ドレイン電極１３を形成することができる。ドレイン電極１３は、半導体基体１の、ドリフト領域２と反対側の面に金属を堆積することにより、半導体基体１とオーミック接合をなして形成される。
In addition, the
−動作例−
第２の実施の形態に係る半導体装置は、図１６に示すように、第２電極６及びソース電極１２に基準電位、第１電極５に高電位＋Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第２電極６及びソース電極１２は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the second embodiment, when the reference potential is connected to the
図１７に示すように、第２電極６及びソース電極１２に基準電位、第１電極５に低電位−Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第２電極６及びソース電極１２は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 17, when the reference potential is connected to the
図１８に示すように、第１電極５及びソース電極１２に基準電位、第２電極６に低電位−Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第１電極５及びソース電極１２は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 18, when the reference potential is connected to the
図１９に示すように、第１電極５及びソース電極１２に基準電位、第２電極６に高電位＋Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第１電極５及びソース電極１２は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 19, when the reference potential is connected to the
なお、図１９に示す例では、印加される電圧によって、ｐ型拡散領域３とドリフト領域２との間に形成されたｐｎ接合ダイオードがオンする可能性があるが、動作電圧範囲を、ｐｎ接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 19, there is a possibility that the pn junction diode formed between the p-
図１６〜図１９に示す例では、ソース電極１２と、第１電極５、第２電極６のいずれかとが電気的に接続されることにより、外部回路との配線を兼用することができる。この為、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 16 to 19, the
例えば、図１６に示す例について、第２の実施の形態に係る半導体装置は、図２０に示すように、ソース電極パッド１４と、外周領域１５と、ゲート電極パッド１６と、第１電極パッド１７とを備える。ソース電極パッド１４、ゲート電極パッド１６及び第１電極パッド１７は、それぞれ、外部回路に接続するための接続部である。ソース電極パッド１４は、ソース電極１２に電気的に接続される。ゲート電極パッド１６は、ゲート電極１１と第２電極６とにそれぞれ電気的に接続される。第１電極パッド１７は、第１電極５に電気的に接続される。外周領域１５は、耐圧構造やスクライブライン等である。
For example, in the example shown in FIG. 16, the semiconductor device according to the second embodiment has a
ソース電極１２と、第１電極５または第２電極６とが電気的に接続されない場合、温度検知のためには、図２１に示すように、ソース電極パッド（第１種電極パッド）１４、ゲート電極パッド１６、第１電極パッド１７に加え、第２電極６に電気的に接続する第２電極パッド１８が必要になる。このように、第２の実施の形態に係る半導体装置は、図２０に示すように、外部回路との接続部を削減することができ、チップ面積を削減することができるので、製造コストを低減できる。
When the
なお、図１７に示す例の場合、ソース電極パッド１４は、ソース電極１２と第２電極６とにそれぞれ電気的に接続され、ゲート電極パッド１６は、ゲート電極１１に電気的に接続される。
In the example shown in FIG. 17, the
本発明の第２の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第２の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、ｐ型拡散領域３及びｎ型拡散領域４の境界上に形成された第１電極５と、ドリフト領域２との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the second embodiment of the present invention, the breakdown voltage can be increased by providing the protective diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the second embodiment of the present invention includes a
また、本発明の第２の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域２中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
Also, according to the semiconductor device of the second embodiment of the present invention, the temperature detection diode is formed in the
また、本発明の第２の実施の形態に係る半導体装置によれば、ｐ型拡散領域３及びウェル領域８、ｎ型拡散領域４及びソース領域９が、それぞれ同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
In addition, according to the semiconductor device of the second embodiment of the present invention, the p-
また、本発明の第２の実施の形態に係る半導体装置によれば、ソース電極１２と、第１電極５、第２電極６のいずれかとを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
In addition, according to the semiconductor device of the second embodiment of the present invention, the
（第２の実施の形態の第１変形例）
第２の実施の形態の第１変形例に係る半導体装置は、図２２に示すように、ｎ型拡散領域４及びソース領域９が、ｐ型拡散領域３ａ中に形成されている点で、上述の第２の実施の形態と異なる。ｐ型拡散領域３ａは、ドリフト領域２の、半導体基体１側と反対側の主面に接するように、ドリフト領域２中に形成される。ｐ型拡散領域３ａは、上述の第２の実施の形態のｐ型拡散領域３と、ウェル領域８とが接することにより、互いに電気的に接続された構成と同等である。
(First modification of the second embodiment)
As shown in FIG. 22, the semiconductor device according to the first modification example of the second embodiment is the above-mentioned in that the n-
第２の実施の形態の第１変形例に係る半導体装置によれば、ｐ型拡散領域３と、ウェル領域８とが互いに接することにより、チップ面積を低減させることができ、製造コストを低減することができる。
According to the semiconductor device according to the first modification of the second embodiment, the p-
（第２の実施の形態の第２変形例）
第２の実施の形態の第２変形例に係る半導体装置は、図２３に示すように、ｐ型拡散領域３ａに形成されたｎ型拡散領域４ａ、第２電極６が、それぞれ、ＭＯＳＦＥＴ５１のソース領域９、ソース電極１２を兼ねる点で、上述の第１変形例と異なる。ｎ型拡散領域４ａは、ドリフト領域２の、半導体基体１側と反対側の主面に接するように、ｐ型拡散領域３ａ中に形成される。ｎ型拡散領域４ａは、上述の第２の実施の形態のｎ型拡散領域４ａと、ウェル領域８とが接することにより、互いに電気的に接続された構成と同等である。
(Second modification of the second embodiment)
As shown in FIG. 23, in the semiconductor device according to the second modification of the second embodiment, the n-
第２電極６は、ドリフト領域２の主面上の、ｎ型拡散領域４ａ上に形成され、ｎ型拡散領域４ａにオーミック接合されている。第２電極６は、ソース電極１２と接することにより、互いに電気的に接続されている。ソース電極１２は、ドリフト領域２の主面上の、ウェル領域８とソース領域９との境界上に形成され、ウェル領域８及びソース領域９にオーミック接合される。
The
第２の実施の形態の第２変形例に係る半導体装置によれば、第２電極６及びソース電極１２、ｎ型拡散領域４ａ及びソース領域９が、それぞれ互いに接することにより、チップ面積を更に低減させることができ、製造コストを更に低減することができる。
According to the semiconductor device according to the second modification of the second embodiment, the
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、ドリフト領域２の主面側に形成されたパワーデバイスが接合型電界効果トランジスタ（ＪＦＥＴ）である点で第２の実施の形態と異なる。第３の実施の形態において説明しない他の構成は、第１及び第２の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Third embodiment)
The semiconductor device according to the third embodiment of the present invention differs from the second embodiment in that the power device formed on the main surface side of the
第３の実施の形態に係る半導体装置は、図２４に示すように、半導体基体１と、ドリフト領域２と、ｐ型拡散領域３と、ｎ型拡散領域４と、第１電極５と、第２電極６と、ドリフト領域２の主面の一部を含むように形成されたパワーデバイスであるＪＦＥＴ５２とを備える。
As shown in FIG. 24, the semiconductor device according to the third embodiment includes a
ＪＦＥＴ５２は、ｐ型のゲート領域（制御電極領域）１９と、ゲート電極（制御電極）１１ａと、ソース電極（第１主電極）１２ａと、ドレイン電極（第２主電極）１３とを備える。
The
ゲート領域１９は、ドリフト領域２の主面に接するように、ドリフト領域２中に形成される。ゲート領域１９は、ドリフト領域２の主面において、ドリフト領域２の一部を囲むように形成される。ゲート電極１１ａは、ドリフト領域２の主面上の、ゲート領域１９上に形成され、ゲート領域１９にオーミック接合される。ゲート電極１１ａは、ゲート電位Ｇに接続されることにより、ドリフト領域２の、ソース電極１２ａとドレイン電極１３との間に形成されるチャネルを制御する。
ソース電極１２ａは、ドリフト領域２の主面における、ゲート領域１９に囲まれたドリフト領域２上に形成され、ドリフト領域２にオーミック接合される。ドレイン電極１３は、半導体基体１の、ドリフト領域２と反対側の面にオーミック接合されることにより、ドリフト領域２にオーミック接続される。
The source electrode 12 a is formed on the
なお、ゲート領域１９は、第２の実施の形態のウェル領域８と同様に、ｐ型拡散領域と同時に形成可能であり、これにより、製造工程を簡略化し、製造コストを低減することができる。
The
−動作例−
第３の実施の形態に係る半導体装置は、図２５に示すように、第２電極６及びソース電極１２ａに基準電位、第１電極５に高電位＋Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第２電極６及びソース電極１２ａは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the third embodiment, when the reference potential is connected to the
図２６に示すように、第２電極６及びソース電極１２ａに基準電位、第１電極５に低電位−Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第２電極６及びソース電極１２ａは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 26, when the reference potential is connected to the
図２７に示すように、第１電極５及びソース電極１２ａに基準電位、第２電極６に低電位−Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第１電極５及びソース電極１２ａは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 27, when the reference potential is connected to the
図２８に示すように、第１電極５及びソース電極１２ａに基準電位、第２電極６に高電位＋Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第１電極５及びソース電極１２ａは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 28, when a reference potential is connected to the
なお、図２８に示す例では、印加される電圧によって、ｐ型拡散領域３とドリフト領域２との間に形成されたｐｎ接合ダイオードがオンする可能性があるが、動作電圧範囲を、ｐｎ接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 28, there is a possibility that the pn junction diode formed between the p-
図２５〜図２８に示す例では、ソース電極１２ａと、第１電極５、第２電極６のいずれかとが電気的に接続されることにより、外部回路との配線を兼用することができる。この為、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 25 to 28, the
例えば、図２５に示す例について、第３の実施の形態に係る半導体装置は、図２０に示すように、ソース電極パッド１４と、外周領域１５と、ゲート電極パッド１６と、第１電極パッド１７とを備える。ソース電極パッド１４、ゲート電極パッド１６及び第１電極パッド１７は、それぞれ、外部回路に接続するための接続部である。ソース電極パッド１４は、ソース電極１２ａと第２電極６とにそれぞれに電気的に接続される。ゲート電極パッド１６は、ゲート電極１１と電気的に接続される。このように、第２の実施の形態に係る半導体装置は、外部回路との接続部を削減することができ、チップ面積を削減することができるので、製造コストを低減できる。
For example, in the example shown in FIG. 25, the semiconductor device according to the third embodiment has a
なお、図２６に示す例の場合、ソース電極パッド１４は、ソース電極１２ａと第２電極６とにそれぞれ電気的に接続され、ゲート電極パッド１６は、ゲート電極１１ａに電気的に接続される。
In the example shown in FIG. 26, the
本発明の第３の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第３の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、ｐ型拡散領域３及びｎ型拡散領域４の境界上に形成された第１電極５と、ドリフト領域２との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the third embodiment of the present invention, the breakdown voltage can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the third embodiment of the present invention includes a
また、本発明の第３の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域２中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
In addition, according to the semiconductor device of the third embodiment of the present invention, the temperature detecting diode is formed in the
また、本発明の第３の実施の形態に係る半導体装置によれば、ゲート領域１９が、ｐ型拡散領域３と同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
Further, according to the semiconductor device of the third embodiment of the present invention, since the
また、本発明の第３の実施の形態に係る半導体装置によれば、ソース電極１２ａと、第１電極５、第２電極６のいずれかとを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
In addition, according to the semiconductor device of the third embodiment of the present invention, the
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置は、ドリフト領域２の主面側に形成されたパワーデバイスがバイポーラトランジスタである点で第２及び第３の実施の形態と異なる。第４の実施の形態において説明しない他の構成は、第１〜第３の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Fourth embodiment)
The semiconductor device according to the fourth embodiment of the present invention differs from the second and third embodiments in that the power device formed on the main surface side of the
第４の実施の形態に係る半導体装置は、図２９に示すように、半導体基体１と、ドリフト領域２と、ｐ型拡散領域３と、ｎ型拡散領域４と、第１電極５と、第２電極６と、ドリフト領域２の主面の一部を含むように形成されたパワーデバイスであるバイポーラトランジスタ５３とを備える。
As shown in FIG. 29, the semiconductor device according to the fourth embodiment includes a
バイポーラトランジスタ５３は、ｐ型のベース領域（制御電極領域）２０と、ｎ型のエミッタ領域（第１主電極領域）２１と、ベース電極（制御電極）２２と、エミッタ電極（第１主電極）２３と、コレクタ電極（第２主電極）３０とを備える。
The
ベース領域２０は、ドリフト領域２の主面に接するように、ドリフト領域２中に形成される。エミッタ領域２１は、ドリフト領域２の主面に接するように、ベース領域２０中に形成される。
ベース電極２２は、ドリフト領域２の主面上の、ベース領域２０上に形成され、ベース領域２０にオーミック接合される。ベース電極２２は、ベース電位Ｂに接続され、電流が流れることにより、エミッタ電極２３とコレクタ電極３０との間に流れる電流を制御する。
エミッタ電極２３は、ドリフト領域２の主面上の、エミッタ領域２１上に形成され、エミッタ領域２１にオーミック接合される。コレクタ電極３０は、半導体基体１の、ドリフト領域２と反対側の面にオーミック接合されることにより、ドリフト領域２にオーミック接続される。
The
なお、ベース領域２０、エミッタ領域２１は、それぞれ、第２の実施の形態のウェル領域８、ソース領域９と同様に、ウェル領域８、ソース領域９と同時に形成可能であり、これにより、製造工程を簡略化し、製造コストを低減することができる。また、第２電極６、ベース電極２２及びエミッタ電極２３を同時に形成することも可能である。
The
−動作例−
第４の実施の形態に係る半導体装置は、図３０に示すように、第２電極６及びエミッタ電極２３に基準電位、第１電極５に高電位＋Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第２電極６及びエミッタ電極２３は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the fourth embodiment, as shown in FIG. 30, when the reference potential is connected to the
図３１に示すように、第２電極６及びエミッタ電極２３に基準電位、第１電極５に低電位−Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第２電極６及びエミッタ電極２３は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 31, when a reference potential is connected to the
図３２に示すように、第１電極５及びエミッタ電極２３に基準電位、第２電極６に低電位−Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第１電極５及びエミッタ電極２３は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 32, when a reference potential is connected to the
図３３に示すように、第１電極５及びエミッタ電極２３に基準電位、第２電極６に高電位＋Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第１電極５及びエミッタ電極２３は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 33, when a reference potential is connected to the
なお、図３３に示す例では、印加される電圧によって、ｐ型拡散領域３とドリフト領域２との間に形成されたｐｎ接合ダイオードがオンする可能性があるが、動作電圧範囲を、ｐｎ接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 33, the pn junction diode formed between the p-
図３０〜図３１に示す例では、第２及び第３の実施の形態と同様に、エミッタ電極２３と、第１電極５、第２電極６のいずれかとが電気的に接続されることにより、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 30 to 31, as in the second and third embodiments, the
本発明の第４の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第４の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、ｐ型拡散領域３及びｎ型拡散領域４の境界上に形成された第１電極５と、ドリフト領域２との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the fourth embodiment of the present invention, the breakdown voltage can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the fourth embodiment of the present invention includes a
また、本発明の第４の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域２中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
In addition, according to the semiconductor device of the fourth embodiment of the present invention, the temperature detection diode is formed in the
また、本発明の第４の実施の形態に係る半導体装置によれば、ベース領域２０、エミッタ領域２１が、それぞれ、ｐ型拡散領域３、ｎ型拡散領域４と同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
Also, according to the semiconductor device of the fourth embodiment of the present invention, the
また、本発明の第４の実施の形態に係る半導体装置によれば、エミッタ電極２３と、第１電極５、第２電極６のいずれかとを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
Further, according to the semiconductor device of the fourth embodiment of the present invention, the wiring between the
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置は、ドリフト領域２の主面側に形成されたパワーデバイスが高耐圧ダイオードであり、第１ダイオードＡ及び第２ダイオードＢがショットキーダイオードである点で第２〜第４の実施の形態と異なる。第５の実施の形態において説明しない他の構成は、第１〜第４の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Fifth embodiment)
In the semiconductor device according to the fifth embodiment of the present invention, the power device formed on the main surface side of the
第５の実施の形態に係る半導体装置は、図３４に示すように、半導体基体１と、ドリフト領域２と、ｐ型拡散領域３と、ｎ型拡散領域４と、第１電極５ａと、第２電極６と、ドリフト領域２の主面の一部を含むように形成されたパワーデバイスである高耐圧ダイオード５４とを備える。
As shown in FIG. 34, the semiconductor device according to the fifth embodiment includes a
第１電極５ａは、金属からなる。第１電極５ａは、ドリフト領域２の主面上の、ｐ型拡散領域３とｎ型拡散領域４との境界上に形成され、ｐ型拡散領域３及びｎ型拡散領域４にショットキー接合される。
The
高耐圧ダイオード５４は、ｐ型の電界緩和領域２４、アノード電極（第３電極）２５と、カソード電極（第４電極）２７とを備える。電界緩和領域２４は、ドリフト領域２の主面に接するように、ドリフト領域２中に形成される。電界緩和領域２４は、ドリフト領域２の上部における電界の集中を緩和する。高耐圧ダイオード５４は、アノード電極２５とドリフト領域２との間に形成される。図３４において図示されないが、電界緩和領域２４は、ｐ型拡散領域３と接することにより、電気的に接続された構成となっている。
The high
アノード電極２５は、金属からなり、ドリフト領域２の主面上に形成される。アノード電極２５は、ドリフト領域２の主面における、ｐ型拡散領域３ａ、ドリフト領域２、及び電界緩和領域２４上に形成され、ｐ型拡散領域３ａ、ドリフト領域２、及び電界緩和領域２４にそれぞれショットキー接合される。高耐圧ダイオード５４は、アノード電極２５とカソード電極２７との間に接続されたショットキーバリアダイオードである。
The
カソード電極２７は、金属からなる。カソード電極２７は、半導体基体１の、ドリフト領域２と反対側の面にオーミック接合されることにより、ドリフト領域２にオーミック接続される。
The
第５の実施の形態に係る半導体装置は、第１電極５ａと第２電極６との間に接続された第１ダイオードＡａと、第１電極５ａと第２電極６との間に、第１ダイオードＡａと逆並列に接続された第２ダイオードＢａとを備える。第１ダイオードＡａは、ｐ型拡散領域３をアノード、第１電極５ａをカソードとして有するショットキーバリアダイオードである。第２ダイオードＢａは、ｎ型拡散領域４をカソード、第１電極５ａをアノードとして有するショットキーバリアダイオードであり、第１ダイオードＡａに内蔵される。
The semiconductor device according to the fifth embodiment includes a first diode Aa connected between the
−製造方法−
以下、第５の実施の形態に係る半導体装置の製造方法を、図３５〜図３８及び図３４を用いて説明する。尚、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
先ず、図３５に示すように、ｎ＋型のＳｉＣ基板からなる半導体基体１上に、ｎ−型のＳｉＣからなるドリフト領域２が積層される。
-Manufacturing method-
A method for manufacturing a semiconductor device according to the fifth embodiment will be described below with reference to FIGS. 35 to 38 and FIG. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.
First, as shown in FIG. 35, a
次に、図３６に示すように、ドリフト領域２上にパターニングされたマスクを用いて、Ａｌ、Ｂ等のイオンを不純物としてドリフト領域２に添加することにより、ｐ型拡散領域３及び電界緩和領域２４が同時に形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体１及びドリフト領域２の温度を６００℃程度に保つことでＳｉＣの結晶欠陥の発生を抑制することができる。ドリフト領域２上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 36, by using a mask patterned on the
次に、図３７に示すように、ドリフト領域２上にパターニングされたマスクを用いて、Ｎ、Ａｓ、Ｐ等のイオンを不純物としてｐ型拡散領域３に添加することにより、ｎ型拡散領域４が形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体１及びドリフト領域２の温度を６００℃程度に保つことでＳｉＣの結晶欠陥の発生を抑制することができる。ドリフト領域２上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 37, by using a mask patterned on the
次に、ドリフト領域２の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、ｐ型拡散領域３とｎ型拡散領域４との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図３８に示すように、ｐ型拡散領域３及びｎ型拡散領域４にオーミック接合する第２電極６が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
次に、ドリフト領域２の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、ｐ型拡散領域３とｎ型拡散領域４との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図３４に示すように、ｐ型拡散領域３及びｎ型拡散領域４にショットキー接合する第１電極５ａが形成される。レジスト膜は、金属膜のエッチング後、除去される。第１電極５ａの形成に伴い、第１電極５ａとｐ型拡散領域３及びｎ型拡散領域４との間に、第１ダイオードＡａ及び第２ダイオードＢａがそれぞれ形成される。
次に、半導体基体１の、ドリフト領域２と反対側の面に金属を堆積することにより、カソード電極２７が、半導体基体１とオーミック接合をなして形成される。
Next, metal is deposited on the main surface of the
Next, by depositing a metal on the surface of the
本発明の第５の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第５の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、ｐ型拡散領域３及びｎ型拡散領域４の境界上に形成された第１電極５ａと、ドリフト領域２との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the fifth embodiment of the present invention, the breakdown voltage can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. In addition, the semiconductor device according to the fifth embodiment of the present invention includes a
また、本発明の第５の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域２中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
Further, according to the semiconductor device of the fifth embodiment of the present invention, the temperature detection diode is formed in the
また、本発明の第５の実施の形態に係る半導体装置によれば、電界緩和領域２４及びｐ型拡散領域３、第１電極５及びアノード電極２６が、それぞれ同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
In addition, according to the semiconductor device of the fifth embodiment of the present invention, the electric
また、本発明の第５の実施の形態に係る半導体装置によれば、電界緩和領域２４と、ｐ型拡散領域３とを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
In addition, according to the semiconductor device of the fifth embodiment of the present invention, the electric
（第５の実施の形態の変形例）
第５の実施の形態において、半導体装置が、金属からなる第１電極５ａ及びアノード電極２５を備える例を説明したが、第１電極５ａ及びアノード電極２５は、例えば多結晶シリコンから構成されてもよい。
(Modification of the fifth embodiment)
In the fifth embodiment, the example in which the semiconductor device includes the
第５の実施の形態の変形例に係る半導体装置は、図３９に示すように、半導体基体１と、ドリフト領域２と、ｐ型拡散領域３と、ｎ型拡散領域４と、第１電極５と、第２電極６と、ドリフト領域２の主面の一部を含むように形成されたパワーデバイスである高耐圧ダイオード５５とを備える。
As shown in FIG. 39, the semiconductor device according to the modification of the fifth embodiment includes a
第１電極５は、多結晶からなる。第１電極５は、ドリフト領域２の主面上の、ｐ型拡散領域３とｎ型拡散領域４との境界上に形成され、ｐ型拡散領域３及びｎ型拡散領域４にヘテロ接合される。
The
高耐圧ダイオード５５は、ｐ型の電界緩和領域２４、アノード電極２６と、カソード電極（第４電極）２７とを備える。アノード電極２６は、多結晶シリコンからなり、ドリフト領域２の主面上に形成される。アノード電極２６は、ドリフト領域２の主面における、ｐ型拡散領域３ａ、ドリフト領域２、及び電界緩和領域２４上に形成され、ｐ型拡散領域３ａ、ドリフト領域２、及び電界緩和領域２４にそれぞれヘテロ接合される。高耐圧ダイオード５５は、アノード電極２６とカソード電極２７との間に接続されたヘテロ接合ダイオードである。
The high
第５の実施の形態の変形例に係る半導体装置は、第１電極５と第２電極６との間に接続された第１ダイオードＡと、第１電極５と第２電極６との間に、第１ダイオードＡと逆並列に接続された第２ダイオードＢとを備える。第１ダイオードＡは、ｐ型拡散領域３をアノード、第１電極５ａをカソードとして有するヘテロ接合ダイオードである。第２ダイオードＢは、ｎ型拡散領域４をカソード、第１電極５をアノードとして有する背テロ接合ダイオードであり、第１ダイオードＡに内蔵される。
The semiconductor device according to the modification of the fifth embodiment includes a first diode A connected between the
−製造方法−
以下、第５の実施の形態の変形例に係る半導体装置の製造方法を、図３５〜図３７、図３９及び図４０を用いて説明する。図３５〜図３７についての工程の説明は、上述の第５の実施の形態に係る半導体装置の製造方法の説明と同様であるので、重複する説明を省略する。
-Manufacturing method-
Hereinafter, a method for manufacturing a semiconductor device according to a modification of the fifth embodiment will be described with reference to FIGS. 35 to 37, 39, and 40. The description of the steps with respect to FIGS. 35 to 37 is the same as the description of the method of manufacturing the semiconductor device according to the fifth embodiment described above, and thus the overlapping description is omitted.
図３７に示すようにｎ型拡散領域４が形成された後、ドリフト領域２の主面上に多結晶シリコンが堆積されて多結晶シリコン膜が形成され、多結晶シリコンに不純物が添加される。更に、多結晶シリコン膜上にレジスト膜が形成され、フォトリソグラフィ技術によりパターニングされたレジスト膜をマスクとして、多結晶シリコン膜がドライエッチング法によりエッチングされる。これにより、図４０に示すように、ｐ型拡散領域３及びｎ型拡散領域４にヘテロ接合する第１電極５と、ｐ型拡散領域３、ドリフト領域２及び電界緩和領域２４にヘテロ接合するアノード電極２６とが同時に形成される。レジスト膜は、多結晶シリコン膜のエッチング後、除去される。
As shown in FIG. 37, after the n-
第１電極５となる多結晶シリコン膜に添加する不純物は、第１ダイオードＡ及び第２ダイオードＢの特性の設計に応じて決定すればよい。例えば、不純物としてホウ素等のアクセプタを多結晶シリコン膜に添加する場合、第１ダイオードＡの立ち上がり電圧を低く、第２ダイオードＢの立ち上がり電圧を高くすることができる。一方、不純物としてヒ素、リン等のドナーを多結晶シリコン膜に添加する場合、第１ダイオードＡの立ち上がり電圧を高く、第２ダイオードＢの立ち上がり電圧を低くすることができる。
The impurities added to the polycrystalline silicon film to be the
次に、ドリフト領域２の主面上に金属が堆積されて金属膜が形成され、金属膜上にレジスト膜が形成される。フォトリソグラフィ技術によりパターニングされたレジスト膜をマスクとして、金属膜がドライエッチング法によりエッチングされることより、図３９に示すように、ｐ型拡散領域３及びｎ型拡散領域４にオーミック接合する第２電極６が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
−動作例−
第５の実施の形態に係る半導体装置は、図４１に示すように、第２電極６及びアノード電極２６に基準電位、第１電極５に高電位＋Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第２電極６及びアノード電極２６は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the fifth embodiment, as shown in FIG. 41, when the reference potential is connected to the
図４２に示すように、第２電極６及びアノード電極２６に基準電位、第１電極５に低電位−Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第２電極６及びアノード電極２６は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 42, when a reference potential is connected to the
図４３に示すように、第１電極５及びアノード電極２６に基準電位、第２電極６に低電位−Ｖを接続した場合、第２ダイオードＢが温度検知用ダイオード、第１ダイオードＡが保護用ダイオードとして機能する。第１電極５及びアノード電極２６は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 43, when the reference potential is connected to the
図４４に示すように、第１電極５及びアノード電極２６に基準電位、第２電極６に高電位＋Ｖを接続した場合、第１ダイオードＡが温度検知用ダイオード、第２ダイオードＢが保護用ダイオードとして機能する。第１電極５及びアノード電極２６は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 44, when the reference potential is connected to the
なお、図４４に示す例では、印加される電圧によって、ｐ型拡散領域３とドリフト領域２との間に形成されたｐｎ接合ダイオードがオンする可能性があるが、動作電圧範囲を、ｐｎ接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 44, there is a possibility that the pn junction diode formed between the p-
図４１〜図４４に示す例では、第２〜第４の実施の形態と同様に、アノード電極２６と、第１電極５、第２電極６のいずれかとが電気的に接続されることにより、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 41 to 44, as in the second to fourth embodiments, the
本発明の第５の実施の形態の変形例に係る半導体装置によれば、一般的に多結晶シリコンが金属材料と比べて耐熱性が高いため、熱処理が必要な第２電極６の形成前に、アノード電極２６を形成できる。アノード電極２６により、高耐圧ダイオード５５の形成面が、第２電極６形成時の金属汚染から保護され、高耐圧ダイオード５５の特性を向上することができる。
According to the semiconductor device according to the modification of the fifth embodiment of the present invention, since polycrystalline silicon generally has higher heat resistance than a metal material, before forming the
また、本発明の第５の実施の形態の変形例に係る半導体装置によれば、電界緩和領域２４及びｐ型拡散領域３、第１電極５及びアノード電極２６が、それぞれ同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
In addition, according to the semiconductor device of the modification of the fifth embodiment of the present invention, the electric
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
As mentioned above, although this invention was described by embodiment, it should not be understood that the description and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
既に述べた第１〜第５の実施の形態の説明においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても、電気的な極性を反対にすれば同様の効果を発揮することが出来る。 In the description of the first to fifth embodiments already described, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type is p-type and the second conductivity type is second-type. Even in the case of the n-type, the same effect can be exhibited if the electrical polarity is reversed.
また、既に述べた第１〜第４の実施の形態においては、第１電極５の材料を多結晶シリコンとして説明したが、例示であり、例えば金属で形成されていてもよい。その場合、第１ダイオードＡ及び第２ダイオードＢはショットキーダイオードとなる。
In the first to fourth embodiments already described, the material of the
また、既に述べた第２の実施の形態においては、半導体装置が備えるパワーデバイスは、所謂プレーナ型ＭＯＳＦＥＴとして説明したが、所謂トレンチ型ＭＯＳＦＥＴであっても同様の効果を発揮することが出来る。 In the second embodiment already described, the power device included in the semiconductor device has been described as a so-called planar MOSFET. However, even if it is a so-called trench MOSFET, the same effect can be exhibited.
また、既に述べた第１〜第５の実施の形態においては、半導体基体１及びドリフト領域の材料は、ＳｉＣに限るものでなく、窒化ガリウム（ＧａＮ）、ダイヤモンド等であってもよい。
In the first to fifth embodiments already described, the material of the
また、既に述べた第１〜第５の実施の形態においては、ヘテロ結合をなす第１電極５及びアノード電極２６の材料は、半導体基体１と異なるバンドギャップを有する半導体材料であれば多結晶シリコンに限るものでなく、アモルファスシリコン、単結晶シリコンゲルマニウム（ＳｉＧｅ）、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウム等であってもよい。その他、ヘテロ結合をなす第１電極５及びアノード電極２６の材料として、単結晶ゲルマニウム（Ｇｅ）、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素（ＧａＡｓ）、多結晶ガリウムヒ素、アモルファスガリウムヒ素等を採用可能である。
In the first to fifth embodiments already described, if the material of the
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
Ａ，Ａａ 第１ダイオード（温度検知用ダイオード、保護用ダイオード）
Ｂ，Ｂａ 第２ダイオード（温度検知用ダイオード、保護用ダイオード）
１ 半導体基体
２ ドリフト領域
３，３ａ ｐ型拡散領域（第２導電型の拡散領域）
４，４ａ ｎ型拡散領域（第１導電型の拡散領域）
５，５ａ 第１電極
６ 第２電極
８ ウェル領域
９ ソース領域（第１主電極領域）
１０ ゲート絶縁膜
１１，１１ａ ゲート電極
１２，１２ａ ソース電極（第１主電極）
１３ ドレイン電極（第２主電極）
１７ 第１電極パッド（第１電極パッド）
１８ 第２電極パッド（第２電極パッド）
１９ ゲート領域
２０ ベース領域（第１主電極領域）
２１ エミッタ領域（第１主電極領域）
２２ ベース電極
２３ エミッタ電極（第１主電極）
２５，２６ アノード電極（第３電極）
３０ コレクタ電極（第２主電極）
５１ ＭＯＳＦＥＴ（絶縁ゲート型バイポーラトランジスタ）
５２ ＪＦＥＴ（接合型電界効果トランジスタ）
５３ バイポーラトランジスタ
５４，５５ 高耐圧ダイオード（ダイオード）
A, Aa 1st diode (temperature detection diode, protection diode)
B, Ba Second diode (temperature detection diode, protection diode)
DESCRIPTION OF
4,4a n-type diffusion region (diffusion region of first conductivity type)
5,
10
13 Drain electrode (second main electrode)
17 First electrode pad (first electrode pad)
18 Second electrode pad (second electrode pad)
19
21 Emitter region (first main electrode region)
22
25, 26 Anode electrode (third electrode)
30 Collector electrode (second main electrode)
51 MOSFET (Insulated Gate Bipolar Transistor)
52 JFET (junction field effect transistor)
53
Claims (17)
前記半導体基体上に形成された第１導電型のドリフト領域と、
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第２導電型の拡散領域と、
前記ドリフト領域の主面に接するように前記第２導電型の拡散領域中に形成された第１導電型の拡散領域と、
前記半導体基体と異なる材料からなり、前記第２導電型の拡散領域および前記第１導電型の拡散領域に接合された第１電極と、
前記第２導電型の拡散領域および前記第１導電型の拡散領域にオーミック接合された第２電極と、
前記第１電極と前記第２電極との間に接続された保護用ダイオードと、
前記第１電極と前記第２電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードと
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A first conductivity type drift region formed on the semiconductor substrate;
A diffusion region of a second conductivity type formed in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type diffusion region formed in the second conductivity type diffusion region so as to be in contact with the main surface of the drift region;
A first electrode made of a different material from the semiconductor substrate and bonded to the second conductive type diffusion region and the first conductive type diffusion region;
A second electrode in ohmic contact with the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode;
A semiconductor device comprising: a temperature detecting diode connected in antiparallel with the protective diode between the first electrode and the second electrode.
前記半導体基体上に形成された第１導電型のドリフト領域と、
前記ドリフト領域の主面の一部を含むように形成されたパワーデバイスと、
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第２導電型の拡散領域と、
前記ドリフト領域の主面に接するように前記第２導電型の拡散領域中に形成された第１導電型の拡散領域と、
前記半導体基体と異なる材料からなる半導体材料からなり、前記第２導電型の拡散領域および前記第１導電型の拡散領域にヘテロ接合された第１電極と、
前記第２導電型の拡散領域および前記第１導電型の拡散領域にオーミック接合された第２電極と、
前記第１電極と前記第２電極との間に接続された保護用ダイオードと、
前記第１電極と前記第２電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードと
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A first conductivity type drift region formed on the semiconductor substrate;
A power device formed to include a part of the main surface of the drift region;
A diffusion region of a second conductivity type formed in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type diffusion region formed in the second conductivity type diffusion region so as to be in contact with the main surface of the drift region;
A first electrode made of a semiconductor material made of a different material from the semiconductor substrate and heterojunctioned to the second conductive type diffusion region and the first conductive type diffusion region;
A second electrode in ohmic contact with the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode;
A semiconductor device comprising: a temperature detecting diode connected in antiparallel with the protective diode between the first electrode and the second electrode.
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第２導電型のウェル領域と、
前記ドリフト領域の主面に接するように前記ウェル領域中に形成された第１導電型の第１主電極領域と、
前記ドリフト領域、前記ウェル領域および前記第１主電極領域の上方に、絶縁膜を介して形成されたゲート電極と、
前記ウェル領域および前記第１主電極領域にオーミック接続された第１主電極と、
前記ドリフト領域にオーミック接続された第２主電極と
を備える絶縁ゲート型電界効果トランジスタであり、
前記第１電極、前記第２電極のいずれかが、前記第１主電極領域と電気的に接続されている
ことを特徴とする請求項２に記載の半導体装置。 The power device is
A second conductivity type well region formed in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type first main electrode region formed in the well region so as to be in contact with the main surface of the drift region;
A gate electrode formed above the drift region, the well region and the first main electrode region via an insulating film;
A first main electrode ohmically connected to the well region and the first main electrode region;
An insulated gate field effect transistor comprising: a second main electrode ohmically connected to the drift region;
3. The semiconductor device according to claim 2, wherein one of the first electrode and the second electrode is electrically connected to the first main electrode region.
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第２導電型のゲート領域と、
前記ゲート領域にオーミック接合されたゲート電極と、
前記ドリフト領域の主面において、前記ゲート領域に囲まれた前記ドリフト領域にオーミック接合された第１主電極と、
前記ドリフト領域にオーミック接続された第２主電極と
を備える接合型電界効果トランジスタであり、
前記第１電極、前記第２電極のいずれかが、前記第１主電極と電気的に接続されている
ことを特徴とする請求項２に記載の半導体装置。 The power device is
A second conductivity type gate region formed in the drift region so as to be in contact with the main surface of the drift region;
A gate electrode in ohmic contact with the gate region;
A first main electrode that is in ohmic contact with the drift region surrounded by the gate region on the main surface of the drift region;
A junction field effect transistor comprising: a second main electrode ohmically connected to the drift region;
3. The semiconductor device according to claim 2, wherein one of the first electrode and the second electrode is electrically connected to the first main electrode.
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第２導電型のベース領域と、
前記ドリフト領域の主面に接するように前記ベース領域中に形成された第１導電型の第１主電極領域と、
前記ベース領域にオーミック接合されたゲート電極と、
前記第１主電極領域にオーミック接合された第１主電極と、
前記ドリフト領域にオーミック接続された第２主電極と
を備えるバイポーラトランジスタであり、
前記第１電極、前記第２電極のいずれかが、前記第１主電極領域と電気的に接続されている
ことを特徴とする請求項２に記載の半導体装置。 The power device is
A base region of a second conductivity type formed in the drift region so as to be in contact with the main surface of the drift region;
A first main electrode region of a first conductivity type formed in the base region so as to be in contact with the main surface of the drift region;
A gate electrode in ohmic contact with the base region;
A first main electrode ohmically joined to the first main electrode region;
A bipolar transistor comprising: a second main electrode ohmically connected to the drift region;
3. The semiconductor device according to claim 2, wherein one of the first electrode and the second electrode is electrically connected to the first main electrode region.
前記第２電極に電気的に接続され、外部回路に接続する第２電極パッドと
を更に備え、前記第１主電極が、前記第１電極パッド、前記第２電極パッドのいずれかと電気的に接続されていることを特徴とする請求項３〜７のいずれか１項に記載の半導体装置。 A first electrode pad electrically connected to the first electrode and connected to an external circuit;
A second electrode pad electrically connected to the second electrode and connected to an external circuit, wherein the first main electrode is electrically connected to either the first electrode pad or the second electrode pad The semiconductor device according to claim 3, wherein the semiconductor device is formed.
前記第１電極と同一の材料からなり、前記ドリフト領域の主面上に形成された第３電極を備え、前記第３電極と前記ドリフト領域との間に形成されたダイオードであり、
前記第３電極の少なくとも一部は、前記第２導電型の拡散領域上に形成されていることを特徴とする請求項２に記載の半導体装置。 The power device is
A diode made of the same material as the first electrode, including a third electrode formed on a main surface of the drift region, and formed between the third electrode and the drift region;
The semiconductor device according to claim 2, wherein at least a part of the third electrode is formed on the diffusion region of the second conductivity type.
前記温度検知用ダイオード及び前記保護用ダイオードはヘテロ接合ダイオードであることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。 The first electrode is made of a semiconductor material having a narrower band cap than the semiconductor substrate,
The semiconductor device according to claim 1, wherein the temperature detection diode and the protection diode are heterojunction diodes.
前記ドリフト領域の主面に接するように前記ドリフト領域中に第２導電型の拡散領域を形成するステップと、
前記ドリフト領域の主面に接するように前記第２導電型の拡散領域中に第１導電型の拡散領域するステップと、
前記半導体基体と異なる材料からなり、前記第２導電型の拡散領域および前記第１導電型の拡散領域に第１電極を接合するステップと、
前記第２導電型の拡散領域および前記第１導電型の拡散領域に第２電極をオーミック接合するステップと、
前記第１電極と前記第２電極との間に接続された保護用ダイオードと、前記第１電極と前記第２電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードとを形成するステップと
を含むことを特徴とする半導体装置の製造方法。 Forming a drift region of a first conductivity type on a semiconductor substrate;
Forming a diffusion region of a second conductivity type in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type diffusion region in the second conductivity type diffusion region so as to be in contact with the main surface of the drift region;
Joining the first electrode to the diffusion region of the second conductivity type and the diffusion region of the first conductivity type, made of a material different from that of the semiconductor substrate;
Ohmic bonding a second electrode to the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode, and a temperature detecting diode connected in reverse parallel to the protective diode between the first electrode and the second electrode And a step of forming the semiconductor device.
前記ドリフト領域の主面の一部を含むようにパワーデバイスを形成するステップと、
前記ドリフト領域の主面に接するように前記ドリフト領域中に第２導電型の拡散領域を形成するステップと、
前記ドリフト領域の主面に接するように前記第２導電型の拡散領域中に第１導電型の拡散領域を形成するステップと、
前記半導体基体と異なる材料からなる半導体材料からなり、前記第２導電型の拡散領域および前記第１導電型の拡散領域に第１電極をヘテロ接合するステップと、
前記第２導電型の拡散領域および前記第１導電型の拡散領域に第２電極をオーミック接合するステップと、
前記第１電極と前記第２電極との間に接続された保護用ダイオードと、前記第１電極と前記第２電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードを形成するステップと
を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。 Forming a drift region of a first conductivity type on a semiconductor substrate;
Forming a power device to include a portion of the main surface of the drift region;
Forming a diffusion region of a second conductivity type in the drift region so as to be in contact with the main surface of the drift region;
Forming a first conductivity type diffusion region in the second conductivity type diffusion region so as to be in contact with a main surface of the drift region;
Heterojunction of a first electrode to the second conductivity type diffusion region and the first conductivity type diffusion region, comprising a semiconductor material made of a material different from the semiconductor substrate;
Ohmic bonding a second electrode to the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode, and a temperature detecting diode connected in reverse parallel to the protective diode between the first electrode and the second electrode The method of manufacturing a semiconductor device according to claim 11, further comprising:
前記ドリフト領域の主面に接するように前記ドリフト領域中に第２導電型のウェル領域を形成するステップと、
前記ドリフト領域の主面に接するように前記ウェル領域中に第１導電型の第１主電極領域を形成するステップと、
前記ドリフト領域、前記ウェル領域および前記第１主電極領域の上方に、絶縁膜を介してゲート電極を形成するステップと、
前記ウェル領域および前記第１主電極領域に第１主電極をオーミック接続するステップと、
前記ドリフト領域に第２主電極をオーミック接続するステップと、
前記第１電極、前記第２電極のいずれかを、前記第１主電極領域と電気的に接続するステップと
を含む請求項１２に記載の半導体装置の製造方法。 Forming the power device comprises:
Forming a second conductivity type well region in the drift region so as to be in contact with the main surface of the drift region;
Forming a first main electrode region of a first conductivity type in the well region so as to be in contact with the main surface of the drift region;
Forming a gate electrode via an insulating film above the drift region, the well region, and the first main electrode region;
Ohmic connecting a first main electrode to the well region and the first main electrode region;
Ohmic connecting a second main electrode to the drift region;
The method for manufacturing a semiconductor device according to claim 12, further comprising a step of electrically connecting either the first electrode or the second electrode to the first main electrode region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012280804A JP6048126B2 (en) | 2012-12-25 | 2012-12-25 | Semiconductor device and manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012280804A JP6048126B2 (en) | 2012-12-25 | 2012-12-25 | Semiconductor device and manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014127487A JP2014127487A (en) | 2014-07-07 |
| JP6048126B2 true JP6048126B2 (en) | 2016-12-21 |
Family
ID=51406786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012280804A Active JP6048126B2 (en) | 2012-12-25 | 2012-12-25 | Semiconductor device and manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6048126B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6526981B2 (en) | 2015-02-13 | 2019-06-05 | ローム株式会社 | Semiconductor device and semiconductor module |
| JP6380666B2 (en) | 2015-04-20 | 2018-08-29 | 富士電機株式会社 | Semiconductor device |
| CN106688104B (en) | 2015-04-20 | 2020-03-17 | 富士电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
| JP7507070B2 (en) | 2020-11-20 | 2024-06-27 | 日産自動車株式会社 | Semiconductor device and its manufacturing method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4282972B2 (en) * | 2002-02-19 | 2009-06-24 | 日産自動車株式会社 | High voltage diode |
| JP4742539B2 (en) * | 2004-08-30 | 2011-08-10 | 日産自動車株式会社 | Semiconductor device |
| JP4727964B2 (en) * | 2004-09-24 | 2011-07-20 | 株式会社日立製作所 | Semiconductor device |
| JP5125106B2 (en) * | 2007-01-15 | 2013-01-23 | 株式会社デンソー | Semiconductor device |
| JP5669863B2 (en) * | 2010-12-21 | 2015-02-18 | 三菱電機株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
-
2012
- 2012-12-25 JP JP2012280804A patent/JP6048126B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014127487A (en) | 2014-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6627973B2 (en) | Semiconductor device | |
| US10475920B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US11916069B2 (en) | Semiconductor device and semiconductor module | |
| US11876131B2 (en) | Semiconductor device | |
| JP6282088B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4929882B2 (en) | Semiconductor device | |
| JP6072432B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR101672689B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP5321377B2 (en) | Power semiconductor device | |
| JP6653461B2 (en) | Semiconductor device | |
| JPWO2018037701A1 (en) | Semiconductor device | |
| JP2024019464A (en) | Semiconductor device | |
| JP6048126B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2021015884A (en) | Semiconductor device and method of manufacturing the same | |
| JP5092244B2 (en) | Semiconductor device | |
| JP2020129624A (en) | Semiconductor device and semiconductor device manufacturing method | |
| JP6589263B2 (en) | Semiconductor device | |
| JP7476502B2 (en) | Semiconductor Device | |
| JP5087831B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP7103435B2 (en) | Semiconductor devices and manufacturing methods for semiconductor devices | |
| US20230268429A1 (en) | Semiconductor device | |
| JP7113386B2 (en) | semiconductor equipment | |
| JP7318226B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP2024154934A (en) | Semiconductor device inspection method and semiconductor device manufacturing method | |
| JP2007294740A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151029 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161107 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6048126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |