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JP4940662B2 - はんだバンプ、はんだバンプの形成方法及び半導体装置 - Google Patents

はんだバンプ、はんだバンプの形成方法及び半導体装置 Download PDF

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Description

本発明は、半導体部品を回路基板に接合するためのはんだバンプ、特に、回路基板が他の回路基板に二次接合される場合のはんだバンプ及びその形成方法、そしてはんだバンプ接合部を有した半導体装置に関する。
ＬＳＩチップなどの半導体部品を回路基板に実装する場合、配線遅延を少なくするために半導体部品の全面にはんだバンプを用いるフリップチップ実装が行われている。近年、環境問題の点から、このような半導体部品を回路基板に接合するためのはんだバンプにおいてもＰｂ（鉛）フリー化が進められてきており、Ｓｎ（錫）−Ａｇ（銀）−Ｃｕ（銅）系のはんだ（融点：２１７℃）が有力な候補材料として挙げられている。
図３は、ＬＳＩチップを回路基板に接合させるための従来のはんだバンプの構造を示す図である。
ＬＳＩチップ５０の電極面には、Ｃｕ層５１、Ｎｉ（ニッケル）層５２からなるめっき皮膜が形成され、回路基板６０の電極面には、Ｃｕ層６１、Ｎｉ層６２及び濡れ性を確保するためのＡｕ（金）層６３からなるめっき皮膜が形成されている（図３（Ａ））。そして、ＬＳＩチップ５０の電極面のはんだバンプ７０を回路基板６０の電極面に当接させて、例えば２４０℃程度に加熱した後、急冷させることにより、ＬＳＩチップ５０と回路基板６０が電気的に接続される（図３（Ｂ））。
上記のようにＬＳＩチップ５０を搭載した回路基板６０（以下パッケージという場合もある。）は、ＢＧＡボール（Ball Grid Array）を用いてマザーボードに二次実装される。
表１に、はんだバンプ７０とＢＧＡボールの二次実装時の溶融状態を示す。
Figure 0004940662
二次実装温度が２３０℃のとき、Ｐｂを用いたＰｂ−５Ｓｎ（Ｓｎを５ｗｔ％含有）のはんだバンプは溶けることなく、Ｐｂ−６３Ｓｎ（Ｓｎを６３ｗｔ％含有）のＢＧＡボールは溶けていたが、Ｐｂフリーはんだを用いた場合、はんだバンプ及びＢＧＡボールともにＳｎ−Ａｇ−Ｃｕ系はんだであるため、２４０℃〜２５０℃の二次実装温度のとき、Ｓｎ−Ａｇ−Ｃｕ系はんだのＢＧＡボールだけでなく、Ｓｎ−Ａｇ−Ｃｕ系のはんだバンプ７０も再溶融し、それらの接合部分の形状を保持できない場合がある。この場合、変形したはんだバンプ７０がショートを起こす恐れがある。このため現状では、アンダーフィル樹脂を充填してはんだバンプの形状を保持させたり、Ａｕスタッドバンプなどの溶融しないバンプを用いて対処している。
図４は、フリップチップ接合部へのアンダーフィル工程を示す図である。
はんだバンプ７０を用いてＬＳＩチップ５０と回路基板６０とを電気的に接続した後（図４（Ａ））、はんだバンプの形状を保持するためにアンダーフィル樹脂８０を充填する（図４（Ｂ））。
アンダーフィル樹脂８０は熱硬化性樹脂８０ａと無機フィラー８０ｂからなり、これをディスペンサ８１を用いてＬＳＩチップ５０と回路基板６０の間のはんだバンプ７０の周囲に充填する。このようにアンダーフィル樹脂８０が施された構成（図４（Ｃ））において、回路基板６０をマザーボードに二次実装するために、回路基板６０の反対側の電極面にＢＧＡボール８２を設ける（図４（Ｄ））。
図５は、ＬＳＩチップの二次実装の工程を示す図である。
図４（Ｄ）のように得られたパッケージを、ＢＧＡボール８２により他の回路基板であるマザーボード９０に接合する（図５（Ａ）、図５（Ｂ））。
なお、上記のような半導体部品と配線基板を電気的に接合する電極接続部材として、樹脂コアを覆う二層のはんだ層を有し、外側のはんだ層が内側のはんだ層の融点より低い融点を持つ構造の接続部材が知られている（例えば、特許文献１参照）。更に、半導体部品積層基板間の接続構造において、上側と下側のはんだバンプの融点が異なることで、リフロー時に片方のはんだバンプが脱落するのを防止することも提案されている（例えば、特許文献２参照）。
特開２００４−２７３４０１号公報 特開２００５−５３５８号公報
しかしながら、アンダーフィル樹脂ではんだバンプの形状を保持しても、図５（Ａ）に示すように、アンダーフィル樹脂の充填時にボイドや剥離があった場合には空間部８３が生じ、二次実装時における加熱時に、図５（Ｂ）のように溶融したはんだ材料が流れ込んで短絡部８３ａが発生するという問題点がある。
本発明は、このような点に鑑みてなされたものであり、回路基板への二次実装時に内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性が向上するはんだバンプ及びその形成方法を提供することを目的とする。
本発明では上記課題を解決するために、半導体部品を回路基板に接合するためのはんだバンプであって、図１に示すように、バンプ外周部がバンプ内部のはんだ組成物３０ａより融点が高く、はんだ組成物３０ａに含まれる金属元素を含有する金属間化合物３０ｂで被覆された構造を有することを特徴とするはんだバンプが提供される。
このようなはんだバンプによれば、はんだ組成物３０ａの融点を超える温度でも、金属間化合物３０ｂの融点以下であればバンプ形状が維持される。
また、本発明では上記課題を解決するために、半導体部品を回路基板に接合するためのはんだバンプの形成方法であって、前記回路基板の電極部の最表面に金属からなる下地電極を設け、前記半導体部品の接合時に前記下地電極の金属を前記はんだバンプの中に拡散させて、前記はんだバンプを所定の冷却速度以下で凝固させ、バンプ外周部がバンプ内部のはんだ組成物より融点が高く、前記はんだ組成物に含まれる金属元素と、前記下地電極の金属元素を含有する金属間化合物で被覆された構造を形成することを特徴とするはんだバンプの形成方法が提供される。
このようなはんだバンプの形成方法によれば、はんだ組成物の融点を超える温度でも、金属間化合物の融点以下であればバンプ形状が維持される。
また、半導体部品を回路基板に接合するためのはんだバンプ接合部を有した半導体装置において、前記はんだバンプ接合部は、バンプ外周部がバンプ内部のはんだ組成物より融点が高く、前記はんだ組成物に含まれる金属元素を含有する金属間化合物で被覆された構造を有することを特徴とする半導体装置が提供される。
このような半導体装置によれば、はんだ組成物の融点を越える温度でも、金属間化合物の融点以下であればバンプ形状が維持される。
本発明のはんだバンプ及びその形成方法は、バンプ外周部がバンプ内部のはんだ組成物より融点が高く、はんだ組成物に含まれる金属元素を含有する金属間化合物で被覆された二層構造を有するため、はんだ組成物の融点を超える温度でも、金属間化合物の融点以下であればバンプ形状が維持される。これにより、例えばマザーボードなどへの二次実装時において、同じくはんだ組成物が用いられるＢＧＡボールの溶融時に、半導体部品と回路基板間を接合するはんだバンプは、内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性が向上するという利点がある。
以下、本発明の実施の形態を図面を参照して説明する。
図１は本実施の形態のはんだバンプの構造を示す図である。
このはんだバンプはＬＳＩチップ１０を回路基板２０に接合するためのものである。本実施の形態のはんだバンプは、バンプ外周部がバンプ内部のはんだ組成物３０ａより融点の高い金属間化合物３０ｂで被覆された二層構造を有している。
内部のはんだ組成物３０ａは、例えば、ＳｎＡｇＣｕであり、融点は２１６℃である。また、低融点（１３９℃）のＳｎＢｉ（錫ビスマス）を用いてもよい。
はんだバンプの外周部の金属間化合物３０ｂは、例えばＡｕＳｎ化合物であり、融点は２８０℃以上である。
なお、図１ではアンダーフィル樹脂４０をはんだ接合部に充填してはんだバンプを保護している。
このような二層構造を有するはんだバンプによれば、内部のはんだ組成物３０ａの融点を超える温度でも、外周部の金属間化合物３０ｂの融点以下であればバンプ形状が維持される。
外周部の金属間化合物３０ｂとしてＡｕＳｎ化合物が形成されている場合、その融点は、表１に示したように、回路基板２０をマザーボードなどの他の回路基板に接続する際の二次実装温度より高い温度であるので、ＬＳＩチップ１０と回路基板２０間を接合するはんだバンプは、内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性を向上できる。
次に、本実施の形態のはんだバンプの形成方法を説明する。
図２は、本実施の形態のはんだバンプの形成方法を説明する図である。
図２（Ａ）のように、ＬＳＩチップ１０の電極面には、Ｃｕ層１１、Ｎｉ層１２からなるめっき皮膜が形成されており、回路基板２０の電極面には、Ｃｕ層２１、Ｎｉ層２２及びＡｕ層２３からなるめっき皮膜を形成する。ここで、Ａｕ層２３は、図３で示したような従来のものよりも厚く（例えば０．０５μｍ）形成する。
そして、接合時において、ＬＳＩチップ１０の電極面のはんだバンプ３０を回路基板２０の電極面に当接させて所定の温度に加熱する。このとき下地電極のＡｕが、はんだバンプ３０の中に拡散する。そして、冷却速度を所定速度以下にしてはんだを凝固させると、析出物は表面に押出すという溶融はんだの特性により、バンプ外周部に高融点の金属間化合物３０ｂによる膜が形成される。
その後、図示を省略しているが、アンダーフィル樹脂４０を充填して、形成したはんだバンプを保護する。
なお、はんだバンプ３０としては、低融点はんだであるＳｎＢｉ系はんだを用いることが望ましい。ＳｎＢｉ系はんだは融点が１３９℃であり、現状のＳｎＡｇＣｕ系はんだの融点２１６℃と比較して７０℃程度低いことから、はんだ溶融時にはんだ中へＡｕが拡散する時間とＡｕＳｎ化合物が析出する時間が長いため、効果的にバンプ最外殻にＡｕＳｎ化合物の膜を形成することができる。
このように、バンプ外周部がバンプ内部のはんだ組成物３０ａより融点の高い金属間化合物３０ｂで被覆された二層構造を有するので、高融点の外殻によってマザーボードなどへの二次実装時に内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性が向上する。
なお、上記の例では高融点の外殻を形成する方法として、はんだ付けする表面電極にＡｕを用いてＳｎ系のはんだバンプ３０によりＬＳＩチップ１０と回路基板２０をはんだ付けすることで、はんだ溶融時に電極材料がはんだ中に拡散してＡｕＳｎ化合物を形成し、冷却時に析出してバンプ外周部で膜を形成しているが、ＡｕＳｎ化合物を形成する方法としては、はんだバンプ中にあらかじめＡｕを含有させておく方法もある。
次に、上記のはんだバンプの形成時における冷却速度などの製造条件について検討した結果を示す。図２を参照して説明する。
１０ｍｍ□の表面上に、ピッチ２００μｍでマトリクス状に形成されたＳｎ−５７ｗｔ％Ｂｉ−１ｗｔ％Ａｇのはんだバンプを持つＬＳＩチップ１０を用いた。電極径はΦ８０μｍである。回路基板２０は、基材がガラスエポキシで、ＬＳＩチップ１０と同じパターンで電極が形成されている。この電極の表面に、Ａｕ層２３をめっきで形成した。
その後、ＬＳＩチップ１０の位置合わせを回路基板２０上で行い、２００℃ピークのリフローで接合を行った。ピーク温度からの冷却速度及びＡｕ層２３の膜厚を変えて接合を行った結果、ＡｕＳｎ化合物の析出は表２のような結果になった。
Figure 0004940662
表２に示すように、はんだ中のＡｕの膜厚が０．０１６μｍ以上の場合、はんだバンプ中のＡｕ含有率が０．０５ｗｔ％を超え、金属間化合物３０ｂであるＡｕＳｎ化合物の析出を確認することができる。しかし、冷却速度はかなり遅く、６０℃／ｍｉｎ以下でないとＡｕＳｎ化合物の析出は確認できない。
このはんだバンプをＥＰＭＡ（Electron Probe Micro Analyzer）で元素分析を行った結果、Ａｕ層２３の膜厚を０．０５μｍとし、Ａｕ含有量０．１６ｗｔ％以上とし、冷却速度１００℃／ｍｉｎ以下とした場合に、ＡｕＳｎ化合物による膜が得られた。

なお、上記では、はんだ材料はＳｎ−５７ｗｔ％Ｂｉ−１ｗｔ％Ａｇを用いたが、主にＳｎを主成分とするはんだ材料であればＡｕ含有量と冷却速度を適正化することで、ＡｕＳｎ化合物を最外殻に形成することが可能である。また、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｚｎ（亜鉛）系などのはんだでも可能である。
本実施の形態のはんだバンプの構造を示す図である。 本実施の形態のはんだバンプの形成方法を説明する図である。 従来のはんだバンプの構造を示す図である。 フリップチップ接合部へのアンダーフィル工程を示す図である。 ＬＳＩチップの二次実装の工程を示す図である。
符号の説明
１０ ＬＳＩチップ
１１、２１ Ｃｕ層
１２、２２ Ｎｉ層
２０ 回路基板
２３ Ａｕ層
３０ はんだバンプ
３０ａ はんだ組成物
３０ｂ 金属間化合物
４０ アンダーフィル樹脂

Claims (5)

  1. 半導体部品を回路基板に接合するためのはんだバンプであって、
    バンプ外周部がバンプ内部のはんだ組成物より融点が高く、前記はんだ組成物に含まれる金属元素を含有する金属間化合物で被覆された構造を有することを特徴とするはんだバンプ。
  2. 半導体部品を回路基板に接合するためのはんだバンプの形成方法であって、
    前記回路基板の電極部の最表面に金属からなる下地電極を設け、
    前記半導体部品の接合時に前記下地電極の金属を前記はんだバンプの中に拡散させて、前記はんだバンプを、１００℃／ｍｉｎの冷却速度以下及び前記下地電極の金属元素の前記はんだバンプ中での含有率が０．１６ｗｔ％以上の条件で凝固させ、バンプ外周部がバンプ内部のはんだ組成物より融点が高く、前記はんだ組成物に含まれる金属元素と、前記下地電極の金属元素を含有する金属間化合物で被覆された構造を形成することを特徴とするはんだバンプの形成方法。
  3. 前記下地電極の金属に金を用いることを特徴とする請求項２記載のはんだバンプの形成方法。
  4. 半導体部品を回路基板に接合するためのはんだバンプ接合部を有した半導体装置において、
    前記はんだバンプ接合部は、バンプ外周部がバンプ内部のはんだ組成物より融点が高く、前記はんだ組成物に含まれる金属元素を含有する金属間化合物で被覆された構造を有することを特徴とする半導体装置。
  5. 前記金属間化合物は、前記回路基板を他の回路基板に他のはんだで接続する際の前記他のはんだを溶融させる温度より高い融点を有していることを特徴とする請求項４記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238905A (ja) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の実装構造および半導体素子の実装方法
US20110186989A1 (en) 2010-02-04 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Bump Formation Process
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2793528B2 (ja) * 1995-09-22 1998-09-03 インターナショナル・ビジネス・マシーンズ・コーポレイション ハンダ付け方法、ハンダ付け装置
US6158644A (en) * 1998-04-30 2000-12-12 International Business Machines Corporation Method for enhancing fatigue life of ball grid arrays
JP4011214B2 (ja) * 1998-11-13 2007-11-21 富士通株式会社 半導体装置及び半田による接合方法
JP2000232177A (ja) * 1999-02-09 2000-08-22 Toshiba Corp プリント基板および半導体装置および電子部品ユニット
JP2004311679A (ja) * 2003-04-07 2004-11-04 Matsushita Electric Ind Co Ltd はんだ付け方法とそのプリント配線板

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