JP4830829B2 - 絶縁ゲートトランジスタの駆動回路 - Google Patents

Description

本発明は、絶縁ゲートトランジスタを駆動する回路に関する。

負荷に接続されたトランジスタのオン・オフを切替えることによって、負荷に電力を供給する状態と電力を供給しない状態を切替えるスイッチング回路が知られている。例えば、インバータ回路は、トランジスタのオン・オフを切替えることによって直流電力を交流電力に変換し、その交流電力をモータに供給する。この種のスイッチング回路におけるトランジスタのオン・オフは、そのトランジスタのゲート電極（又はベース電極）に接続している駆動回路で制御される。

図７に、従来のインバータ回路において、この種のトランジスタに電界効果型のトランジスタ（ＦＥＴ、Field Effect Transistor）が用いられた場合の動作波形図を示す。駆動回路は、駆動電圧Ｖｉｎをトランジスタのゲート電極に供給することによって、トランジスタのオン・オフを切替える。

まず、トランジスタがターンオンする過渡期に関して説明する。駆動電圧Ｖｉｎがローからハイになると、トランジスタのゲート電極に向けて正のゲート電流Ｉｇが流れ、ゲート電極に電荷が蓄積される。ゲート電極に電荷が蓄積されると、トランジスタのゲート・ソース間電圧Ｖｇｓが上昇する。ゲート・ソース間電圧Ｖｇｓが上昇すると、トランジスタのドレインからソースに向けてドレイン電流Ｉｄが流れ始め、ドレイン・ソース間電圧Ｖｄｓが減少する。これらの過程を経て、トランジスタはオフからオンに移行する。

次に、トランジスタがターンオフする過渡期Ｔ１００に関して説明する。駆動電圧Ｖｉｎがハイからローになると、ゲート電極に蓄積していた電荷が放電し、ゲート電極から駆動回路に向けて負のゲート電流Ｉｇが流れ、ゲート・ソース間電圧Ｖｇｓが減少する。ゲート・ソース間電圧Ｖｇｓが減少すると、ドレイン電流Ｉｄも減少し、ドレイン・ソース間電圧Ｖｄｓが上昇する。これらの過程を経て、トランジスタはオンからオフに移行する。

図７に示すように、トランジスタがターンオフする過渡期Ｔ１００の終盤では、ドレイン・ソース間電圧Ｖｄｓにサージ電圧（リンギング）が発生している。このサージ電圧は、急峻に変動するドレイン電流Ｉｄと回路中のドレイン電極側の配線などに寄生しているインダクタンスによって引き起こされる。リンギングが発生すると、ノイズとなり、誤動作を引き起こす原因となりうる。

このサージ電圧の増大を抑えるためには、ドレイン電流Ｉｄを緩やかに変動させれば良い。例えば、トランジスタのゲート抵抗を大きくすれば、ゲート電極に蓄積していた電荷が放電する速度が減少し、負のゲート電流Ｉｇが緩やかに流れる。この結果、ドレイン電流Ｉｄも緩やかに減少し、サージ電圧の増大を抑えることができる。しかし、トランジスタのドレイン電流Ｉｄが緩やかに減少すると、トランジスタがターンオフするのに要する時間が増大し、スイッチング損失（ターンオフ損失）が増大してしまう。すなわち、スイッチング損失は、切り替わり時のドレイン電圧Ｖｄｓとドレイン電流Ｉｄの積である。従って、ドレイン電圧Ｖｄｓがゆっくり電圧変化すると、スイッチング損失はＶｄｓとＩｄの積の積分値であるので、その損失が大となる。このように、この種のトランジスタには、ターンオフの過渡期Ｔ１００において、サージ電圧とターンオフ損失の間にトレードオフ関係が存在する。

このトレードオフ関係を打破するためには、ターンオフの過渡期Ｔ１００の序盤でドレイン電流Ｉｄを急峻に変動させ、過渡期Ｔ１００の終盤でドレイン電流Ｉｄを緩慢に変動させるのが望ましい。過渡期Ｔ１００の序盤でドレイン電流Ｉｄを急峻に変動させれば、ターンオフに要する時間を短縮することができる。この結果、ターンオフ損失を低く抑えることができる。また、過渡期Ｔ１００の終盤でドレイン電流Ｉｄを緩慢に変動させれば、サージ電圧の増大を抑えることができる。

特許文献１には、トランジスタの主電極間電圧（ドレイン電極とソース電極間電圧、コレクタ電極とエミッタ電極間電圧など）に基づいてトランジスタのゲート抵抗の抵抗値を調整する技術が開示されている。特許文献１の技術では、トランジスタの主電極間電圧が大きいときにゲート抵抗の抵抗値を大きくし、主電極間電圧が小さいときにゲート抵抗の抵抗値を小さく調整する。具体的には、特許文献１の駆動回路は、トランジスタのゲート電極に接続している抵抗可変手段を備えている。抵抗可変手段は、半導体スイッチング素子とそれに並列に接続している固定抵抗体で構成されている。半導体スイッチング素子は、トランジスタの主電極間電圧が所定値よりも大きいときにオフし、所定値よりも小さいときにオンする。即ち、トランジスタの主電極間電圧が大きいときは、半導体スイッチング素子がオフすることによって、固定抵抗体の抵抗値に応じてゲート抵抗が大きく調整される。トランジスタの主電極間電圧が小さいときは、半導体スイッチング素子がオンすることによって、半導体スイッチング素子の内部抵抗に応じてゲート抵抗が小さく調整される。

特許文献１の駆動回路を利用すれば、ターンオフの過渡期の序盤（主電極間電圧が小さいとき）では半導体スイッチング素子がオンすることによって、ゲート抵抗の抵抗値が小さく調整され、ゲート電流が急峻に変動する。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間を短縮することができる。さらに、ターンオフの過渡期の終盤（主電極間電圧が大きいとき）では半導体スイッチング素子がオフすることによって、ゲート抵抗の抵抗値が大きく調整され、ゲート電流が緩慢に変動する。これにより、トランジスタのドレイン電流を緩慢に変動させ、サージ電圧の増大を抑えることができる。
特開平６−２９１６３１号公報

特許文献１の駆動回路では、高抵抗な固定抵抗体を利用してゲート抵抗の高抵抗な状態を実現している。サージ電圧の増大を抑えるためには、固定抵抗体の抵抗値を大きく設定するのが望ましい。しかし、高抵抗な固定抵抗体は、ターンオフ損失を増大させる。したがって、ターンオフ損失の増大を抑えるためには、半導体スイッチング素子のオン・オフ動作によって高抵抗な固定抵抗体に切換わるタイミングが、ターンオフする過渡期の終盤に設定されなければならない。ターンオフする過渡期の終盤では、トランジスタの主電極間電圧が高い状態にまで到達している。特許文献１の駆動回路では、このトランジスタの主電極間電圧を半導体スイッチング素子のオン・オフ動作の閾値にまで正確に変圧することによって、半導体スイッチング素子のオン・オフ動作を制御しなければならない。したがって、このような回路を実現するためには、必要な部品点数が多くなってしまい、コスト増が避けられない。

本発明は、特許文献１とは異なる手法によって、絶縁ゲートトランジスタの主電極間電圧に基づいてトランジスタのゲート抵抗の抵抗値を調整する技術を提供する。

請求項１に記載の絶縁ゲートトランジスタの駆動回路は、前記絶縁ゲートトランジスタのゲート電極側をアノード電極とする第１ダイオードと、前記絶縁ゲートトランジスタのゲート電極側をカソード電極とする第２ダイオードとが、並列接続されて、前記絶縁ゲートトランジスタのゲート駆動信号ラインに挿入配置され、前記第１ダイオードのアノード電極と、前記第２ダイオードのカソード電極との間に、デプレッション型ＰチャネルＭＯＳＦＥＴが挿入配置され、前記デプレッション型ＰチャネルＭＯＳＦＥＴのゲート電極が、抵抗を介して、前記絶縁ゲートトランジスタの出力電極に接続されてなることを特徴としている。

上記駆動回路における第１ダイオードと第２ダイオードは、それぞれ、ゲート駆動信号（例えば矩形波）のオンからオフへの切り替わりとオフからオンへの切り替わりを選択するために挿入されている。従って、上記駆動回路においては、ゲート駆動信号（例えば矩形波）のオンからオフへの切り替わり時において、デプレッション型ＰチャネルＭＯＳＦＥＴが絶縁ゲートトランジスタのゲート駆動信号ラインで以下のように機能することとなる。

デプレッション型ＰチャネルＭＯＳＦＥＴは、自身のゲート電位が下がるとオンして低抵抗状態となり、自身のゲート電位が上がるとオフしてノーマリー・オンの高抵抗状態となる素子である。上記駆動回路におけるデプレッション型ＰチャネルＭＯＳＦＥＴのゲート電極は、抵抗を介して、絶縁ゲートトランジスタの出力電極に接続されている。従って、ゲート駆動信号がオンからオフに切り替わった後、絶縁ゲートトランジスタの出力電位が上昇する途中で、上記デプレッション型ＰチャネルＭＯＳＦＥＴがオンからオフ（ノーマリー・オン状態）に切り替わるように設定することが可能である。言い換えれば、絶縁ゲートトランジスタの出力電位が上昇する途中で、絶縁ゲートトランジスタのゲート駆動信号ラインに挿入配置されているデプレッション型ＰチャネルＭＯＳＦＥＴの抵抗が、低抵抗状態から高抵抗状態に切り替わるように設定する。

これによって、ターンオフの過渡期の序盤（絶縁ゲートトランジスタの主電極間電圧が小さい時）では、絶縁ゲートトランジスタのゲート入力抵抗が小さく調整され、絶縁ゲートトランジスタのドレイン（コレクタ）電流を急峻に変動させて、ターンオフに要する時間を短縮することができる。さらに、ターンオフの過渡期の終盤（絶縁ゲートトランジスタの主電極間電圧が大きい時）では、絶縁ゲートトランジスタのゲート入力抵抗が大きく調整され、絶縁ゲートトランジスタのドレイン（コレクタ）電流を緩慢に変動させ、サージ電圧（リンギング）の増大を抑えることができる。

以上のようにして、上記絶縁ゲートトランジスタの駆動回路によれば、ターンオフ時において、絶縁ゲートトランジスタのリンギングノイズを抑制しながらスイッチング損失の増大を抑制するという２つの効果を両立させることができる。

尚、上記効果を得るために、従来のように低抵抗値と高抵抗値の２つの抵抗素子とスイッチング素子の組み合わせを用いることも可能である。しかしながら、上記絶縁ゲートトランジスタの駆動回路では、一つのデプレッション型ＰチャネルＭＯＳＦＥＴにより上記効果を実現することができ、従来に較べて小型化と製造コストの低減が可能となる。また、上記効果を得るために、上記デプレッション型ＰチャネルＭＯＳＦＥＴの代わりにＰ導電型拡散領域とＮ導電型拡散領域の接合体を用いて、Ｐ導電型拡散領域への空乏層の広がりによって抵抗値が決定される所謂ピンチ抵抗体とすることも可能である。しかしながら、ピンチ抵抗体は、抵抗値の電圧依存性が線形に近く、変化が緩慢である。これに対して、上記デプレッション型ＰチャネルＭＯＳＦＥＴの抵抗値は、閾値電圧近傍において桁違いに迅速に変化する。このため、上記デプレッション型ＰチャネルＭＯＳＦＥＴは、ターンオフの過渡期の急峻な変化への適用に好適である。

請求項２に記載の絶縁ゲートトランジスタの駆動回路は、前記絶縁ゲートトランジスタのゲート電極側をアノード電極とする第１ダイオードと、前記絶縁ゲートトランジスタのゲート電極側をカソード電極とする第２ダイオードとが、並列接続されて、前記絶縁ゲートトランジスタのゲート駆動信号ラインに挿入配置され、前記第２ダイオードのカソード電極と、前記第１ダイオードのアノード電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴが挿入配置され、前記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極が、抵抗を介して、前記絶縁ゲートトランジスタの出力電極に接続されてなることを特徴としている。

上記駆動回路においては、請求項１に記載の駆動回路とは逆に、第２ダイオードのカソード電極と、第１ダイオードのアノード電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴが挿入配置されている。従って、上記駆動回路においては、請求項１に記載の駆動回路とは逆に、ゲート駆動信号のオフからオンへの切り替わり時において、デプレッション型ＮチャネルＭＯＳＦＥＴが、絶縁ゲートトランジスタのゲート駆動信号ラインで以下のように機能することとなる。

デプレッション型ＮチャネルＭＯＳＦＥＴは、自身のゲート電位が下がるとオフしてノーマリー・オンの高抵抗状態となり、自身のゲート電位が上がるとオンして低抵抗状態となる素子である。また、上記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極は、抵抗を介して、絶縁ゲートトランジスタの出力電極に接続されている。従って、ゲート駆動信号がオフからオンに切り替わった後、絶縁ゲートトランジスタの出力電位が下降する途中で、上記デプレッション型ＮチャネルＭＯＳＦＥＴがオンからオフ（ノーマリー・オン状態）に切り替わるように設定することが可能である。言い換えれば、絶縁ゲートトランジスタの出力電位が下降する途中で、絶縁ゲートトランジスタのゲート駆動信号ラインに挿入配置されているデプレッション型ＮチャネルＭＯＳＦＥＴの抵抗が、低抵抗状態から高抵抗状態に切り替わるように設定する。

これによって、ターンオンの過渡期の序盤（絶縁ゲートトランジスタの主電極間電圧が大きい時）では、絶縁ゲートトランジスタのゲート入力抵抗が小さく調整され、絶縁ゲートトランジスタのドレイン（コレクタ）電流を急峻に変動させ、ターンオンに要する時間を短縮することができる。さらに、ターンオンの過渡期の終盤（絶縁ゲートトランジスタの主電極間電圧が小さい時）では、絶縁ゲートトランジスタのゲート入力抵抗が大きく調整され、絶縁ゲートトランジスタのドレイン（コレクタ）電流を緩慢に変動させ、サージ電圧（リンギング）の増大を抑えることができる。

以上のようにして、上記絶縁ゲートトランジスタの駆動回路によれば、ターンオン時の絶縁ゲートトランジスタのリンギングノイズを抑制しながらスイッチング損失の増大を抑制するという２つの効果を両立させることができる。

尚、上記駆動回路についても、請求項１に記載の駆動回路と同様に、従来のように低抵抗値と高抵抗値の２つの抵抗素子とスイッチング素子の組み合わせを用いる場合に較べて、小型化と製造コストの低減が可能となることは言うまでもない。また、Ｐ導電型拡散領域とＮ導電型拡散領域の接合体からなるピンチ抵抗体を用いる場合に較べて、上記デプレッション型ＮチャネルＭＯＳＦＥＴの抵抗値は、閾値電圧近傍において桁違いに迅速に変化する。このため、上記デプレッション型ＮチャネルＭＯＳＦＥＴは、ターンオンの過渡期の急峻な変化への適用に好適である。

請求項３に記載のように、上記請求項１に記載の駆動回路においては、前記第２ダイオードのカソード電極と、前記デプレッション型ＰチャネルＭＯＳＦＥＴにおける前記絶縁ゲートトランジスタのゲート電極側の主電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴが挿入配置され、前記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極が、前記デプレッション型ＰチャネルＭＯＳＦＥＴのゲート電極に接続され、前記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極が、前記抵抗を介して、前記絶縁ゲートトランジスタの出力電極に接続されてなることが好ましい。

これによれば、前述したように、第１ダイオードとデプレッション型ＰチャネルＭＯＳＦＥＴの組み合わせで、絶縁ゲートトランジスタのターンオフ時のリンギングノイズを抑制しながら、スイッチング損失の増大を抑制することができる。また、第２ダイオードとデプレッション型ＮチャネルＭＯＳＦＥＴの組み合わせで、絶縁ゲートトランジスタのターンオン時のリンギングノイズを抑制しながら、スイッチング損失の増大を抑制することができる。

上記駆動回路における絶縁ゲートトランジスタは、例えば請求項４に記載のように、ＭＯＳＦＥＴまたはＩＧＢＴとすることができる。

絶縁ゲートトランジスタがＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合には、前記出力電極がドレイン電極となる。絶縁ゲートトランジスタがＩＧＢＴ（Insulated Gate BipolarTransistor）である場合には、前記出力電極がコレクタ電極となる。

以上に示した駆動回路は、上記したように絶縁ゲートトランジスタのリンギングノイズを抑制しながら、スイッチング損失の増大を抑制することができる。従って、請求項５に記載のように、前記絶縁ゲートトランジスタの駆動回路は、インバータ回路における絶縁ゲートトランジスタの駆動回路として用いられて好適である。

また、以上に示した駆動回路は、上記したように小型で安価であり、絶縁ゲートトランジスタのリンギングノイズとスイッチング損失の抑制に高い性能を発揮する。従って、請求項６に記載のように、前記絶縁ゲートトランジスタの駆動回路は、小型、安価かつ高性能が要求される車載用の絶縁ゲートトランジスタの駆動回路として、特に好適である。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の一例で、絶縁ゲートトランジスタの駆動回路Ｋ１に関する回路図である。

図１中に破線で囲った駆動回路Ｋ１は、絶縁ゲートトランジスタ２０を駆動するための回路である。絶縁ゲートトランジスタ２０は、図１においてエンハンスメント型ＮチャネルＭＯＳＦＥＴ（以下、ＥＮＭＯＳと略記）の回路記号で代表されているが、例えば別の種類のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。絶縁ゲートトランジスタ２０がＭＯＳＦＥＴである場合には、電源Ｖｄｄ側の出力電極がドレイン電極となる。絶縁ゲートトランジスタ２０がＩＧＢＴである場合には、電源Ｖｄｄ側の出力電極がコレクタ電極となる。尚、図１の絶縁ゲートトランジスタ２０には、抵抗負荷Ｒ３と誘導負荷Ｌ１が直列に接続されている。

図１の破線で囲った駆動回路Ｋ１では、ＥＮＭＯＳ２０のゲート電極側をアノード電極とする第１ダイオードＤ１と、ＥＮＭＯＳ２０のゲート電極側をカソード電極とする第２ダイオードＤ２とが、並列接続されて、ＥＮＭＯＳ２０のゲート駆動信号ラインに挿入配置されている。また、第１ダイオードＤ１のアノード電極と、第２ダイオードＤ２のカソード電極との間に、デプレッション型ＰチャネルＭＯＳＦＥＴ（以下、ＤＰＭＯＳと略記）１０が挿入配置されている。ＤＰＭＯＳ１０のゲート電極は、抵抗Ｒ２を介して、ＥＮＭＯＳ２０の出力電極に接続されている。尚、駆動回路Ｋ１における抵抗Ｒ１は、ＥＮＭＯＳ２０へのゲート電流を調整するための抵抗である。

駆動回路Ｋ１における第１ダイオードＤ１は、ゲート駆動信号（図中の矩形波）ＶｉｎがＬｏの時に動作し、ＥＮＭＯＳ２０のゲート蓄積電荷を放電し、ゲート電圧Ｖｇｓを低下させる時に機能させる。また、駆動回路Ｋ１における第２ダイオードＤ２は、ゲート駆動信号（図中の矩形波）ＶｉｎがＨｉの時に動作し、ＥＮＭＯＳ２０のゲート蓄積電荷を充電し、ゲート電圧Ｖｇｓを上昇させる時に機能させる。このように、駆動回路Ｋ１における第１ダイオードＤ１と第２ダイオードＤ２は、それぞれ、ゲート駆動信号（例えば図中の矩形波）Ｖｉｎのオンからオフへの切り替わりと、オフからオンへの切り替わりとを選択するために挿入されている。従って、図１の駆動回路Ｋ１においては、ゲート駆動信号Ｖｉｎのオンからオフへの切り替わり時において、ＤＰＭＯＳ１０が、出力トランジスタであるＥＮＭＯＳ２０のゲート駆動信号ラインで、以下のように機能することとなる。

図２は、駆動回路Ｋ１において、ゲート駆動信号Ｖｉｎがオンからオフへ切り替わった場合におけるＤＰＭＯＳ１０とＥＮＭＯＳ２０の動作波形を示した図（タイミングチャート）である。

デプレッション型ＰチャネルＭＯＳＦＥＴ（ＤＰＭＯＳ１０）は、自身のゲート電位ｖｇｓが自身の負の閾値電圧より下がるとオンして低抵抗（数オーム以下）状態となり、自身のゲート電位ｖｇｓが自身の負の閾値電圧より上がるとオフしてノーマリー・オンの高抵抗（数百オーム以上）状態となる素子である。図１の駆動回路Ｋ１におけるＤＰＭＯＳ１０のゲート電極は、抵抗Ｒ２を介して、ＥＮＭＯＳ２０の出力電極であるドレイン電極に接続されている。従って、図２に示すように、時刻ｔ１においてゲート駆動信号Ｖｉｎがオンからオフに切り替わった後、ＥＮＭＯＳ２０の出力電位（ドレイン電圧）Ｖｄｓが上昇する途中で、ＤＰＭＯＳ１０のゲート電位ｖｇｓが自身の負の閾値電圧より上がって、ＤＰＭＯＳ１０がオンからオフ（ノーマリー・オン状態）に切り替わるように設定することが可能である。言い換えれば、ＥＮＭＯＳ２０の出力電位Ｖｄｓが上昇する途中で、ＥＮＭＯＳ２０のゲート駆動信号ラインに挿入配置されているＤＰＭＯＳ１０の抵抗が、低抵抗状態から高抵抗状態に切り替わるように設定する。

これによって、ターンオフの過渡期の序盤（時刻ｔ１と時刻ｔ２の間で、ＥＮＭＯＳ２０の主電極間電圧Ｖｄｓが小さい時）では、ＥＮＭＯＳ２０のゲート入力抵抗が小さく調整され、ＥＮＭＯＳ２０のドレイン電流を急峻に変動させて、ターンオフに要する時間を短縮することができる。すなわち、ターンオフの序盤では、ＥＮＭＯＳ２０のゲートの蓄積容量は、低抵抗状態にあるＤＰＭＯＳ１０、第１ダイオードＤ１、抵抗Ｒ１を介してゲート駆動信号ＶｉｎのＬｏ信号に流れ、ＥＮＭＯＳ２０のゲート電圧Ｖｇｓが急峻に低下すると共に、ＥＮＭＯＳ２０のドレイン電流も急峻に低下する。これによって、スイッチング切り替わりを早くできるため、スイッチング損失の低減も可能となる。

ターンオフの過渡期の終盤（時刻ｔ２以降で、ＥＮＭＯＳ２０の主電極間電圧Ｖｄｓが大きい時）では、ＥＮＭＯＳ２０のゲート入力抵抗が大きく調整され、ＥＮＭＯＳ２０のゲート電圧Ｖｇｓと共にドレイン電流を緩慢に変動させ、図７に示されていたドレイン電圧Ｖｄｓにおけるサージ電圧（リンギング）の増大を図２に示すように抑制することができる。すなわち、ターンオフの終盤では、ＥＮＭＯＳ２０のゲートの蓄積容量は、高抵抗状態にあるＤＰＭＯＳ１０、第１ダイオードＤ１、抵抗Ｒ１を介してゲート駆動信号ＶｉｎのＬｏ信号に流れ、ＥＮＭＯＳ２０のゲート電圧Ｖｇｓは緩慢に低下する。また、ＥＮＭＯＳ２０のドレイン電流も緩慢に低下するため、誘導負荷Ｌ１および抵抗負荷Ｒ３の周辺に存在するＬ成分による出力電位（ドレイン電圧）Ｖｄｓのオーバーシュート（リンギング）を防止することができる。

以上のようにして、図１に示す絶縁ゲートトランジスタの駆動回路Ｋ１によれば、ターンオフ時において、絶縁ゲートトランジスタ２０のリンギングノイズを抑制しながらスイッチング損失の増大を抑制するという２つの効果を両立させることができる。

尚、上記効果を得るために、従来のように低抵抗値と高抵抗値の２つの抵抗素子とスイッチング素子の組み合わせを用いることも可能である。しかしながら、図１の駆動回路Ｋ１では、一つのデプレッション型ＰチャネルＭＯＳＦＥＴ（ＤＰＭＯＳ１０）により上記効果を実現することができ、従来に較べて小型化と製造コストの低減が可能となる。また、上記効果を得るために、上記デプレッション型ＰチャネルＭＯＳＦＥＴ（ＤＰＭＯＳ１０）の代わりにＰ導電型拡散領域とＮ導電型拡散領域の接合体を用いて、Ｐ導電型拡散領域への空乏層の広がりによって抵抗値が決定される所謂ピンチ抵抗体とすることも可能である。しかしながら、ピンチ抵抗体は、抵抗値の電圧依存性が線形に近く、変化が緩慢である。これに対して、上記デプレッション型ＰチャネルＭＯＳＦＥＴ（ＤＰＭＯＳ１０）の抵抗値は、閾値電圧近傍において桁違いに迅速に変化する。このため、上記デプレッション型ＰチャネルＭＯＳＦＥＴ（ＤＰＭＯＳ１０）は、ターンオフの過渡期の急峻な変化への適用に好適である。

図３は別の例で、絶縁ゲートトランジスタの駆動回路Ｋ２に関する回路図である。尚、図３の回路図にある構成要素に関して、図１の回路図にある構成要素と同じものについては、同じ符号を付した。

図３の破線で囲った駆動回路Ｋ２においては、図１の破線で囲った駆動回路Ｋ１とは逆に、第２ダイオードＤ２のカソード電極と、第１ダイオードＤ１のアノード電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴ（以下、ＤＮＭＯＳと略記）１１が挿入配置されている。ＤＮＭＯＳ１１のゲート電極は、抵抗Ｒ２を介して、ＥＮＭＯＳ２０の出力電極に接続されている。従って、図３の駆動回路Ｋ２においては、図１の駆動回路Ｋ１とは逆に、ゲート駆動信号Ｖｉｎのオフからオンへの切り替わり時において、ＤＮＭＯＳ１１が、出力トランジスタであるＥＮＭＯＳ２０のゲート駆動信号ラインで、以下のように機能することとなる。

図４は、駆動回路Ｋ２において、ゲート駆動信号Ｖｉｎがオフからオンへ切り替わった場合におけるＤＮＭＯＳ１１とＥＮＭＯＳ２０の動作波形を示した図（タイミングチャート）である。

デプレッション型ＮチャネルＭＯＳＦＥＴ（ＤＮＭＯＳ１１）は、自身のゲート電位ｖｇｓが自身の正の閾値電圧より下がるとオフしてノーマリー・オンの高抵抗（数百オーム以上）状態となり、自身のゲート電位ｖｇｓが自身の正の閾値電圧より上がるとオンして低抵抗（数オーム以下）状態となる素子である。図３の駆動回路Ｋ２におけるＤＮＭＯＳ１１のゲート電極は、抵抗Ｒ２を介して、ＥＮＭＯＳ２０の出力電極であるドレイン電極に接続されている。従って、図４に示すように、時刻ｔ３においてゲート駆動信号Ｖｉｎがオフからオンに切り替わった後、ＥＮＭＯＳ２０の出力電位Ｖｄｓが下降する途中で、ＤＮＭＯＳ１１のゲート電位ｖｇｓが自身の正の閾値電圧より下がって、ＤＮＭＯＳ１１がオンからオフ（ノーマリー・オン状態）に切り替わるように設定することが可能である。言い換えれば、ＥＮＭＯＳ２０の出力電位Ｖｄｓが下降する途中で、ＥＮＭＯＳ２０のゲート駆動信号ラインに挿入配置されているＤＮＭＯＳ１１の抵抗が、低抵抗状態から高抵抗状態に切り替わるように設定する。

これによって、ターンオンの過渡期の序盤（時刻ｔ３と時刻ｔ４の間で、ＥＮＭＯＳ２０の主電極間電圧Ｖｄｓが大きい時）では、ＥＮＭＯＳ２０のゲート入力抵抗が小さく調整され、ＥＮＭＯＳ２０のドレイン電流を急峻に変動させて、ターンオンに要する時間を短縮することができる。すなわち、ターンオンの序盤では、ＥＮＭＯＳ２０のゲートの蓄積容量は、抵抗Ｒ１、第２ダイオードＤ２、低抵抗状態にあるＤＮＭＯＳ１１を介してゲート駆動信号ＶｉｎのＨｉ信号から流れ、ＥＮＭＯＳ２０のゲート電圧Ｖｇｓが急峻に上昇すると共に、ＥＮＭＯＳ２０のドレイン電流も急峻に上昇する。これによって、スイッチング切り替わりを早くできるため、スイッチング損失の低減も可能となる。

ターンオンの過渡期の終盤（時刻ｔ４以降で、ＥＮＭＯＳ２０の主電極間電圧Ｖｄｓが小さい時）では、ＥＮＭＯＳ２０のゲート入力抵抗が大きく調整され、ＥＮＭＯＳ２０のゲート電圧Ｖｇｓと共にドレイン電流を緩慢に変動させ、図４のドレイン電圧Ｖｄｓに示すように、ゲート駆動信号のターンオンに伴うサージ電圧（リンギング）の増大を抑制することができる。すなわち、ターンオンの終盤では、ＥＮＭＯＳ２０のゲートの蓄積容量は、抵抗Ｒ１、第２ダイオードＤ２、高抵抗状態にあるＤＮＭＯＳ１１を介してゲート駆動信号ＶｉｎのＬｏ信号から流れ、ＥＮＭＯＳ２０のゲート電圧Ｖｇｓは緩慢に上昇する。また、ＥＮＭＯＳ２０のドレイン電流も緩慢に上昇するため、誘導負荷Ｌ１および抵抗負荷Ｒ３の周辺に存在するＬ成分による出力電位（ドレイン電圧）Ｖｄｓのオーバーシュート（リンギング）を防止することができる。

以上のようにして、図３に示す絶縁ゲートトランジスタの駆動回路Ｋ２によれば、ターンオン時において、絶縁ゲートトランジスタ２０のリンギングノイズを抑制しながらスイッチング損失の増大を抑制するという２つの効果を両立させることができる。

尚、図３の駆動回路Ｋ２についても、図１の駆動回路Ｋ１と同様に、従来のように低抵抗値と高抵抗値の２つの抵抗素子とスイッチング素子の組み合わせを用いる場合に較べて、小型化と製造コストの低減が可能となることは言うまでもない。また、Ｐ導電型拡散領域とＮ導電型拡散領域の接合体からなるピンチ抵抗体を用いる場合に較べて、上記デプレッション型ＮチャネルＭＯＳＦＥＴ（ＤＮＭＯＳ１１）の抵抗値は、閾値電圧近傍において桁違いに迅速に変化する。このため、上記デプレッション型ＮチャネルＭＯＳＦＥＴ（ＤＮＭＯＳ１１）は、ターンオンの過渡期の急峻な変化への適用に好適である。

図５も別の例で、絶縁ゲートトランジスタの駆動回路Ｋ３に関する回路図である。尚、図５の回路図にある構成要素に関して、図１の回路図にある構成要素および図３の回路図にある構成要素と同じものについては、同じ符号を付した。また、図６は、駆動回路Ｋ３において、ゲート駆動信号Ｖｉｎがオフからオンおよびオンからオフへ切り替わった場合において、それぞれ、ＤＰＭＯＳ１０、ＤＮＭＯＳ１１およびＥＮＭＯＳ２０の動作波形を示した図（タイミングチャート）である。

図５の破線で囲った駆動回路Ｋ３においては、図１の破線で囲った駆動回路Ｋ１に追加して、第２ダイオードＤ２のカソード電極と、ＤＰＭＯＳ１０におけるＥＮＭＯＳ２０のゲート電極側の主電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴ（ＤＮＭＯＳ）１１が挿入配置されている。ＤＮＭＯＳ１１のゲート電極とＤＰＭＯＳ１０のゲート電極は相互に接続されており、ＤＮＭＯＳ１１のゲート電極も、抵抗Ｒ２を介して、ＥＮＭＯＳ２０の出力電極に接続されている。言い換えれば、図５の破線で囲った駆動回路Ｋ３は、図１の破線で囲った駆動回路Ｋ１と図３の破線で囲った駆動回路Ｋ２を合成した回路となっている。

従って、図５の駆動回路Ｋ３においては、ＤＮＭＯＳ１１がゲート駆動信号Ｖｉｎのオフからオンへの切り替わり時（図６の時刻ｔ３，ｔ４近傍）において機能し、ＤＰＭＯＳ１０がゲート駆動信号Ｖｉｎのオンからオフへの切り替わり時（図６の時刻ｔ１，ｔ２近傍）において機能することとなる。このため、図６に示す駆動回路Ｋ３におけるＥＮＭＯＳ２０の動作波形も、図２に示す駆動回路Ｋ１におけるＥＮＭＯＳ２０の動作波形と図４６に示す駆動回路Ｋ２におけるＥＮＭＯＳ２０の動作波形を合成したものとなる。

このように、図５に示す絶縁ゲートトランジスタの駆動回路Ｋ３によれば、第１ダイオードＤ１とＤＰＭＯＳ１０の組み合わせで、ＥＮＭＯＳ２０のターンオフ時のリンギングノイズを抑制しながら、スイッチング損失の増大を抑制することができる。また、第２ダイオードＤ２とＤＮＭＯＳ１１の組み合わせで、ＥＮＭＯＳ２０のターンオン時のリンギングノイズを抑制しながら、スイッチング損失の増大を抑制することができる。

尚、上記駆動回路Ｋ１〜Ｋ３におけるＤＰＭＯＳ１０とＤＮＭＯＳ１１のデプレッション時抵抗値および閾値電圧値は、オーバーシュートが小さい範囲で切り替わり時間を短縮できる値に適宜設定する。例えば、デプレッション時抵抗値を１ｋΩとし、閾値電圧値を１Ｖとする。

尚、以上に示した絶縁ゲートトランジスタの駆動回路Ｋ１〜Ｋ３は、一つのＩＣの中に構成できる。また、ＳＯＩ基板とトレンチ分離を用いた構造とすることで、ノイズに強くできる。さらに、ＳＯＩ基板とトレンチ分離を用いた構造とすることで、出力電位（ドレイン電圧）Ｖｄｓが電源電位（電源電圧）Ｖｄｄより高電位（高電圧）となったり、ＧＮＤ電圧より低い電圧となったりしても、寄生効果が発生せず、１チップ化が容易で、小型化ができる。例えば、ＳＯＩ基板とトレンチ分離を併用し、絶縁ゲートトランジスタ２０をＬＤＭＯＳ（Lateral Diffused Metal Oxide Semiconductor）で構成し、ＤＰＭＯＳ１０とＤＮＭＯＳ１１をＣＭＯＳ（Complementary Metal Oxide Semiconductor、相補型ＭＯＳ）トランジスタで構成し、第１ダイオードＤ１と第２ダイオードＤ２をバルクダイオードで構成する。

以上に示した絶縁ゲートトランジスタの駆動回路Ｋ１〜Ｋ３は、いずれも、絶縁ゲートトランジスタ２０のリンギングノイズを抑制しながら、スイッチング損失の増大を抑制することができる。従って、上記絶縁ゲートトランジスタの駆動回路Ｋ１〜Ｋ３は、インバータ回路における絶縁ゲートトランジスタ２０の駆動回路として用いられて好適である。

また、以上に示した絶縁ゲートトランジスタの駆動回路Ｋ１〜Ｋ３は、前述したように小型で安価であり、絶縁ゲートトランジスタ２０のリンギングノイズとスイッチング損失の抑制に高い性能を発揮する。従って、上記絶縁ゲートトランジスタの駆動回路Ｋ１〜Ｋ３は、小型、安価かつ高性能が要求される車載用の絶縁ゲートトランジスタの駆動回路として、特に好適である。

本発明の一例で、絶縁ゲートトランジスタの駆動回路Ｋ１に関する回路図である。 駆動回路Ｋ１において、ゲート駆動信号Ｖｉｎがオンからオフへ切り替わった場合におけるＤＰＭＯＳ１０とＥＮＭＯＳ２０の動作波形を示した図（タイミングチャート）である。 別の例で、絶縁ゲートトランジスタの駆動回路Ｋ２に関する回路図である。 駆動回路Ｋ２において、ゲート駆動信号Ｖｉｎがオフからオンへ切り替わった場合におけるＤＮＭＯＳ１１とＥＮＭＯＳ２０の動作波形を示した図（タイミングチャート）である。 別の例で、絶縁ゲートトランジスタの駆動回路Ｋ３に関する回路図である。 駆動回路Ｋ３において、ゲート駆動信号Ｖｉｎがオフからオンおよびオンからオフへ切り替わった場合において、それぞれ、ＤＰＭＯＳ１０、ＤＮＭＯＳ１１およびＥＮＭＯＳ２０の動作波形を示した図（タイミングチャート）である。 従来のインバータ回路において、電界効果型のトランジスタ（ＦＥＴ）が用いられた場合の動作波形を示す図である。

符号の説明

Ｋ１〜Ｋ３ 絶縁ゲートトランジスタの駆動回路
１０ デプレッション型ＰチャネルＭＯＳＦＥＴ（ＤＰＭＯＳ）
１１ デプレッション型ＮチャネルＭＯＳＦＥＴ（ＤＮＭＯＳ）
２０ 絶縁ゲートトランジスタ（ＥＮＭＯＳ）
Ｄ１ 第１ダイオード
Ｄ２ 第２ダイオード
Ｒ１，Ｒ２ 抵抗
Ｒ３ 抵抗負荷
Ｌ１ 誘導負荷

Claims (6)

1. 絶縁ゲートトランジスタの駆動回路であって、
   前記絶縁ゲートトランジスタのゲート電極側をアノード電極とする第１ダイオードと、前記絶縁ゲートトランジスタのゲート電極側をカソード電極とする第２ダイオードとが、並列接続されて、前記絶縁ゲートトランジスタのゲート駆動信号ラインに挿入配置され、
   前記第１ダイオードのアノード電極と、前記第２ダイオードのカソード電極との間に、デプレッション型ＰチャネルＭＯＳＦＥＴが挿入配置され、
   前記デプレッション型ＰチャネルＭＯＳＦＥＴのゲート電極が、抵抗を介して、前記絶縁ゲートトランジスタの出力電極に接続されてなることを特徴とする絶縁ゲートトランジスタの駆動回路。
2. 絶縁ゲートトランジスタの駆動回路であって、
   前記絶縁ゲートトランジスタのゲート電極側をアノード電極とする第１ダイオードと、前記絶縁ゲートトランジスタのゲート電極側をカソード電極とする第２ダイオードとが、並列接続されて、前記絶縁ゲートトランジスタのゲート駆動信号ラインに挿入配置され、
   前記第２ダイオードのカソード電極と、前記第１ダイオードのアノード電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴが挿入配置され、
   前記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極が、抵抗を介して、前記絶縁ゲートトランジスタの出力電極に接続されてなることを特徴とする絶縁ゲートトランジスタの駆動回路。
3. 前記第２ダイオードのカソード電極と、前記デプレッション型ＰチャネルＭＯＳＦＥＴにおける前記絶縁ゲートトランジスタのゲート電極側の主電極との間に、デプレッション型ＮチャネルＭＯＳＦＥＴが挿入配置され、
   前記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極が、前記デプレッション型ＰチャネルＭＯＳＦＥＴのゲート電極に接続され、
   前記デプレッション型ＮチャネルＭＯＳＦＥＴのゲート電極が、前記抵抗を介して、前記絶縁ゲートトランジスタの出力電極に接続されてなることを特徴とする請求項１に記載の絶縁ゲートトランジスタの駆動回路。
4. 前記絶縁ゲートトランジスタが、ＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする請求項１乃至３のいずれか一項に記載の絶縁ゲートトランジスタの駆動回路。
5. 前記絶縁ゲートトランジスタの駆動回路が、インバータ回路における絶縁ゲートトランジスタの駆動回路として用いられることを特徴とする請求項１乃至４のいずれか一項に記載の絶縁ゲートトランジスタの駆動回路。
6. 前記絶縁ゲートトランジスタの駆動回路が、車載用の絶縁ゲートトランジスタの駆動回路として用いられることを特徴とする請求項１乃至５のいずれか一項に記載の絶縁ゲートトランジスタの駆動回路。

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