[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4829792B2 - 電子デバイス及びこれを製造する方法 - Google Patents

電子デバイス及びこれを製造する方法 Download PDF

Info

Publication number
JP4829792B2
JP4829792B2 JP2006534156A JP2006534156A JP4829792B2 JP 4829792 B2 JP4829792 B2 JP 4829792B2 JP 2006534156 A JP2006534156 A JP 2006534156A JP 2006534156 A JP2006534156 A JP 2006534156A JP 4829792 B2 JP4829792 B2 JP 4829792B2
Authority
JP
Japan
Prior art keywords
diffusion barrier
conductor
mim
conductive diffusion
direct contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006534156A
Other languages
English (en)
Other versions
JP2007521661A (ja
JP2007521661A5 (ja
Inventor
クールバウフ、ダグラス、ディー
エーシュン、エベンザー、イー
ガンビーノ、ジェフリー、ピー
ホー、チョン、シャン
ラマチャンドラン、ヴェーダ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2007521661A publication Critical patent/JP2007521661A/ja
Publication of JP2007521661A5 publication Critical patent/JP2007521661A5/ja
Application granted granted Critical
Publication of JP4829792B2 publication Critical patent/JP4829792B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体構造体及び処理の分野に関し、より具体的には、高ｋ誘電体材料及び製銅と両立性のある金属・絶縁体・金属（ＭＩＭ）キャパシタ及びＭＩＭの製造方法に関する。
集積回路、特に無線周波数（ＲＦ）及び他の高周波の用途に用いられる集積回路においては、ＭＩＭキャパシタが、ますます用いられている。常に高周波数の用途と両立性のある高性能のキャパシタに対する要求は、業界が、ＭＩＭキャパシタ内の絶縁体のために高ｋ誘電体材料を使用することを促進した。しかしながら、銅の相互接続を有する集積回路に用いられるとき、高ｋ誘電体は重大な欠点を有し、最も著しくは、銅の拡散に対する耐性が弱く、このことが、歩留まり又は信頼性の問題をもたらすことがある。
したがって、銅相互接続技術と両立性があるＭＩＭ構造体及びその製造方法に対する必要性がある。
本発明の第１の態様は、半導体基板上に形成された層間誘電体層と、層間誘電体層内に形成され、上面が層間誘電体層の上面と同一平面にある銅製下部電極と、該下部電極の上面と直接接する導電性拡散障壁と、導電性拡散障壁の上面と直接接するＭＩＭ誘電体と、ＭＩＭ誘電体の上面と直接接する上部電極とを含む電子デバイスである。
本発明の第２の態様は、半導体基板上に形成された層間誘電体層と、層間誘電体層内に形成された銅製下部電極と、層間誘電体層の上面より下方に凹まされた該下部電極の上面と直接接し、上面が層間誘電体層の上面と同一平面にある導電性拡散障壁と、導電性拡散障壁の上面と直接接するＭＩＭ誘電体と、ＭＩＭ誘電体の上面と直接接する上部電極とを含む電子デバイスである。
本発明の第３の態様は、（ａ）半導体基板を準備することと、（ｂ）半導体基板上に層間誘電体層を形成することと、（ｃ）上面が層間誘電体層の上面と同一平面となるように銅製下部電極を層間誘電体層内に形成することと、（ｄ）該下部電極の上面と直接接するように導電性拡散障壁を形成することと、（ｅ）導電性拡散障壁の上面と直接接するようにＭＩＭ誘電体を形成することと、（ｆ）ＭＩＭ誘電体の上面と直接接するように上部電極を形成することとを含む電子デバイスを製造する方法である。
本発明の第４の態様は、（ａ）半導体基板を準備することと、（ｂ）半導体基板上に層間誘電体層を形成することと、（ｃ）層間誘電体層内に銅製下部電極を形成することと、（ｄ）層間誘電体層の上面より下方に凹まされた該下部電極の上面と直接接し、上面が層間誘電体層の上面と同一平面にある導電性拡散障壁を形成することと、（ｅ）導電性拡散障壁の上面と直接接するようにＭＩＭ誘電体を形成することと、（ｆ）ＭＩＭ誘電体の上面と直接接するように上部電極を形成するステップとを含む電子デバイスを製造する方法である。
本発明の特徴が、添付の特許請求の範囲に述べられている。しかしながら、本発明自体は、添付の図面と併せて読むときに、例証となる実施形態についての次の詳細な説明を参照することによって、最も良く理解されるであろう。
図１は、本発明による例示的なＭＩＭキャパシタ１００の断面図である。図１において、ＭＩＭキャパシタ１００は、銅コア導体１１０及び導電性ライナ１１５を含む下部電極１０５を含む。ＭＩＭキャパシタ１００は、下部電極１０５の上面１２５上に形成された導電性拡散障壁１２０、該導電性拡散障壁１２０の上面１３５上に形成された誘電体層１３０、及びＭＩＭ誘電体１３０の上面１４５上に形成された上部電極１４０をさらに含む。拡散障壁１２０は、下部電極１０５からの銅の拡散を防止し、かつ、ＭＩＭ誘電体１３０が酸化物を含むときに銅コア導体１１０が該ＭＩＭ誘電体１３０と反応することによってＣｕＯが形成されることも防止するように意図される。上部電極１４０は、コア導体１５５、任意の下部導体１６０、及び任意の上部導体１６５を含む。図１において、導電性拡散障壁１２０は、下部電極１０５の側壁１５０を超えて延びるが、本発明のありとあらゆる実施形態においてこの特徴が生じるわけではない。下部電極１０５、導電性拡散障壁１２０、誘電体１３０、及び上部電極１４０の間の幾何学的関係については、本発明の種々の実施形態の各々との関係において下記に説明される。
一例において、導電性ライナ１１５は、Ｔａ、ＴａＮ、又はそれらの層の組み合わせを含む。一例において、導電性拡散障壁１２０は、Ｗ、Ｔａ、又はＴａＮのような高融点金属、ＷＮ、ＴａＮ、ＴａＳｉＮ、Ｐｔ、ＩｒＯ２、又はＲｕＯ２のような導電性材料、或いはこれらの層の組み合わせでできた約５ｎｍから２００ｎｍまでの厚さの層を含む。一例において、ＭＩＭ誘電体１３０は、ＳｉＯ２、Ｓｉ３Ｎ４又はＳｉＣ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、又はＡｌ２Ｏ３のような高ｋ誘電体、或いはこれらの層の組み合わせでできた約２ｎｍから２０ｎｍまでの厚さの層を含む。一例において、上部電極１４０は、約５０ｎｍから３００ｎｍまでの厚さを有し、上部電極１４０のコア導体１５５は、Ａｌ又はＷを含み、下部導体１６０及び上部導体１６５は、ＴｉＮ又はＴａＮを含む。ＭＩＭキャパシタにおいて、本発明の全ての実施形態が、これらの材料を用いる。
図２は、本発明によるＭＩＭキャパシタを組み込む相互接続構造体の平面図であり、図３は、図２の線１Ｃ−１Ｃを通る断面図である。図２及び図３は、ダマシン配線レベルの集積回路デバイスに本発明のＭＩＭキャパシタを統合する例示的なものである。例示的な層間誘電体（ＩＬＤ）スタック１７０が、半導体基板１８０の上面１７５上に形成される。ＩＬＤスタック１７０は、基板１８０の上面１７５上に形成された第１のＩＬＤ１８５と、第１のＩＬＤ１８５の上面１９５上に形成された第２のＩＬＤ１９０とを含む。下部電極１０５が、第１のＩＬＤ１８５内に形成される。下部電極１０５は、ＭＩＭへの電気配線接続としても働く。導電性拡散障壁１２０、誘電体１３０、及び上部電極１４０が、第２のＩＬＤ１９０内に形成される。ビア２０５を通して、ＭＩＭキャパシタの上部プレート１４０に電気的に接続させるための導体２００も、第２のＩＬＤ１９５内に形成される。導体２００及びビア２０５は、銅コア２１０及び導電性ライナ２１５を含む。
２つのＩＬＤレベルが図３に示されているが、集積回路デバイスにおいて、如何なる数のＩＬＤレベルを用いることもでき、いずれの２つの隣接するＩＬＤレベル内にＭＩＭキャパシタを物理的に配置することができ、下部電極は、２つのＩＬＤレベルの下部内にあり、ＭＩＭ誘電体及び上部電極は、該２つのＩＬＤレベルの上部にある。導電性拡散障壁は、上部ＩＬＤレベル又は下部ＩＬＤレベルのいずれか、或いはその両方内に配置することができる。ＩＬＤ材料の例は、テトラエトキシシラン（ＴＥＯＳ）、フッ素化酸化シリコン・ガラス（ＦＳＧ）、及び他の化学気相成長（ＣＶＤ）酸化物のような付着された酸化物を含む。
図４乃至図９は、本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。図４において、ＩＬＤ２２０が、半導体基板２２４の上面２２２上に形成される。下部電極２２６Ａ及び導体２２６Ｂが、ＩＬＤ２２０内に形成される。下部電極２２６Ａは、銅コア導体２２８Ａ及び導電性ライナ２３０Ａを含む。導体２２６Ｂは、銅コア導体２２８Ｂ及び導電性ライナ２３０Ｂを含む。導電性ライナ及びＩＬＤ材料については、上に説明された。下部電極２２６Ａ及び導体２２６Ｂは、ダマシン法によって形成される。ダマシン法において、ＩＬＤの上に適用されるマスク層を光リソグラフィによりパターン加工し、ＩＬＤの反応性イオン・エッチング（ＲＩＥ）を行い、マスク層を取り除き、導電性ライナを付着させ、銅シード層の付着物を付着させ、銅めっきしてトレンチを充填し、化学機械研磨（ＣＭＰ）プロセスを行い、銅、導電性ライナ、及びＩＬＤの上面を同一平面にすることによって、トレンチが形成される。下部電極２２６Ａは、ＭＩＭキャパシタの下部電極になり、導体２２６Ｂは、一般的な相互接続導体である。
図５において、導電性拡散障壁層が付着され、光リソグラフィによりパターン加工され、ＲＩＥプロセスが行われ、ＩＬＤ２２０の上面２３４上に、導電性拡散障壁２３２Ａ及び２３２Ｂ、抵抗体２３２Ｃ、並びに位置合わせマーク２３２Ｄを形成する。導電性拡散障壁２３２Ａ及び２３２Ｂは、それぞれ第１の導体２２６Ａ及び第２の導体２２６Ｂと重なることに留意されたい。導電性拡散障壁の材料及び厚さについては、上に説明された。
図６において、ブランケットＭＩＭ誘電体層２３６が付着される。ＭＩＭ誘電体の材料及び厚さについては、上に説明された。
図７において、導体が付着され、光リソグラフィによりパターン加工され、ＲＩＥエッチングされ、ＭＩＭ誘電体層２３６の上面２４０上に上部電極２３８を形成する。上部電極２３８が、導電性拡散障壁２３２Ａ及び下部電極２２６Ａの上に位置合わせされる。上部電極２３８は、導電性拡散障壁２３２Ａと消極的に重なる（すなわち、該導電性拡散障壁２３２Ａより小さい）。上部電極の材料及び厚さについては、上に説明された。
図８において、任意のＲＩＥ停止層２４２が、ＭＩＭ誘電体層２３６の上面２４０上、並びに上部電極２３８の上面２４６及び側壁２４８上に付着される。一例において、ＲＩＥ停止層２４２は、約５ｎｍから５０ｎｍまでの厚さを有し、Ｓｉ３Ｎ４を含む。
図９において、第２のＩＬＤ層２５０が、ＲＩＥ停止層２４２の上面２５２上に付着される。ＲＩＥ停止層２４２を通して、上部電極２３８、導体２２６Ｂ、及び抵抗体２３２Ｃと電気的に接触するように、それぞれ一体のビア２５６Ａを有する導体２５４Ａ、一体のビア２５６Ｂを有する導体２５４Ｂ、及び一体のビア２５６Ｃを有する導体２５４Ｃが形成される。導体２５４Ａ、２５４Ｂ、及び２５４Ｃは、デュアル・ダマシン法によって形成される。デュアル・ダマシン法においては、ＩＬＤの上に適用される第１のマスク層を光リソグラフィによりパターン加工し、ＩＬＤのＲＩＥを行い、ＩＬＤ内にトレンチをエッチングし、第１のマスク層を取り除き、ＩＬＤ及びトレンチの上に適用される第２のマスク層を光リソグラフィによりパターン加工し、ＩＬＤのＲＩＥを行い、トレンチの下部内にビアをエッチングし、第２のマスク層を取り除き、導電性ライナを付着させ、銅シード層の付着物を付着させ、銅めっきしてトレンチを充填し、ＣＭＰプロセスを行い、銅、導電性ライナ、及びＩＬＤの上面を同一平面にすることによって、ＩＬＤ内に導体が形成される。
２つのＩＬＤレベルが図９に示されているが、集積回路デバイスにおいて、如何なる数のＩＬＤレベルを用いることもでき、いずれの２つの隣接するＩＬＤレベル内にＭＩＭキャパシタを物理的に配置することができ、下部電極は、２つのＩＬＤレベルの下部内にあり、導電性拡散障壁、ＭＩＭ誘電体、及び上部電極は、該２つのＩＬＤレベルの上部内にある。
図１０は、本発明による抵抗体２３２Ｃへのコンタクトの平面図であり、図１１は、図１０の線３Ｂ−３Ｂを通る断面図である。第１の導体２５４Ｃ１は、抵抗体２３２Ｃの第１端部２５６Ａと電気的に接触し、第２の導体２５４Ｃ２は、該抵抗体の第２端部２５６Ｂと電気的に接触する。ビア２５６Ｃ１及び２５６Ｃ２は、それぞれ端部２５６Ａ及び２５６Ｂ、並びに抵抗体２３２Ｃの両端部に隣接する側部２５８Ａ及び２５８Ｂの一部と重なる。
図１２乃至図１６は、本発明の第２の実施形態によるＭＩＭキャパシタの製造を示す断面図である。図１２において、ＩＬＤ３２０が、半導体基板３２４の上面３３２上に形成される。下部電極３２６Ａ及び導体３２６Ｂが、ＩＬＤ３２０内に形成される。下部電極３２６Ａは、銅コア導体３２８Ａ及び導電性ライナ３３０Ａを含む。導体３２６Ｂは、銅コア導体３２８Ｂ及び導電性ライナ３３０Ｂを含む。導電性ライナ及びＩＬＤの材料については、上に説明された。上述のように、下部電極３２６Ａ及び導体３２６Ｂは、ダマシン法によって形成される。下部電極３２６Ａは、ＭＩＭキャパシタの下部電極になり、導体３２６Ｂは、一般的な相互接続導体である。
図１３において、乾式プロセス又はＲＩＥプロセスによって、コア導体３２８Ａ及び３２８Ｂが凹まされる。ＩＬＤ３２０上に、コア・エッチング・プロセスによって形成された凹部を充填するのに十分な厚さの導電性拡散障壁層が付着され、ＣＭＰを行い、凹まされた導電性拡散障壁３３２Ａ及び３３２Ｂを形成し、該導電性拡散障壁をＩＬＤ３２０の上面３３４と同一平面にする。拡散障壁の材料については、上に説明された。
図１４において、ＭＩＭ誘電体３３６及び上部電極３３８（該ＭＩＭ誘電体の上面上の）が、ＭＩＭ誘電体層をＩＬＤ３２０の上面３３４上、及び、導電性拡散障壁３２６Ａ及び３２６Ｂの上に付着させ、導電性層を該ＭＩＭ誘電体層の上面の上に付着させ、該導電性層の上に適用されるマスク層を光リソグラフィによりパターン加工し、該ＭＩＭ誘電体３３６及び上部電極３３８の範囲を画定し、該ＭＩＭ誘電体層及び該導電性層のＲＩＥを行い、マスク層を取り除くことによって形成される。上部電極３３８が、凹まされた導電性拡散障壁３３２Ａ及び下部電極３２６Ａの上に位置合わせされる。上部電極３３８は、凹まされた導電性拡散障壁３３２Ａと積極的に重なる（すなわち、該導電性拡散障壁３３２Ａより大きい）。導電性拡散障壁の材料及び厚さ、ＭＩＭ誘電体の材料及び厚さ、並びに上部電極の材料及び厚さについては、上に説明された。
図１５において、任意のＲＩＥ停止層３４２が、上部電極３３８の上面３４６及び側壁３３８、ＩＬＤ３２０の露出された上面３３４、並びに凹まされた導電性拡散障壁３３２Ｂの上面３４３上に付着される。一例において、ＲＩＥ停止層３４２は、約５ｎｍから５０ｎｍまでの厚さを有し、Ｓｉ３Ｎ４を含む。
図１６において、第２のＩＬＤ層３５０が、ＲＩＥ停止層３４２の上面３５２上に付着される。ＲＩＥ停止層３４２を通して、上部電極３３８及び凹まされた導電性拡散障壁３３２Ｂと電気的に接触するように、それぞれ一体のビア３５６Ａを有する導体３５４Ａ及び一体のビア３５６Ｂを有する導体３５４Ｂが形成される。上述のように、デュアル・ダマシン法によって、導体３５４Ａ及び３５４Ｂが形成される。
２つのＩＬＤレベルが図１６に示されているが、集積回路デバイスにおいて、如何なる数のＩＬＤレベルを用いることもでき、いずれの２つの隣接するＩＬＤレベル内にＭＩＭキャパシタを物理的に配置することができ、下部電極は、２つのＩＬＤレベルの下部内にあり、導電性拡散障壁、ＭＩＭ誘電体、及び上部電極は、該２つのＩＬＤレベルの上部内にある。
図１７乃至図２２は、本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。図１７において、ＩＬＤ４２０が、半導体基板４２４の上面４３２上に形成される。下部電極４２６Ａ及び導体４２６Ｂが、ＩＬＤ４２０内に形成される。下部電極４２６Ａは、銅コア導体４２８Ａ及び導電性ライナ４３０Ａを含む。導体４２６Ｂは、銅コア導体４２８Ｂ及び導電性ライナ４３０Ｂを含む。導電性ライナ及びＩＬＤの材料については、上に説明された。上述のように、下部電極４２６Ａ及び導体４２６Ｂは、ダマシン法によって形成される。下部電極４２６Ａは、ＭＩＭキャパシタの下部電極になり、導体４２６Ｂは、一般的な相互接続導体である。
図１８において、乾式プロセス又はＲＩＥプロセスによって、コア導体４２８Ａ及び４２８Ｂが凹まされる。ＩＬＤ４２０上に、エッチング・プロセスによって形成された凹部を充填するのに十分な厚さの第１の導電性拡散障壁層が付着され、ＣＭＰプロセスを行い、凹まされた導電性拡散障壁４３２Ａ及び４３２Ｂを形成し、該凹まされた導電性拡散障壁をＩＬＤ４２０の上面４３４と同一平面にする。導電性拡散障壁の材料及び厚さについては、上に説明された。
図１９において、上部導電性拡散障壁４３５Ａ、抵抗体４３５Ｂ、ＭＩＭ誘電体４３６Ａ、上部電極４３８Ａ１（該ＭＩＭ誘電体の上面４４０上の）、及びキャップ４３８Ｂが、次のように形成される。すなわち、第１に、第２の導電性拡散障壁層が、ＩＬＤ４２０の上面４３４上、及び、凹まされた導電性拡散障壁４３２Ａ及び４３２Ｂの上に付着される。第２に、ＭＩＭ誘電体層が第２の導電性拡散障壁層の上面上に付着され、導電性層が該第２の導電性拡散障壁層の上面上に付着される。第３に、導電性層の上に適用されるマスク層が、光リソグラフィによりパターン加工され、ＭＩＭ誘電体４３６Ａの範囲、上部導電性拡散障壁４３５Ａ及び抵抗体４３５Ｂの範囲、上部電極４３８Ａ１の初期範囲、及びキャップ４３８Ｂの範囲を画定する。第４に、ＭＩＭ誘電体層、第２の導電性拡散障壁層、及び導電性層のＲＩＥが行われ、マスク層が取り除かれる。導電性拡散障壁の材料及び厚さについては、上に説明された。
図２０において、適用されるマスク層が光リソグラフィによりパターン加工され、ＲＩＥが行われ、上部電極４３８Ａ２の最終範囲を画定し、キャップ４３８Ｂ（図１９を参照されたい）をＭＩＭ誘電体４３６Ｂの上から取り除く。次に、マスク層が取り除かれる。上部電極４３８Ａ２が、凹まされた導電性拡散障壁４３２Ａ、上部導電性拡散障壁４３５Ａ、及び下部電極４２６Ａの上に位置合わせされる。上部電極４３８Ａ２は、上部導電性拡散障壁４３５Ａと消極的に重なる（すなわち、該上部導電性拡散障壁４３５Ａより小さい）。上部導電性拡散障壁４３５Ａは、凹まされた導電性拡散障壁４３２Ａと積極的に重なる（すなわち、該凹まされた導電性拡散障壁４３２Ａより大きい）。ＭＩＭ誘電体の材料及び厚さ、並びに上部電極の材料及び厚さについては、上に説明された。
図２１において、任意のＲＩＥ停止層４４２が、上部電極４３８Ａ２の上面４４３及び側壁４４４、ＭＩＭ誘電体４３６Ａ／上部導電性拡散障壁４３５Ａの上面４４５Ａ及び側壁４４６Ａ、ＭＩＭ誘電体４３６Ｂ／抵抗体４３５Ｂの上面４４５Ｂ及び側壁４４６Ｂ、ＩＬＤ４２０の露出された上面４３４、並びに凹まされた導電性拡散障壁４３２Ｂの上面４４７上に付着される。一例において、ＲＩＥ停止層４４２は、約５ｎｍから５０ｎｍまでの厚さを有し、Ｓｉ３Ｎ４を含む。
図２２において、第２のＩＬＤ層４５０が、ＲＩＥ停止層４４２の上面４５２上に付着される。ＲＩＥ停止層４４２を通して、上部電極４３８Ａ２、凹まされた導電性拡散障壁４３２Ｂ、及び抵抗体４３５Ｂと電気的に接触するように、それぞれ一体のビア４５６Ａを有する導体４５４Ａ、一体のビア４５６Ｂを有する導体４５４Ｂ、及び一体のビア４５６Ｃを有する導体４５４Ｃが形成される。上述のように、デュアル・ダマシン法によって、導体４５４Ａ及び４５４Ｂが形成される。２つのＩＬＤレベルが図２２に示されているが、集積回路デバイスにおいて、如何なる数のＩＬＤレベルを用いることもでき、いずれの２つの隣接するＩＬＤレベル内にＭＩＭキャパシタを物理的に配置することができ、下部電極は、２つのＩＬＤレベルの下部内にあり、導電性拡散障壁、ＭＩＭ誘電体、及び上部電極は、該２つのＩＬＤレベルの上部内にある。
図２３乃至図２８は、本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。図２３において、ＩＬＤ５２０が、半導体基板５２４の上面５２２上に形成される。下部電極５２６Ａ及び導体５２６Ｂが、ＩＬＤ５２０内に形成される。下部電極５２６Ａは、銅コア導体５２８Ａ及び導電性ライナ５３０Ａを含む。導体５２６Ｂは、銅コア導体５２８Ｂ及び導電性ライナ５３０Ｂを含む。導電性ライナ及びＩＬＤの材料については、上に説明された。上述のように、ダマシン法によって、下部電極５２６Ａ及び導体５２６Ｂが形成される。下部電極５２６Ａは、ＭＩＭキャパシタの下部電極になり、導体５２６Ｂは、一般的な相互接続導体である。
図２４において、付着によって、ＩＬＤ５２０、下部電極５２６Ａ、及び導体５２６Ｂの上部に、誘電体拡散障壁層５３１が形成される。誘電体拡散障壁層５３１についての適切な材料の例は、Ｓｉ３Ｎ４、ＳｉＣ、Ｓｉ３Ｎ４の上のＳｉＯ２、及びＳｉ３Ｎ４の上のＦＳＧを含み、約５ｎｍから５０ｎｍまでの厚さを有する。
図２５において、上述のように、ダマシン法によって、導電性拡散障壁５３２Ａが、下部電極５２６Ａの上に形成され、（かつＩＬＤ５２０と重なっており）、抵抗体５３２Ｂが、ＩＬＤ５２０の上面５３４上に形成される。拡散障壁の材料及び厚さについては、上に説明された。
図２６において、最初にＭＩＭ誘電体層が、次に導電性層が付着され、光リソグラフィによりパターン加工され、ＲＩＥエッチングされ、上部電極５３８をＭＩＭ誘電体５３６の上面５４０上に形成する。上部電極５３８は、導電性拡散障壁５３２Ａ及び下部電極５２６Ａの上に位置合わせされる。上部電極５３８は、導電性拡散障壁５３２Ａと積極的に重なる（すなわち、該導電性拡散障壁５３２Ａより大きい）。導電性拡散障壁５３２Ａは、下部電極５２６Ａと積極的に重なる（すなわち、該下部電極５２６Ａより大きい）。ＭＩＭ誘電体の材料及び厚さ、並びに上部電極の材料及び厚さについては、上に説明された。
図２７において、任意のＲＩＥ停止層５４２が、上部電極５３８の上面５４４、上部電極５３８／ＭＩＭ誘電体５３６の側壁５４５、抵抗体５３２Ｂの上面５４６、及び誘電体拡散障壁５３１の上面５４７上に付着される。一例において、ＲＩＥ停止層５４２は、約５ｎｍから５０ｎｍまでの厚さを有し、Ｓｉ３Ｎ４を含む。
図２８において、第２のＩＬＤ層５５０が、ＲＩＥ停止層５４２の上面５５２上に付着される。ＲＩＥ停止層５４２を通して、上部電極５３８、導体５２６Ｂ、及び抵抗体５３２Ｂと電気的に接触するように、それぞれ一体のビア５５６Ａを有する導体５５４Ａ、一体のビア５５６Ｂを有する導体５５４Ｂ、及び一体のビア５５６Ｃを有する導体５５４Ｃが形成される。上述のように、デュアル・ダマシン法によって、導体５５４Ａ、５５４Ｂ、及び５５４Ｃが形成される。
２つのＩＬＤレベルが図２８に示されているが、集積回路デバイスにおいて、如何なる数のＩＬＤレベルを用いることもでき、いずれの２つの隣接するＩＬＤレベル内にＭＩＭキャパシタを物理的に配置することができ、下部電極は、２つのＩＬＤレベルの下部内にあり、導電性拡散障壁、ＭＩＭ誘電体、及び上部電極は、該２つのＩＬＤレベルの上部内にある。
図２９乃至図３４は、本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。図２９において、ＩＬＤ６２０が、半導体基板６２４の上面６２２上に形成される。下部電極６２６Ａ、導体６２６Ｂ、及び抵抗体コンタクト６２６Ｃが、ＩＬＤ６２０内に形成される。下部電極６２６Ａは、銅コア導体６２８Ａ及び導電性ライナ６３０Ａを含む。導体６２６Ｂは、銅コア導体６２８Ｂ及び導電性ライナ６３０Ｂを含む。抵抗体コンタクト６２６Ｃは、銅コア導体６２８Ｃ及び導電性ライナ６３０Ｃを含む。導電性ライナ及びＩＬＤの材料については、上に説明された。上述のように、ダマシン法によって、下部電極６２６Ａ、導体６２６Ｂ、及び抵抗体コンタクト６２６Ｃが形成される。下部電極６２６Ａは、ＭＩＭの下部電極になり、導体６２６Ｂは、一般的な相互接続導体である。
図３０において、乾式プロセス又はＲＩＥプロセスによって、コア導体６２８Ａ、６２８Ｂ、及び６２８Ｃが凹まされ、ＩＬＤ６２０上に、エッチング・プロセスによって形成された凹部を充填するのに十分な厚さの第１の導電性拡散障壁層が付着され、ＣＭＰプロセスを行い、凹まされた導電性拡散障壁６３２Ａ、６３２Ｂ、及び６３２Ｃを形成し、該凹まされた導電性拡散障壁をＩＬＤ６２０の上面６３４と同一平面にする。導電性拡散障壁の材料及び厚さについては、上に説明された。
図３１において、導電性拡散障壁層をＩＬＤ６２０の上面６３４上に付着させ、該導電性拡散障壁層に適用されるマスク層を光リソグラフィによりパターン加工し、ＲＩＥプロセスを行い、該マスク層を取り除くことによって、上部導電性拡散障壁６３５Ａ、抵抗体６３５Ｂ、及び位置合わせマーク６３５Ｃが形成される。導電性拡散障壁の材料及び厚さについては、上に説明された。
図３２において、上部導電性拡散障壁６３５Ａを覆うＭＩＭ誘電体６３６Ａ、ＭＩＭ誘電体６３６Ａを覆う上部電極６３８Ａ、抵抗体６３５Ｂを覆う誘電体キャップ６３６Ｂ、誘電体キャップ６３６Ｂを覆う導電性キャップ６３８Ｂが、次のように形成される。すなわち、第１に、ＭＩＭ誘電体層が、導電性拡散障壁６３５Ａ、抵抗体６３５Ｂ、位置合わせマーク６３５Ｃ、及びＩＬＤ６２０の露出された上面６３４の上に付着される。第２に、マスク層がＭＩＭ誘電体層の上に適用され、光リソグラフィによりパターン加工され、ＭＩＭ誘電体６３５Ａ及び６３６Ｂの範囲を画定し、ＭＩＭ誘電体層のＲＩＥが行われ、マスク層が取り除かれる。第３に、導電性層が、ＭＩＭ誘電体６３６Ａ及び６３６Ｂ、位置合わせマーク６３５Ｃ、並びにＩＬＤ６２０の露出された上面６３４の上に付着される。第４に、マスク層が導電性層の上に適用され、上部電極６３８Ａ及び導電性キャップ６３６Ｂの範囲を画定し、該導電性層のＲＩＥが行われ、マスク層が取り除かれる。上部電極６３８は、ＭＩＭ誘電体６３６Ａの上に位置合わせされ、ＭＩＭ誘電体は、上部導電性拡散障壁６３５Ａ及び下部電極６２６Ａの上に位置合わせされる。上部電極６３８Ａは、ＭＩＭ誘電体６３６Ａと積極的に重なり（すなわち、該ＭＩＭ誘電体６３６Ａより大きく）、ＭＩＭ誘電体６３６Ａは、上部導電性拡散障壁６３５Ａと積極的に重なる（すなわち、該上部導電性拡散障壁６３５Ａより大きい）。ＭＩＭ誘電体の材料及び厚さ、並びに上部電極の材料及び厚さについては、上に説明された。
図３３において、任意のＲＩＥ停止層６４２が、上部電極６３８Ａの上面６４３及び側壁６４４、導電性キャップ６３６Ｂの上面６４５及び側壁６４６、ＩＬＤ６２０の露出された上面６３４、凹まされた導電性拡散障壁６３２Ｂの上面６４７上、並びに位置合わせマーク６３５Ｃの上に付着される。一例において、ＲＩＥ停止層６４２は、約５ｎｍから５０ｎｍまでの厚さを有し、Ｓｉ３Ｎ４を含む。
図３４において、第２のＩＬＤ層６５０が、ＲＩＥ停止層６４２の上面６５２上に付着される。ＲＩＥ停止層６４２を通して、上部電極６３８Ａ及び凹まされた導電性拡散障壁６３２Ｂと電気的に接触するように、それぞれ一体のビア６５６Ａを有する導体６５４Ａ及び一体のビア６５６Ｂを有する導体６５４Ｂが形成される。上述のように、デュアル・ダマシン法によって、導体６５４Ａ及び６５４Ｂが形成される。
２つのＩＬＤレベルが図３４に示されているが、集積回路デバイスにおいて、如何なる数のＩＬＤレベルを用いてもよく、いずれの２つの隣接するＩＬＤレベル内にＭＩＭキャパシタを物理的に配置することができ、下部電極は、２つのＩＬＤレベルの下部内にあり、導電性拡散障壁、ＭＩＭ誘電体、及び上部電極は、該２つのＩＬＤレベルの上部内にある。
このように、本発明は、銅相互接続技術と両立性があり、抵抗体及び位置合わせマーク構造体とも両立性があるＭＩＭ構造体及びその製造方法を提供するものである。
本発明の理解のために、本発明の実施形態の説明が上に与えられる。本発明は、ここに説明される特定の実施形態に制限されるものでなく、本発明の範囲から逸脱することなく、ここで当業者には明らかになるような種々の修正、再構成、及び置換えが可能であることが理解されるであろう。したがって、上記の特許請求の範囲は、本発明の真の精神及び範囲内に含まれるような、こうした全ての修正及び変更を網羅することが意図される。
本発明による例示的なＭＩＭキャパシタの断面図である。 本発明によるＭＩＭキャパシタを組み込む相互接続構造体の平面図である。 図２の線１Ｃ−１Ｃを通る断面図である。 本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第１の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明による抵抗体へのコンタクトの平面図である。 図１０の線３Ｂ−３Ｂを通る断面図である。 本発明の第２の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第２の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第２の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第２の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第２の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第３の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第４の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。 本発明の第５の実施形態によるＭＩＭキャパシタの製造を示す断面図である。

Claims (14)

  1. 半導体基板上に形成された層間誘電体層と、
    前記層間誘電体層内に形成され、該層間誘電体層の上面より下方に凹まされた上面を有する銅製下部電極と、
    前記銅製下部電極の上面と直接接し、上面が前記層間誘電体層の前記上面と同一平面にある第１導電性拡散障壁と、
    前記第１導電性拡散障壁の上面と直接接触する第２導電性拡散障壁と、
    前記第２導電性拡散障壁の上面と直接接するＭＩＭ誘電体と、
    前記ＭＩＭ誘電体の上面と直接接する上部電極と
    を備える電子デバイス。
  2. 前記第２導電性拡散障壁が、前記下部電極の少なくとも２つの側部を超えて前記層間誘電体層の前記上面の一部にまで延び、前記ＭＩＭ誘電体が、前記下部電極の少なくとも２つの側部を超えて延びる、請求項１に記載の電子デバイス。
  3. 前記上部電極が、前記下部電極の少なくとも２つの側部を超えて延びる、請求項１又は請求項２に記載の電子デバイス。
  4. 前記第１及び第２導電性拡散障壁は、５ｎｍから２００ｎｍまでの厚さのＷ、Ｔａ、ＴａＮ、ＷＮ、ＴａＳｉＮ、Ｐｔ、ＩｒＯ２、又はＲｕＯ２、或いはそれらの組み合わせを含む、請求項１に記載の電子デバイス。
  5. 前記ＭＩＭ誘電体は、２ｎｍから２０ｎｍまでの厚さのＳｉＯ２、Ｓｉ３Ｎ４又はＳｉＣ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２又はＡｌ２Ｏ３、或いはこれらの組み合わせ含む、請求項１に記載の電子デバイス。
  6. 前記上部電極は、前記ＭＩＭ誘電体に直接接する下部導体、該下部導体に直接接するコア導体及び該コア導体に直接接する上部導体を有する、請求項１に記載の電子デバイス。
  7. 前記下部導体及び前記上部導体は、ＴｉＮ又はＴａＮを含み、前記コア導体は、Ａｌ又はＷを含む、請求項６に記載の電子デバイス。
  8. 電子デバイスを製造する方法であって、
    （ａ）半導体基板を準備するステップと、
    （ｂ）前記半導体基板上に第１層間誘電体層を形成するステップと、
    （ｃ）前記第１層間誘電体層内に、該第１層間誘電体層の上面より下方に凹まされた上面を有する銅製下部電極を形成するステップと、
    （ｄ）前記銅製下部電極の上面と直接接し、上面が前記第１層間誘電体層の前記上面と同一平面にある第１導電性拡散障壁を前記第１層間誘電体層に形成するステップと、
    （ｅ）前記第１導電性拡散障壁の上面と直接接触する第２導電性拡散障壁を形成するステップと、
    （ｆ）前記第２導電性拡散障壁の前記上面と直接接するようにＭＩＭ誘電体を形成するステップと、
    （ｇ）前記ＭＩＭ誘電体の上面と直接接するように上部電極を形成するステップとを含む方法。
  9. ステップ（ｇ）の後に、
    （ｈ）少なくとも前記上部電極及び前記第１層間誘電体層の全ての露出された面の上に、反応性イオン・エッチング停止層を付着させるステップと、
    （ｉ）前記反応性イオン・エッチング停止層に直接接するように、第２層間誘電体層を形成するステップと、
    （ｊ）前記上部電極を露出するビアを前記第２層間誘電体層に形成するステップと、
    （ｋ）前記ビア内に導体を形成するステップとをさらに含む、請求項８に記載の方法。
  10. 前記第２導電性拡散障壁が、前記下部電極の少なくとも２つの側部を超えて前記層間誘電体層の前記上面の一部にまで延び、前記ＭＩＭ誘電体が、前記下部電極の少なくとも２つの側部を超えて延びる、請求項８に記載の方法。
  11. 前記上部電極が、前記下部電極の少なくとも２つの側部を超えて延びる、請求項１０に記載の方法。
  12. 前記第１及び第２導電性拡散障壁は、５ｎｍから２００ｎｍまでの厚さのＷ、Ｔａ、ＴａＮ、ＷＮ、ＴａＳｉＮ、Ｐｔ、ＩｒＯ ２ 、又はＲｕＯ ２ 、或いはそれらの組み合わせを含む、請求項８に記載の方法。
  13. 前記ＭＩＭ誘電体は、２ｎｍから２０ｎｍまでの厚さのＳｉＯ ２ 、Ｓｉ ３ Ｎ ４ 又はＳｉＣ、Ｔａ ２ Ｏ ５ 、ＢａＴｉＯ ３ 、ＨｆＯ ２ 、ＺｒＯ ２ 又はＡｌ ２ Ｏ ３ 、或いはこれらの組み合わせ含む、請求項８に記載の方法。
  14. 前記上部電極は、前記ＭＩＭ誘電体に直接接する下部導体、該下部導体に直接接するコア導体及び該コア導体に直接接する上部導体を有する、請求項８に記載の方法。
JP2006534156A 2003-09-30 2004-09-30 電子デバイス及びこれを製造する方法 Expired - Fee Related JP4829792B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/605,444 US6876028B1 (en) 2003-09-30 2003-09-30 Metal-insulator-metal capacitor and method of fabrication
US10/605,444 2003-09-30
PCT/US2004/032405 WO2005034201A2 (en) 2003-09-30 2004-09-30 Metal-insulator-metal capacitor and method of fabrication

Publications (3)

Publication Number Publication Date
JP2007521661A JP2007521661A (ja) 2007-08-02
JP2007521661A5 JP2007521661A5 (ja) 2007-11-08
JP4829792B2 true JP4829792B2 (ja) 2011-12-07

Family

ID=34375679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006534156A Expired - Fee Related JP4829792B2 (ja) 2003-09-30 2004-09-30 電子デバイス及びこれを製造する方法

Country Status (6)

Country Link
US (2) US6876028B1 (ja)
EP (1) EP1671358A4 (ja)
JP (1) JP4829792B2 (ja)
KR (1) KR100861855B1 (ja)
CN (1) CN100568507C (ja)
WO (1) WO2005034201A2 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
KR100524963B1 (ko) * 2003-05-14 2005-10-31 삼성전자주식회사 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법
US7674682B2 (en) * 2003-10-30 2010-03-09 Texas Instruments Incorporated Capacitor integration at top-metal level with a protective cladding for copper surface protection
US20060148192A1 (en) * 2005-01-04 2006-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene MIM capacitor structure with self-aligned oxidation fabrication process
US20060197183A1 (en) * 2005-03-01 2006-09-07 International Business Machines Corporation Improved mim capacitor structure and process
FR2884649B1 (fr) * 2005-04-19 2007-07-20 St Microelectronics Sa Procede de fabrication d'un circuit integre comprenant un condensateur avec une electrode en cuivre
JP5154744B2 (ja) * 2005-07-14 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8106438B2 (en) * 2005-08-22 2012-01-31 Micron Technology, Inc. Stud capacitor device and fabrication method
US7361950B2 (en) * 2005-09-12 2008-04-22 International Business Machines Corporation Integration of a MIM capacitor with a plate formed in a well region and with a high-k dielectric
DE102005047111B3 (de) * 2005-09-30 2007-06-21 Infineon Technologies Ag Verfahren zur Herstellung eines MIM-Kondensators
US7737020B1 (en) * 2005-12-21 2010-06-15 Xilinx, Inc. Method of fabricating CMOS devices using fluid-based dielectric materials
JP2007294514A (ja) * 2006-04-21 2007-11-08 Renesas Technology Corp 半導体装置
US7488643B2 (en) * 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
US7601604B2 (en) * 2006-10-12 2009-10-13 Atmel Corporation Method for fabricating conducting plates for a high-Q MIM capacitor
KR100850642B1 (ko) * 2007-02-01 2008-08-07 고려대학교 산학협력단 ＢａＴｉ４Ｏ９를 이용한 ＭＩＭ 캐패시터 및 그의제조방법
KR100868634B1 (ko) * 2007-05-04 2008-11-12 동부일렉트로닉스 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US7994639B2 (en) * 2007-07-31 2011-08-09 International Business Machines Corporation Microelectronic structure including dual damascene structure and high contrast alignment mark
US8446706B1 (en) 2007-10-10 2013-05-21 Kovio, Inc. High precision capacitors
JP5251107B2 (ja) * 2007-12-17 2013-07-31 三菱電機株式会社 半導体装置
US20100055422A1 (en) * 2008-08-28 2010-03-04 Bob Kong Electroless Deposition of Platinum on Copper
US8563336B2 (en) * 2008-12-23 2013-10-22 International Business Machines Corporation Method for forming thin film resistor and terminal bond pad simultaneously
US8298902B2 (en) 2009-03-18 2012-10-30 International Business Machines Corporation Interconnect structures, methods for fabricating interconnect structures, and design structures for a radiofrequency integrated circuit
CN101989621B (zh) * 2009-08-06 2012-03-07 中芯国际集成电路制造(上海)有限公司 Mim电容器及其制造方法
CN102420103B (zh) * 2011-05-26 2013-09-11 上海华力微电子有限公司 铜大马士革工艺金属-绝缘层-金属电容结构及制造工艺
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
FR2994019B1 (fr) * 2012-07-25 2016-05-06 Commissariat Energie Atomique Procede pour la realisation d'une capacite
US9269663B2 (en) * 2012-12-06 2016-02-23 Texas Instruments Incorporated Single pattern high precision capacitor
US9929050B2 (en) * 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
CN108257942B (zh) * 2016-12-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10546915B2 (en) 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
JP2018186285A (ja) * 2018-07-03 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2020034063A1 (en) 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
WO2023038668A1 (en) * 2021-09-10 2023-03-16 Microchip Technology Incorporated Metal-insulator-metal (mim) capacitor module
US11769793B2 (en) * 2021-09-10 2023-09-26 Microchip Technology Incorporated Metal-insulator-metal (MIM) capacitor module
DE112022004397T5 (de) * 2021-09-15 2024-06-20 Microchip Technology Incorporated Integrierte schaltungsstruktur, die ein metall-isolator-metall (mim) kondensatormodul und ein dünnschichtwiderstandsmodul (tfr) aufweist

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307338A (ja) * 1993-10-29 1995-11-21 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2000332203A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001237375A (ja) * 1999-12-14 2001-08-31 Toshiba Corp Ｍｉｍキャパシタ
JP2001308280A (ja) * 2000-03-14 2001-11-02 Internatl Business Mach Corp <Ibm> 精密回路素子の構造及びその形成方法
JP2001313372A (ja) * 2000-03-31 2001-11-09 Internatl Business Mach Corp <Ibm> キャパシタ構造およびその製造方法
US6338999B1 (en) * 2001-06-15 2002-01-15 Silicon Integrated Systems Corp. Method for forming metal capacitors with a damascene process
JP2002026018A (ja) * 2000-05-09 2002-01-25 Internatl Business Mach Corp <Ibm> 半導体装置用のカプセル化金属構造および同構造を含むｍｉｍキャパシタ
JP2003051501A (ja) * 2001-05-30 2003-02-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003060081A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体集積回路装置の製造方法
WO2003021661A2 (en) * 2001-08-29 2003-03-13 Motorola, Inc., A Corporation Of The State Of Delaware Process for making a mim capacitor
US20030072899A1 (en) * 2001-10-11 2003-04-17 Compton Cheryl Crozier Insulated glass and method of making same
US6583491B1 (en) * 2002-05-09 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic fabrication having microelectronic capacitor structure fabricated therein

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406447A (en) 1992-01-06 1995-04-11 Nec Corporation Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
TW365031B (en) * 1996-10-31 1999-07-21 Texas Instruments Inc TiN+Al films and processes
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US6329234B1 (en) 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6451664B1 (en) * 2001-01-30 2002-09-17 Infineon Technologies Ag Method of making a MIM capacitor with self-passivating plates
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
KR100415537B1 (ko) * 2001-11-03 2004-01-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
US6720608B2 (en) * 2002-05-22 2004-04-13 United Microelectronics Corp. Metal-insulator-metal capacitor structure

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307338A (ja) * 1993-10-29 1995-11-21 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2000332203A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001237375A (ja) * 1999-12-14 2001-08-31 Toshiba Corp Ｍｉｍキャパシタ
JP2001308280A (ja) * 2000-03-14 2001-11-02 Internatl Business Mach Corp <Ibm> 精密回路素子の構造及びその形成方法
JP2001313372A (ja) * 2000-03-31 2001-11-09 Internatl Business Mach Corp <Ibm> キャパシタ構造およびその製造方法
JP2002026018A (ja) * 2000-05-09 2002-01-25 Internatl Business Mach Corp <Ibm> 半導体装置用のカプセル化金属構造および同構造を含むｍｉｍキャパシタ
JP2003051501A (ja) * 2001-05-30 2003-02-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6338999B1 (en) * 2001-06-15 2002-01-15 Silicon Integrated Systems Corp. Method for forming metal capacitors with a damascene process
JP2003060081A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体集積回路装置の製造方法
WO2003021661A2 (en) * 2001-08-29 2003-03-13 Motorola, Inc., A Corporation Of The State Of Delaware Process for making a mim capacitor
US20030072899A1 (en) * 2001-10-11 2003-04-17 Compton Cheryl Crozier Insulated glass and method of making same
US6583491B1 (en) * 2002-05-09 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic fabrication having microelectronic capacitor structure fabricated therein

Also Published As

Publication number Publication date
US20050156278A1 (en) 2005-07-21
CN100568507C (zh) 2009-12-09
WO2005034201A2 (en) 2005-04-14
EP1671358A2 (en) 2006-06-21
KR100861855B1 (ko) 2008-10-07
US20050067701A1 (en) 2005-03-31
JP2007521661A (ja) 2007-08-02
WO2005034201A3 (en) 2007-12-06
CN101160661A (zh) 2008-04-09
EP1671358A4 (en) 2009-10-21
US6876028B1 (en) 2005-04-05
KR20060093698A (ko) 2006-08-25

Similar Documents

Publication Publication Date Title
JP4829792B2 (ja) 電子デバイス及びこれを製造する方法
US7436016B2 (en) MIM capacitor with a cap layer over the conductive plates
CN101160655B (zh) Mim电容器及其制造方法
US7332428B2 (en) Metal interconnect structure and method
US7611991B2 (en) Technique for increasing adhesion of metallization layers by providing dummy vias
US8390038B2 (en) MIM capacitor and method of making same
US20080079172A1 (en) Method for fabricating and beol interconnect structures with simultaneous formation of high-k and low-k dielectric regions
US7323736B2 (en) Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits
US8487401B2 (en) Methods of fabricating passive element without planarizing and related semiconductor device
US7256118B2 (en) Semiconductor device using low-K material as interlayer insulating film and its manufacture method
US7169680B2 (en) Method for fabricating a metal-insulator-metal capacitor
KR100457044B1 (ko) 반도체 소자의 제조 방법
TWI492365B (zh) 一種金屬－絕緣體－金屬電容結構

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070921

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110916

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140922

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees