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JP4824316B2 - オシレータとカウンタとを利用する遅延同期回路及びクロック同期方法 - Google Patents

オシレータとカウンタとを利用する遅延同期回路及びクロック同期方法 Download PDF

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JP4824316B2 JP2005012017A JP2005012017A JP4824316B2 JP 4824316 B2 JP4824316 B2 JP 4824316B2 JP 2005012017 A JP2005012017 A JP 2005012017A JP 2005012017 A JP2005012017 A JP 2005012017A JP 4824316 B2 JP4824316 B2 JP 4824316B2
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Description

本発明は、半導体集積回路に係り、特にオシレータとカウンタとを利用する遅延同期回路に関する。
図1は従来の遅延同期回路(Delay Locked Loop:以下、“DLL”と称する)を説明する図である。これを参照すれば、DLL100は、入力クロック信号CLK_INを受信してそれと位相同期される出力クロック信号CLK_OUTを発生させる。DLL 100は、位相検出部110、遅延制御部120、遅延ライン部130、そして遅延複写部140を含む。出力クロック信号CLK_OUTは、システムの内部を動作させるクロック信号として用いられるが、出力クロック信号CLK_OUTが伝送される所定の経路が有する遅延を補償するために、遅延複写部140を有する。遅延複写部140の出力が実際的なクロック出力信号CLK_OUTとなる。
位相検出部110は、入力クロック信号CLK_INと出力クロック信号CLK_OUTとの位相を比較してアップ/ダウン制御信号UP/DOWNを発生させる。アップ/ダウン制御信号UP/DOWNは遅延制御部120へ提供され、遅延制御部120の出力は、入力クロック信号CLK_INから出力クロック信号CLK_OUTまで採用される遅延ライン部130の単位遅延セル(Unit Delay Cell:以下“UDC”と称する)数を決定する。遅延ライン部130は、インバータチェーン構造からなり、2個のインバータが一つのUDC 131、132、133、134を構成する。遅延制御部120は、アップ/ダウン制御信号UP/DOWNに応答するシフトレジスター、または、カウンタで構成される。
このようなDLL 100は、簡単なデジタル構造として設計が容易であるが、インバータチェーン構造の遅延ライン部130が占める面積及び消費する電力が大きいという短所がある。そして、DLL 100は、出力クロック信号CLK_OUTのデューティーサイクルを補正するために、デューティーサイクル訂正回路(Duty Cycle Corrector:以下“DCC”と称する)を別途に備えねばならないが、DCCはデジタル回路またはアナログ回路で具現し難い問題がある。
従って、面積及び電力の消耗を減らしつつ、DCC機能まで内蔵できるDLLの必要性が大きく台頭される。
本発明が解決しようとする課題は、オシレータとカウンタとを利用するDLLを提供するところにある。
本発明が解決しようとする他の課題は、前記DLLを利用したクロック同期方法を提供するところにある。
前記課題を解決するために、本発明の一面によるDLLは、入力クロック信号を受信して入力クロック信号の一周期T情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させる時間−デジタル変換部(Time−to−Digital Converter:以下“TDC”と称する)と、粗周期情報信号と微細周期情報信号とに応答して内部クロック信号からT/2時間ほど遅延された第1周期クロック信号とハーフ周期情報信号とを発生させる第1周期遅延部と、粗周期情報信号とハーフ周期情報信号とに応答して入力クロック信号からT/4時間ほど遅延された第2周期クロック信号とカッド周期情報信号とを発生させる第2周期遅延部と、第1周期クロック信号及び第2周期クロック信号に応答して内部クロック信号を発生させ、第1周期クロック信号及び第2周期クロック信号に応答して出力クロック信号を発生させるクロック再生部と、を含む。
前記課題を解決するために、本発明の他の一面によるDLLは、入力クロック信号を受信して入力クロック信号の一周期情報をデジタル値に変換して、粗周期情報信号と微細周期情報信号とで発生させるTDCと、粗周期情報信号、微細周期情報信号、そして内部クロック信号を受信して内部クロック信号から第1遅延時間ほど遅延された第1クロック信号及び第1周期情報信号を発生させる第1遅延部と、粗周期情報信号、第1周期情報信号、そして入力クロック信号を入力して入力クロック信号から第2遅延時間ほど遅延された第2クロック信号を発生させる第2遅延部と、第1クロック信号及び第2クロック信号を入力して内部クロック信号及び入力クロック信号から第1遅延時間が遅延され、第2遅延時間のデュレーションを有する出力クロック信号を発生させるクロック再生部と、を含む。
前記他の課題を解決するために、本発明のクロック同期方法は、入力クロック信号を受信して入力クロック信号の一周期T情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させる第1段階と、粗周期情報信号と微細周期情報信号とに応答して内部クロック信号から第1周期時間ほど遅延された第1周期クロック信号とハーフ周期情報信号とを発生させる第2段階と、粗周期情報信号とハーフ周期情報信号とに応答して入力クロック信号から第2周期時間ほど遅延された第2周期クロック信号とカッド周期情報信号とを発生させる第3段階と、第1周期クロック信号と第2周期クロック信号とに応答して内部クロック信号を発生させる第4段階と、第1周期クロック信号及び第2周期クロック信号に応答して入力クロック信号から第1周期時間ほど遅延され、かつ第2周期時間のデュレーションを有する出力クロック信号を発生させる第5段階と、を含む。
本発明によれば、入力クロック信号の周期情報をオシレータとカウンタとを利用してデジタル情報に変換させ、デジタル情報を利用して入力クロック信号から多様な遅延時間後に出力クロック信号を発生させ、出力クロック信号はデューティー50%を有するように発生する。そのようにして、従来のインバータチェーン構造の遅延ライン部が占めた大きい面積及び大きい消費電力を必要とせず、安定的に多様な遅延時間後に出力クロック信号を発生させる。そして、出力クロック信号のデューティーを合せるための別途のDCCを必要としない。
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付された図面を参照し、本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図2は、本発明の一実施例によるDLLを説明する図である。これを参照すれば、TDCブロック210、ハーフ周期遅延部(以下‘DTC_Hブロック’と称する)220、カッド周期遅延部(以下‘DTC_Qブロック’と称する)230、そしてクロック再生部(以下‘CLK_RECOVERブロック’と称する)240を含む。
TDCブロック210は具体的に図3に示されている。図3を参照すれば、TDCブロック210は、入力クロック信号RCLKを受信して入力クロック信号RCLKの一周期間の時間情報をデジタル値に変換し、その出力で粗周期情報信号CD<>と、微細周期情報信号FD<:0>とを発生させる。TDCブロック210は、所定の単位遅延セルで構成されるオシレータ310と、オシレータ310の最終の単位遅延セルの出力f0をカウントするカウンタ320と、を含む。
ここで、iからjビットまでのCD信号をCD<j:i>と表記し、ビットkのCD信号をCD<k>と表記する。他の信号においても同様である。
オシレータ310は例えば、9個の単位遅延セルが直列に連結されて各単位遅延セルの出力が、微細周期情報信号FD<>に出力される。一つの単位遅延セルは例えば、インバータの遅延セル2個で構成される。従って、オシレータ310は、総18個の遅延セルで構成される。オシレータ310は、入力クロック信号RCLKの一周期成分が各単位遅延セルを過ぎる時、微細周期情報信号FD<>が各々発生する。入力クロック信号RCLKの一周期成分は、遅延同期回路の動作遮断信号(図示せず)によってキャッチされる。カウンタ320は、オシレータ310の最後の単位遅延セルの出力FD<8>に応答して発生したオシレータ310が一回り回ったということを意味する第1ターン信号f0を順次にカウントする。カウンタ320によりカウントされた出力は、粗周期情報信号CD<>として発生する。
TDCブロック210の動作は、図4のタイミングダイヤグラムで示す。これを参照すれば、入力クロック信号RCLKの一周期間、オシレータの内部の最初の単位遅延セルを通過した出力と、最後の単位遅延セルを通過した出力とは、オシレータ310の周期OSC_Tほど遅延されて表れる。最後の単位遅延セルの出力によって第1ターン信号f0が発生するが、本タイミング図では、3番の第1ターン信号f0によりロジックオシレータ310が三回り回ったということを意味するように、粗周期情報信号CD<4:0>が00011で表れる。そして、入力クロック信号RCLKの一周期間、第5単位遅延セルの出力、即ち、微細周期情報信号FD<4>のみがロジックハイで出力される。
従って、入力クロック信号RCLKの周期は、粗周期情報信号CD<4:0>値である3に、オシレータ310周期OSC_Tを乗算した値に、微細周期情報信号FD<4>の発生のために通過した遅延セル数である8を加算した値、即ち3*OSC_T+8で計算され、それに単位遅延セルの遅延時間を乗算すれば、実際的な入力クロック信号RCLKの周期となる。
DTC_Hブロック220は、粗周期情報信号CD<>と微細周期情報信号FD<>、そして内部クロック信号SYN_CLKを受信して内部クロック信号SYN_CLKからT/2周期ほど遅延されたハーフクロック信号SYNB_Hを発生させ、ハーフ周期情報信号FH<>を発生させる。内部クロック信号SYN_CLKは、以後に説明されるCLK_RECOVERブロック240で提供される。
DTC_Hブロック220は、第1粗周期情報信号CD<0>と微細周期情報信号FD<>、そして内部クロック信号SYN_CLKを入力してハーフ周期情報信号FH<>を発生させるオシレータ510と、オシレータ510が一回り回ったということを意味する第2ターン信号h0と第2ないし第5粗周期情報信号CD<>とに応答してハーフクロック信号SYNB_Hを発生させるカウンタ520と、を含む。
オシレータ510は、2個の遅延セルで構成される単位遅延セルが9個の直列に連結されて総18個の遅延セルで構成され、最後の単位遅延セルの出力は最初の単位遅延セルの入力として提供される。オシレータ510は、最後の単位遅延セルの出力に応答して第2ターン信号h0を発生させる。DTC_Hブロック220は、第1粗周期情報信号CD<0>値0または1によってハーフ周期情報信号FH<>が異なって設定されるが、第1粗周期情報信号CD<0>が0である時、設定されるハーフ周期情報信号FH<:0>と通過される遅延セル数とは表1の通りである。
Figure 0004824316
そして、第1粗周期情報信号CD<0>が1である時、設定されるハーフ周期情報信号FH<>と通過される遅延セル数とは表2の通りである。
Figure 0004824316
先に説明した図3及び図4のDTCブロック210の動作と連係し、第1粗周期情報信号CD<0>の1値と第5微細周期情報信号FD<4>の1値とにより通過される遅延セル数は、26個と決定される。これにより、表2により第7ハーフ周期情報信号FH<6>がロジックハイで設定され、この時の通過される遅延セル数は13個と決定される。
ここで、13個の遅延セル数は、オシレータ510の入力点、即ち、動作開始時点からオシレータ510の内部の最初の出力まで所要される時間delayHを意味する。これにより、第7ハーフ周期情報信号FH<6>がロジックハイで発生する。
このようなDTC_Hブロック220の動作は、図6のタイミングダイヤグラムで示す。これを参照すれば、第7ハーフ周期情報信号FH<6>のロジックハイに応答してオシレータ510の内部の動作が始まって、13番目の遅延セルが過ぎた後、即ち、遅延時間delayH後にオシレータ510の最初の単位遅延セルの出力が表れる。この後、オシレータ510の一周期OSC_T後に実際的なオシレータ510の最後の単位遅延セルの出力が表れる。第2ターン信号h0は、2つのパルス信号を発生させるが、遅延時間delayH後、オシレータ510が完全に一回り回ったことを表す信号は2番目のパルス信号であるので、1番目のパルス信号は無視される。
カウンタ520は、第2ターン信号h0の2番目のパルスから第2ないし第5粗周期情報信号CD<>を1つずつ減少させるが、0になるまで減少させる。先に設定された第2ないし第5粗周期情報信号CD<4:1>が0001値を有するので、これから−1減らして第2ないし第5粗周期情報信号CD<4:1>値が0になれば、それに応答してハーフクロック信号SYNB_Hを発生させる。ハーフクロック信号SYNB_Hは、内部クロック信号SYN_CLKから正確にT/2遅延された時点で、例えば、下降エッジが同期されるローパルスとして発生する。
ここで、Tは入力クロック信号RCLKの周期であることを既に明らかにしたことがあり、その値は3*OSC_T時間に8個の遅延セルの遅延時間を合せた値、即ち、総62個の遅延セルの遅延時間で表れる。従って、Tを2*OSC_T時間に18+8個の遅延セルの遅延時間を合せた値と再び定義すれば、T/2は1*OSC_T時間に13個の遅延セルの遅延時間、即ち、総31個の遅延セルの遅延時間を合せた値と表れる。これは、説明されたDTC_Hブロック220の動作とよく符合する。
図2のDTC_Qブロック230は、具体的に図7に示されている。これを参照すれば、DTC_Qブロック230は、第2ないし第5粗周期情報信号CD<>とハーフ周期情報信号FH<>、そして入力クロック信号RCLKを受信して、入力クロック信号RCLKからT/4周期遅延されたカッドクロック信号SYNB_Qを発生させ、カッド周期情報信号FQ<>を発生させる。
DTC_Qブロック230は、第2粗周期情報信号CD<1>とハーフ周期情報信号FH<>、そして入力クロック信号RCLKを入力してカッド周期情報信号FQ<>を発生させるオシレータ710と、オシレータ710が一回り回ったということを意味する第3ターン信号q0と第3ないし第5粗周期情報信号CD<>とに応答してカッドクロック信号SYNB_Qを発生させるカウンタ720と、を含む。
オシレータ710は、2個の遅延セルで構成される単位遅延セルが、9個の直列に連結されて総18個の遅延セルで構成され、最後の単位遅延セルの出力は最初の単位遅延セルの入力として提供される。オシレータ710は、最後の単位遅延セルの出力に応答して第3ターン信号0を発生させる。DTC_Qブロック230は、第2粗周期情報信号CD<1>値0または1によってカッド周期情報信号FQ<>が異なって設定されるが、第2粗周期情報信号CD<1>が0である時、設定されるカッド周期情報信号FQ<>と通過される遅延セル数とは表3の通りである。
Figure 0004824316
そして、第2粗周期情報信号CD<1>が1である時、設定されるカッド周期情報信号FQ<>と通過される遅延セル数とは表4の通りである。
Figure 0004824316
先に説明した図3ないし図6のTDCブロック210及びDTC_Hブロック220の動作と連係し、第2粗周期情報信号CD<1>の1値と第8ハーフ周期情報信号FH<7>の1値とにより、オシレータ710内に通過される遅延セル数は、15個と決定される。なぜなら、DTC_Hブロック220で、第1粗周期情報信号CD<0>の1値と第7ハーフ周期情報信号FH<6>の1値とによりオシレータ510(図5)内に通過される遅延セル数が31個(18+13)、約30個と決定されたことに対する半分に該当する15個の遅延セル数と決定されるためである。これに伴い、表4により第8カッド周期情報信号FQ<7>がロジックハイで設定され、この時の通過される遅延セル数は15個と決定される。
ここで、15個の遅延セル数は、オシレータ710の入力点、即ち、動作開始時点からオシレータ710の内部の最初の出力まで所要される時間delayQを意味する。これにより、第8カッド周期情報信号FQ<7>がロジックハイで発生する。
このようなDTC_Qブロック220の動作は、図のタイミングダイヤグラムで示す。これを参照すれば、第8カッド周期情報信号FQ<7>のロジックハイに応答してオシレータ710内部の動作が始まって、15番目の遅延セルを過ぎた後、即ち、遅延時間delayQ後にオシレータ710の最初の単位遅延セルの出力が表れる。この後、オシレータ710の一周期OSC_T後に実際的なオシレータ710の最後の単位遅延セルの出力が表れる。第3ターン信号q0は、第3ないし第5粗周期情報信号CD<>の000値を入力するカウンタ720により、オシレータ710内部の最初の単位遅延セルの出力に応答して直ちに発生する。第3ターン信号q0に応答してカッドクロック信号SYNB_Qが発生する。カッドクロック信号SYNB_Qは、入力クロック信号RCLKから正確にT/4遅延された時点で例えば、下降エッジが同期されるローパルスで発生する。
ここで、Tは総62個の遅延セルの遅延時間として、そしてT/2は総31個の遅延セルの遅延時間として表したことに対し、T/4は総15個の遅延セルの遅延時間として表れるので、これは説明されたDTC_Qブロック230の動作とよく符合する。
また、図2に戻って、CLK_RECOVERブロック240は、DTC_Hブロック220の出力であるハーフクロック信号SYNB_Hと、DTC_Qブロック230の出力であるカッドクロック信号SYNB_Qとに応答して内部クロック信号SYN_CLKを発生させる。内部クロック信号SYN_CLKは、カッドクロック信号SYNB_Qのロジックローレベルへの下降エッジに応答してロジックハイレベルへ上昇するエッジが、そしてハーフクロック信号SYNB_Hのロジックローレベルへの下降エッジに応答してロジックローレベルへ下降するエッジが同期されて作られる。即ち、内部クロック信号SYN_CLKは、入力クロック信号RCLKからT/4遅延されてロジックハイレベルに発生し、これからT/2遅延されてロジックローレベルに発生する。
このように発生した内部クロック信号SYN_CLKは、デューティー50%を満足するDLL 200(図2)の出力信号DLL_CLK、DLL_CLKBを発生させる。相補DLL出力信号DLL_CLKBは、DLL出力信号DLL_CLKとは反転されたレベルを有する。
従って、本実施例のDLL 200(図2)は、入力クロック信号RCLKからT/4遅延された出力クロック信号DLL_CLK、DLL_CLKBを発生させ、出力クロック信号DLL_CLK、DLL_CLKBはデューティー50%を有する信号として発生する。
本発明は図面に示した一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他実施例が可能であるという点を理解できる。即ち、本発明では、入力クロック信号RCLKからT/4遅延されて出力クロック信号DLL_CLK、DLL_CLKBが発生する例について記述しているが、これは例示的なものであって、T/4以外に多様な遅延時間後に出力クロック信号DLL_CLK、DLL_CLKBが発生できることは当業者に自明である。従って、本発明の真情な技術的な保護範囲は、特許請求範囲の技術的思想により決まらねばならない。
本発明は、面積及び電力消耗を減らしつつ、DCC機能まで内蔵できるDLLを採用するデジタル回路装置に適している。
従来のDLLを説明する図面である。 本発明の一実施例によるDLLを説明する図面である。 図2のTDCブロックを具体的に説明する図面である。 図3のTDCブロックの動作タイミング図である。 図2のDTC_Hブロックを具体的に説明する図面である。 図5のDTC_Hブロックの動作タイミング図である。 図2のDTC_Qブロックを具体的に説明する図面である。 図7のDTC_Qブロックの動作タイミング図である。 図2のDLLの動作タイミング図である。
210 TDC
220 DTC_H
230 DTC_Q
240 CLK_RECOVERY
RCLK 入力クロック信号
SYNB_H ハーフクロック信号
SYN_CLK 内部クロック信号
SYNB_Q カッドクロック信号
DLL_CLK,DLL_CLKB DLLの出力信号

Claims (24)

  1. 入力クロック信号を受信して前記入力クロック信号の一周期T情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させるTDCと、
    前記粗周期情報信号と前記微細周期情報信号とに応答して、内部クロック信号からT/2時間ほど遅延された第1周期クロック信号とハーフ周期情報信号とを発生させる第1周期遅延部と、
    前記粗周期情報信号と前記ハーフ周期情報信号とに応答して、前記入力クロック信号からT/4時間ほど遅延された第2周期クロック信号を発生させる第2周期遅延部と、
    前記第1周期クロック信号及び前記第2周期クロック信号に応答して、前記内部クロック信号と出力クロック信号とを発生させるクロック再生部と、を備えることを特徴とするDLL。
  2. 前記TDCは、
    前記入力クロック信号の一周期を入力して前記微細周期情報信号を発生させるオシレータと、
    前記オシレータの出力をカウントして前記粗周期情報信号を発生させるカウンタと、を備えることを特徴とする請求項1に記載のDLL。
  3. 前記オシレータは、
    複数個の遅延セルが直列連結され、前記入力クロック信号が最初の遅延セルの入力として提供され、前記最後の遅延セルの出力が前記カウンタ及び前記最初の遅延セルの入力として提供されることを特徴とする請求項2に記載のDLL。
  4. 前記第1周期遅延部は、
    前記粗周期情報信号、前記微細周期情報信号、そして前記内部クロック信号を入力して前記ハーフ周期情報信号を発生させるオシレータと、
    前記オシレータの出力及び前記粗周期情報信号に応答して前記第1周期クロック信号を発生させるカウンタと、を備えることを特徴とする請求項1に記載のDLL。
  5. 前記オシレータは、
    複数個の遅延セルが直列連結され、前記内部クロック信号が最初の遅延セルの入力として提供され、前記最後の遅延セルの出力が前記カウンタ及び前記最初の遅延セルの入力として提供され、前記粗周期情報信号の最下位ビット値によって前記ハーフ周期情報信号及び通過する前記遅延セルの数が決定されることを特徴とする請求項4に記載のDLL。
  6. 前記オシレータは、
    前記オシレータの開始時点が、前記通過する遅延セルによる遅延時間後に動作されることを特徴とする請求項5に記載のDLL。
  7. 前記第2周期遅延部は、
    前記粗周期情報信号、前記ハーフ周期情報信号、そして前記入力クロック信号を入力してカッド周期情報信号を発生させるオシレータと、
    前記オシレータの出力及び前記粗周期情報信号に応答して前記第2周期クロック信号を発生させるカウンタと、を備えることを特徴とする請求項1に記載のDLL。
  8. 前記オシレータは、
    複数個の遅延セルが直列連結され、前記入力クロック信号が最初の遅延セルの入力として提供され、前記最後の遅延セルの出力が前記カウンタ及び前記最初の遅延セルの入力として提供され、前記粗周期情報信号の(最下位−1)ビット値によって前記カッド周期情報信号及び通過される前記遅延セルの数が決定されることを特徴とする請求項7に記載のDLL。
  9. 前記オシレータは、
    前記オシレータの開始時点が、前記通過する遅延セルによる遅延時間後に動作されることを特徴とする請求項8に記載のDLL。
  10. 前記クロック再生部は、
    前記入力クロック信号からT/4時間遅延され、デューティー50%を有する前記出力クロック信号を発生させることを特徴とする請求項1に記載のDLL。
  11. 入力クロック信号を受信して前記入力クロック信号の一周期T情報をデジタル値に変換して粗周期情報信号と微細周期情報信号とで発生させるTDCと、
    前記粗周期情報信号、前記微細周期情報信号、そして内部クロック信号を受信して前記内部クロック信号から第1遅延時間ほど遅延された第1クロック信号及び第1周期情報信号を発生させる第1遅延部と、
    前記粗周期情報信号、前記第1周期情報信号、そして前記入力クロック信号を入力して前記入力クロック信号から第2遅延時間ほど遅延された第2クロック信号を発生させる第2遅延部と、
    前記第1クロック信号及び前記第2クロック信号を入力して前記内部クロック信号及び前記入力クロック信号から前記第2遅延時間が遅延され、前記第1遅延時間のデュレーションを有する出力クロック信号を発生させるクロック再生部と、を備えることを特徴とするDLL。
  12. 前記TDCは、
    複数個の遅延セルで構成され、前記入力クロック信号の一周期を入力して前記複数個の遅延セルのそれぞれの出力から前記微細周期情報信号及び第1ターン信号を発生させるオシレータと、
    前記第1ターン信号をカウントして前記粗周期情報信号を発生させるカウンタと、を備えることを特徴とする請求項11に記載のDLL。
  13. 前記第1遅延部は、
    複数個の遅延セルで構成され、前記内部クロック信号を入力して前記粗周期情報信号及び前記微細周期情報信号に応答して前記第1周期情報信号及び第2ターン信号を発生させるオシレータと、
    前記第2ターン信号及び前記粗周期情報信号に応答して前記第1クロック信号を発生させるカウンタと、を備えることを特徴とする請求項11に記載のDLL。
  14. 前記オシレータは、
    前記粗周期情報信号の最下位ビット値によって、前記第1周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項13に記載のDLL。
  15. 前記第2遅延部は、
    複数個の遅延セルで構成され、前記入力クロック信号を入力して前記粗周期情報信号及び前記第1周期情報信号に応答してカッド周期情報信号及び第3ターン信号を発生させるオシレータと、
    前記第3ターン信号及び前記粗周期情報信号に応答して前記第2クロック信号を発生させるカウンタと、を備えることを特徴とする請求項11に記載のDLL。
  16. 前記オシレータは、
    前記粗周期情報信号の(最下位−1)ビット値によって、前記カッド周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項15に記載のDLL。
  17. 前記DLLは、
    前記第1遅延時間がT/2であり、前記第2遅延時間がT/4であることを特徴とする請求項11に記載のDLL。
  18. 入力クロック信号を受信して前記入力クロック信号の一周期T情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させる第1段階と、
    前記粗周期情報信号と前記微細周期情報信号とに応答して内部クロック信号から第1遅延時間ほど遅延された第1周期クロック信号とハーフ周期情報信号とを発生させる第2段階と、
    前記粗周期情報信号と前記ハーフ周期情報信号とに応答して前記入力クロック信号から第2遅延時間ほど遅延された第2周期クロック信号を発生させる第3段階と、
    前記第1周期クロック信号と前記第2周期クロック信号とに応答して前記入力クロック信号から前記2遅延時間ほど遅延された前記内部クロック信号を発生させる第4段階と、
    前記第1周期クロック信号及び前記第2周期クロック信号に応答して前記入力クロック信号から前記第2遅延時間ほど遅延され、前記第1遅延時間のデュレーションを有する出力クロック信号を発生させる第5段階と、を備えることを特徴とするクロック同期方法。
  19. 前記クロック同期方法は、
    前記第1遅延時間がT/2であり、前記第2遅延時間がT/4であることを特徴とする請求項18に記載のクロック同期方法。
  20. 前記第1段階は、
    複数個の遅延セルで構成されるオシレータで前記入力クロック信号の一周期を入力し、前記遅延セルの出力で前記微細周期情報信号及び第1ターン信号を発生させる段階と、
    前記第1ターン信号をカウントするカウンタを通じて前記粗周期情報信号を発生させる段階と、を備えることを特徴とする請求項18に記載のクロック同期方法。
  21. 前記第2段階は、
    複数個の遅延セルで構成されるオシレータで前記内部クロック信号を入力し、前記粗周期情報信号及び前記微細周期情報信号に応答して、前記遅延セルの出力で前記ハーフ周期情報信号及び第2ターン信号を発生させる段階と、
    前記第2ターン信号をカウントするカウンタを通じて前記粗周期情報信号に応答して前記第1周期クロック信号を発生させる段階と、を備えることを特徴とする請求項18に記載のクロック同期方法。
  22. 前記オシレータは、
    前記粗周期情報信号の最下位ビット値によって、前記ハーフ周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項21に記載のクロック同期方法。
  23. 前記第3段階は、
    複数個の遅延セルで構成されるオシレータで前記入力クロック信号を入力し、前記粗周期情報信号及び前記ハーフ周期情報信号に応答してカッド周期情報信号及び第3ターン信号を発生させる段階と、
    前記第3ターン信号をカウントするカウンタを通じて前記粗周期情報信号に応答して前記第2周期クロック信号を発生させる段階と、を備えることを特徴とする請求項18に記載のクロック同期方法。
  24. 前記オシレータは、
    前記粗周期情報信号の(最下位−1)ビット値によって、前記カッド周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項23に記載のクロック同期方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5025172B2 (ja) * 2005-09-28 2012-09-12 エスケーハイニックス株式会社 スルー−レートが制御されたオープン−ループ出力ドライバー
JP4511454B2 (ja) * 2005-12-16 2010-07-28 オリンパスメディカルシステムズ株式会社 内視鏡用信号処理装置
US7579861B2 (en) * 2006-10-02 2009-08-25 Hynix Semiconductor Inc. Impedance-controlled pseudo-open drain output driver circuit and method for driving the same
KR100879593B1 (ko) * 2007-02-28 2009-01-21 엠텍비젼 주식회사 위상 분리기를 이용한 지연 동기 회로 및 이를 이용한 지연동기 방법
US8164493B2 (en) * 2008-05-29 2012-04-24 Realtek Semiconductor Corporation High-resolution circular interpolation time-to-digital converter
US7741917B2 (en) * 2008-11-07 2010-06-22 Telefonaktiebolaget Lm Ericsson (Publ) Noise shaping time to digital converter
KR101033775B1 (ko) 2010-02-18 2011-05-13 주식회사 티엘아이 데이터 신호를 이용하여 내부 클락신호를 발생하는 내부 클락 발생회로 및 발생 방법 및 회로
JP2011199617A (ja) * 2010-03-19 2011-10-06 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置、並びに、クロック信号の生成方法
KR101039117B1 (ko) * 2010-03-23 2011-06-03 주식회사 티엘아이 주기 응답 회로
US9218628B2 (en) * 2011-01-24 2015-12-22 Beet, Llc Method and system for generating behavior profiles for device members of a network
TWI415392B (zh) * 2011-04-19 2013-11-11 Amiccom Electronics Corp 電子式震盪訊號產生電路
US9160350B2 (en) * 2011-11-15 2015-10-13 Rambus Inc. Integrated circuit comprising a delay-locked loop
CN103684437B (zh) * 2013-02-04 2016-08-10 中国科学院电子学研究所 延时链控制码自适应的快速延时锁定环路
CN103338037B (zh) * 2013-06-19 2016-11-02 华为技术有限公司 一种锁相环中时钟信号转数字信号的方法和装置
US10048670B2 (en) * 2014-05-08 2018-08-14 Beet, Llc Automation operating and management system
US9455667B2 (en) * 2014-08-20 2016-09-27 Short Circuit Technologies Llc Fractional-N all digital phase locked loop incorporating look ahead time to digital converter
KR20160042496A (ko) * 2014-10-10 2016-04-20 삼성전자주식회사 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치
US9740175B2 (en) * 2016-01-18 2017-08-22 Marvell World Trade Ltd. All-digital phase locked loop (ADPLL) including a digital-to-time converter (DTC) and a sampling time-to-digital converter (TDC)
US9998126B1 (en) * 2017-07-07 2018-06-12 Qualcomm Incorporated Delay locked loop (DLL) employing pulse to digital converter (PDC) for calibration
US10067478B1 (en) * 2017-12-11 2018-09-04 Silicon Laboratories Inc. Use of a recirculating delay line with a time-to-digital converter
CN108134602B (zh) * 2017-12-21 2021-08-24 长鑫存储技术有限公司 占空比校准电路及半导体存储器
US10707879B2 (en) * 2018-04-13 2020-07-07 KaiKuTek Inc. Frequency-modulated continuous-wave radar system and frequency tracking method for calibrating frequency gains of a radio frequency signal to approach wideband flatness frequency responses
CN110658715B (zh) * 2018-06-29 2021-05-04 南京理工大学 一种基于抽头动态可调进位链细时间内插延时线的tdc电路
KR20230087027A (ko) * 2021-12-09 2023-06-16 주식회사 엘엑스세미콘 디스플레이의 클럭 복원 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04219014A (ja) * 1990-12-13 1992-08-10 Fujitsu Ltd 低周波遅延回路
JP3639000B2 (ja) * 1995-06-13 2005-04-13 富士通株式会社 位相合わせ装置及び遅延制御回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
KR100311046B1 (ko) 1999-05-15 2001-11-02 윤종용 시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법
US6731667B1 (en) * 1999-11-18 2004-05-04 Anapass Inc. Zero-delay buffer circuit for a spread spectrum clock system and method therefor
US6754613B2 (en) * 2000-03-17 2004-06-22 Vector 12 Corporation High resolution time-to-digital converter
KR100346836B1 (ko) * 2000-06-07 2002-08-03 삼성전자 주식회사 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법
US6429693B1 (en) * 2000-06-30 2002-08-06 Texas Instruments Incorporated Digital fractional phase detector
JP2002101083A (ja) 2000-09-25 2002-04-05 Toshiba Corp インターフェイス・コントローラ
US6593773B2 (en) * 2001-04-25 2003-07-15 Texas Instruments Incorporated Power saving circuitry using predictive logic
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법

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