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KR20120027850A - 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법 - Google Patents

듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법 Download PDF

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Publication number
KR20120027850A
KR20120027850A KR1020100089654A KR20100089654A KR20120027850A KR 20120027850 A KR20120027850 A KR 20120027850A KR 1020100089654 A KR1020100089654 A KR 1020100089654A KR 20100089654 A KR20100089654 A KR 20100089654A KR 20120027850 A KR20120027850 A KR 20120027850A
Authority
KR
South Korea
Prior art keywords
clock signal
output clock
duty
signal
delay
Prior art date
Application number
KR1020100089654A
Other languages
English (en)
Inventor
김준배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100089654A priority Critical patent/KR20120027850A/ko
Priority to US13/078,151 priority patent/US8542045B2/en
Publication of KR20120027850A publication Critical patent/KR20120027850A/ko

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    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract

디지털 방식의 듀티 검출기를 포함하는 듀티 보정회로 및 듀티 보정 방법이개시된다. 듀티 보정 회로는 듀티 사이클 보정부 및 듀티 검출부를 포함한다. 듀티 사이클 보정부는 듀티-업 신호 및 듀티-다운 신호에 응답하여 입력 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생한다. 듀티 검출부는 반전 지연 출력 클럭신호에 출력 클럭신호를 동기시키고, 반전 지연 출력 클럭신호를 사용하여 출력 클럭신호의 듀티 비를 검출하고 듀티-업 신호 및 듀티-다운 신호를 발생한다. 따라서, 듀티 보정회로는 정밀하게 출력 클럭신호의 듀티 비를 검출하고 듀티를 보정할 수 있다.

Description

듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법{DUTY CORRECTING CIRCUIT HAVING A DUTY DETECTOR, DELAY-LOCKED LOOP CIRCUIT HAVING THE DUTY CORRECTING CIRCUIT AND METHOD OF DUTY CORRECTION}
본 발명은 듀티 검출기를 포함하는 듀티 보정 회로 및 듀티 보정 방법에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치에는 논리 회로들을 동작시키기 위한클럭신호가 사용된다. 여러 가지 기능을 수행하는 내부 회로에서 클럭신호를 사용하기 위해서는 클럭 전송 경로를 고려하여 외부 입력 클럭신호와 동기되고 듀티가 보정된 내부 클럭신호가 필요하다.
본 발명의 목적은 고 정밀도를 가지는 디지털 방식의 듀티 검출기를 포함하는 듀티 보정회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 듀티 보정회로를 포함하는 지연동기루프 회로를제공하는 것이다.
본 발명의 또 다른 목적은 고 정밀도를 가지는 디지털 방식으로 출력 클럭신호의 듀티를 검출하고 듀티를 보정하는 듀티 보정 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 듀티 보정 회로는 듀티 사이클 보정부 및 듀티 검출부를 포함한다.
듀티 사이클 보정부는 듀티-업 신호 및 듀티-다운 신호에 응답하여 입력 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생한다. 듀티 검출부는 상기 출력 클럭신호를 지연시켜 지연 출력 클럭신호를 발생하고, 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하고, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키고, 상기 반전 지연 출력 클럭신호를 사용하여 상기 출력 클럭신호를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하고 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 검출부는 상기 반전 지연 출력 클럭신호의 상승 에지(edge)에서 상기 출력 클럭신호를 샘플링한 제 1 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 지연시간을 조절할 수 있고, 상기 반전 지연 출력 클럭신호의 하강 에지(edge)에서 상기 출력 클럭신호를 샘플링한 제 2 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 검출부는 지연동기루프 회로의 지연 라인을 이용하여 상기 출력 클럭신호의 지연시간을 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 검출부는 지연 회로, 인버터, 제 1 플립플롭, 제 2 플립플롭 및 제어 회로를 포함할 수 있다.
지연 회로는 지연-업 신호, 지연-다운 신호에 응답하여 상기 출력 클럭신호를 지연시켜 상기 지연 출력 클럭신호를 발생한다. 인버터는 상기 지연 출력 클럭신호의 위상을 반전시켜 상기 반전 지연 출력 클럭신호를 발생한다. 제 1 플립플롭은 상기 반전 지연 출력 클럭신호의 하강 에지에 응답하여 상기 출력 클럭신호를 샘플링하고 제 1 샘플 데이터를 발생한다. 제 2 플립플롭은 상기 반전 지연 출력 클럭신호의 상승 에지에 응답하여 상기 출력 클럭신호를 샘플링하고 제 2 샘플 데이터를 발생한다. 제어 회로는 상기 제 1 및 제 2 샘플 데이터의 논리 상태들에 기초하여 상기 지연-업 신호, 상기 지연-다운 신호, 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 지연 제어회로 및 듀티 제어회로를 포함할 수 있다.
지연 제어회로는 상기 제 2 샘플 데이터의 논리 상태에 기초하여 상기 지연-업 신호, 상기 지연-다운 신호 및 출력 인에이블 신호를 발생한다. 듀티 제어회로는 상기 출력 인에블신호 및 상기 제 1 샘플 데이터의 논리 상태에 기초하여 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 검출부는 상기 제 2 샘플 데이터가 로직 로우 상태이면 지연-업 신호를 발생하여 상기 출력 클럭신호의 지연시간을 증가시키고, 상기 제 2 샘플 데이터가 로직 하이 상태이면 지연-다운 신호를 발생하여 상기 출력 클럭신호의 지연시간을 감소시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 검출부는 상기 출력 인에이블 신호가 인에이블되고 상기 제 1 샘플 데이터가 로직 로우 상태이면 듀티-업 신호를 발생하여 상기 출력 클럭신호의 듀티 비를 증가시키고, 상기 출력 인에이블 신호가 인에이블되고 상기 제 1 샘플 데이터가 로직 하이 상태이면 듀티-다운 신호를 발생하여 상기 출력 클럭신호의 듀티 비를 감소시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 지연동기루프의 지연 라인일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 검출부는 지연 회로, 위상 분리기, 제 1 플립플롭, 제 2 플립플롭 및 제어 회로를 포함할 수 있다.
지연 회로는 지연-업 신호 및 지연-다운 신호에 응답하여 상기 출력 클럭신호를 지연시켜 상기 지연 출력 클럭신호를 발생한다. 위상 분리기는 상기 지연 출력 클럭신호의 위상을 분리하여 상기 지연 출력 클럭신호 및 상기 지연 출력 클럭신호와 반대의 위상을 갖는 상기 반전 지연 출력 클럭신호를 발생한다. 제 1 플립플롭은 상기 지연 출력 클럭신호에 응답하여 상기 출력 클럭신호를 샘플링하고 제 1 샘플 데이터를 발생한다. 제 2 플립플롭은 상기 반전 지연 출력 클럭신호에 응답하여 상기 출력 클럭신호를 샘플링하고 제 2 샘플 데이터를 발생한다. 제어 회로는 상기 제 1 및 제 2 샘플 데이터의 논리 상태들에 기초하여 상기 지연-업 신호, 상기 지연-다운 신호, 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 플립플롭은 상기 지연 출력 클럭신호의 상승 에지에 응답하여 상기 출력 클럭신호를 샘플링하고, 상기 제 2 플립플롭은 상기 반전 지연 출력 클럭신호의 상승 에지에 응답하여 상기 출력 클럭신호를 샘플링할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 보정 회로는 상기 듀티-업 신호 및 상기 듀티-다운 신호에 응답하여 듀티보정 코드를 발생하고 상기 듀티보정 코드를 상기 듀티 사이클 보정부에 제공하는 듀티보정 코드 발생기를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 지연동기루프 회로는 듀티 사이클 보정부, 지연 회로, 듀티 검출부, 리플리카 경로 및 위상 검출기를 포함한다.
듀티 사이클 보정부는 듀티-업 신호 및 듀티-다운 신호에 응답하여 입력 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생한다. 지연 회로는 상기 출력 클럭신호를 지연시켜 지연 출력 클럭신호를 발생한다. 듀티 검출부는 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하고, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키고, 상기 반전 지연 출력 클럭신호를 사용하여 상기 출력 클럭신호를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하고 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다. 리플리카 경로는 듀티 비 보정이 끝난 후, 상기 지연 출력 클럭신호를 지연시켜 피드백 신호를 발생한다. 위상 검출기는 상기 듀티 비 보정이 끝난 후, 상기 입력 클럭신호와 상기 피드백 신호의 위상을 검출하여 업 신호 및 다운 신호를 발생하고 상기 업 신호 및 상기 다운 신호를 상기 지연 회로에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 상기 지연동기루프 회로의 지연 라인일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 지연동기루프 회로는 상기 듀티-업 신호 및 상기 듀티-다운 신호에 응답하여 듀티보정 코드를 발생하고 상기 듀티보정 코드를 상기 듀티 사이클 보정부에 제공하는 듀티보정 코드 발생기를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리플리카 경로는 상기 듀티 비 보정이 끝난 후의 지연 출력 클럭신호인 내부 클럭신호가 발생되는 지점으로부터 상기 내부 클럭신호가 사용될 지점까지의 전송시간에 대응하는 지연시간을 가질 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 외부 클럭신호에 동기되고 듀티 사이클 보정이 된 내부 클럭신호를 발생하는 지연동기루프 회로 및 상기 내부 클럭신호에 응답하여 동작하는 내부 회로를 포함한다. 상기 지연동기루프 회로는 상기 외부 클럭신호에 대응하는 제 1 내부 클럭신호의 듀티 비를 보정한다. 상기 듀티 보정 회로는 듀티 사이클 보정부 및 듀티 검출부를 포함한다. 듀티 사이클 보정부는 듀티-업 신호 및 듀티-다운 신호에 응답하여 상기 제 1 내부 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생한다. 듀티 검출부는 상기 출력 클럭신호를 지연시켜 지연 출력 클럭신호를 발생하고, 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하고, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키고, 상기 반전 지연 출력 클럭신호를 사용하여 상기 출력 클럭신호를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하고 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다.
본 발명의 하나의 실시형태에 따른 듀티 보정 방법은 듀티-업 신호 및 듀티-다운 신호에 응답하여 입력 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생하는 단계, 상기 출력 클럭신호를 지연시켜 지연 출력 클럭신호를 발생하는 단계, 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하는 단계, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키는 단계, 상기 반전 지연 출력 클럭신호를 사용하여 상기 출력 클럭신호를 샘플링하여 샘플 데이터를 발생하는 단계, 및 상기 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하고 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 듀티 보정 방법은 상기 반전 지연 출력 클럭신호의 상승 에지(edge)에서 상기 출력 클럭신호를 샘플링한 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 지연시간을 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반전 지연 출력 클럭신호의 하강 에지(edge)에서 상기 출력 클럭신호를 샘플링한 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출할 수 있다.
본 발명의 실시예에 따른 듀티 검출기를 포함한 듀티 보정회로는 샘플된 데이터의 논리 상태에 기초하여 디지털 방식으로 샘플링 클럭신호의 지연 시간을 조절하고 출력 클럭신호의 듀티를 검출한다. 따라서, 듀티 보정회로는 정밀하게 출력 클럭신호의 듀티 비를 검출하고 듀티 비를 보정할 수 있다. 따라서, 듀티 보정회로를 포함한 반도체 장치는 전력 소모가 적고 칩 사이즈가 작다.
도 1은 본 발명의 하나의 실시예에 따른 듀티 보정 회로를 나타내는 블록도이다.
도 2는 도 1의 듀티 보정 회로에 포함된 듀티 검출부의 하나의 예를 나타내는 회로도이다.
도 3 내지 도 5는 출력 클럭신호와 반전 지연 출력 클럭신호가 동기화(locking)가 이루어졌을 때, 듀티비에 따른 검출 시점의 출력 클럭신호의 로직 상태들을 나타내는 타이밍도이다.
도 6은 도 2의 듀티 검출부에 포함된 제어 회로의 동작을 나타내는 진리표들이다.
도 7 내지 도 12는 도 2의 듀티 검출부의 동작을 나타내는 타이밍도들이다.
도 13은 도 2의 듀티 검출부에 포함된 지연 회로의 하나의 예를 나타내는 블록도이다.
도 14는 도 1의 듀티 보정 회로에 포함된 듀티 검출부의 다른 하나의 예를 나타내는 회로도이다.
도 15는 본 발명의 다른 하나의 실시예에 따른 듀티 보정 회로를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 듀티 보정 회로를 포함하는 지연동기루프 회로의 하나의 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 듀티 보정 회로를 포함하는 지연동기루프 회로의 다른 하나의 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 지연동기루프 회로를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 19는 본 발명의 하나의 실시예에 따른 듀티 보정 방법을 나타내는 흐름도이다.
도 20은 도 19의 듀티 보정 방법에 포함된 지연 출력 클럭신호를 발생하는 방법을 나타내는 흐름도이다.
도 21은 도 19의 듀티 보정 방법에 포함된 출력 클럭신호의 듀티 비를 검출하는 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 듀티 보정 회로를 나타내는 블록도이다.
도 1을 참조하면, 듀티 보정 회로(100)는 듀티 사이클 보정부(110) 및 듀티 검출부(120)를 포함한다.
듀티 사이클 보정부(110)는 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)에 응답하여 입력 클럭신호의 듀티 비(duty ratio)를 보정하여 출력 클럭신호(CLKOUT)를 발생한다. 듀티 검출부(120)는 출력 클럭신호(CLKOUT)를 지연시켜 지연 출력 클럭신호를 발생하고, 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하고, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키고, 상기 반전 지연 출력 클럭신호를 사용하여 출력 클럭신호(CLKOUT)를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 출력 클럭신호(CLKOUT)의 듀티 비(duty ratio)를 검출하고 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
듀티 검출부(120)는 반전 지연 출력 클럭신호의 상승 에지(edge)에서 출력 클럭신호(CLKOUT)를 샘플링한 제 1 샘플 데이터의 논리 상태에 기초하여 출력 클럭신호(CLKOUT)의 지연시간을 조절하고, 상기 반전 지연 출력 클럭신호의 하강 에지(edge)에서 출력 클럭신호(CLKOUT)를 샘플링한 제 2 샘플 데이터의 논리 상태에 기초하여 출력 클럭신호(CLKOUT)의 듀티 비(duty ratio)를 검출할 수 있다. 듀티 검출부(120)는 지연동기루프 회로의 지연 라인을 이용하여 출력 클럭신호(CLKOUT)의 지연시간을 조절할 수 있다.
도 2는 도 1의 듀티 보정 회로(100)에 포함된 듀티 검출부(120)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 듀티 검출부(120)는 지연 회로(121), 인버터(INV1), 제 1 플립플롭(124), 제 2 플립플롭(125) 및 제어 회로(126)를 포함할 수 있다.
지연 회로(121)는 지연-업 신호(DLYUP) 및 지연-다운 신호(DLYDN)에 응답하여 출력 클럭신호(CLKOUT)를 지연시켜 지연 출력 클럭신호(CLKOUT_D)를 발생한다. 인버터(INV1)는 지연 출력 클럭신호(CLKOUT_D)의 위상을 반전시켜 반전 지연 출력 클럭신호(CLKOUT_BD)를 발생한다. 제 1 플립플롭(124)은 반전 지연 출력 클럭신호(CLKOUT_BD)의 하강 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 1 샘플 데이터(SA)를 발생한다. 제 2 플립플롭(125)은 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 2 샘플 데이터(SB)를 발생한다. 제어 회로(126)는 제 1 샘플 데이터(SA) 및 제 2 샘플 데이터(SB)의 논리 상태들에 기초하여 지연-업 신호(DLYUP), 지연-다운 신호(DLYDN), 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
제어 회로(126)는 듀티 제어회로(127) 및 지연 제어회로(128)를 포함할 수 있다.
지연 제어회로(128)는 제 2 샘플 데이터(SB)의 논리 상태에 기초하여 지연-업 신호(DLYUP), 지연-다운 신호(DLYDN) 및 출력 인에이블 신호(ED_ALIGN)를 발생한다. 듀티 제어회로(127)는 출력 인에블신호(ED_ALIGN) 및 제 1 샘플 데이터(SA)의 논리 상태에 기초하여 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
듀티 검출부(120)는 제 2 샘플 데이터(SB)가 로직 로우 상태이면 지연-업 신호(DLYUP)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 증가시키고, 제 2 샘플 데이터(SB)가 로직 하이 상태이면 지연-다운 신호(DLYDN)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 감소시킬 수 있다.
또한, 듀티 검출부(120)는 출력 인에이블 신호(ED_ALIGN)가 인에이블되고 제 1 샘플 데이터(SA)가 로직 로우 상태이면 듀티-업 신호(DUP)를 발생하여 출력 클럭신호(CLKOUT)의 듀티 비를 증가시키고, 출력 인에이블 신호(ED_ALIGN)가 인에이블되고 제 1 샘플 데이터(SA)가 로직 하이 상태이면 듀티-다운 신호(DDN)를 발생하여 출력 클럭신호(CLKOUT)의 듀티 비를 감소시킬 수 있다.
도 2에서, 지연 회로(121)는 지연동기루프 회로의 지연 라인일 수 있다.
도 3 내지 도 5는 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호가 동기화(locking)가 이루어졌을 때, 듀티비에 따른 검출 시점의 출력 클럭신호(CLKOUT)의 로직 상태들을 나타내는 타이밍도이다.
도 3은 듀티비가 60:40인 경우, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어졌을 때, 검출 시점(DP)의 출력 클럭신호(CLKOUT)의 로직 상태를 나타낸다. 도 4는 듀티비가 40:60인 경우, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어졌을 때, 검출 시점(DP)의 출력 클럭신호(CLKOUT)의 로직 상태를 나타낸다. 도 5는 듀티비가 50:50인 경우, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어졌을 때, 검출 시점(DP)의 출력 클럭신호(CLKOUT)의 로직 상태를 나타낸다.
도 3의 타이밍도를 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어졌을 때, 검출 시점(DP)의 출력 클럭신호(CLKOUT)는 로직 하이 상태를 가진다. 도 4의 타이밍도를 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어졌을 때, 검출 시점(DP)의 출력 클럭신호(CLKOUT)는 로직 로우 상태를 가진다. 도 5의 타이밍도를 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어지고 듀티 비가 50:50에 가까워지면, 검출 시점(DP)의 출력 클럭신호(CLKOUT)는 로직 하이 상태와 로직 로우 상태를 번갈아 가진다. 이 상태에서, 듀티 보정 회로(100)에 의한 듀티 보정이 완료된 것으로 볼 수 있다.
도 6은 도 2의 듀티 검출부에 포함된 제어 회로의 동작을 나타내는 진리표들이다.
도 6을 참조하면, 제 2 샘플 데이터(SB)가 로직 로우(0) 상태이면 듀티 검출부(120)는 지연-업 신호(DLYUP)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 증가시키고, 제 2 샘플 데이터(SB)가 로직 하이(1) 상태이면 지연-다운 신호(DLYDN)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 감소시킬 수 있다. 또한, 출력 인에이블 신호(ED_ALIGN)가 인에이블되고 제 1 샘플 데이터(SA)가 로직 로우(0) 상태이면 듀티 검출부(120)는 듀티-업 신호(DUP)를 발생하여 출력 클럭신호(CLKOUT)의 듀티 비를 증가시키고, 출력 인에이블 신호(ED_ALIGN)가 인에이블되고 제 1 샘플 데이터(SA)가 로직 하이(1) 상태이면 듀티-다운 신호(DDN)를 발생하여 출력 클럭신호(CLKOUT)의 듀티 비를 감소시킬 수 있다.
도 7 내지 도 12는 도 2의 듀티 검출부의 동작을 나타내는 타이밍도들이다. 도 7 내지 도 12에는 출력 클럭신호(CLKOUT), 지연 출력 클럭신호(CLKOUT_D) 및 반전 지연 출력 클럭신호(CLKOUT_BD)의 파형들이 도시되어 있다.
도 7 내지 도 9는 출력 클럭신호(CLKOUT)의 하이 상태인 구간이 로우 상태인 구간보다 큰 경우, 도 2의 듀티 검출부의 동작을 나타내는 타이밍도들이다. 도 10 내지 도 12는 출력 클럭신호(CLKOUT)의 하이 상태인 구간이 로우 상태인 구간보다 작은 경우, 도 2의 듀티 검출부의 동작을 나타내는 타이밍도들이다.
도 7을 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지(rising edge)가 동기(locking)되어 있지 않다. 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에서 검출한 출력 클럭신호(CLKOUT)는 로직 로우 상태(SB=0)를 가진다. 따라서, 듀티 검출부(120)는 지연-업 신호(DLYUP)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 증가시킬 수 있다(DELAY UP).
도 8을 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지가 동기되어 있지 않다. 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에서 검출한 출력 클럭신호(CLKOUT)는 로직 하이 상태(SB=1)를 가진다. 따라서, 듀티 검출부(120)는 지연-다운 신호(DLYDN)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 감소시킬 수 있다(DELAY DOWN).
도 9을 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지가 동기되어 있다(locked). 반전 지연 출력 클럭신호(CLKOUT_BD)의 하강 에지(falling edge)에서 검출한 출력 클럭신호(CLKOUT)는 로직 하이 상태(SA=1)를 가진다. 따라서, 듀티 검출부(120)는 듀티-다운 신호(DDN)를 발생하여 출력 클럭신호(CLKOUT)의 듀티 비를 감소시킬 수 있다(DUTY DOWN).
도 10을 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지(rising edge)가 동기(locking)되어 있지 않다. 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에서 검출한 출력 클럭신호(CLKOUT)는 로직 로우 상태(SB=0)를 가진다. 따라서, 듀티 검출부(120)는 지연-업 신호(DLYUP)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 증가시킬 수 있다(DELAY UP).
도 11을 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지가 동기되어 있지 않다. 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에서 검출한 출력 클럭신호(CLKOUT)는 로직 하이 상태(SB=1)를 가진다. 따라서, 듀티 검출부(120)는 지연-다운 신호(DLYDN)를 발생하여 출력 클럭신호(CLKOUT)의 지연시간을 감소시킬 수 있다(DELAY DOWN).
도 12를 참조하면, 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지가 동기되어 있다(locked). 반전 지연 출력 클럭신호(CLKOUT_BD)의 하강 에지(falling edge)에서 검출한 출력 클럭신호(CLKOUT)는 로직 로우 상태(SA=0)를 가진다. 따라서, 듀티 검출부(120)는 듀티-업 신호(DUP)를 발생하여 출력 클럭신호(CLKOUT)의 듀티 비를 증가시킬 수 있다(DUTY UP).
도 13은 도 2의 듀티 검출부(120)에 포함된 지연 회로(121)의 하나의 예를 나타내는 블록도이다.
도 13을 참조하면, 지연 회로(121)는 지연 인에이블 회로(delay enabling circuit)(123), 지연기(D1~D5)들로 구성된 지연 회로, 멀티플렉서들(MUX1, MUX2) 및 보간기(interpolator)(122)를 포함할 수 있다.
지연 인에이블 회로(123)는 지연-업 신호(DLYUP) 및 지연-다운 신호(DLYDN)에 기초하여 지연 제어신호들을 발생한다. 지연 회로를 구성하는 지연기들(D1~D5) 각각은 지연 제어신호들에 응답하여 활성화되며, 출력 클럭신호(CLKOUT)를 지연기들(D1~D5)의 지연량(D)만큼 지연시킨다. 예를 들어, D1은 출력 클럭신호(CLKOUT)를 지연량(D)만큼 지연시키고, D3는 지연기(delay)(D2)의 출력신호를 지연량(D)만큼 지연시킨다. 제 1 멀티플렉서(MUX1)는 지연기들(D1~D5) 중 홀수 번째 지연기들의 입력단의 신호들을 선택하여 출력하고, 제 2 멀티플렉서(MUX2)는 지연기들(D1~D5) 중 짝수 번째 지연기들의 입력단의 신호들을 선택하여 출력한다. 보간기(122)는 제 1 멀티플렉서(MUX1)의 출력신호와 제 2 멀티플렉서(MUX2)의 출력신호 사이의 값을 검출하여 내부 클럭신호(ICLK)로서 출력한다. 예를 들어, 보간기(122)는 D1의 입력단의 신호와 D2의 입력단의 신호에 대해 인터폴레이션을 수행하고, 출력 클럭신호(CLKOUT)를 지연기의 지연량(D)의 1/2에 해당하는 시간만큼 지연시켜 내부 클럭신호(ICLK)를 발생한다.
도 14는 도 1의 듀티 보정 회로(100)에 포함된 듀티 검출부(120)의 다른 하나의 예를 나타내는 회로도이다.
도 14를 참조하면, 듀티 검출부(120a)는 지연 회로(121), 위상 분리기(PS1), 제 1 플립플롭(124a), 제 2 플립플롭(125) 및 제어 회로(126)를 포함할 수 있다.
지연 회로(121)는 지연-업 신호(DLYUP) 및 지연-다운 신호(DLYDN)에 응답하여 출력 클럭신호(CLKOUT)를 지연시켜 지연 출력 클럭신호(CLKOUT_D)를 발생한다. 위상 분리기(PS1)는 지연 출력 클럭신호(CLKOUT_D)의 위상을 분리하여 지연 출력 클럭신호(CLKOUT_D) 및 지연 출력 클럭신호(CLKOUT_D)와 반대의 위상을 갖는 반전 지연 출력 클럭신호(CLKOUT_BD)를 발생한다. 제 1 플립플롭(124a)은 지연 출력 클럭신호(CLKOUT_D)의 상승 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 1 샘플 데이터(SA)를 발생한다. 제 2 플립플롭(125)은 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 2 샘플 데이터(SB)를 발생한다. 제어 회로(126)는 제 1 샘플 데이터(SA) 및 제 2 샘플 데이터(SB)의 논리 상태들에 기초하여 지연-업 신호(DLYUP), 지연-다운 신호(DLYDN), 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
제어 회로(126)는 듀티 제어회로(127) 및 지연 제어회로(128)를 포함할 수 있다.
지연 제어회로(128)는 제 2 샘플 데이터(SB)의 논리 상태에 기초하여 지연-업 신호(DLYUP), 지연-다운 신호(DLYDN) 및 출력 인에이블 신호(ED_ALIGN)를 발생한다. 듀티 제어회로(127)는 출력 인에블신호(ED_ALIGN) 및 제 1 샘플 데이터(SA)의 논리 상태에 기초하여 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
도 14의 듀티 검출부(120a)는 도 2의 듀티 검출부(120)에 포함된 인버터(INV1) 대신에 위상 분리기(PS1)를 사용하여 지연 출력 클럭신호(CLKOUT_D) 및 지연 출력 클럭신호(CLKOUT_D)와 반대의 위상을 갖는 반전 지연 출력 클럭신호(CLKOUT_BD)를 발생한다. 또한, 제 1 플립플롭(124a)은 지연 출력 클럭신호(CLKOUT_D)의 상승 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 1 샘플 데이터(SA)를 발생한다.
도 14의 듀티 검출부(120a)의 동작은 도 2의 듀티 검출부(120)의 동작과 유사하다. 따라서, 도 14의 듀티 검출부(120a)의 동작에 대한 설명은 생략한다.
도 15는 본 발명의 다른 하나의 실시예에 따른 듀티 보정 회로(200)를 나타내는 블록도이다.
도 15를 참조하면, 듀티 보정 회로(200)는 듀티 사이클 보정부(110), 듀티 검출부(120) 및 듀티보정 코드 발생기(150)를 포함한다.
듀티 사이클 보정부(110)는 듀티보정 코드(CODE_DCC)에 응답하여 입력 클럭신호(CLKIN)의 듀티 비(duty ratio)를 보정하여 출력 클럭신호(CLKOUT)를 발생한다. 듀티 검출부(120)는 출력 클럭신호(CLKOUT)를 지연시켜 지연 출력 클럭신호를 발생하고, 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하고, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키고, 상기 반전 지연 출력 클럭신호를 사용하여 출력 클럭신호(CLKOUT)를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 출력 클럭신호(CLKOUT)의 듀티 비(duty ratio)를 검출하고 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다. 듀티보정 코드 발생기(150)는 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)에 기초하여 듀티보정 코드(CODE_DCC)를 발생한다.
도 15의 듀티 보정 회로(200)는 도 1의 듀티 보정 회로(100)과 달리, 듀티 검출부(120)의 출력인 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)에 기초하여 듀티보정 코드(CODE_DCC)를 발생한다. 듀티 사이클 보정부(110)는 듀티보정 코드(CODE_DCC)에 응답하여 입력 클럭신호(CLKIN)의 듀티 비(duty ratio)를 보정하여 출력 클럭신호(CLKOUT)를 발생한다.
도 16은 본 발명의 실시예들에 따른 듀티 보정 회로를 포함하는 지연동기루프 회로(300)의 하나의 예를 나타내는 블록도이다.
도 16을 참조하면, 지연동기루프 회로(300)는 듀티 사이클 보정부(310), 지연 회로(321), 듀티 검출부(320), 리플리카 경로(340) 및 위상 검출기(350)를 포함한다.
듀티 사이클 보정부(310)는 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)에 응답하여 입력 클럭신호(CLKIN)의 듀티 비를 보정하여 출력 클럭신호(CLKOUT)를 발생한다. 지연 회로(321)는 출력 클럭신호(CLKOUT)를 지연시켜 지연 출력 클럭신호(CLKOUT_D)를 발생한다. 듀티 검출부(320)는 지연 출력 클럭신호(CLKOUT_D)의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호(CLKOUT_BD)를 발생하고, 반전 지연 출력 클럭신호(CLKOUT_BD)에 출력 클럭신호(CLKOUT)를 동기(locking)시키고, 반전 지연 출력 클럭신호(CLKOUT_BD)를 사용하여 출력 클럭신호(CLKOUT)를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 출력 클럭신호(CLKOUT)의 듀티 비(duty ratio)를 검출하고 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다. 리플리카 경로(340)는 듀티 비 보정이 끝난 후, 지연 출력 클럭신호(CLKOUT_D)를 지연시켜 피드백 신호(FBCK)를 발생한다. 위상 검출기(350)는 듀티 비 보정이 끝난 후, 입력 클럭신호(CLKIN)와 피드백 신호(FBCK)의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생하고 업 신호(UP) 및 다운 신호(DN)를 지연 회로(321)에 제공한다.
도 16의 지연동기루프 회로(300)에 포함된 지연 회로(321)는 도 13에 도시된 바와 같은 지연동기루프(121)의 구성을 가질 수 있다. 따라서, 지연 회로(321)는 지연기들(D1, D2, D3, D4, D5)을 갖는 지연 라인과 보간기(interpolator)(122)를 포함할 수 있다.
듀티 검출부(320)는 인버터(INV1), 제 1 플립플롭(324), 제 2 플립플롭(325) 및 제어 회로(326)를 포함할 수 있다.
인버터(INV1)는 지연 출력 클럭신호(CLKOUT_D)의 위상을 반전시켜 반전 지연 출력 클럭신호(CLKOUT_BD)를 발생한다. 제 1 플립플롭(324)은 반전 지연 출력 클럭신호(CLKOUT_BD)의 하강 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 1 샘플 데이터(SA)를 발생한다. 제 2 플립플롭(325)은 반전 지연 출력 클럭신호(CLKOUT_BD)의 상승 에지에 응답하여 출력 클럭신호(CLKOUT)를 샘플링하고 제 2 샘플 데이터(SB)를 발생한다. 제어 회로(326)는 제 1 샘플 데이터(SA) 및 제 2 샘플 데이터(SB)의 논리 상태들에 기초하여 지연-업 신호(DLYUP), 지연-다운 신호(DLYDN), 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
제어 회로(326)는 듀티 제어회로(327) 및 지연 제어회로(328)를 포함할 수 있다. 지연 제어회로(328)는 제 2 샘플 데이터(SB)의 논리 상태에 기초하여 지연-업 신호(DLYUP), 지연-다운 신호(DLYDN) 및 출력 인에이블 신호(ED_ALIGN)를 발생한다. 듀티 제어회로(327)는 출력 인에블신호(ED_ALIGN) 및 제 1 샘플 데이터(SA)의 논리 상태에 기초하여 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)를 발생한다.
듀티 보정 모드에서 지연 회로(321)는 듀티 검출부(320)의 출력신호인 지연-업 신호(DLYUP) 및 지연-다운 신호(DLYDN)에 기초하여 출력 클럭신호(CLKOUT)의 지연시간을 조절하고, 듀티 사이클 보정부(310)는 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)에 응답하여 입력 클럭신호(CLKIN)의 듀티 비를 보정하여 출력 클럭신호(CLKOUT)를 발생한다. 듀티 보정이 끝나고 노말 모드에서 지연 회로(321)는 위상 검출기(350)의 출력인 업 신호(UP) 및 다운 신호(DN)에 기초하여 출력 클럭신호(CLKOUT)의 지연시간을 조절한다. 지연동기루프 회로(300)는 입력 클럭신호(CLKIN)와 피드백 신호(FBCK)의 위상 차를 검출하고 입력 클럭신호(CLKIN)에 동기된 내부 클럭신호(ICLK)를 발생한다.
도 17은 본 발명의 실시예들에 따른 듀티 보정 회로를 포함하는 지연동기루프 회로(400)의 다른 하나의 예를 나타내는 블록도이다.
도 17을 참조하면, 지연동기루프 회로(400)는 듀티 사이클 보정부(410), 지연 회로(421), 듀티 검출부(420), 리플리카 경로(440), 위상 검출기(450) 및 듀티보정 코드 발생기(460)를 포함한다.
도 17에 도시된 지연동기루프 회로(400)는 도 16의 지연동기루프 회로(300)에 듀티-업 신호(DUP) 및 듀티-다운 신호(DDN)에 기초하여 듀티보정 코드(CODE_DCC)를 발생하는 듀티보정 코드 발생기(460)가 더해진 회로이다. 듀티 사이클 보정부(410)는 듀티보정 코드(CODE_DCC)에 응답하여 입력 클럭신호(CLKIN)의 듀티 비(duty ratio)를 보정하여 출력 클럭신호(CLKOUT)를 발생한다.
도 18은 본 발명의 실시예들에 따른 지연동기루프 회로(500)를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 18을 참조하면, 반도체 장치(500)는 지연동기루프 회로(510) 및 내부 회로(520)를 포함한다.
지연동기루프 회로(510)는 듀티 보정 회로를 포함하고, 외부 클럭신호에 동기되고 듀티 사이클 보정이 된 내부 클럭신호(ICLK)를 발생한다. 내부 회로(520)는 내부 클럭신호(ICLK)에 응답하여 동작한다. 지연동기루프 회로(510)는 도 16 또는 도 17에 도시되어 있는 회로 구성을 가질 수 있다.
따라서, 본 발명의 실시예에 따른 듀티 검출기를 포함한 듀티 보정회로는 샘플된 데이터의 논리 상태에 기초하여 디지털 방식으로 샘플링 클럭신호의 지연 시간을 조절하고 출력 클럭신호의 듀티를 검출한다. 또한, 듀티 보정회로는 반전 지연 출력 클럭신호(CLKOUT_BD)를 사용하여 출력 클럭신호(CLKOUT)를 동기시키고(locking) 듀티 비를 보정한다. 따라서, 본 발명의 실시예에 따른 듀티 보정회로는 보다 정밀하게 출력 클럭신호의 듀티를 검출하고 50:50의 듀티비를 갖는 출력 클럭신호를 발생할 수 있다.
도 19는 본 발명의 하나의 실시예에 따른 듀티 보정 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 듀티 보정 방법은 다음과 같다.
1) 듀티-업 신호 및 듀티-다운 신호에 응답하여 입력 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생한다(S1).
2) 상기 출력 클럭신호를 지연시켜 지연 출력 클럭신호를 발생한다(S2).
3) 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생한다(S3).
4) 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시킨다(S4).
5) 상기 반전 지연 출력 클럭신호를 사용하여 상기 출력 클럭신호를 샘플링하여 샘플 데이터를 발생한다(S5).
6) 상기 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하고 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생한다 (S6).
도 20은 도 19의 듀티 보정 방법에 포함된 지연 출력 클럭신호를 발생하는 방법을 나타내는 흐름도이다. 도 20을 참조하면, 본 발명의 실시예에 따른 지연 출력 클럭신호를 발생하는 방법은 다음과 같다.
1) 상기 반전 지연 출력 클럭신호의 상승 에지(edge)에서 상기 출력 클럭신호를 샘플링하여 제 1 샘플 데이터를 발생한다(S21).
2) 제 1 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 지연시간을 조절한다(S22).
도 21은 도 19의 듀티 보정 방법에 포함된 출력 클럭신호의 듀티 비를 검출하는 방법을 나타내는 흐름도이다. 도 21을 참조하면, 본 발명의 실시예에 따른 출력 클럭신호의 듀티 비를 검출하는 방법은 다음과 같다.
1) 반전 지연 출력 클럭신호의 하강 에지(edge)에서 상기 출력 클럭신호를 샘플링하여 제 2 샘플 데이터를 발생한다 (S61).
2) 제 2 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비를 검출한다(S62).
본 발명의 실시예에 따른 듀티 사이클 보정(듀티 비 보정) 방법은 도 19 내지 도 21에 도시된 흐름도들에 따라 듀티 비 보정을 수행한다. 출력 클럭신호(CLKOUT)와 반전 지연 출력 클럭신호(CLKOUT_BD)가 동기화(locking)가 이루어지고 듀티 비가 50:50에 가까워지면, 검출 시점(DP)의 출력 클럭신호(CLKOUT)는 로직 하이 상태와 로직 로우 상태를 번갈아 가진다. 이와 같이, 출력 클럭신호(CLKOUT)의 로직 상태가 로직 하이 상태와 로직 로우 상태를 번갈아 가지면 듀티 보정이 완료된 것으로 볼 수 있다. 또한, 듀티 사이클 보정시간(예를 들면, 200 사이클)을 미리 정하고, 듀티 비 보정을 반복하여 수행하고 듀티 사이클 보정시간이 지나면 듀티 사이클 보정이 완료된 것으로 볼 수 있다.
본 발명은 클럭 발생 회로 및 클럭 발생 회로를 포함하는 반도체 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 듀티 보정 회로 110, 310, 410: 듀티 사이클 보정부
120, 320, 420: 듀티 검출부 121, 321: 지연 회로
122: 보간기 123: 지연 인에이블 회로
124, 125: 플립플롭 126, 326, 426: 제어 회로
127, 327, 427: 듀티 제어회로 128, 328, 428: 지연 제어회로
150: 듀티보정 코드 발생기 300, 400, 510: 지연동기루프 회로
324, 325, 424, 425: 플립플롭 340: 리플리카 경로
350: 위상 검출기 500: 반도체 장치
520: 내부 회로 INV1: 인버터
PS1: 위상 분리기

Claims (10)

  1. 듀티-업 신호 및 듀티-다운 신호에 응답하여 입력 클럭신호의 듀티 비를 보정하여 출력 클럭신호를 발생하는 듀티 사이클 보정부; 및
    상기 출력 클럭신호를 지연시켜 지연 출력 클럭신호를 발생하고, 상기 지연 출력 클럭신호의 위상을 반전시켜 반전 지연(inverted and delayed) 출력 클럭신호를 발생하고, 상기 반전 지연 출력 클럭신호에 상기 출력 클럭신호를 동기(locking)시키고, 상기 반전 지연 출력 클럭신호를 사용하여 상기 출력 클럭신호를 샘플링하여 샘플 데이터를 발생하고, 상기 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하고 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생하는 듀티 검출부를 포함하는 듀티 보정 회로.
  2. 제 1 항에 있어서, 상기 듀티 검출부는
    상기 반전 지연 출력 클럭신호의 상승 에지(edge)에서 상기 출력 클럭신호를 샘플링한 제 1 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 지연시간을 조절하고, 상기 반전 지연 출력 클럭신호의 하강 에지(edge)에서 상기 출력 클럭신호를 샘플링한 제 2 샘플 데이터의 논리 상태에 기초하여 상기 출력 클럭신호의 듀티 비(duty ratio)를 검출하는 것을 특징으로 하는 듀티 보정 회로.
  3. 제 1 항에 있어서, 상기 듀티 검출부는
    지연동기루프 회로의 지연 라인을 이용하여 상기 출력 클럭신호의 지연시간을 조절하는 것을 특징으로 하는 듀티 보정 회로.
  4. 제 1 항에 있어서, 상기 듀티 검출부는
    지연-업 신호, 지연-다운 신호에 응답하여 상기 출력 클럭신호를 지연시켜 상기 지연 출력 클럭신호를 발생하는 지연 회로;
    상기 지연 출력 클럭신호의 위상을 반전시켜 상기 반전 지연 출력 클럭신호를 발생하는 인버터;
    상기 반전 지연 출력 클럭신호의 하강 에지에 응답하여 상기 출력 클럭신호를 샘플링하고 제 1 샘플 데이터를 발생하는 제 1 플립플롭;
    상기 반전 지연 출력 클럭신호의 상승 에지에 응답하여 상기 출력 클럭신호를 샘플링하고 제 2 샘플 데이터를 발생하는 제 2 플립플롭;
    상기 제 1 및 제 2 샘플 데이터의 논리 상태들에 기초하여 상기 지연-업 신호, 상기 지연-다운 신호, 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생하는 제어 회로를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  5. 제 4 항에 있어서, 상기 제어 회로는
    상기 제 2 샘플 데이터의 논리 상태에 기초하여 상기 지연-업 신호, 상기 지연-다운 신호 및 출력 인에이블 신호를 발생하는 지연 제어회로; 및
    상기 출력 인에블신호 및 상기 제 1 샘플 데이터의 논리 상태에 기초하여 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생하는 듀티 제어회로를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  6. 제 4 항에 있어서, 상기 듀티 검출부는
    상기 제 2 샘플 데이터가 로직 로우 상태이면 지연-업 신호를 발생하여 상기 출력 클럭신호의 지연시간을 증가시키고, 상기 제 2 샘플 데이터가 로직 하이 상태이면 지연-다운 신호를 발생하여 상기 출력 클럭신호의 지연시간을 감소시키는 것을 특징으로 하는 듀티 보정 회로.
  7. 제 4 항에 있어서, 상기 듀티 검출부는
    상기 출력 인에이블 신호가 인에이블되고 상기 제 1 샘플 데이터가 로직 로우 상태이면 듀티-업 신호를 발생하여 상기 출력 클럭신호의 듀티 비를 증가시키고, 상기 출력 인에이블 신호가 인에이블되고 상기 제 1 샘플 데이터가 로직 하이 상태이면 듀티-다운 신호를 발생하여 상기 출력 클럭신호의 듀티 비를 감소시키는 것을 특징으로 하는 듀티 보정 회로.
  8. 제 4 항에 있어서,
    상기 지연 회로는 지연동기루프 회로의 지연 라인인 것을 특징으로 하는 듀티 보정 회로.
  9. 제 1 항에 있어서, 상기 듀티 검출부는
    지연-업 신호 및 지연-다운 신호에 응답하여 상기 출력 클럭신호를 지연시켜 상기 지연 출력 클럭신호를 발생하는 지연 회로;
    상기 지연 출력 클럭신호의 위상을 분리하여 상기 지연 출력 클럭신호 및 상기 지연 출력 클럭신호와 반대의 위상을 갖는 상기 반전 지연 출력 클럭신호를 발생하는 위상 분리기;
    상기 지연 출력 클럭신호에 응답하여 상기 출력 클럭신호를 샘플링하고 제 1 샘플 데이터를 발생하는 제 1 플립플롭;
    상기 반전 지연 출력 클럭신호에 응답하여 상기 출력 클럭신호를 샘플링하고 제 2 샘플 데이터를 발생하는 제 2 플립플롭;
    상기 제 1 및 제 2 샘플 데이터의 논리 상태들에 기초하여 상기 지연-업 신호, 상기 지연-다운 신호, 상기 듀티-업 신호 및 상기 듀티-다운 신호를 발생하는 제어 회로를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  10. 제 9 항에 있어서,
    상기 제 1 플립플롭은 상기 지연 출력 클럭신호의 상승 에지에 응답하여 상기 출력 클럭신호를 샘플링하고, 상기 제 2 플립플롭은 상기 반전 지연 출력 클럭신호의 상승 에지에 응답하여 상기 출력 클럭신호를 샘플링하는 것을 특징으로 하는 듀티 보정 회로.
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* Cited by examiner, † Cited by third party
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KR101326117B1 (ko) * 2013-06-25 2013-11-06 홍익대학교 산학협력단 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법
US10727826B2 (en) 2018-08-14 2020-07-28 Samsung Electronics Co., Ltd. Delay-locked loop circuit, semiconductor memory device, and methods of operating delay-locked loop circuit
CN117044108A (zh) * 2021-03-25 2023-11-10 高通股份有限公司 对pvt变化不敏感并且上升沿/下降沿相等的正交时钟生成的新型延迟单元

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