JP4809545B2 - 半導体不揮発性メモリ及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓｅａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下ＥＥＰＲＯＭと呼ぶ）に関する。また、本発明は、半導体不揮発性メモリを有する半導体装置に関する。
【０００２】
【従来の技術】
電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）は、半導体不揮発性メモリを代表するメモリとして知られている。ＥＥＰＲＯＭは不揮発性メモリであるから、他の半導体メモリを代表するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。このような特徴から、ＥＥＰＲＯＭを磁気ディスクあるいはＤＲＡＭといった様々なメモリの代替品として用いる動きが高まってきており、今後の発展が期待される。
【０００３】
ＥＥＰＲＯＭにおける情報の書き込みまたは消去は、各メモリトランジスタの浮遊ゲートへの電荷注入または引き抜きにより行なう。記憶情報は、浮遊ゲートに蓄積された電荷量に応じたしきい値電圧で区別する。従って、ＥＥＰＲＯＭの記憶情報を正確に読み出すためには、書き込み後または消去後のしきい値電圧制御が重要である。なお、本明細書では、メモリトランジスタの浮遊ゲートに電子を注入し、しきい値電圧を増大させることを書き込みと呼ぶ。また、メモリトランジスタの浮遊ゲートから電子を引き抜き、しきい値電圧を減少させることを消去と呼ぶ。
【発明が解決しようとする課題】
【０００４】
ＥＥＰＲＯＭを構成する個々のメモリトランジスタにおいて、同一の印加電圧及び同一の時間で書き込みまたは消去を行なった場合でも、書き込みまたは消去後のしきい値電圧は個々のメモリトランジスタにより異なる。これは、メモリトランジスタの書き込みまたは消去速度が、個々のメモリトランジスタにより異なるためである。書き込みまたは消去後のしきい値電圧が、所定の範囲内に収まっていない場合は、誤った情報が読み出されることになる。
【０００５】
図２（Ａ）は、メモリトランジスタに書き込みを行なった場合における書き込み時間としきい値電圧との関係である。書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢとを示した。書き込み時間をｔ０に設定すると、所定のしきい値電圧Ｖｔｈ付近に書き込み後のしきい値電圧が分布する。このため、メモリトランジスタの情報を正確に読み出すには、しきい値電圧の分布幅Ｄ０を踏まえた読み出し電圧の選択が必要である。
【０００６】
書き込みまたは消去後のしきい値電圧の分布幅が大きいと、読み出し電圧を選択できる範囲が狭くなる。正確に情報を読み出すためには、各記憶状態のしきい値電圧の間隔を広げる必要があり、書き込み時間または消去時間の増大を招く。また、書き込み時または消去時の消費電力も増加する。これは、３値以上の情報を記憶する多値のメモリトランジスタにおいては、さらに深刻な問題である。そのため、書き込みまたは消去後のしきい値電圧の分布幅を小さくする工夫がなされている。
【０００７】
例えば製造工程の改善を行ない、均一な特性のメモリトランジスタを製造することで、書き込みまたは消去後のしきい値電圧の分布幅を小さくできる。これは、図２（Ｂ）に示すように、書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢとの書き込み速度差を小さくすることに対応する。書き込み時間をｔ１に設定すると、所定のしきい値電圧Ｖｔｈ付近に書き込み後のしきい値電圧が分布する。この場合の書き込み後のしきい値電圧の分布幅Ｄ１は、図２（Ａ）における分布幅Ｄ０よりも小さくなる。しかし、メモリトランジスタの特性を均一にするための製造工程の改善点は多岐に渡り、製造工程の改善のみでしきい値電圧の分布幅を小さくするには限界がある。
【０００８】
製造工程の改善と同時に、回路的に書き込みまたは消去時間を補正することで、書き込みまたは消去後のしきい値電圧の分布幅をさらに小さくできる。これは、メモリトランジスタのしきい値電圧を逐一確認しながら書き込みまたは消去を行ない、所定の範囲内にしきい値電圧が収まるまで書き込みまたは消去を行なうという方法である。この方法をベリファイ書き込みまたはベリファイ消去と呼ぶ。
【０００９】
ベリファイ書き込みを行なった場合における、書き込み時間としきい値電圧との関係を、図２（Ｃ）に示す。書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢとの書き込み速度は、図２（Ｂ）と各々同じである。Ｗで示した書き込み動作を行なう期間と、Ｖで示した読み出し動作及びしきい値電圧の判定を行なう期間とを交互に繰り返す。読み出したしきい値電圧が所定のしきい値電圧Ｖｔｈを越えた時には書き込み動作は行なわない。書き込み時間ｔ２Ａ及びｔ２Ｂで、メモリトランジスタＡ及びメモリトランジスタＢは各々書き込みが終了する。この場合、書き込み後のしきい値電圧の分布幅Ｄ２は、Ｄ１より小さくできる。しかし、読み出し動作及びしきい値電圧の判定を行なうため、書き込み時間が増大するという欠点がある。
【００１０】
本発明は、上記問題を鑑みなされたもので、高速且つ低消費電力の書き込みまたは消去を行なうことができ、且つ書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタを提供することを課題とする。
【００１１】
【課題を解決するための手段】
本発明では、浮遊ゲートに蓄積された電荷量が特定の値に達すると、チャネル領域の一部がオフになる特性を有するメモリトランジスタにより、高速且つ低消費電力の書き込みまたは消去を自己収束的に行なう。これにより、書き込み後または消去後において、しきい値電圧の狭い分布幅を実現する。
【００１２】
本発明では、メモリトランジスタのチャネル領域を、書き込み制御領域と、書き込み領域との二つの領域に分割する。書き込み制御領域と、書き込み領域とではしきい値電圧が異なる。書き込み動作時における浮遊ゲートへの電荷注入は、書き込み領域のみで行なう。電荷注入により、浮遊ゲートに蓄積された電荷量が特定の値に達すると、書き込み制御領域がオフになる。この特性を書き込み動作のスイッチとして利用し、書き込みを自動的に停止する。
【００１３】
図３（Ｃ）は、本発明におけるメモリトランジスタで書き込みを行なった場合の書き込み時間としきい値電圧（書き込み領域）との関係である。また、図３（Ａ）及び図３（Ｂ）は、従来の技術で説明した一定時間の書き込み及びベリファイ書き込みの場合であり、図２（Ｂ）及び図２（Ｃ）と各々同じである。図３（Ｃ）において、書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢの書き込み速度は、図３（Ａ）及び（Ｂ）と各々同じである。図３（Ｃ）において、書き込み領域のしきい値電圧が所定のしきい値電圧Ｖｔｈに達すると、書き込みは自動的に停止する。書き込み時間ｔ３Ａ及びｔ３Ｂで、メモリトランジスタＡ及びメモリトランジスタＢは各々書き込みが終了する。
【００１４】
図３（Ｃ）に示したように、本発明におけるメモリトランジスタでは、書き込み後のしきい値電圧の分布幅Ｄ３は、書き込み制御領域と書き込み領域とのしきい値電圧差の分布幅程度となる。そのため、個々のメモリトランジスタの書き込み速度差には依存しない。従って、書き込み後のしきい値電圧の分布幅Ｄ３は、図３（Ａ）に示した一定時間の書き込み後のしきい値電圧の分布幅Ｄ１より小さくできる。またベリファイ書き込みと比較して、読み出し動作及びしきい値電圧の判定を行なわずに済むため、消費電力及び書き込み時間に関して、本発明におけるメモリトランジスタの書き込みが優れている。
【００１５】
本明細書で開示する発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリトランジスタにより構成された半導体不揮発性メモリであって、
前記チャネル領域は書き込み制御領域と、書き込み領域と、からなり、
書き込み時に、前記書き込み制御領域から前記浮遊ゲートへの電荷注入が遮断される手段と、前記書き込み領域から前記浮遊ゲートへ電荷注入を行なう手段と、前記書き込み領域から前記浮遊ゲートへの電荷注入を停止する手段とを有することを特徴とする。
【００１６】
上記構成において、前記書き込み制御領域に積層された前記第一の絶縁膜の厚さは、前記書き込み領域に積層された前記第一の絶縁膜の厚さより厚いことが好ましい。
【００１７】
また、上記構成において、前記書き込み制御領域と、前記書き込み領域とでは、添加されている不純物濃度が異なることが好ましい。
【００１８】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリトランジスタにより構成された半導体不揮発性メモリであって、
前記チャネル領域は消去制御領域と、消去領域と、からなり、
消去時に、前記浮遊ゲートから前記消去制御領域への電荷引き抜きを遮断する手段と、前記浮遊ゲートから前記消去領域へ電荷を引き抜く手段と、前記浮遊ゲートから前記消去領域への電荷引き抜きを停止する手段とを有することを特徴とする。
【００１９】
上記構成において、前記消去制御領域に積層された前記第一の絶縁膜の厚さは、前記消去領域に積層された前記第一の絶縁膜の厚さより厚いことが好ましい。
【００２０】
また、上記構成において、前記消去制御領域と、前記消去領域とでは、添加されている不純物濃度が異なることが好ましい。
【００２１】
また、上記構成において、前記メモリトランジスタは、多値の情報を記憶していても良い。
【００２２】
また、上記構成において、前記メモリトランジスタは単結晶半導体基板、絶縁表面を有する基板、ＳＯＩ基板のいずれか一つの基板上に形成されていても良い。
【００２３】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる書き込み制御メモリトランジスタ及び書き込みメモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
書き込み時に、前記書き込み制御メモリトランジスタのチャネル領域から前記浮遊ゲートへの電荷注入を遮断する手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへ電荷注入を行なう手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへの電荷注入を停止する手段とを有することを特徴とする。
【００２４】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる書き込み制御メモリトランジスタ及び書き込みメモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタとではしきい値電圧差があり、
書き込み時に、前記書き込み制御メモリトランジスタのチャネル領域から前記浮遊ゲートへの電荷注入を遮断する手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへ電荷注入を行なう手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへの電荷注入を停止する手段とを有し、
前記しきい値電圧差と、書き込み時のメモリセルへの印加電圧と、により一意的に決まる特定の値に浮遊ゲート中の電荷量が達すると、前記浮遊ゲートへの電荷注入が自動的に停止する機能を有することを特徴とする。
【００２５】
上記構成において、前記書き込み制御メモリトランジスタにおける前記第一の絶縁膜の厚さは、前記書き込みメモリトランジスタにおける前記第一の絶縁膜の厚さより厚いことが好ましい。
【００２６】
また、上記構成において、前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタとでは、チャネル領域に添加されている不純物濃度が異なることが好ましい。
【００２７】
また、上記構成において、前記書き込みメモリトランジスタは、多値の情報を記憶していても良い。
【００２８】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる消去制御メモリトランジスタ及び消去メモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記消去制御メモリトランジスタと、前記消去メモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
消去時に、前記浮遊ゲートから前記消去制御メモリトランジスタのチャネル領域への電荷引き抜きを遮断する手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域へ電荷を引き抜く手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域への電荷引き抜きを停止する手段とを有することを特徴とする。
【００２９】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる消去制御メモリトランジスタ及び消去メモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記消去制御メモリトランジスタと、前記消去メモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
前記消去制御メモリトランジスタと、前記消去メモリトランジスタとではしきい値電圧差があり、
消去時に、前記浮遊ゲートから前記消去制御メモリトランジスタのチャネル領域への電荷引き抜きを遮断する手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域へ電荷を引き抜く手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域への電荷引き抜きを停止する手段とを有し、
前記しきい値電圧差と、消去時のメモリセルへの印加電圧と、により一意的に決まる特定の値に浮遊ゲート中の電荷量が達すると、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域への電荷引き抜きが自動的に停止する機能を有することを特徴とする。
【００３０】
上記構成において、前記消去制御メモリトランジスタにおける前記第一の絶縁膜の厚さは、前記消去メモリトランジスタにおける前記第一の絶縁膜の厚さより厚いことが好ましい。
【００３１】
また、上記構成において、前記消去制御メモリトランジスタと、前記消去メモリトランジスタとでは、チャネル領域に添加されている不純物濃度が異なることが好ましい。
【００３２】
また、上記構成において、前記消去メモリトランジスタは、多値の情報を記憶していても良い。
【００３３】
また、上記構成において、前記メモリセルは単結晶半導体基板、絶縁表面を有する基板、ＳＯＩ基板のいずれか一つの基板上に形成されていても良い。
【００３４】
また、上記構成からなる半導体不揮発性メモリを記録媒体として電子機器に組み込むことが有効である。
【００３５】
【発明の実施の形態】
本実施の形態では、本発明のメモリトランジスタの代表的な素子構造及び動作方法を説明する。
【００３６】
（実施の形態１）
本発明における第一の実施の形態に係わるメモリトランジスタの一例として、書き込みが自己収束するＮ型メモリトランジスタについて説明する。図１（Ａ）は、本実施の形態に係わるメモリトランジスタの平面図、図１（Ｂ）は、図１（Ａ）中のＡ−Ａ'線に沿う断面図、図１（Ｃ）は、図１（Ａ）中のＢ−Ｂ'線に沿う断面図、図１（Ｄ）は回路記号である。
【００３７】
図１（Ａ）、（Ｂ）及び（Ｃ）において、単結晶基板１０１上にチャネル領域１０２、ソース領域１０３及びドレイン領域１０４が形成されている。チャネル領域１０２、ソース領域１０３及びドレイン領域１０４を合わせて活性層と呼ぶ。活性層は単結晶基板１０１上に形成された素子分離領域１０５に囲まれている。チャネル領域１０２は書き込み制御領域１０６と、書き込み領域１０７と、から構成されている。ソース領域１０３及びドレイン領域１０４は、Ｎ型不純物領域であり、単結晶基板１０１に砒素又はリンを添加することで形成される。
【００３８】
活性層の上には第一の絶縁膜（トンネル酸化膜）１０８が積層されている。トンネル酸化膜１０８の上には浮遊ゲート１０９が形成されている。浮遊ゲート１０９の上には第二の絶縁膜１１０が積層されている。第二の絶縁膜１１０の上には制御ゲート１１１が形成されている。
【００３９】
図１に示すように、本実施の形態に係わるメモリトランジスタは、従来の浮遊ゲート型メモリトランジスタと同様に、チャネル領域１０２−制御ゲート１１１間に浮遊ゲート１０９を挿入した構成をしている。本実施の形態に係わるメモリトランジスタの特徴は、書き込み領域１０７におけるトンネル酸化膜１０８を、書き込み制御領域１０６におけるトンネル酸化膜１０８より薄く形成している点である。これにより、実質的に書き込み領域１０７からのみ、浮遊ゲート１０９への電荷注入が行なわれることになる。
【００４０】
また、書き込み制御領域１０６及び書き込み領域１０７において、トンネル酸化膜１０８の膜厚差及びチャネル領域１０２に添加する不純物濃度差により、しきい値電圧差を設けている。浮遊ゲート１０９に電荷が蓄積されていない状態でのしきい値電圧は、書き込み制御領域１０６ではＶｔｈｃ０、書き込み領域１０７ではＶｔｈｔ０とする。本実施の形態では、以下Ｖｔｈｃ０は４Ｖ、Ｖｔｈｔ０は０Ｖとする。一般に、Ｖｔｈｃ０＞Ｖｔｈｔ０であれば良い。
【００４１】
続いて、本実施の形態に係わるメモリトランジスタの書き込み動作、読み出し動作及び消去動作について説明する。本実施の形態では、書き込みをホットエレクトロン注入、消去をトンネル電流により行なう場合を示す。なお、書き込み後の状態を"１"とし、書き込み領域１０７のしきい値電圧は５.８Ｖ〜６.２Ｖとする。浮遊ゲートに電荷が蓄積されていない状態または消去後の状態を"０"とし、書き込み領域１０７のしきい値電圧は−３Ｖ〜０Ｖとする。以下、図１に示した回路記号を用いて説明する。なお、書き込み動作、消去動作及び読み出し動作における動作電圧（制御ゲート電位ＶＣＧ、ドレイン電位ＶＤ及びソース電位ＶＳ）の一例を表１にまとめる。勿論、表１の動作電圧は一例であって、動作電圧は表１の値に限定されるものではない。また、書き込みを行なう前のメモリトランジスタは"０"の状態とする。
【００４２】
【表１】
【００４３】
書き込み動作を行なう場合は、まずソース領域１０３（端子Ｓ）をＧＮＤに接続する。制御ゲート１１１（ＣＧ）及びドレイン領域１０４（端子Ｄ）には、各々正電位ＶＣＧ（ここでは１０Ｖとする）及びＶＤ（ここでは８Ｖとする）を印加する。
【００４４】
上記の電位を印加すると、ドレイン領域１０４近傍で発生したホットエレクトロンが浮遊ゲート１０９に注入され、次第に書き込み制御領域１０６及び書き込み領域１０７におけるしきい値電圧が上昇する。そして、書き込み制御領域１０６のしきい値電圧ＶｔｈｃがＶＣＧに等しく（本実施の形態では１０Ｖ）なった瞬間、書き込み制御領域１０６のチャネルが閉じる。この時、メモリトランジスタのソース１０３−ドレイン１０４間に電流が流れなくなり、ドレイン領域１０４近傍でホットエレクトロンが発生しなくなる。従って、浮遊ゲート１０９へ電荷が注入されなくなる。このようにして、書き込みが自己収束的に終わる。なお、書き込み後の書き込み領域のしきい値電圧Ｖｔｈｔは、Ｖｔｈｔ＝Ｖｔｈｔ０−Ｖｔｈｃ０＋ＶＣＧで表され、本実施の形態では６Ｖである。
【００４５】
以上の様に、本明細書における第一の実施の形態に係わるメモリトランジスタでは、自己収束的に書き込み時のしきい値電圧制御ができる。書き込み後のしきい値電圧の分布幅は、個々のメモリトランジスタにおける書き込み速度差には依存しない。書き込み後のしきい値電圧の分布幅は、書き込み制御領域と書き込み領域とのしきい値電圧差（Ｖｔｈｔ０−Ｖｔｈｃ０）の分布幅程度の狭い分布幅が実現される。また、このように、読み出し動作によるしきい値電圧の確認を行なわずに書き込み動作が行なえるため、ベリファイ書き込みより、書き込み時間及び消費電力に関して優れたメモリトランジスタが実現できる。
【００４６】
読み出し動作を行なう場合は、端子ＳをＧＮＤに接続し、端子ＣＧには５Ｖを印加する。さらに、端子Ｄに微小な正電位（ここでは１Ｖ）を印加する。ここで、メモリトランジスタが"０"の場合は、メモリトランジスタはオンとなり、ソース−ドレイン間に電流が流れる。一方、メモリトランジスタが"１"の場合は、メモリトランジスタはオフとなり、ソース−ドレイン間に電流が流れない。このように、ソース−ドレイン間に流れる電流により、メモリトランジスタの記憶情報を読み出すことができる。
【００４７】
また、消去動作を行なう場合は、端子Ｓを電気的に浮遊状態にし、端子ＤをＧＮＤに接続する。端子ＣＧに負の高電位（ここでは−２０Ｖとする）を印加すると、浮遊ゲート１０９からドレイン領域１０４にトンネル電流が流れ、電荷が引き抜かれる。
【００４８】
なお、上記の動作電圧は一例であり、これらの値に限らない。
【００４９】
本実施の形態では、書き込みが自己収束するＮ型メモリトランジスタについて説明したが、消去が自己収束するＰ型メモリトランジスタとすることも可能である。この場合、チャネル領域は消去領域と消去制御領域とから構成し、消去領域のしきい値電圧が、消去制御領域のしきい値電圧よりも高くなるように形成すれば良い。さらに、消去領域のトンネル酸化膜厚が、消去制御領域のトンネル酸化膜厚よりも薄くなるように形成すれば良い。なお、第二の実施の形態に示すように、書き込み方式は、ホットエレクトロン注入に限らず、トンネル電流にすることも可能である。
【００５０】
このように、本実施の形態に示した構成により、高速且つ低消費電力の書き込みまたは消去が自己収束的に行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタが実現できる。
【００５１】
（実施の形態２）
次に、本発明における第二の実施の形態に係わるメモリセルの一例として、書き込みが自己収束するＮＮ型メモリセルについて説明する。図４（Ａ）は、本実施の形態に係わるメモリセルの平面図、図４（Ｂ）は、図４（Ａ）中のＡ−Ａ'線に沿う断面図、図４（Ｃ）は、図４（Ａ）中のＢ−Ｂ'線に沿う断面図、図４（Ｄ）は回路記号である。なお、二つのＮ型メモリトランジスタから構成されるメモリセルのことをＮＮ型メモリセルと呼ぶ。同様に、二つのＰ型メモリトランジスタから構成されるメモリセルのことをＰＰ型メモリセルと呼ぶ。
【００５２】
図４（Ａ）、（Ｂ）及び（Ｃ）において、単結晶基板４０１上に書き込み制御メモリトランジスタ４０２と、書き込みメモリトランジスタ４０３と、からなるメモリセルが形成されている。ここで、書き込み制御メモリトランジスタ４０２はチャネル領域４０４と、ソース領域４０５と、ソース／ドレイン領域４０６とから形成されている。また、書き込みメモリトランジスタ４０３はチャネル領域４０７と、ソース／ドレイン領域４０６と、ドレイン領域４０８とから形成されている。チャネル領域４０４及び４０７と、ソース領域４０５と、ソース／ドレイン領域４０６と、ドレイン領域４０６とを合わせて活性層と呼ぶ。活性層は単結晶基板４０１上に形成された素子分離領域４０９に囲まれている。ソース領域４０５、ソース／ドレイン領域４０６及びドレイン領域４０８はＮ型不純物領域であり、単結晶基板４０１に砒素またはリンを添加することで形成される。
【００５３】
書き込み制御メモリトランジスタ４０２のチャネル領域４０４及び書き込みメモリトランジスタ４０３のチャネル領域４０７の上には第一の絶縁膜（トンネル酸化膜）４１０が積層されている。トンネル酸化膜４１０の上には、書き込み制御メモリトランジスタ４０２のチャネル領域４０４及び書き込みメモリトランジスタ４０３のチャネル領域４０７と重なるように電荷蓄積層（浮遊ゲート）４１１が形成されている。浮遊ゲート４１１の上には第二の絶縁膜４１２が積層されている。第二の絶縁膜４１２の上には制御ゲート４１３が形成されている。
【００５４】
図４に示すように、従来の浮遊ゲート型メモリトランジスタと同様に、チャネル領域４０４−制御ゲート４１３間及びチャネル領域４０７−制御ゲート４１３間に浮遊ゲート４１１を挿入した２つのメモリトランジスタにより、本実施の形態に係わるメモリセルは構成されている。なお、書き込みメモリトランジスタ４０３におけるトンネル酸化膜４１０は、書き込み制御メモリトランジスタ４０２におけるトンネル酸化膜４１０より薄く形成されている。従って、書き込み動作時には、実質的に書き込みメモリトランジスタ４０３においてのみ、電荷注入が行なわれる。
【００５５】
また、書き込み制御メモリトランジスタ４０２及び書き込みメモリトランジスタ４０３におけるトンネル酸化膜厚差と、チャネル領域４０４及びチャネル領域４０７に添加する不純物濃度の差とにより、しきい値電圧差を設けている。浮遊ゲート４１１に電荷が蓄積されていない状態でのメモリトランジスタのしきい値電圧を、書き込み制御メモリトランジスタ４０２ではＶｔｈｃ０、書き込みメモリトランジスタ４０３ではＶｔｈｔ０とする。ここでは一例として、Ｖｔｈｃ０を５Ｖ、Ｖｔｈｔ０を０Ｖとする。一般に、Ｖｔｈｃ０＞Ｖｔｈｔ０であれば良い。
【００５６】
続いて、本実施の形態に係わるメモリトランジスタの書き込み動作、読み出し動作及び消去動作について説明する。本実施の形態では、書き込み及び消去をトンネル電流により行なう場合を示す。なお、書き込み後の状態を"１"とし、書き込みメモリトランジスタ４０３のしきい値電圧は４.８Ｖ〜５.２Ｖとする。浮遊ゲートに電荷が蓄積されていない状態または消去後の状態を"０"とし、書き込みメモリトランジスタ４０３のしきい値電圧は−３Ｖ〜０Ｖとする。以下、図４に示した回路記号を用いて説明する。なお、書き込み動作、読み出し動作及び消去動作における動作電圧（制御ゲート電位ＶＣＧ、ドレイン電位ＶＤ及びソース電位ＶＳ）の一例を表２にまとめる。勿論、表２の動作電圧は一例であって、動作電圧は表２の値に限定されるものではない。また、書き込みを行なう前のメモリトランジスタは"０"の状態とする。
【００５７】
【表２】
【００５８】
書き込み動作を行なう場合は、まず書き込み制御メモリトランジスタ４０２のソース領域４０５（端子Ｓ）に適当な負電位ＶＳ（ここでは−１０Ｖ）を印加する。制御ゲート４１３（端子ＣＧ）には適当な電位ＶＣＧ（ここでは０Ｖ）を印加し、書き込みメモリトランジスタ４０３のドレイン領域４０８（端子Ｄ）は浮遊状態とする。
【００５９】
上記の電位を印加すると、書き込み制御メモリトランジスタ４０２はオンとなり、ソース／ドレイン領域４０６から書き込みメモリトランジスタ４０３のトンネル酸化膜４１０を介して浮遊ゲート４１１へ電荷が注入する。電荷注入により、次第に書き込み制御メモリトランジスタ４０２及び書き込みメモリトランジスタ４０３のしきい値電圧が上昇する。そして、書き込み制御メモリトランジスタ４０２のしきい値電圧ＶｔｈｃがＶＣＧ−ＶＳに等しく（本実施の形態では１０Ｖ）なった瞬間、書き込み制御メモリトランジスタ４０２のチャンネルが閉じる（オフ状態になる）。この時、ソース領域４０５−浮遊ゲート４１１間に電位差がかかるが、トンネル電流は流れない。また、ソース／ドレイン領域４０６−浮遊ゲート４１１間には電位差がほとんどかからないので、トンネル電流は流れない。従って、浮遊ゲート４１１に電荷が注入されなくなる。このようにして、書き込みが自己収束的に停止する。なお、書き込み後の書き込みメモリトランジスタ４０３のしきい値電圧Ｖｔｈｔは、Ｖｔｈｔ＝Ｖｔｈｔ０−Ｖｔｈｃ０＋ＶＣＧ−ＶＳで表され、本実施の形態では５Ｖである。
【００６０】
上記の様に、本明細書における第二の実施の形態に係わるメモリセルでは、自己収束的に書き込み時のしきい値電圧制御ができる。書き込み後のしきい値電圧の分布幅は、個々のメモリトランジスタにおける書き込み速度差には依存しない。書き込み後のしきい値電圧の分布幅は、書き込み制御領域と書き込み領域とのしきい値電圧差の分布幅程度の狭い分布幅が実現される。読み出し動作による確認を行なわずに書き込み動作が行なえるため、ベリファイ書き込みより、消費電力及び書き込み時間に関して優れたメモリトランジスタが実現できる。
【００６１】
読み出し動作を行なう場合は、端子ＳをＧＮＤに接続し、端子ＣＧには７Ｖを印加する。さらに、端子Ｄに微小な正電位（ここでは１Ｖ）を印加する。ここで、メモリトランジスタが"０"の場合は、メモリトランジスタはオンとなり、ソース−ドレイン間に電流が流れる。一方、メモリトランジスタが"１"の場合は、メモリトランジスタはオフとなり、ソース−ドレイン間に電流が流れない。このように、ソース−ドレイン間に流れる電流により、メモリトランジスタの記憶情報を読み出すことができる。
【００６２】
また、消去動作を行なう場合は、端子Ｓを電気的に浮遊状態にし、端子ＤをＧＮＤに接続する。端子ＣＧに負の高電位（ここでは−１５Ｖ）を印加すると、浮遊ゲート３１１−ドレイン領域４０８間にトンネル電流が流れ、電荷が引き抜かれる。
【００６３】
なお、上記の動作電圧は一例であり、これらの値に限らない。
【００６４】
本実施の形態に示した構成は、第一の実施の形態で示した構成に対して、同一設計ルールで作成した場合には、サイズが大きくなり、集積密度の点では不利である。しかし、チャネル長が制御しやすい等、素子ばらつきを低減することができる。
【００６５】
本実施の形態では、書き込みが自己収束するＮＮ型メモリセルについて説明したが、消去が自己収束するＰＰ型メモリセルを構成することも可能である。この場合、メモリセルは消去メモリトランジスタと消去制御メモリトランジスタとから構成し、消去メモリトランジスタのしきい値電圧が、消去制御メモリトランジスタのしきい値電圧より高くなるように形成すれば良い。さらに、消去メモリトランジスタのトンネル酸化膜厚が、消去制御メモリトランジスタのトンネル酸化膜厚より薄くなるように形成すれば良い。また、第一の実施の形態に示したように、書き込み方式は、トンネル電流に限らず、ホットエレクトロン注入とすることも可能である。
【００６６】
このように、本実施の形態に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリセルが実現できる。
【００６７】
【実施例】
（実施例１）
本実施例では、第一の実施の形態に示した構成からなる書き込みが自己収束するΝ型メモリトランジスタの製造方法について説明する。
【００６８】
図５（Ａ）〜（Ｅ）及び図６（Ａ）〜（Ｅ）は、各々前記第一の実施の形態に係わる書き込みが自己収束するΝ型メモリトランジスタの製造工程毎に示した断面図である。これらの断面は、図１（Ａ）中のＢ−Ｂ'線に沿っている。なお、図５及び図６で、共通な部位には、共通の符号を用いる。
【００６９】
まず、図５（Ａ）に示すように、単結晶基板５０１上に素子分離領域５０２を、ＬＯＣＯＳ法により形成する。なお、素子分離領域５０２は、トレンチ埋め込み領域や、他の公知の方法により形成した領域でも良い。また、単結晶基板５０１を用いる代わりに、絶縁表面を有する基板上に形成した半導体薄膜、ＳＯＩ基板を用いても良い。これらの場合は、活性層をパターニングするエッチング工程により、同時に素子分離領域が形成される。
【００７０】
次に、図５（Ｂ）に示すように、犠牲酸化膜５０３として二酸化シリコン膜をＣＶＤ装置により５００Å成膜する。ここで、メモリトランジスタのしきい値をノーマリオフ側にシフトさせるために、第一回目のチャネルドープを行なう。第一回目のチャネルドープはＰ型不純物元素（本実施例ではボロン）を活性層５０４に添加する。ボロンの濃度は、書き込み領域５０５におけるしきい値電圧の設計値に応じて、１×１０17ａｔｏｍ／ｃｍ3〜１×１０19ａｔｏｍ／ｃｍ3となるように調節すれば良い。
【００７１】
次に、図５（Ｃ）に示すように、書き込み領域５０５のパターンに応じたフォトレジスト５０６をマスクとして、第二回目のチャネルドープを行なう。第二回目のチャネルドープはＰ型不純物元素（本実施例ではボロン）を活性層５０４に添加する。ボロンの濃度は、書き込み制御領域５０７におけるしきい値電圧の設計値に応じて、１×１０17ａｔｏｍ／ｃｍ3〜１×１０19ａｔｏｍ／ｃｍ3となるように調節すれば良い。
【００７２】
不純物元素の添加濃度を変えることで、書き込み領域５０５と書き込み制御領域５０７とのしきい値電圧差を設定できる。なお、後のトンネル酸化膜形成工程において、書き込み領域５０５と書き込み制御領域５０７とのトンネル酸化膜厚を変えることでも、しきい値電圧差を設けることはできる。しかし、本実施例では、しきい値電圧差の緻密な制御が可能であるチャネルドープにより、しきい値電圧差の設定を行なう。
【００７３】
以上のようにして、不純物元素の添加工程が終了したら、ファーネスアニール、レーザーアニール、ランプアニール等のうちいずれかの工程、もしくはそれらの工程を組み合わせた工程により、不純物元素の活性化を行なう。それと同時に添加工程で受けた活性層の損傷も修復される。本実施例では、８００℃窒素雰囲気中で１時間熱処理を行った。熱活性化後は、犠牲酸化膜５０３を除去する。
【００７４】
次に、図５（Ｄ）に示すように、トンネル酸化膜５０８を酸素雰囲気中で第一の熱酸化工程により形成する。トンネル酸化膜５０８の厚さは、書き込み制御領域におけるトンネル酸化膜厚の設計値から、後の第二の熱酸化工程におけるトンネル酸化膜厚の増加分を差し引いた厚さに形成しておく。本実施例では３００Åの厚さに形成する。
【００７５】
次に、図５（Ｅ）に示すように、書き込み領域５０５のパターンに応じたフォトレジスト５０９を形成する。フォトレジスト５０９をマスクとして用い、書き込み領域５０５のトンネル酸化膜５０８を除去し、図６（Ａ）に示すように形成する。
【００７６】
続いて、図６（Ｂ）に示すように、再び酸素雰囲気中で第二の熱酸化工程を行ない、トンネル酸化膜５０８を形成する。ここで、書き込み領域の酸化膜厚を設計値に形成する。本実施例では１００Åの厚さに形成する。なお、書き込み領域以外のトンネル酸化膜厚も、この熱酸化により増加するが、書き込み領域の酸化膜厚よりは増加しない。トンネル酸化膜厚は、本発明におけるメモリトランジスタの書き込み動作時の印加電圧に関係する。実施者は適宜、仕様に合わせてトンネル酸化膜厚を決定すれば良い。
【００７７】
次に、図示しないが、導電性薄膜を成膜して、浮遊ゲート６０１の形成パターンに応じたフォトレジストを形成する。次いで、このフォトレジストをマスクに用いて、ＲＩＥ装置もしくはＩＣＰ装置などにより導電性薄膜の異方性エッチングを行ない、図６（Ｃ）に示すように、浮遊ゲート６０１を形成する。ここで、導電性薄膜は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例では、タングステン薄膜を用いた。
【００７８】
続いて、図６（Ｄ）に示すように、第二の絶縁膜６０２を形成する。第二の絶縁膜６０２は、二酸化シリコン薄膜でも良いし、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常ＯＮＯ膜と呼ばれる積層膜でも良い。本実施例では二酸化シリコン薄膜を５００Å成膜した。
【００７９】
そして、導電性薄膜の成膜、制御ゲート６０３のパターンに応じたフォトレジスト形成、フォトレジストをマスクとした導電性薄膜のエッチング、を順に行ない、図６（Ｄ）に示すように、制御ゲート６０３を形成する。ここで、導電性薄膜は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例ではタングステン薄膜を用いた。
【００８０】
この後、図６（Ｅ）に示すように、浮遊ゲート６０１及び制御ゲート６０３をマスクとして、Ｎ型不純物元素の添加を行ない、ソース領域６０４及びドレイン領域６０５を形成する。本実施例ではＮ型不純物元素としてリンを活性層５０４に添加する。リンの濃度は１×１０20ａｔｏｍ／ｃｍ3〜１×１０22ａｔｏｍ／ｃｍ3となるように調節すれば良い。なお、活性層５０４でソース領域６０４及びドレイン領域６０５以外の部分がチャネル領域６０６となる。
【００８１】
また、ドレイン領域６０５への不純物打ち込みをソース領域６０４より高エネルギーで行ない、ドレイン領域６０５の接合深さをソース領域６０４より深く形成することによって、ドレイン領域６０５−浮遊ゲート６０１間にオーバーラップ領域を形成しても良い。
【００８２】
この後、特に図示しないが、周知の製造方法にしたがって、層間膜、コンタクトホール、金属配線層を形成することで、本発明の第一の実施例に係わるＮ型メモリトランジスタが完成する。
【００８３】
なお、本実施例では書き込みが自己収束するΝ型メモリトランジスタの製造方法について説明したが、消去が自己収束するＰ型メモリトランジスタの製造方法についても同様の方法を用いることが可能である。Ｐ型メモリトランジスタを製造する場合には、活性層にＰ型不純物元素を添加してソース領域及びドレイン領域を形成すれば良い。
【００８４】
また、本実施例に示した製造方法は、第二の実施の形態に示した書き込みが自己収束するＮＮ型メモリセルについても同様に適用することができる。さらに、消去が自己収束するＰＰ型メモリセルについても同様に適用することができる。
【００８５】
このように、本実施例に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタもしくはメモリセルを製造することができる。
【００８６】
（実施例２）
本実施例では、第一の実施の形態に示したＮ型メモリトランジスタを、３値以上の多値情報を記憶するメモリトランジスタとして用いる場合の書き込み動作、読み出し動作及び消去動作について説明する。本実施例では、書き込みをホットエレクトロン注入、消去をトンネル電流により行ない、４値の情報を記憶する場合を示す。
【００８７】
以下、図１に示した回路記号を用いて説明する。浮遊ゲート１０９に電荷が蓄積されていない状態でのしきい値電圧は、書き込み制御領域１０６ではＶｔｈｃ０、書き込み領域１０７ではＶｔｈｔ０とする。本実施例では、以下Ｖｔｈｃ０は４Ｖ、Ｖｔｈｔ０は０Ｖとする。一般に、Ｖｔｈｃ０＞Ｖｔｈｔ０であれば良い。また、浮遊ゲートに電荷が蓄積されていない状態または消去後の状態を"０"とし、書き込み領域のしきい値電圧は−３Ｖ〜０Ｖとする。さらに、書き込み後の状態を"１"、"２"及び"３"とし、書き込み領域のしきい値電圧は各々５.８Ｖ〜６.２Ｖ、６.８Ｖ〜７.２Ｖ、７.８Ｖ〜８.２Ｖ、とする。
【００８８】
書き込み動作、消去動作及び読み出し動作における動作電圧（制御ゲート電位ＶＣＧ、ドレイン電位ＶＤ及びソース電位ＶＳ）の一例を表３にまとめる。勿論、表３の動作電圧は一例であって、動作電圧は表３の値に限定されるものではない。また、書き込みを行なう前のメモリトランジスタは"０"の状態とする。
【００８９】
【表３】
【００９０】
書き込み動作を行なう場合は、まずソース領域１０３（端子Ｓ）をＧＮＤに接続する。ドレイン領域１０４（端子Ｄ）には、正電位ＶＤ（本実施例では８Ｖとする）を与える。制御ゲート１１１（ＣＧ）には、記憶状態に応じた正電位ＶＣＧを与える。本実施例では、記憶状態"１"、"２"及び"３"を書き込む場合に、ＶＣＧは各々１０Ｖ、１１Ｖ及び１２Ｖとする。
【００９１】
上記の電位を印加すると、ドレイン領域１０４近傍で発生したホットエレクトロンが浮遊ゲート１０９に注入され、次第に書き込み制御領域１０６及び書き込み領域１０７におけるしきい値電圧が上昇する。そして、書き込み制御領域１０６のしきい値電圧ＶｔｈｃがＶＣＧに等しくなった瞬間、書き込み制御領域１０６のチャネルが閉じる。この時、メモリトランジスタのソース１０３−ドレイン１０４間に電流が流れなくなり、ドレイン領域１０４近傍でホットエレクトロンが発生しなくなる。従って、浮遊ゲート１０９へ電荷が注入されなくなる。このようにして、書き込みが自己収束的に終わる。なお、書き込み後の書き込み領域１０７のしきい値電圧Ｖｔｈｔは、Ｖｔｈｔ＝Ｖｔｈｔ０−Ｖｔｈｃ０＋ＶＣＧで表される。本実施例では、記憶状態"１"、"２"及び"３"を書き込んだ場合に、Ｖｔｈｔは、各々６Ｖ、７Ｖ及び８Ｖとなる。また、書き込み制御領域１０６のしきい値電圧Ｖｔｈｐは、各々１０Ｖ、１１Ｖ及び１２Ｖとなる。
【００９２】
上記の様に、本発明におけるメモリトランジスタでは、多値情報の書き込み時にも自己収束的にしきい値電圧制御ができる。書き込み後の各々の状態におけるしきい値電圧の分布幅は、個々のメモリトランジスタにおける書き込み速度差には依存しない。書き込み後の各々の状態におけるしきい値電圧の分布幅は、書き込み制御領域と書き込み領域とのしきい値電圧差の分布幅程度の狭い分布幅が実現される。読み出し動作による確認を行なわずに書き込み動作が行なえるため、ベリファイ書き込みより、消費電力及び書き込み時間に関して優れたメモリトランジスタが実現できる。
【００９３】
読み出し動作を行なう場合は、端子ＳをＧＮＤに接続し、端子Ｄに微小な正電位（ここでは１Ｖ）を印加する。ここで、端子ＣＧには第一の読み出し電位として１０.５Ｖを印加する。ここで、メモリトランジスタのソース−ドレイン間に電流が流れた場合は、記憶状態は"０"か"１"のいずれかであり、さらに続けて第二の読み出し電位として５Ｖを印加する。ここでもメモリトランジスタのソース−ドレイン間に電流が流れた場合は、記憶状態は"０"であり、流れない場合は、記憶状態は"１"である。また、端子ＣＧに第一の読み出し電位として１０.５Ｖを印加した時に、メモリトランジスタのソース−ドレイン間に電流が流れない場合は、記憶状態は"２"か"３"のいずれかである。この時は、さらに続けて第三の読み出し電位として１１.５Ｖを印加する。ここでもメモリトランジスタのソース−ドレイン間に電流が流れない場合は、記憶状態は"３"であり、流れた場合は、記憶状態は"２"である。
【００９４】
このように、端子ＣＧに印加する読み出しに従って、ソース−ドレイン間に流れる電流を判定することにより、メモリトランジスタの多値の記憶情報を読み出すことができる。なお、端子Ｄに印加する電位は微小なため、ソース−ドレイン間に流れる電流によりホットエレクトロンは発生しない。従って、読み出し動作中に端子ＣＧに印加する電位による浮遊ゲート１０９への電荷注入は起こらない。
【００９５】
また、消去動作を行なう場合は、端子Ｓを電気的に浮遊状態にし、端子ＤをＧＮＤに接続する。端子ＣＧに負の高電位（ここでは−２０Ｖ）を印加すると、浮遊ゲート１０９から書き込み領域１０７にトンネル電流が流れ、電荷が引き抜かれる。
【００９６】
なお、上記の動作電圧は一例であり、これらの値に限らない。
【００９７】
本実施例では、書き込みが自己収束するＮ型メモリトランジスタについて説明したが、消去が自己収束するＰ型メモリトランジスタについても同様に適用できる。また、第二の実施の形態で示したＮＮ型メモリセルまたはＰＰ型メモリセルについても、書き込み方式として、ホットエレクトロン注入を用いる場合に適用可能である。
【００９８】
このように、本実施例に示した構成により、高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れた多値のメモリトランジスタもしくはメモリセルが実現できる。
【００９９】
（実施例３）
本発明によるメモリトランジスタは、不揮発性記憶素子を用いた公知の様々な回路構成に対して適用できる。本実施例では、本発明をＮＯＲ型フラッシュメモリに応用した場合について説明をする。
【０１００】
図７（Ａ）は、メモリトランジスタがｍ行ｎ列（ｍ、ｎは各々１以上の整数）のマトリクス状に配列されたＮＯＲ型フラッシュメモリ回路の回路図である。なお、本実施例では、メモリトランジスタとして、第一の実施の形態に示した書き込みが自己収束するＮ型メモリトランジスタを用いる。すなわち、個々のメモリトランジスタで、浮遊ゲートに電荷が蓄積されていない場合において、書き込み領域及び書き込み制御領域のしきい値電圧を各々０Ｖ及び４Ｖとする。
【０１０１】
図７（Ａ）において、Ｂ１で示されるビット線７０１には第１列に配置されているｍ個のメモリトランジスタ７０２〜７０４が接続されている。また、ｍ個のメモリトランジスタ７０２〜７０４は各々Ｗ１〜Ｗｍで示されるｍ個のワード線７０５〜７０７を制御ゲートとして利用する。同様に、Ｂｎで示されるビット線７０８には第ｎ列に配置されているｍ個のメモリトランジスタ７０９〜７１１が接続されている。また、ｍ個のメモリトランジスタ７０９〜７１１は各々ｍ個のワード線７０６〜７０７を制御ゲートとして利用する。そして、メモリトランジスタ７０２〜７０４及び７０９〜７１１において、ビット線７０１あるいは７０８と接続しない側の端子は、ソース線７１２（端子Ｓ）と接続されている。
【０１０２】
また、図７（Ａ）のＮＯＲ型フラッシュメモリ回路を構成するメモリトランジスタの上面図の一例を図７（Ｂ）に示す。図７（Ｂ）において、図７（Ａ）に対応する部分には同一参照符号を用いている。
【０１０３】
図７（Ｂ）において、コンタクトホール７１３を介して、ソース領域７１４、ドレイン領域７１５は、各々ソース線７１２、ビット線７０１に電気的に接続されている。また、７１６は浮遊ゲートである。
【０１０４】
このように本発明のメモリトランジスタにより構成されたＮＯＲ型フラッシュメモリ回路の動作方法について説明する。書き込みはホットエレクトロンによって行ない、消去は浮遊ゲート−ドレイン領域間のトンネル電流により行なう。なお、書き込みはビット毎書き込み、消去は一括消去について説明する。
【０１０５】
本実施例において、"１"の状態とはメモリトランジスタに書き込みを行なった後の状態を示し、書き込み領域におけるしきい値電圧は５.８Ｖ〜６.２Ｖとする。また、"０"の状態とはメモリトランジスタの浮遊ゲートに電荷が蓄積されていない状態もしくは消去を行なった後の状態を示し、しきい値電圧は−３Ｖ〜０Ｖとする。
【０１０６】
まず、ビット毎書き込みについて説明する。具体例として、図６においてメモリトランジスタ７０２に"１"を書き込む場合を説明する。
【０１０７】
まず、ソース線７１２をＧＮＤに接続する。次に、ビット線７０１に８Ｖを印加して、ワード線５０５に１０Ｖを印加する。その他の（ｎ−１）本のビット線及び（ｍ−１）本のワード線はＧＮＤに接続する。
【０１０８】
その結果、メモリトランジスタ７０２のドレイン領域近傍でホットエレクトロンが発生し、浮遊ゲート−活性層間の電界により、浮遊ゲートに電荷が注入され、"１"が書き込まれる。その他の（ｍ×ｎ−１）個のメモリトランジスタには電荷は注入されない。
【０１０９】
一括消去を行なう場合は、まず、ソース線７１２を電気的に浮遊状態とする。次にｍ本のワード線７０５〜７０７を−２０Ｖに接続する。また、ｎ本のビット線７０１、７０８をＧＮＤに接続する。その結果、ｍ×ｎ個のメモリトランジスタ７０２〜７０４及び７０９〜７１１全てにおいて、浮遊ゲート７１６からドレイン領域６１５へトンネル電流が流れ、"０"の状態となる。
【０１１０】
次に、読み出しについて説明する。具体例として、図７においてメモリトランジスタ７０２の情報を読み出す方法を述べる。まず、ソース線７１２をＧＮＤに接続する。また、ワード線７０５以外の（ｍ−１）本のワード線７０６、７０７もＧＮＤに接続する。これにより、ワード線７０５に接続されたｎ個のメモリトランジスタ７０２、７０９以外のｎ×（ｍ−１）個のメモリトランジスタ７０３、７０４、７１０、７１１がオフとなる。この状態で、ワード線７０５に５Ｖを印加して、ビット線７０１に微小な正電位（例えば１Ｖ）を印加する。メモリトランジスタ７０２の状態が"１"ならば、メモリトランジスタ７０２はオフとなり、ソース−ドレイン間に電流は流れない。しかし、メモリトランジスタ７０２の状態が"０"ならば、メモリトランジスタ７０２はオンとなり、ソース−ドレイン間に電流が流れる。このように、ソース−ドレイン間電流を検出することにより、メモリトランジスタ７０２の情報が読み出せる。
【０１１１】
なお、メモリトランジスタには、第二の実施の形態に示したＮＮ型メモリセルを用いることもできる。また、本実施例の回路構成は、実施例１に示した製造工程を用いて製造することが可能である。さらに、本実施例の構成は、実施例２の構成とも組み合わせて実施することが可能である。
【０１１２】
このように、本実施例に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタからなる不揮発性半導体記憶装置が実現できる。
【０１１３】
（実施例４）
本実施例では本発明のメモリトランジスタをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１１４】
図８に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア、フラッシュメモリ、ＲＡＭ、クロックコントローラー、キャッシュメモリ、キャッシュコントローラー、シリアルインターフェース、Ｉ／Ｏ（入出力）ポート等から構成される。勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途に応じて多種多様な回路設計が行なわれる。
【０１１５】
図８に示すマイクロプロセッサでは、ＣＰＵコア８０１、キャッシュメモリ８０２、クロックコントローラー８０３、キャッシュコントローラー８０５、シリアルインターフェース８０６、Ｉ／Ｏポート８０７をＣＭＯＳ回路で構成している。フラッシュメモリ８０４には本発明のメモリトランジスタが用いられている。また、キャッシュメモリ８０２に本発明の不揮発性メモリを利用することも可能である。なお、フラッシュメモリ８０４またはキャッシュメモリ８０２としては、第一の実施の形態、第二の実施の形態のいずれの構成とも組み合わせることが可能である。また、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することができる。
【０１１６】
このように、本実施例に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタからなるマイクロプロセッサが実現できる。
【０１１７】
（実施例５）
本発明のメモリトランジスタは、絶縁表面を有する基板上に形成されたＴＦＴによって構成された半導体装置の部品と一体形成することにより、多機能、高機能、および小型の半導体装置を提供することができる。本実施例では、そのような例として、本発明の不揮発性メモリ、画素部、画素部の駆動回路、γ（ガンマ）補正回路を備えた電気光学装置（代表的には、液晶表示装置および発光装置）を示す。
【０１１８】
γ補正回路とはγ補正を行なうための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又は発光層の透過光強度との間に線形関係を作るための補正である。
【０１１９】
図９は、上記電気光学装置のブロック図であり、本発明のメモリトランジスタにより構成される不揮発性メモリ９０２と、画素部９０５と、画素部の駆動回路であるゲート信号側駆動回路９０３およびソース信号側駆動回路９０４と、γ（ガンマ）補正回路９０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）９０６を経由して送られてくる。不揮発性メモリ９０２は、実施例３または４に示した回路構成を用いることができる。
【０１２０】
また、本実施例の電気光学装置は、例えば実施例１の製造方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いればよい。
【０１２１】
また、画素部９０５、画素部の駆動回路９０３、９０４、およびγ（ガンマ）補正回路９０１については、公知の回路構造を用いれば良い。
【０１２２】
本実施例の電気光学装置において、不揮発性メモリ９０２には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されている。γ補正回路９０１は、その補正データを参照して画像信号に対するγ補正を行なう。
【０１２３】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作製した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１２４】
さらに、不揮発性メモリに複数の補正データを格納して、新たに制御回路を加えることにより、補正データに基づく複数の色調を自由に選択することも可能である。
【０１２５】
なお、不揮発性メモリ９０２にγ補正の補正データを格納する際、本出願人による特願平１０−１５６６９６号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。
【０１２６】
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１２７】
なお、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することができる。
【０１２８】
このように、本発明における書き込みまたは消去が自己収束的にできるメモリトランジスタを適用することで、高速書き込みまたは消去及び低消費電力の半導体装置が実現できる。
【０１２９】
（実施例６）
本発明のメモリトランジスタから構成される不揮発性メモリを具備する半導体装置であって、実施例５に示した半導体装置とは異なる例を、図９を用いて説明する。
【０１３０】
図９に、本実施例の電気光学装置（代表的には、液晶表示装置および発光装置）のブロック図を示す。本実施例の電気光学装置には、本発明のメモリトランジスタから構成される不揮発性メモリ９０３と、ＳＲＡＭ９０２と、画素部９０６と、画素部の駆動回路であるゲート信号側駆動回路９０４およびソース信号側駆動回路９０５と、メモリコントローラ回路９０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）９０７を経由して送られてくる。
【０１３１】
本実施例におけるメモリコントローラ回路９０１とは、ＳＲＡＭ９０２および不揮発性メモリ９０３に画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１３２】
ＳＲＡＭ９０２は高速なデータの書き込みを行なうために設けられている。ＳＲＡＭの代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、ＳＲＡＭを設けなくてもよい。
【０１３３】
本実施例の電気光学装置は、例えば実施例１の作製方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶または発光層の形成を含むＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。
【０１３４】
また、本実施例では、画素部の駆動回路として、ソース配線駆動回路およびゲート配線駆動回路をそれぞれ１つずつ設けているが、それぞれ複数の駆動回路を設けても構わない。また、ＳＲＡＭ９０２、画素部９０６、画素部の駆動回路９０４、９０５、およびメモリコントローラ回路９０１については、公知の回路構造を用いれば良い。
【０１３５】
本実施例の電気光学装置において、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号は、１フレーム毎にＳＲＡＭ９０２に格納（記憶）され、その画像信号はメモリコントローラ回路９０１によって順次画素部９０６に入力され表示される。ＳＲＡＭ９０２には少なくとも画素部９０６に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路９０１により、必要に応じて、ＳＲＡＭ９０２に格納された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に格納された画像信号を画素部９０６へ入力し表示したりすることができる。
【０１３６】
なお、ＳＲＡＭ９０２および不揮発性メモリ９０３に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１３７】
本実施例の構成では、画素部９０６に表示された画像を常にＳＲＡＭ９０２に記憶しており、画像の一時停止を容易に行なうことができる。さらにＳＲＡＭ９０２に記憶された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に記憶された画像信号を画素部へ入力することによって、画像の録画および再生といった動作を容易に行なうことができる。そして、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することや、録画、再生を行なうことが可能となる。
【０１３８】
録画および再生可能な画像の情報量は、ＳＲＡＭ９０２と不揮発性メモリ９０３の記憶容量に依存する。少なくとも１フレーム分の画像信号を格納することにより、静止画の録画と再生が可能となる。さらに、数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ９０３のメモリ容量を増やすことができれば、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０１３９】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせて実施することができる。
【０１４０】
このように、本発明における書き込みまたは消去が自己収束的にできるメモリトランジスタを適用することで、高速書き込みまたは消去及び低消費電力の半導体装置が実現できる。
【０１４１】
（実施例７）
本発明の不揮発性メモリはデータの記憶・読み出しを行なう記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０１４２】
本発明の不揮発性メモリを利用しうる電子機器としては、ディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゲーム機、ゴーグル型ディスプレイ、カーナビゲーション、音響再生装置（カーオーディオ等）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１０、１１に示す。
【０１４３】
図１０（Ａ）はディスプレイであり、筐体１００１、支持台１００２、表示部１００３等を含む。本発明は表示部１００３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４４】
図１０（Ｂ）はビデオカメラであり、本体１０１１、表示部１０１２、音声入力部１０１３、操作スイッチ１０１４、バッテリー１０１５、受像部１０１６で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１４５】
図１０（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体１０２１、信号ケーブル１０２２、頭部固定バンド１０２３、表示部１０２４、光学系１０１０、表示装置１０２６等を含む。本発明は表示装置１０２６やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４６】
図１０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１０３１、記録媒体１０３２、操作スイッチ１０３３、表示部（ａ）１０３４、表示部（ｂ）１０３５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。
【０１４７】
図１０（Ｅ）はゴーグル型ディスプレイであり、本体１０４１、表示部１０４２、アーム部１０４３を含む。本発明は表示部１０４２やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４８】
図１０（Ｆ）はパーソナルコンピュータであり、本体１０５１、筐体１０５２、表示部１０５３、キーボード１０５４等で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１４９】
図１１（Ａ）は携帯電話であり、本体１１０１、音声出力部１１０２、音声入力部１１０３、表示部１１０４、操作スイッチ１１０５、アンテナ１１０６を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１５０】
図１１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体１１１１、表示部１１１２、操作スイッチ１１１３、１１１４を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１５１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１５２】
このように、本発明における書き込みまたは消去が自己収束的にできるメモリトランジスタを適用することで、高速書き込みまたは消去及び低消費電力の半導体装置が実現できる。
【０１５３】
【発明の効果】
本発明によれば、書き込みまたは消去後のしきい値分布幅が非常に狭く、高速で低消費電力の書き込みまたは消去が行なえるメモリトランジスタが実現される。また、このようなメモリトランジスタを適用することで、高速書き込みまたは消去が行なえ、低消費電力の半導体不揮発性メモリが実現される。さらに、このようなメモリトランジスタを搭載することで、高速書き込みまたは消去が行なえ、低消費電力の電子機器が実現される。
【図面の簡単な説明】
【図１】図１（Ａ）は、本明細書における第一の実施の形態に係わるＮ型メモリトランジスタを示す平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ'線に沿う断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ'線に沿う断面図、図１（Ｄ）は回路記号。
【図２】メモリトランジスタの書き込み時におけるしきい値電圧と書き込み時間との関係。図２（Ａ）は、書き込み時間一定の場合、図２（Ｂ）は、書き込み時間一定（製造工程を改善）の場合、図２（Ｃ）は、ベリファイ書き込み場合。
【図３】メモリトランジスタの書き込み時におけるしきい値電圧と書き込み時間との関係。図３（Ａ）は、書き込み時間一定の場合、図３（Ｂ）は、ベリファイ書き込みの場合、図３（Ｃ）は、本発明によるメモリトランジスタにおける書き込みの場合。
【図４】図４（Ａ）は、本明細書における第二の実施の形態に係わるＮ型メモリトランジスタを示す平面図、図４（Ｂ）は図４（Ａ）のＡ−Ａ'線に沿う断面図、図４（Ｃ）は図４（Ａ）のＢ−Ｂ'線に沿う断面図、図４（Ｄ）は回路記号。
【図５】実施例１におけるＮ型メモリトランジスタの主要な製造工程を示す断面図。
【図６】実施例１におけるＮ型メモリトランジスタの主要な製造工程を示す断面図。
【図７】図７（Ａ）は本発明のメモリトランジスタを用いたＮＯＲ型フラッシュメモリの回路図、図７（Ｂ）は図７（Ａ）の回路パターン。
【図８】本発明のメモリトランジスタを用いた半導体回路を示す図。
【図９】本発明のメモリトランジスタを用いた電気光学装置を示す図。
【図１０】本発明のメモリトランジスタを用いた電気光学装置を示す図。
【図１１】本発明のメモリトランジスタを用いた電子機器を示す図。
【図１２】本発明のメモリトランジスタを用いた電子機器を示す図。
【符号の説明】
１０１・・・単結晶基板
１０２・・・チャネル領域
１０３・・・ソース領域
１０４・・・ドレイン領域
１０５・・・素子分離領域
１０６・・・書き込み制御領域
１０７・・・書き込み領域
１０８・・・第一の絶縁膜
１０９・・・浮遊ゲート
１１０・・・第二の絶縁膜
１１１・・・制御ゲート
【発明の属する技術分野】
本発明は、半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓｅａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下ＥＥＰＲＯＭと呼ぶ）に関する。また、本発明は、半導体不揮発性メモリを有する半導体装置に関する。
【０００２】
【従来の技術】
電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）は、半導体不揮発性メモリを代表するメモリとして知られている。ＥＥＰＲＯＭは不揮発性メモリであるから、他の半導体メモリを代表するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。このような特徴から、ＥＥＰＲＯＭを磁気ディスクあるいはＤＲＡＭといった様々なメモリの代替品として用いる動きが高まってきており、今後の発展が期待される。
【０００３】
ＥＥＰＲＯＭにおける情報の書き込みまたは消去は、各メモリトランジスタの浮遊ゲートへの電荷注入または引き抜きにより行なう。記憶情報は、浮遊ゲートに蓄積された電荷量に応じたしきい値電圧で区別する。従って、ＥＥＰＲＯＭの記憶情報を正確に読み出すためには、書き込み後または消去後のしきい値電圧制御が重要である。なお、本明細書では、メモリトランジスタの浮遊ゲートに電子を注入し、しきい値電圧を増大させることを書き込みと呼ぶ。また、メモリトランジスタの浮遊ゲートから電子を引き抜き、しきい値電圧を減少させることを消去と呼ぶ。
【発明が解決しようとする課題】
【０００４】
ＥＥＰＲＯＭを構成する個々のメモリトランジスタにおいて、同一の印加電圧及び同一の時間で書き込みまたは消去を行なった場合でも、書き込みまたは消去後のしきい値電圧は個々のメモリトランジスタにより異なる。これは、メモリトランジスタの書き込みまたは消去速度が、個々のメモリトランジスタにより異なるためである。書き込みまたは消去後のしきい値電圧が、所定の範囲内に収まっていない場合は、誤った情報が読み出されることになる。
【０００５】
図２（Ａ）は、メモリトランジスタに書き込みを行なった場合における書き込み時間としきい値電圧との関係である。書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢとを示した。書き込み時間をｔ０に設定すると、所定のしきい値電圧Ｖｔｈ付近に書き込み後のしきい値電圧が分布する。このため、メモリトランジスタの情報を正確に読み出すには、しきい値電圧の分布幅Ｄ０を踏まえた読み出し電圧の選択が必要である。
【０００６】
書き込みまたは消去後のしきい値電圧の分布幅が大きいと、読み出し電圧を選択できる範囲が狭くなる。正確に情報を読み出すためには、各記憶状態のしきい値電圧の間隔を広げる必要があり、書き込み時間または消去時間の増大を招く。また、書き込み時または消去時の消費電力も増加する。これは、３値以上の情報を記憶する多値のメモリトランジスタにおいては、さらに深刻な問題である。そのため、書き込みまたは消去後のしきい値電圧の分布幅を小さくする工夫がなされている。
【０００７】
例えば製造工程の改善を行ない、均一な特性のメモリトランジスタを製造することで、書き込みまたは消去後のしきい値電圧の分布幅を小さくできる。これは、図２（Ｂ）に示すように、書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢとの書き込み速度差を小さくすることに対応する。書き込み時間をｔ１に設定すると、所定のしきい値電圧Ｖｔｈ付近に書き込み後のしきい値電圧が分布する。この場合の書き込み後のしきい値電圧の分布幅Ｄ１は、図２（Ａ）における分布幅Ｄ０よりも小さくなる。しかし、メモリトランジスタの特性を均一にするための製造工程の改善点は多岐に渡り、製造工程の改善のみでしきい値電圧の分布幅を小さくするには限界がある。
【０００８】
製造工程の改善と同時に、回路的に書き込みまたは消去時間を補正することで、書き込みまたは消去後のしきい値電圧の分布幅をさらに小さくできる。これは、メモリトランジスタのしきい値電圧を逐一確認しながら書き込みまたは消去を行ない、所定の範囲内にしきい値電圧が収まるまで書き込みまたは消去を行なうという方法である。この方法をベリファイ書き込みまたはベリファイ消去と呼ぶ。
【０００９】
ベリファイ書き込みを行なった場合における、書き込み時間としきい値電圧との関係を、図２（Ｃ）に示す。書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢとの書き込み速度は、図２（Ｂ）と各々同じである。Ｗで示した書き込み動作を行なう期間と、Ｖで示した読み出し動作及びしきい値電圧の判定を行なう期間とを交互に繰り返す。読み出したしきい値電圧が所定のしきい値電圧Ｖｔｈを越えた時には書き込み動作は行なわない。書き込み時間ｔ２Ａ及びｔ２Ｂで、メモリトランジスタＡ及びメモリトランジスタＢは各々書き込みが終了する。この場合、書き込み後のしきい値電圧の分布幅Ｄ２は、Ｄ１より小さくできる。しかし、読み出し動作及びしきい値電圧の判定を行なうため、書き込み時間が増大するという欠点がある。
【００１０】
本発明は、上記問題を鑑みなされたもので、高速且つ低消費電力の書き込みまたは消去を行なうことができ、且つ書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタを提供することを課題とする。
【００１１】
【課題を解決するための手段】
本発明では、浮遊ゲートに蓄積された電荷量が特定の値に達すると、チャネル領域の一部がオフになる特性を有するメモリトランジスタにより、高速且つ低消費電力の書き込みまたは消去を自己収束的に行なう。これにより、書き込み後または消去後において、しきい値電圧の狭い分布幅を実現する。
【００１２】
本発明では、メモリトランジスタのチャネル領域を、書き込み制御領域と、書き込み領域との二つの領域に分割する。書き込み制御領域と、書き込み領域とではしきい値電圧が異なる。書き込み動作時における浮遊ゲートへの電荷注入は、書き込み領域のみで行なう。電荷注入により、浮遊ゲートに蓄積された電荷量が特定の値に達すると、書き込み制御領域がオフになる。この特性を書き込み動作のスイッチとして利用し、書き込みを自動的に停止する。
【００１３】
図３（Ｃ）は、本発明におけるメモリトランジスタで書き込みを行なった場合の書き込み時間としきい値電圧（書き込み領域）との関係である。また、図３（Ａ）及び図３（Ｂ）は、従来の技術で説明した一定時間の書き込み及びベリファイ書き込みの場合であり、図２（Ｂ）及び図２（Ｃ）と各々同じである。図３（Ｃ）において、書き込み速度が早いメモリトランジスタＡと、書き込み速度が遅いメモリトランジスタＢの書き込み速度は、図３（Ａ）及び（Ｂ）と各々同じである。図３（Ｃ）において、書き込み領域のしきい値電圧が所定のしきい値電圧Ｖｔｈに達すると、書き込みは自動的に停止する。書き込み時間ｔ３Ａ及びｔ３Ｂで、メモリトランジスタＡ及びメモリトランジスタＢは各々書き込みが終了する。
【００１４】
図３（Ｃ）に示したように、本発明におけるメモリトランジスタでは、書き込み後のしきい値電圧の分布幅Ｄ３は、書き込み制御領域と書き込み領域とのしきい値電圧差の分布幅程度となる。そのため、個々のメモリトランジスタの書き込み速度差には依存しない。従って、書き込み後のしきい値電圧の分布幅Ｄ３は、図３（Ａ）に示した一定時間の書き込み後のしきい値電圧の分布幅Ｄ１より小さくできる。またベリファイ書き込みと比較して、読み出し動作及びしきい値電圧の判定を行なわずに済むため、消費電力及び書き込み時間に関して、本発明におけるメモリトランジスタの書き込みが優れている。
【００１５】
本明細書で開示する発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリトランジスタにより構成された半導体不揮発性メモリであって、
前記チャネル領域は書き込み制御領域と、書き込み領域と、からなり、
書き込み時に、前記書き込み制御領域から前記浮遊ゲートへの電荷注入が遮断される手段と、前記書き込み領域から前記浮遊ゲートへ電荷注入を行なう手段と、前記書き込み領域から前記浮遊ゲートへの電荷注入を停止する手段とを有することを特徴とする。
【００１６】
上記構成において、前記書き込み制御領域に積層された前記第一の絶縁膜の厚さは、前記書き込み領域に積層された前記第一の絶縁膜の厚さより厚いことが好ましい。
【００１７】
また、上記構成において、前記書き込み制御領域と、前記書き込み領域とでは、添加されている不純物濃度が異なることが好ましい。
【００１８】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリトランジスタにより構成された半導体不揮発性メモリであって、
前記チャネル領域は消去制御領域と、消去領域と、からなり、
消去時に、前記浮遊ゲートから前記消去制御領域への電荷引き抜きを遮断する手段と、前記浮遊ゲートから前記消去領域へ電荷を引き抜く手段と、前記浮遊ゲートから前記消去領域への電荷引き抜きを停止する手段とを有することを特徴とする。
【００１９】
上記構成において、前記消去制御領域に積層された前記第一の絶縁膜の厚さは、前記消去領域に積層された前記第一の絶縁膜の厚さより厚いことが好ましい。
【００２０】
また、上記構成において、前記消去制御領域と、前記消去領域とでは、添加されている不純物濃度が異なることが好ましい。
【００２１】
また、上記構成において、前記メモリトランジスタは、多値の情報を記憶していても良い。
【００２２】
また、上記構成において、前記メモリトランジスタは単結晶半導体基板、絶縁表面を有する基板、ＳＯＩ基板のいずれか一つの基板上に形成されていても良い。
【００２３】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる書き込み制御メモリトランジスタ及び書き込みメモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
書き込み時に、前記書き込み制御メモリトランジスタのチャネル領域から前記浮遊ゲートへの電荷注入を遮断する手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへ電荷注入を行なう手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへの電荷注入を停止する手段とを有することを特徴とする。
【００２４】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる書き込み制御メモリトランジスタ及び書き込みメモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタとではしきい値電圧差があり、
書き込み時に、前記書き込み制御メモリトランジスタのチャネル領域から前記浮遊ゲートへの電荷注入を遮断する手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへ電荷注入を行なう手段と、前記書き込みメモリトランジスタの前記チャネル領域から前記浮遊ゲートへの電荷注入を停止する手段とを有し、
前記しきい値電圧差と、書き込み時のメモリセルへの印加電圧と、により一意的に決まる特定の値に浮遊ゲート中の電荷量が達すると、前記浮遊ゲートへの電荷注入が自動的に停止する機能を有することを特徴とする。
【００２５】
上記構成において、前記書き込み制御メモリトランジスタにおける前記第一の絶縁膜の厚さは、前記書き込みメモリトランジスタにおける前記第一の絶縁膜の厚さより厚いことが好ましい。
【００２６】
また、上記構成において、前記書き込み制御メモリトランジスタと、前記書き込みメモリトランジスタとでは、チャネル領域に添加されている不純物濃度が異なることが好ましい。
【００２７】
また、上記構成において、前記書き込みメモリトランジスタは、多値の情報を記憶していても良い。
【００２８】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる消去制御メモリトランジスタ及び消去メモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記消去制御メモリトランジスタと、前記消去メモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
消去時に、前記浮遊ゲートから前記消去制御メモリトランジスタのチャネル領域への電荷引き抜きを遮断する手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域へ電荷を引き抜く手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域への電荷引き抜きを停止する手段とを有することを特徴とする。
【００２９】
また、他の発明の構成は、チャネル領域、ソース領域及びドレイン領域と、前記チャネル領域に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された浮遊ゲートと、前記浮遊ゲートに積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、から各々なる消去制御メモリトランジスタ及び消去メモリトランジスタを直列に接続して形成されたメモリセルにより構成される半導体不揮発性メモリであって、
前記消去制御メモリトランジスタと、前記消去メモリトランジスタと、の浮遊ゲート及び制御ゲートは各々電気的に接続され、
前記消去制御メモリトランジスタと、前記消去メモリトランジスタとではしきい値電圧差があり、
消去時に、前記浮遊ゲートから前記消去制御メモリトランジスタのチャネル領域への電荷引き抜きを遮断する手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域へ電荷を引き抜く手段と、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域への電荷引き抜きを停止する手段とを有し、
前記しきい値電圧差と、消去時のメモリセルへの印加電圧と、により一意的に決まる特定の値に浮遊ゲート中の電荷量が達すると、前記浮遊ゲートから前記消去メモリトランジスタの前記チャネル領域への電荷引き抜きが自動的に停止する機能を有することを特徴とする。
【００３０】
上記構成において、前記消去制御メモリトランジスタにおける前記第一の絶縁膜の厚さは、前記消去メモリトランジスタにおける前記第一の絶縁膜の厚さより厚いことが好ましい。
【００３１】
また、上記構成において、前記消去制御メモリトランジスタと、前記消去メモリトランジスタとでは、チャネル領域に添加されている不純物濃度が異なることが好ましい。
【００３２】
また、上記構成において、前記消去メモリトランジスタは、多値の情報を記憶していても良い。
【００３３】
また、上記構成において、前記メモリセルは単結晶半導体基板、絶縁表面を有する基板、ＳＯＩ基板のいずれか一つの基板上に形成されていても良い。
【００３４】
また、上記構成からなる半導体不揮発性メモリを記録媒体として電子機器に組み込むことが有効である。
【００３５】
【発明の実施の形態】
本実施の形態では、本発明のメモリトランジスタの代表的な素子構造及び動作方法を説明する。
【００３６】
（実施の形態１）
本発明における第一の実施の形態に係わるメモリトランジスタの一例として、書き込みが自己収束するＮ型メモリトランジスタについて説明する。図１（Ａ）は、本実施の形態に係わるメモリトランジスタの平面図、図１（Ｂ）は、図１（Ａ）中のＡ−Ａ'線に沿う断面図、図１（Ｃ）は、図１（Ａ）中のＢ−Ｂ'線に沿う断面図、図１（Ｄ）は回路記号である。
【００３７】
図１（Ａ）、（Ｂ）及び（Ｃ）において、単結晶基板１０１上にチャネル領域１０２、ソース領域１０３及びドレイン領域１０４が形成されている。チャネル領域１０２、ソース領域１０３及びドレイン領域１０４を合わせて活性層と呼ぶ。活性層は単結晶基板１０１上に形成された素子分離領域１０５に囲まれている。チャネル領域１０２は書き込み制御領域１０６と、書き込み領域１０７と、から構成されている。ソース領域１０３及びドレイン領域１０４は、Ｎ型不純物領域であり、単結晶基板１０１に砒素又はリンを添加することで形成される。
【００３８】
活性層の上には第一の絶縁膜（トンネル酸化膜）１０８が積層されている。トンネル酸化膜１０８の上には浮遊ゲート１０９が形成されている。浮遊ゲート１０９の上には第二の絶縁膜１１０が積層されている。第二の絶縁膜１１０の上には制御ゲート１１１が形成されている。
【００３９】
図１に示すように、本実施の形態に係わるメモリトランジスタは、従来の浮遊ゲート型メモリトランジスタと同様に、チャネル領域１０２−制御ゲート１１１間に浮遊ゲート１０９を挿入した構成をしている。本実施の形態に係わるメモリトランジスタの特徴は、書き込み領域１０７におけるトンネル酸化膜１０８を、書き込み制御領域１０６におけるトンネル酸化膜１０８より薄く形成している点である。これにより、実質的に書き込み領域１０７からのみ、浮遊ゲート１０９への電荷注入が行なわれることになる。
【００４０】
また、書き込み制御領域１０６及び書き込み領域１０７において、トンネル酸化膜１０８の膜厚差及びチャネル領域１０２に添加する不純物濃度差により、しきい値電圧差を設けている。浮遊ゲート１０９に電荷が蓄積されていない状態でのしきい値電圧は、書き込み制御領域１０６ではＶｔｈｃ０、書き込み領域１０７ではＶｔｈｔ０とする。本実施の形態では、以下Ｖｔｈｃ０は４Ｖ、Ｖｔｈｔ０は０Ｖとする。一般に、Ｖｔｈｃ０＞Ｖｔｈｔ０であれば良い。
【００４１】
続いて、本実施の形態に係わるメモリトランジスタの書き込み動作、読み出し動作及び消去動作について説明する。本実施の形態では、書き込みをホットエレクトロン注入、消去をトンネル電流により行なう場合を示す。なお、書き込み後の状態を"１"とし、書き込み領域１０７のしきい値電圧は５.８Ｖ〜６.２Ｖとする。浮遊ゲートに電荷が蓄積されていない状態または消去後の状態を"０"とし、書き込み領域１０７のしきい値電圧は−３Ｖ〜０Ｖとする。以下、図１に示した回路記号を用いて説明する。なお、書き込み動作、消去動作及び読み出し動作における動作電圧（制御ゲート電位ＶＣＧ、ドレイン電位ＶＤ及びソース電位ＶＳ）の一例を表１にまとめる。勿論、表１の動作電圧は一例であって、動作電圧は表１の値に限定されるものではない。また、書き込みを行なう前のメモリトランジスタは"０"の状態とする。
【００４２】
【表１】
書き込み動作を行なう場合は、まずソース領域１０３（端子Ｓ）をＧＮＤに接続する。制御ゲート１１１（ＣＧ）及びドレイン領域１０４（端子Ｄ）には、各々正電位ＶＣＧ（ここでは１０Ｖとする）及びＶＤ（ここでは８Ｖとする）を印加する。
【００４４】
上記の電位を印加すると、ドレイン領域１０４近傍で発生したホットエレクトロンが浮遊ゲート１０９に注入され、次第に書き込み制御領域１０６及び書き込み領域１０７におけるしきい値電圧が上昇する。そして、書き込み制御領域１０６のしきい値電圧ＶｔｈｃがＶＣＧに等しく（本実施の形態では１０Ｖ）なった瞬間、書き込み制御領域１０６のチャネルが閉じる。この時、メモリトランジスタのソース１０３−ドレイン１０４間に電流が流れなくなり、ドレイン領域１０４近傍でホットエレクトロンが発生しなくなる。従って、浮遊ゲート１０９へ電荷が注入されなくなる。このようにして、書き込みが自己収束的に終わる。なお、書き込み後の書き込み領域のしきい値電圧Ｖｔｈｔは、Ｖｔｈｔ＝Ｖｔｈｔ０−Ｖｔｈｃ０＋ＶＣＧで表され、本実施の形態では６Ｖである。
【００４５】
以上の様に、本明細書における第一の実施の形態に係わるメモリトランジスタでは、自己収束的に書き込み時のしきい値電圧制御ができる。書き込み後のしきい値電圧の分布幅は、個々のメモリトランジスタにおける書き込み速度差には依存しない。書き込み後のしきい値電圧の分布幅は、書き込み制御領域と書き込み領域とのしきい値電圧差（Ｖｔｈｔ０−Ｖｔｈｃ０）の分布幅程度の狭い分布幅が実現される。また、このように、読み出し動作によるしきい値電圧の確認を行なわずに書き込み動作が行なえるため、ベリファイ書き込みより、書き込み時間及び消費電力に関して優れたメモリトランジスタが実現できる。
【００４６】
読み出し動作を行なう場合は、端子ＳをＧＮＤに接続し、端子ＣＧには５Ｖを印加する。さらに、端子Ｄに微小な正電位（ここでは１Ｖ）を印加する。ここで、メモリトランジスタが"０"の場合は、メモリトランジスタはオンとなり、ソース−ドレイン間に電流が流れる。一方、メモリトランジスタが"１"の場合は、メモリトランジスタはオフとなり、ソース−ドレイン間に電流が流れない。このように、ソース−ドレイン間に流れる電流により、メモリトランジスタの記憶情報を読み出すことができる。
【００４７】
また、消去動作を行なう場合は、端子Ｓを電気的に浮遊状態にし、端子ＤをＧＮＤに接続する。端子ＣＧに負の高電位（ここでは−２０Ｖとする）を印加すると、浮遊ゲート１０９からドレイン領域１０４にトンネル電流が流れ、電荷が引き抜かれる。
【００４８】
なお、上記の動作電圧は一例であり、これらの値に限らない。
【００４９】
本実施の形態では、書き込みが自己収束するＮ型メモリトランジスタについて説明したが、消去が自己収束するＰ型メモリトランジスタとすることも可能である。この場合、チャネル領域は消去領域と消去制御領域とから構成し、消去領域のしきい値電圧が、消去制御領域のしきい値電圧よりも高くなるように形成すれば良い。さらに、消去領域のトンネル酸化膜厚が、消去制御領域のトンネル酸化膜厚よりも薄くなるように形成すれば良い。なお、第二の実施の形態に示すように、書き込み方式は、ホットエレクトロン注入に限らず、トンネル電流にすることも可能である。
【００５０】
このように、本実施の形態に示した構成により、高速且つ低消費電力の書き込みまたは消去が自己収束的に行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタが実現できる。
【００５１】
（実施の形態２）
次に、本発明における第二の実施の形態に係わるメモリセルの一例として、書き込みが自己収束するＮＮ型メモリセルについて説明する。図４（Ａ）は、本実施の形態に係わるメモリセルの平面図、図４（Ｂ）は、図４（Ａ）中のＡ−Ａ'線に沿う断面図、図４（Ｃ）は、図４（Ａ）中のＢ−Ｂ'線に沿う断面図、図４（Ｄ）は回路記号である。なお、二つのＮ型メモリトランジスタから構成されるメモリセルのことをＮＮ型メモリセルと呼ぶ。同様に、二つのＰ型メモリトランジスタから構成されるメモリセルのことをＰＰ型メモリセルと呼ぶ。
【００５２】
図４（Ａ）、（Ｂ）及び（Ｃ）において、単結晶基板４０１上に書き込み制御メモリトランジスタ４０２と、書き込みメモリトランジスタ４０３と、からなるメモリセルが形成されている。ここで、書き込み制御メモリトランジスタ４０２はチャネル領域４０４と、ソース領域４０５と、ソース／ドレイン領域４０６とから形成されている。また、書き込みメモリトランジスタ４０３はチャネル領域４０７と、ソース／ドレイン領域４０６と、ドレイン領域４０８とから形成されている。チャネル領域４０４及び４０７と、ソース領域４０５と、ソース／ドレイン領域４０６と、ドレイン領域４０６とを合わせて活性層と呼ぶ。活性層は単結晶基板４０１上に形成された素子分離領域４０９に囲まれている。ソース領域４０５、ソース／ドレイン領域４０６及びドレイン領域４０８はＮ型不純物領域であり、単結晶基板４０１に砒素またはリンを添加することで形成される。
【００５３】
書き込み制御メモリトランジスタ４０２のチャネル領域４０４及び書き込みメモリトランジスタ４０３のチャネル領域４０７の上には第一の絶縁膜（トンネル酸化膜）４１０が積層されている。トンネル酸化膜４１０の上には、書き込み制御メモリトランジスタ４０２のチャネル領域４０４及び書き込みメモリトランジスタ４０３のチャネル領域４０７と重なるように電荷蓄積層（浮遊ゲート）４１１が形成されている。浮遊ゲート４１１の上には第二の絶縁膜４１２が積層されている。第二の絶縁膜４１２の上には制御ゲート４１３が形成されている。
【００５４】
図４に示すように、従来の浮遊ゲート型メモリトランジスタと同様に、チャネル領域４０４−制御ゲート４１３間及びチャネル領域４０７−制御ゲート４１３間に浮遊ゲート４１１を挿入した２つのメモリトランジスタにより、本実施の形態に係わるメモリセルは構成されている。なお、書き込みメモリトランジスタ４０３におけるトンネル酸化膜４１０は、書き込み制御メモリトランジスタ４０２におけるトンネル酸化膜４１０より薄く形成されている。従って、書き込み動作時には、実質的に書き込みメモリトランジスタ４０３においてのみ、電荷注入が行なわれる。
【００５５】
また、書き込み制御メモリトランジスタ４０２及び書き込みメモリトランジスタ４０３におけるトンネル酸化膜厚差と、チャネル領域４０４及びチャネル領域４０７に添加する不純物濃度の差とにより、しきい値電圧差を設けている。浮遊ゲート４１１に電荷が蓄積されていない状態でのメモリトランジスタのしきい値電圧を、書き込み制御メモリトランジスタ４０２ではＶｔｈｃ０、書き込みメモリトランジスタ４０３ではＶｔｈｔ０とする。ここでは一例として、Ｖｔｈｃ０を５Ｖ、Ｖｔｈｔ０を０Ｖとする。一般に、Ｖｔｈｃ０＞Ｖｔｈｔ０であれば良い。
【００５６】
続いて、本実施の形態に係わるメモリトランジスタの書き込み動作、読み出し動作及び消去動作について説明する。本実施の形態では、書き込み及び消去をトンネル電流により行なう場合を示す。なお、書き込み後の状態を"１"とし、書き込みメモリトランジスタ４０３のしきい値電圧は４.８Ｖ〜５.２Ｖとする。浮遊ゲートに電荷が蓄積されていない状態または消去後の状態を"０"とし、書き込みメモリトランジスタ４０３のしきい値電圧は−３Ｖ〜０Ｖとする。以下、図４に示した回路記号を用いて説明する。なお、書き込み動作、読み出し動作及び消去動作における動作電圧（制御ゲート電位ＶＣＧ、ドレイン電位ＶＤ及びソース電位ＶＳ）の一例を表２にまとめる。勿論、表２の動作電圧は一例であって、動作電圧は表２の値に限定されるものではない。また、書き込みを行なう前のメモリトランジスタは"０"の状態とする。
【００５７】
【表２】
書き込み動作を行なう場合は、まず書き込み制御メモリトランジスタ４０２のソース領域４０５（端子Ｓ）に適当な負電位ＶＳ（ここでは−１０Ｖ）を印加する。制御ゲート４１３（端子ＣＧ）には適当な電位ＶＣＧ（ここでは０Ｖ）を印加し、書き込みメモリトランジスタ４０３のドレイン領域４０８（端子Ｄ）は浮遊状態とする。
【００５９】
上記の電位を印加すると、書き込み制御メモリトランジスタ４０２はオンとなり、ソース／ドレイン領域４０６から書き込みメモリトランジスタ４０３のトンネル酸化膜４１０を介して浮遊ゲート４１１へ電荷が注入する。電荷注入により、次第に書き込み制御メモリトランジスタ４０２及び書き込みメモリトランジスタ４０３のしきい値電圧が上昇する。そして、書き込み制御メモリトランジスタ４０２のしきい値電圧ＶｔｈｃがＶＣＧ−ＶＳに等しく（本実施の形態では１０Ｖ）なった瞬間、書き込み制御メモリトランジスタ４０２のチャンネルが閉じる（オフ状態になる）。この時、ソース領域４０５−浮遊ゲート４１１間に電位差がかかるが、トンネル電流は流れない。また、ソース／ドレイン領域４０６−浮遊ゲート４１１間には電位差がほとんどかからないので、トンネル電流は流れない。従って、浮遊ゲート４１１に電荷が注入されなくなる。このようにして、書き込みが自己収束的に停止する。なお、書き込み後の書き込みメモリトランジスタ４０３のしきい値電圧Ｖｔｈｔは、Ｖｔｈｔ＝Ｖｔｈｔ０−Ｖｔｈｃ０＋ＶＣＧ−ＶＳで表され、本実施の形態では５Ｖである。
【００６０】
上記の様に、本明細書における第二の実施の形態に係わるメモリセルでは、自己収束的に書き込み時のしきい値電圧制御ができる。書き込み後のしきい値電圧の分布幅は、個々のメモリトランジスタにおける書き込み速度差には依存しない。書き込み後のしきい値電圧の分布幅は、書き込み制御領域と書き込み領域とのしきい値電圧差の分布幅程度の狭い分布幅が実現される。読み出し動作による確認を行なわずに書き込み動作が行なえるため、ベリファイ書き込みより、消費電力及び書き込み時間に関して優れたメモリトランジスタが実現できる。
【００６１】
読み出し動作を行なう場合は、端子ＳをＧＮＤに接続し、端子ＣＧには７Ｖを印加する。さらに、端子Ｄに微小な正電位（ここでは１Ｖ）を印加する。ここで、メモリトランジスタが"０"の場合は、メモリトランジスタはオンとなり、ソース−ドレイン間に電流が流れる。一方、メモリトランジスタが"１"の場合は、メモリトランジスタはオフとなり、ソース−ドレイン間に電流が流れない。このように、ソース−ドレイン間に流れる電流により、メモリトランジスタの記憶情報を読み出すことができる。
【００６２】
また、消去動作を行なう場合は、端子Ｓを電気的に浮遊状態にし、端子ＤをＧＮＤに接続する。端子ＣＧに負の高電位（ここでは−１５Ｖ）を印加すると、浮遊ゲート３１１−ドレイン領域４０８間にトンネル電流が流れ、電荷が引き抜かれる。
【００６３】
なお、上記の動作電圧は一例であり、これらの値に限らない。
【００６４】
本実施の形態に示した構成は、第一の実施の形態で示した構成に対して、同一設計ルールで作成した場合には、サイズが大きくなり、集積密度の点では不利である。しかし、チャネル長が制御しやすい等、素子ばらつきを低減することができる。
【００６５】
本実施の形態では、書き込みが自己収束するＮＮ型メモリセルについて説明したが、消去が自己収束するＰＰ型メモリセルを構成することも可能である。この場合、メモリセルは消去メモリトランジスタと消去制御メモリトランジスタとから構成し、消去メモリトランジスタのしきい値電圧が、消去制御メモリトランジスタのしきい値電圧より高くなるように形成すれば良い。さらに、消去メモリトランジスタのトンネル酸化膜厚が、消去制御メモリトランジスタのトンネル酸化膜厚より薄くなるように形成すれば良い。また、第一の実施の形態に示したように、書き込み方式は、トンネル電流に限らず、ホットエレクトロン注入とすることも可能である。
【００６６】
このように、本実施の形態に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリセルが実現できる。
【００６７】
【実施例】
（実施例１）
本実施例では、第一の実施の形態に示した構成からなる書き込みが自己収束するΝ型メモリトランジスタの製造方法について説明する。
【００６８】
図５（Ａ）〜（Ｅ）及び図６（Ａ）〜（Ｅ）は、各々前記第一の実施の形態に係わる書き込みが自己収束するΝ型メモリトランジスタの製造工程毎に示した断面図である。これらの断面は、図１（Ａ）中のＢ−Ｂ'線に沿っている。なお、図５及び図６で、共通な部位には、共通の符号を用いる。
【００６９】
まず、図５（Ａ）に示すように、単結晶基板５０１上に素子分離領域５０２を、ＬＯＣＯＳ法により形成する。なお、素子分離領域５０２は、トレンチ埋め込み領域や、他の公知の方法により形成した領域でも良い。また、単結晶基板５０１を用いる代わりに、絶縁表面を有する基板上に形成した半導体薄膜、ＳＯＩ基板を用いても良い。これらの場合は、活性層をパターニングするエッチング工程により、同時に素子分離領域が形成される。
【００７０】
次に、図５（Ｂ）に示すように、犠牲酸化膜５０３として二酸化シリコン膜をＣＶＤ装置により５００Å成膜する。ここで、メモリトランジスタのしきい値をノーマリオフ側にシフトさせるために、第一回目のチャネルドープを行なう。第一回目のチャネルドープはＰ型不純物元素（本実施例ではボロン）を活性層５０４に添加する。ボロンの濃度は、書き込み領域５０５におけるしきい値電圧の設計値に応じて、１×１０17ａｔｏｍ／ｃｍ3〜１×１０19ａｔｏｍ／ｃｍ3となるように調節すれば良い。
【００７１】
次に、図５（Ｃ）に示すように、書き込み領域５０５のパターンに応じたフォトレジスト５０６をマスクとして、第二回目のチャネルドープを行なう。第二回目のチャネルドープはＰ型不純物元素（本実施例ではボロン）を活性層５０４に添加する。ボロンの濃度は、書き込み制御領域５０７におけるしきい値電圧の設計値に応じて、１×１０17ａｔｏｍ／ｃｍ3〜１×１０19ａｔｏｍ／ｃｍ3となるように調節すれば良い。
【００７２】
不純物元素の添加濃度を変えることで、書き込み領域５０５と書き込み制御領域５０７とのしきい値電圧差を設定できる。なお、後のトンネル酸化膜形成工程において、書き込み領域５０５と書き込み制御領域５０７とのトンネル酸化膜厚を変えることでも、しきい値電圧差を設けることはできる。しかし、本実施例では、しきい値電圧差の緻密な制御が可能であるチャネルドープにより、しきい値電圧差の設定を行なう。
【００７３】
以上のようにして、不純物元素の添加工程が終了したら、ファーネスアニール、レーザーアニール、ランプアニール等のうちいずれかの工程、もしくはそれらの工程を組み合わせた工程により、不純物元素の活性化を行なう。それと同時に添加工程で受けた活性層の損傷も修復される。本実施例では、８００℃窒素雰囲気中で１時間熱処理を行った。熱活性化後は、犠牲酸化膜５０３を除去する。
【００７４】
次に、図５（Ｄ）に示すように、トンネル酸化膜５０８を酸素雰囲気中で第一の熱酸化工程により形成する。トンネル酸化膜５０８の厚さは、書き込み制御領域におけるトンネル酸化膜厚の設計値から、後の第二の熱酸化工程におけるトンネル酸化膜厚の増加分を差し引いた厚さに形成しておく。本実施例では３００Åの厚さに形成する。
【００７５】
次に、図５（Ｅ）に示すように、書き込み領域５０５のパターンに応じたフォトレジスト５０９を形成する。フォトレジスト５０９をマスクとして用い、書き込み領域５０５のトンネル酸化膜５０８を除去し、図６（Ａ）に示すように形成する。
【００７６】
続いて、図６（Ｂ）に示すように、再び酸素雰囲気中で第二の熱酸化工程を行ない、トンネル酸化膜５０８を形成する。ここで、書き込み領域の酸化膜厚を設計値に形成する。本実施例では１００Åの厚さに形成する。なお、書き込み領域以外のトンネル酸化膜厚も、この熱酸化により増加するが、書き込み領域の酸化膜厚よりは増加しない。トンネル酸化膜厚は、本発明におけるメモリトランジスタの書き込み動作時の印加電圧に関係する。実施者は適宜、仕様に合わせてトンネル酸化膜厚を決定すれば良い。
【００７７】
次に、図示しないが、導電性薄膜を成膜して、浮遊ゲート６０１の形成パターンに応じたフォトレジストを形成する。次いで、このフォトレジストをマスクに用いて、ＲＩＥ装置もしくはＩＣＰ装置などにより導電性薄膜の異方性エッチングを行ない、図６（Ｃ）に示すように、浮遊ゲート６０１を形成する。ここで、導電性薄膜は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例では、タングステン薄膜を用いた。
【００７８】
続いて、図６（Ｄ）に示すように、第二の絶縁膜６０２を形成する。第二の絶縁膜６０２は、二酸化シリコン薄膜でも良いし、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常ＯＮＯ膜と呼ばれる積層膜でも良い。本実施例では二酸化シリコン薄膜を５００Å成膜した。
【００７９】
そして、導電性薄膜の成膜、制御ゲート６０３のパターンに応じたフォトレジスト形成、フォトレジストをマスクとした導電性薄膜のエッチング、を順に行ない、図６（Ｄ）に示すように、制御ゲート６０３を形成する。ここで、導電性薄膜は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例ではタングステン薄膜を用いた。
【００８０】
この後、図６（Ｅ）に示すように、浮遊ゲート６０１及び制御ゲート６０３をマスクとして、Ｎ型不純物元素の添加を行ない、ソース領域６０４及びドレイン領域６０５を形成する。本実施例ではＮ型不純物元素としてリンを活性層５０４に添加する。リンの濃度は１×１０20ａｔｏｍ／ｃｍ3〜１×１０22ａｔｏｍ／ｃｍ3となるように調節すれば良い。なお、活性層５０４でソース領域６０４及びドレイン領域６０５以外の部分がチャネル領域６０６となる。
【００８１】
また、ドレイン領域６０５への不純物打ち込みをソース領域６０４より高エネルギーで行ない、ドレイン領域６０５の接合深さをソース領域６０４より深く形成することによって、ドレイン領域６０５−浮遊ゲート６０１間にオーバーラップ領域を形成しても良い。
【００８２】
この後、特に図示しないが、周知の製造方法にしたがって、層間膜、コンタクトホール、金属配線層を形成することで、本発明の第一の実施例に係わるＮ型メモリトランジスタが完成する。
【００８３】
なお、本実施例では書き込みが自己収束するΝ型メモリトランジスタの製造方法について説明したが、消去が自己収束するＰ型メモリトランジスタの製造方法についても同様の方法を用いることが可能である。Ｐ型メモリトランジスタを製造する場合には、活性層にＰ型不純物元素を添加してソース領域及びドレイン領域を形成すれば良い。
【００８４】
また、本実施例に示した製造方法は、第二の実施の形態に示した書き込みが自己収束するＮＮ型メモリセルについても同様に適用することができる。さらに、消去が自己収束するＰＰ型メモリセルについても同様に適用することができる。
【００８５】
このように、本実施例に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタもしくはメモリセルを製造することができる。
【００８６】
（実施例２）
本実施例では、第一の実施の形態に示したＮ型メモリトランジスタを、３値以上の多値情報を記憶するメモリトランジスタとして用いる場合の書き込み動作、読み出し動作及び消去動作について説明する。本実施例では、書き込みをホットエレクトロン注入、消去をトンネル電流により行ない、４値の情報を記憶する場合を示す。
【００８７】
以下、図１に示した回路記号を用いて説明する。浮遊ゲート１０９に電荷が蓄積されていない状態でのしきい値電圧は、書き込み制御領域１０６ではＶｔｈｃ０、書き込み領域１０７ではＶｔｈｔ０とする。本実施例では、以下Ｖｔｈｃ０は４Ｖ、Ｖｔｈｔ０は０Ｖとする。一般に、Ｖｔｈｃ０＞Ｖｔｈｔ０であれば良い。また、浮遊ゲートに電荷が蓄積されていない状態または消去後の状態を"０"とし、書き込み領域のしきい値電圧は−３Ｖ〜０Ｖとする。さらに、書き込み後の状態を"１"、"２"及び"３"とし、書き込み領域のしきい値電圧は各々５.８Ｖ〜６.２Ｖ、６.８Ｖ〜７.２Ｖ、７.８Ｖ〜８.２Ｖ、とする。
【００８８】
書き込み動作、消去動作及び読み出し動作における動作電圧（制御ゲート電位ＶＣＧ、ドレイン電位ＶＤ及びソース電位ＶＳ）の一例を表３にまとめる。勿論、表３の動作電圧は一例であって、動作電圧は表３の値に限定されるものではない。また、書き込みを行なう前のメモリトランジスタは"０"の状態とする。
【００８９】
【表３】
書き込み動作を行なう場合は、まずソース領域１０３（端子Ｓ）をＧＮＤに接続する。ドレイン領域１０４（端子Ｄ）には、正電位ＶＤ（本実施例では８Ｖとする）を与える。制御ゲート１１１（ＣＧ）には、記憶状態に応じた正電位ＶＣＧを与える。本実施例では、記憶状態"１"、"２"及び"３"を書き込む場合に、ＶＣＧは各々１０Ｖ、１１Ｖ及び１２Ｖとする。
【００９１】
上記の電位を印加すると、ドレイン領域１０４近傍で発生したホットエレクトロンが浮遊ゲート１０９に注入され、次第に書き込み制御領域１０６及び書き込み領域１０７におけるしきい値電圧が上昇する。そして、書き込み制御領域１０６のしきい値電圧ＶｔｈｃがＶＣＧに等しくなった瞬間、書き込み制御領域１０６のチャネルが閉じる。この時、メモリトランジスタのソース１０３−ドレイン１０４間に電流が流れなくなり、ドレイン領域１０４近傍でホットエレクトロンが発生しなくなる。従って、浮遊ゲート１０９へ電荷が注入されなくなる。このようにして、書き込みが自己収束的に終わる。なお、書き込み後の書き込み領域１０７のしきい値電圧Ｖｔｈｔは、Ｖｔｈｔ＝Ｖｔｈｔ０−Ｖｔｈｃ０＋ＶＣＧで表される。本実施例では、記憶状態"１"、"２"及び"３"を書き込んだ場合に、Ｖｔｈｔは、各々６Ｖ、７Ｖ及び８Ｖとなる。また、書き込み制御領域１０６のしきい値電圧Ｖｔｈｐは、各々１０Ｖ、１１Ｖ及び１２Ｖとなる。
【００９２】
上記の様に、本発明におけるメモリトランジスタでは、多値情報の書き込み時にも自己収束的にしきい値電圧制御ができる。書き込み後の各々の状態におけるしきい値電圧の分布幅は、個々のメモリトランジスタにおける書き込み速度差には依存しない。書き込み後の各々の状態におけるしきい値電圧の分布幅は、書き込み制御領域と書き込み領域とのしきい値電圧差の分布幅程度の狭い分布幅が実現される。読み出し動作による確認を行なわずに書き込み動作が行なえるため、ベリファイ書き込みより、消費電力及び書き込み時間に関して優れたメモリトランジスタが実現できる。
【００９３】
読み出し動作を行なう場合は、端子ＳをＧＮＤに接続し、端子Ｄに微小な正電位（ここでは１Ｖ）を印加する。ここで、端子ＣＧには第一の読み出し電位として１０.５Ｖを印加する。ここで、メモリトランジスタのソース−ドレイン間に電流が流れた場合は、記憶状態は"０"か"１"のいずれかであり、さらに続けて第二の読み出し電位として５Ｖを印加する。ここでもメモリトランジスタのソース−ドレイン間に電流が流れた場合は、記憶状態は"０"であり、流れない場合は、記憶状態は"１"である。また、端子ＣＧに第一の読み出し電位として１０.５Ｖを印加した時に、メモリトランジスタのソース−ドレイン間に電流が流れない場合は、記憶状態は"２"か"３"のいずれかである。この時は、さらに続けて第三の読み出し電位として１１.５Ｖを印加する。ここでもメモリトランジスタのソース−ドレイン間に電流が流れない場合は、記憶状態は"３"であり、流れた場合は、記憶状態は"２"である。
【００９４】
このように、端子ＣＧに印加する読み出しに従って、ソース−ドレイン間に流れる電流を判定することにより、メモリトランジスタの多値の記憶情報を読み出すことができる。なお、端子Ｄに印加する電位は微小なため、ソース−ドレイン間に流れる電流によりホットエレクトロンは発生しない。従って、読み出し動作中に端子ＣＧに印加する電位による浮遊ゲート１０９への電荷注入は起こらない。
【００９５】
また、消去動作を行なう場合は、端子Ｓを電気的に浮遊状態にし、端子ＤをＧＮＤに接続する。端子ＣＧに負の高電位（ここでは−２０Ｖ）を印加すると、浮遊ゲート１０９から書き込み領域１０７にトンネル電流が流れ、電荷が引き抜かれる。
【００９６】
なお、上記の動作電圧は一例であり、これらの値に限らない。
【００９７】
本実施例では、書き込みが自己収束するＮ型メモリトランジスタについて説明したが、消去が自己収束するＰ型メモリトランジスタについても同様に適用できる。また、第二の実施の形態で示したＮＮ型メモリセルまたはＰＰ型メモリセルについても、書き込み方式として、ホットエレクトロン注入を用いる場合に適用可能である。
【００９８】
このように、本実施例に示した構成により、高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れた多値のメモリトランジスタもしくはメモリセルが実現できる。
【００９９】
（実施例３）
本発明によるメモリトランジスタは、不揮発性記憶素子を用いた公知の様々な回路構成に対して適用できる。本実施例では、本発明をＮＯＲ型フラッシュメモリに応用した場合について説明をする。
【０１００】
図７（Ａ）は、メモリトランジスタがｍ行ｎ列（ｍ、ｎは各々１以上の整数）のマトリクス状に配列されたＮＯＲ型フラッシュメモリ回路の回路図である。なお、本実施例では、メモリトランジスタとして、第一の実施の形態に示した書き込みが自己収束するＮ型メモリトランジスタを用いる。すなわち、個々のメモリトランジスタで、浮遊ゲートに電荷が蓄積されていない場合において、書き込み領域及び書き込み制御領域のしきい値電圧を各々０Ｖ及び４Ｖとする。
【０１０１】
図７（Ａ）において、Ｂ１で示されるビット線７０１には第１列に配置されているｍ個のメモリトランジスタ７０２〜７０４が接続されている。また、ｍ個のメモリトランジスタ７０２〜７０４は各々Ｗ１〜Ｗｍで示されるｍ個のワード線７０５〜７０７を制御ゲートとして利用する。同様に、Ｂｎで示されるビット線７０８には第ｎ列に配置されているｍ個のメモリトランジスタ７０９〜７１１が接続されている。また、ｍ個のメモリトランジスタ７０９〜７１１は各々ｍ個のワード線７０６〜７０７を制御ゲートとして利用する。そして、メモリトランジスタ７０２〜７０４及び７０９〜７１１において、ビット線７０１あるいは７０８と接続しない側の端子は、ソース線７１２（端子Ｓ）と接続されている。
【０１０２】
また、図７（Ａ）のＮＯＲ型フラッシュメモリ回路を構成するメモリトランジスタの上面図の一例を図７（Ｂ）に示す。図７（Ｂ）において、図７（Ａ）に対応する部分には同一参照符号を用いている。
【０１０３】
図７（Ｂ）において、コンタクトホール７１３を介して、ソース領域７１４、ドレイン領域７１５は、各々ソース線７１２、ビット線７０１に電気的に接続されている。また、７１６は浮遊ゲートである。
【０１０４】
このように本発明のメモリトランジスタにより構成されたＮＯＲ型フラッシュメモリ回路の動作方法について説明する。書き込みはホットエレクトロンによって行ない、消去は浮遊ゲート−ドレイン領域間のトンネル電流により行なう。なお、書き込みはビット毎書き込み、消去は一括消去について説明する。
【０１０５】
本実施例において、"１"の状態とはメモリトランジスタに書き込みを行なった後の状態を示し、書き込み領域におけるしきい値電圧は５.８Ｖ〜６.２Ｖとする。また、"０"の状態とはメモリトランジスタの浮遊ゲートに電荷が蓄積されていない状態もしくは消去を行なった後の状態を示し、しきい値電圧は−３Ｖ〜０Ｖとする。
【０１０６】
まず、ビット毎書き込みについて説明する。具体例として、図６においてメモリトランジスタ７０２に"１"を書き込む場合を説明する。
【０１０７】
まず、ソース線７１２をＧＮＤに接続する。次に、ビット線７０１に８Ｖを印加して、ワード線５０５に１０Ｖを印加する。その他の（ｎ−１）本のビット線及び（ｍ−１）本のワード線はＧＮＤに接続する。
【０１０８】
その結果、メモリトランジスタ７０２のドレイン領域近傍でホットエレクトロンが発生し、浮遊ゲート−活性層間の電界により、浮遊ゲートに電荷が注入され、"１"が書き込まれる。その他の（ｍ×ｎ−１）個のメモリトランジスタには電荷は注入されない。
【０１０９】
一括消去を行なう場合は、まず、ソース線７１２を電気的に浮遊状態とする。次にｍ本のワード線７０５〜７０７を−２０Ｖに接続する。また、ｎ本のビット線７０１、７０８をＧＮＤに接続する。その結果、ｍ×ｎ個のメモリトランジスタ７０２〜７０４及び７０９〜７１１全てにおいて、浮遊ゲート７１６からドレイン領域６１５へトンネル電流が流れ、"０"の状態となる。
【０１１０】
次に、読み出しについて説明する。具体例として、図７においてメモリトランジスタ７０２の情報を読み出す方法を述べる。まず、ソース線７１２をＧＮＤに接続する。また、ワード線７０５以外の（ｍ−１）本のワード線７０６、７０７もＧＮＤに接続する。これにより、ワード線７０５に接続されたｎ個のメモリトランジスタ７０２、７０９以外のｎ×（ｍ−１）個のメモリトランジスタ７０３、７０４、７１０、７１１がオフとなる。この状態で、ワード線７０５に５Ｖを印加して、ビット線７０１に微小な正電位（例えば１Ｖ）を印加する。メモリトランジスタ７０２の状態が"１"ならば、メモリトランジスタ７０２はオフとなり、ソース−ドレイン間に電流は流れない。しかし、メモリトランジスタ７０２の状態が"０"ならば、メモリトランジスタ７０２はオンとなり、ソース−ドレイン間に電流が流れる。このように、ソース−ドレイン間電流を検出することにより、メモリトランジスタ７０２の情報が読み出せる。
【０１１１】
なお、メモリトランジスタには、第二の実施の形態に示したＮＮ型メモリセルを用いることもできる。また、本実施例の回路構成は、実施例１に示した製造工程を用いて製造することが可能である。さらに、本実施例の構成は、実施例２の構成とも組み合わせて実施することが可能である。
【０１１２】
このように、本実施例に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタからなる不揮発性半導体記憶装置が実現できる。
【０１１３】
（実施例４）
本実施例では本発明のメモリトランジスタをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１１４】
図８に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア、フラッシュメモリ、ＲＡＭ、クロックコントローラー、キャッシュメモリ、キャッシュコントローラー、シリアルインターフェース、Ｉ／Ｏ（入出力）ポート等から構成される。勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途に応じて多種多様な回路設計が行なわれる。
【０１１５】
図８に示すマイクロプロセッサでは、ＣＰＵコア８０１、キャッシュメモリ８０２、クロックコントローラー８０３、キャッシュコントローラー８０５、シリアルインターフェース８０６、Ｉ／Ｏポート８０７をＣＭＯＳ回路で構成している。フラッシュメモリ８０４には本発明のメモリトランジスタが用いられている。また、キャッシュメモリ８０２に本発明の不揮発性メモリを利用することも可能である。なお、フラッシュメモリ８０４またはキャッシュメモリ８０２としては、第一の実施の形態、第二の実施の形態のいずれの構成とも組み合わせることが可能である。また、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することができる。
【０１１６】
このように、本実施例に示した構成により、自己収束的に高速且つ低消費電力の書き込みまたは消去が行なえ、書き込みまたは消去後におけるしきい値電圧の制御性に優れたメモリトランジスタからなるマイクロプロセッサが実現できる。
【０１１７】
（実施例５）
本発明のメモリトランジスタは、絶縁表面を有する基板上に形成されたＴＦＴによって構成された半導体装置の部品と一体形成することにより、多機能、高機能、および小型の半導体装置を提供することができる。本実施例では、そのような例として、本発明の不揮発性メモリ、画素部、画素部の駆動回路、γ（ガンマ）補正回路を備えた電気光学装置（代表的には、液晶表示装置および発光装置）を示す。
【０１１８】
γ補正回路とはγ補正を行なうための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又は発光層の透過光強度との間に線形関係を作るための補正である。
【０１１９】
図９は、上記電気光学装置のブロック図であり、本発明のメモリトランジスタにより構成される不揮発性メモリ９０２と、画素部９０５と、画素部の駆動回路であるゲート信号側駆動回路９０３およびソース信号側駆動回路９０４と、γ（ガンマ）補正回路９０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）９０６を経由して送られてくる。不揮発性メモリ９０２は、実施例３または４に示した回路構成を用いることができる。
【０１２０】
また、本実施例の電気光学装置は、例えば実施例１の製造方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いればよい。
【０１２１】
また、画素部９０５、画素部の駆動回路９０３、９０４、およびγ（ガンマ）補正回路９０１については、公知の回路構造を用いれば良い。
【０１２２】
本実施例の電気光学装置において、不揮発性メモリ９０２には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されている。γ補正回路９０１は、その補正データを参照して画像信号に対するγ補正を行なう。
【０１２３】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作製した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１２４】
さらに、不揮発性メモリに複数の補正データを格納して、新たに制御回路を加えることにより、補正データに基づく複数の色調を自由に選択することも可能である。
【０１２５】
なお、不揮発性メモリ９０２にγ補正の補正データを格納する際、本出願人による特願平１０−１５６６９６号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。
【０１２６】
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１２７】
なお、本実施例の構成は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することができる。
【０１２８】
このように、本発明における書き込みまたは消去が自己収束的にできるメモリトランジスタを適用することで、高速書き込みまたは消去及び低消費電力の半導体装置が実現できる。
【０１２９】
（実施例６）
本発明のメモリトランジスタから構成される不揮発性メモリを具備する半導体装置であって、実施例５に示した半導体装置とは異なる例を、図９を用いて説明する。
【０１３０】
図９に、本実施例の電気光学装置（代表的には、液晶表示装置および発光装置）のブロック図を示す。本実施例の電気光学装置には、本発明のメモリトランジスタから構成される不揮発性メモリ９０３と、ＳＲＡＭ９０２と、画素部９０６と、画素部の駆動回路であるゲート信号側駆動回路９０４およびソース信号側駆動回路９０５と、メモリコントローラ回路９０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）９０７を経由して送られてくる。
【０１３１】
本実施例におけるメモリコントローラ回路９０１とは、ＳＲＡＭ９０２および不揮発性メモリ９０３に画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１３２】
ＳＲＡＭ９０２は高速なデータの書き込みを行なうために設けられている。ＳＲＡＭの代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、ＳＲＡＭを設けなくてもよい。
【０１３３】
本実施例の電気光学装置は、例えば実施例１の作製方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶または発光層の形成を含むＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。
【０１３４】
また、本実施例では、画素部の駆動回路として、ソース配線駆動回路およびゲート配線駆動回路をそれぞれ１つずつ設けているが、それぞれ複数の駆動回路を設けても構わない。また、ＳＲＡＭ９０２、画素部９０６、画素部の駆動回路９０４、９０５、およびメモリコントローラ回路９０１については、公知の回路構造を用いれば良い。
【０１３５】
本実施例の電気光学装置において、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号は、１フレーム毎にＳＲＡＭ９０２に格納（記憶）され、その画像信号はメモリコントローラ回路９０１によって順次画素部９０６に入力され表示される。ＳＲＡＭ９０２には少なくとも画素部９０６に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路９０１により、必要に応じて、ＳＲＡＭ９０２に格納された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に格納された画像信号を画素部９０６へ入力し表示したりすることができる。
【０１３６】
なお、ＳＲＡＭ９０２および不揮発性メモリ９０３に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１３７】
本実施例の構成では、画素部９０６に表示された画像を常にＳＲＡＭ９０２に記憶しており、画像の一時停止を容易に行なうことができる。さらにＳＲＡＭ９０２に記憶された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に記憶された画像信号を画素部へ入力することによって、画像の録画および再生といった動作を容易に行なうことができる。そして、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することや、録画、再生を行なうことが可能となる。
【０１３８】
録画および再生可能な画像の情報量は、ＳＲＡＭ９０２と不揮発性メモリ９０３の記憶容量に依存する。少なくとも１フレーム分の画像信号を格納することにより、静止画の録画と再生が可能となる。さらに、数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ９０３のメモリ容量を増やすことができれば、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０１３９】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせて実施することができる。
【０１４０】
このように、本発明における書き込みまたは消去が自己収束的にできるメモリトランジスタを適用することで、高速書き込みまたは消去及び低消費電力の半導体装置が実現できる。
【０１４１】
（実施例７）
本発明の不揮発性メモリはデータの記憶・読み出しを行なう記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０１４２】
本発明の不揮発性メモリを利用しうる電子機器としては、ディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゲーム機、ゴーグル型ディスプレイ、カーナビゲーション、音響再生装置（カーオーディオ等）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１０、１１に示す。
【０１４３】
図１０（Ａ）はディスプレイであり、筐体１００１、支持台１００２、表示部１００３等を含む。本発明は表示部１００３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４４】
図１０（Ｂ）はビデオカメラであり、本体１０１１、表示部１０１２、音声入力部１０１３、操作スイッチ１０１４、バッテリー１０１５、受像部１０１６で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１４５】
図１０（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体１０２１、信号ケーブル１０２２、頭部固定バンド１０２３、表示部１０２４、光学系１０１０、表示装置１０２６等を含む。本発明は表示装置１０２６やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４６】
図１０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１０３１、記録媒体１０３２、操作スイッチ１０３３、表示部（ａ）１０３４、表示部（ｂ）１０３５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。
【０１４７】
図１０（Ｅ）はゴーグル型ディスプレイであり、本体１０４１、表示部１０４２、アーム部１０４３を含む。本発明は表示部１０４２やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４８】
図１０（Ｆ）はパーソナルコンピュータであり、本体１０５１、筐体１０５２、表示部１０５３、キーボード１０５４等で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１４９】
図１１（Ａ）は携帯電話であり、本体１１０１、音声出力部１１０２、音声入力部１１０３、表示部１１０４、操作スイッチ１１０５、アンテナ１１０６を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１５０】
図１１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体１１１１、表示部１１１２、操作スイッチ１１１３、１１１４を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１５１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１５２】
このように、本発明における書き込みまたは消去が自己収束的にできるメモリトランジスタを適用することで、高速書き込みまたは消去及び低消費電力の半導体装置が実現できる。
【０１５３】
【発明の効果】
本発明によれば、書き込みまたは消去後のしきい値分布幅が非常に狭く、高速で低消費電力の書き込みまたは消去が行なえるメモリトランジスタが実現される。また、このようなメモリトランジスタを適用することで、高速書き込みまたは消去が行なえ、低消費電力の半導体不揮発性メモリが実現される。さらに、このようなメモリトランジスタを搭載することで、高速書き込みまたは消去が行なえ、低消費電力の電子機器が実現される。
【図面の簡単な説明】
【図１】図１（Ａ）は、本明細書における第一の実施の形態に係わるＮ型メモリトランジスタを示す平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ'線に沿う断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ'線に沿う断面図、図１（Ｄ）は回路記号。
【図２】メモリトランジスタの書き込み時におけるしきい値電圧と書き込み時間との関係。図２（Ａ）は、書き込み時間一定の場合、図２（Ｂ）は、書き込み時間一定（製造工程を改善）の場合、図２（Ｃ）は、ベリファイ書き込み場合。
【図３】メモリトランジスタの書き込み時におけるしきい値電圧と書き込み時間との関係。図３（Ａ）は、書き込み時間一定の場合、図３（Ｂ）は、ベリファイ書き込みの場合、図３（Ｃ）は、本発明によるメモリトランジスタにおける書き込みの場合。
【図４】図４（Ａ）は、本明細書における第二の実施の形態に係わるＮ型メモリトランジスタを示す平面図、図４（Ｂ）は図４（Ａ）のＡ−Ａ'線に沿う断面図、図４（Ｃ）は図４（Ａ）のＢ−Ｂ'線に沿う断面図、図４（Ｄ）は回路記号。
【図５】実施例１におけるＮ型メモリトランジスタの主要な製造工程を示す断面図。
【図６】実施例１におけるＮ型メモリトランジスタの主要な製造工程を示す断面図。
【図７】図７（Ａ）は本発明のメモリトランジスタを用いたＮＯＲ型フラッシュメモリの回路図、図７（Ｂ）は図７（Ａ）の回路パターン。
【図８】本発明のメモリトランジスタを用いた半導体回路を示す図。
【図９】本発明のメモリトランジスタを用いた電気光学装置を示す図。
【図１０】本発明のメモリトランジスタを用いた電気光学装置を示す図。
【図１１】本発明のメモリトランジスタを用いた電子機器を示す図。
【図１２】本発明のメモリトランジスタを用いた電子機器を示す図。
【符号の説明】
１０１・・・単結晶基板
１０２・・・チャネル領域
１０３・・・ソース領域
１０４・・・ドレイン領域
１０５・・・素子分離領域
１０６・・・書き込み制御領域
１０７・・・書き込み領域
１０８・・・第一の絶縁膜
１０９・・・浮遊ゲート
１１０・・・第二の絶縁膜
１１１・・・制御ゲート
Claims (5)
- チャネル領域、ソース領域及びドレイン領域を含む活性層と、
前記活性層上の第１の絶縁膜と、
前記第１の絶縁膜上の浮遊ゲートと、
前記浮遊ゲート上の第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲートと、を各々含む第１のメモリトランジスタと第２のメモリトランジスタを有し、
前記第１のメモリトランジスタが含む前記第１の絶縁膜の厚さは、前記第２のメモリトランジスタが含む前記第１の絶縁膜の厚さより厚く、
前記第１のメモリトランジスタが含む前記チャネル領域に添加されている一導電性の不純物の濃度は、前記第２のメモリトランジスタが含む前記チャネル領域に添加されている前記一導電性の不純物の濃度よりも大きいことを特徴とする半導体不揮発性メモリ。 - 請求項１において、
前記第１のメモリトランジスタと前記第２のメモリトランジスタの一方は、多値の情報を記憶することを特徴とする半導体不揮発性メモリ。 - 請求項１又は２において、
前記第１のメモリトランジスタが含む前記活性層及び前記第２のメモリトランジスタが含む前記活性層は、単結晶半導体基板またはＳＯＩ基板を用いて形成されることを特徴とする半導体不揮発性メモリ。 - 請求項１又は２において、
前記第１のメモリトランジスタが含む前記活性層及び前記第２のメモリトランジスタが含む前記活性層は、絶縁表面を有する基板上に形成されることを特徴とする半導体不揮発性メモリ。 - 請求項１乃至請求項４のいずれか一項に記載の半導体不揮発性メモリを用いた電子機器。
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| WO2006006636A1 (en) * | 2004-07-14 | 2006-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Wireless processor, wireless memory, information system, and semiconductor device |
| US7011980B1 (en) * | 2005-05-09 | 2006-03-14 | International Business Machines Corporation | Method and structures for measuring gate tunneling leakage parameters of field effect transistors |
| US7528015B2 (en) * | 2005-06-28 | 2009-05-05 | Freescale Semiconductor, Inc. | Tunable antifuse element and method of manufacture |
| US7968932B2 (en) * | 2005-12-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100731058B1 (ko) * | 2005-12-26 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 이중 터널 산화막을 포함하는 플래시 메모리 셀 및 그 제조방법 |
| US7692973B2 (en) * | 2006-03-31 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device |
| US7795088B2 (en) | 2007-05-25 | 2010-09-14 | Macronix International Co., Ltd. | Method for manufacturing memory cell |
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| US8686487B2 (en) * | 2007-06-14 | 2014-04-01 | Micron Technology, Inc. | Semiconductor devices and electronic systems comprising floating gate transistors |
| KR101752518B1 (ko) * | 2009-10-30 | 2017-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN102598266B (zh) * | 2009-11-20 | 2015-04-22 | 株式会社半导体能源研究所 | 半导体装置 |
| KR101057746B1 (ko) * | 2010-04-12 | 2011-08-19 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| JP2013077780A (ja) * | 2011-09-30 | 2013-04-25 | Seiko Instruments Inc | 半導体記憶装置及び半導体記憶素子 |
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|---|---|---|---|---|
| US4016588A (en) * | 1974-12-27 | 1977-04-05 | Nippon Electric Company, Ltd. | Non-volatile semiconductor memory device |
| JPS57112078A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of electrically rewritable fixed memory |
| JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
| EP0164605B1 (en) * | 1984-05-17 | 1990-02-28 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor eeprom device |
| US5677867A (en) * | 1991-06-12 | 1997-10-14 | Hazani; Emanuel | Memory with isolatable expandable bit lines |
| US5028553A (en) * | 1988-06-03 | 1991-07-02 | Texas Instruments Incorporated | Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines |
| JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
| US5215934A (en) * | 1989-12-21 | 1993-06-01 | Tzeng Jyh Cherng J | Process for reducing program disturbance in eeprom arrays |
| US5147379A (en) * | 1990-11-26 | 1992-09-15 | Louisiana State University And Agricultural And Mechanical College | Insertion instrument for vena cava filter |
| US5273926A (en) * | 1991-06-27 | 1993-12-28 | Texas Instruments Incorporated | Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity |
| US5449941A (en) | 1991-10-29 | 1995-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| JP2691385B2 (ja) | 1991-10-29 | 1997-12-17 | 株式会社半導体エネルギー研究所 | 半導体メモリー装置 |
| US5293328A (en) * | 1992-01-15 | 1994-03-08 | National Semiconductor Corporation | Electrically reprogrammable EPROM cell with merged transistor and optiumum area |
| JPH05283654A (ja) * | 1992-04-03 | 1993-10-29 | Toshiba Corp | マスクｒｏｍとその製造方法 |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| JP3342730B2 (ja) * | 1993-03-17 | 2002-11-11 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| US5501996A (en) * | 1994-12-14 | 1996-03-26 | United Microelectronics Corporation | Method of manufacture of high coupling ratio single polysilicon floating gate EPROM or EEPROM cell |
| US5656845A (en) * | 1995-03-08 | 1997-08-12 | Atmel Corporation | EEPROM on insulator |
| EP0752721B1 (en) * | 1995-06-29 | 2009-04-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| DE19526012C2 (de) * | 1995-07-17 | 1997-09-11 | Siemens Ag | Elektrisch lösch- und programmierbare nicht-flüchtige Speicherzelle |
| JPH0992737A (ja) * | 1995-09-28 | 1997-04-04 | Oki Electric Ind Co Ltd | 不揮発性メモリ装置 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| KR0179791B1 (ko) * | 1995-12-27 | 1999-03-20 | 문정환 | 플래쉬 메모리 소자 및 그 제조방법 |
| US6057575A (en) * | 1996-03-18 | 2000-05-02 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell, method of manufacturing and operation thereof |
| EP0801427A3 (en) * | 1996-04-11 | 1999-05-06 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device |
| JP2870478B2 (ja) * | 1996-04-25 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその動作方法 |
| DE19620032C2 (de) * | 1996-05-17 | 1998-07-09 | Siemens Ag | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
| US5897354A (en) * | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| IT1289524B1 (it) * | 1996-12-24 | 1998-10-15 | Sgs Thomson Microelectronics | Cella di memoria per dispositivi di tipo eeprom e relativo processo di fabbricazione |
| JP3264365B2 (ja) * | 1997-03-28 | 2002-03-11 | ローム株式会社 | 不揮発性記憶素子 |
| IT1294312B1 (it) * | 1997-08-07 | 1999-03-24 | Sgs Thomson Microelectronics | Processo per la fabbricazione di un dispositivo di memoria non volatile programmabile elettricamente |
| JPH11143379A (ja) | 1997-09-03 | 1999-05-28 | Semiconductor Energy Lab Co Ltd | 半導体表示装置補正システムおよび半導体表示装置の補正方法 |
| US6147379A (en) * | 1998-04-13 | 2000-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100311971B1 (ko) * | 1998-12-23 | 2001-12-28 | 윤종용 | 비휘발성메모리반도체소자제조방법 |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| EP1091408A1 (en) * | 1999-10-07 | 2001-04-11 | STMicroelectronics S.r.l. | Non-volatile memory cell with a single level of polysilicon |
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| KR100358070B1 (ko) * | 1999-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 |
| US6384448B1 (en) * | 2000-02-28 | 2002-05-07 | Micron Technology, Inc. | P-channel dynamic flash memory cells with ultrathin tunnel oxides |
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