JP4882333B2 - 制御システム - Google Patents

Description

本発明は、コントローラに接続された複数のデバイスを制御する制御システムに関する。

従来、電子機器においては、例えば、ＩＩＣ（internet integrated circuit）、ＳＰＩ(serial peripheral interface)、ＵＡＲＴ(universal asynchronous receiver transmitter)などの専用バスを用いて各デバイス間の通信を行うことによりデバイスのコントロールを行っていた。しかし、これらのバスにはそれぞれ短所があり、その条件に応じて最適な通信方法を選択しながら機器内デバイスのコントロールを行うことが通例となっていた。

図７は、ＩＩＣの標準的な接続例による制御システムの構成図であり、図８は、そのデータ読み出し又は書き込みのタイミングチャートを示し、図８Ａはデータ、図８Ｂはクロック、図８Ｃはデータ内容である。
図７に示すＩＩＣによる制御システムにおいては、クロック６３及びデータ６４の２本の制御線を用いて、コントローラとなるデバイス６１から、数多くの制御対象のデバイスとなるモジュール６２−１、６２−２、・・・６２−ｎを制御することが可能である。

例えば、図８Ａに示すデータが１ビット〜８ビットで２進表示の「０１１１１０００」のとき（１６進表示の「７８」）、モジュール６２−２に割り当てられたアドレスに対する書き込みの制御を示し、２進表示の「０１１１１００１」のとき（１６進表示の「７９」）、モジュール６２−２に割り当てられたアドレスに対する読み出しの制御を示す。

図８Ｂに示すクロック数に応じて図８Ａに示すデータが設定されている。図８Ａに示すデータが１ビット〜８ビットであるときは図８Ｃに示すデータ内容がアドレス７４を示し、図８Ａに示すデータが９ビットでハイインピーダンス７３のときは図８Ｃに示すデータ内容がアクノレッジ７５を示している。図８Ａに示すデータが１ビット〜９ビットで１サイクルとなる。

同様に、図８Ａに示すデータが次のサイクルの１ビット〜８ビットであるときは図８Ｃに示すデータ内容がサブアドレス７６を示し、図８Ａに示すデータが次のサイクルの９ビットでハイインピーダンスのときは図８Ｃに示すデータ内容がアクノレッジ７７を示している。
また、図９は、ＳＰＩにおける標準的な接続例による制御システムの構成図であり、図１０は、チップセレクトによるデータ出力又はデータ入力のタイミングチャートを示し、図１０Ａはクロック、図１０Ｂはデータ出力、図１０Ｃはデータ入力、図１０Ｄはチップセレクトである。

図９に示すＳＰＩによる制御システムにおいては、クロック８３、データ出力８４及びデータ入力８５の３本の通信線とチップセレクト８６の１本の制御線を用いて、１Ｍｂｐｓ程度の速度でクロック同期式によりコントローラとなるデバイス８１から１対１の通信でデバイスとなるモジュール８２−１を制御することが可能である。

さらに、コントローラとなるデバイス８１から１対多の通信で複数のデバイスとなるモジュール８２−１、８２−２、・・・８２−ｎを制御する場合には、チップセレクト８６、８７、・・・８８の制御線を制御されるデバイスとなるモジュール８２−１、８２−２、・・・８２−ｎの数に対応させて配設することにより、１対多の通信が可能である。

例えば、コントローラとなるデバイス８１は、図１０Ｄに示すチップセレクト８６、８７、・・・８８により制御されるデバイスとなるモジュール８２−１、８２−２、・・・８２−ｎを選択する。次に、コントローラとなるデバイス８１は、図１０Ａに示すクロックに同期して図１０Ｄに示すチップセレクト８６、８７、・・・８８により選択されたモジュール８２−１、８２−２、・・・８２−ｎに対して図１０Ｂに示すデータ出力８４を送信する。これにより、コントローラとなるデバイス８１は、図１０Ｄに示すチップセレクト８６、８７、・・・８８により選択されたモジュール８２−１、８２−２、・・・８２−ｎから図１０Ｃに示すデータ入力８５を受信する。

また、従来のシリアル通信回路の例として、それぞれ異なる通信線でデータ信号としてフレーム同期信号が送受信される通信系からのデータを受けて受信データ信号を生成出力する回路と、１本の通信線によりデータ信号列中にフレーム同期信号が含まれて送受信される通信系からのデータから受信フレーム同期信号と受信データを生成出力する回路とを備えるものが開示されている（特許文献１参照）。

また、多段接続による伝送遅延を除去するデータ転送の例として、違ったデータ速度を扱うシリアルデータを受信・送信するシリアル通信ドライバー処理２組と、シリアル通信ドライバーからの受信データをコマンド解析し、自局の場合そのコマンドにより装置制御を行い、レスポンデータを組立するコマンド解析・レスポンス組立処理と、１方のシリアル通信ドライバーからの受信データを他方のシリアル通信ドライバーへ送信データを送信要求し、その逆に１方のシリアル通信ドライバーからの受信データを他方のシリアル通信ドライバーに送信データを送信要求する１キャラクタ転送処理を備えるものが開示されている（特許文献２参照）。
実開平４−１５３３４号公報 特開平５−２８４１９０号公報

しかし、上述したＩＩＣによる制御システムでは、システム内部において数多くのデバイスを接続したり、又はデバイス間の接続に線材を用いて非常に長い距離で制御を行う場合に、線間の容量及びデバイスの容量により信号のレベルが低下したり信号波形の立ち上がり及び立ち下がりに鈍りが出る。このため、信号波形のレベルの低下及び積分値が低下することにより、信号検出ができなって正しく通信を行うことができないという不都合があった。

また、上述したＳＰＩによる制御システムでは、１対１の通信の場合には１本の制御線で可能であったが、コントローラから１対多の通信で複数のデバイスを制御する場合には、制御線を制御されるデバイスの数だけ用意する必要がある。このため、数多くのデバイスの制御を行う場合には、コントローラと複数のデバイスの間で多くの制御線の配線を必要とするため、コントローラを大きなピン数のものに置き換えねばならず、またシステム内配線が増えるという不都合があった。

そこで、本発明は、線間の容量及びデバイスの容量により信号波形のレベルの低下及び積分値が低下しても正しく通信を行うことができ、コントローラから１対多の通信で複数のデバイスを制御する場合にも制御線の数を増やす必要がない制御システムを提供することを課題とするものである。

上記課題を解決し、本発明の目的を達成するため、制御を司るコントローラと、コントローラの制御対象となる複数のデバイスとが、一本のクロック伝送用の信号線と、一本の出力信号伝送用の信号線と、一本の入力信号伝送用の信号線とによって接続された制御システムにおいて、複数のデバイスを同一の状態に制御するためのコントローラの制御に関する信号を予め設定された閾値に基づいて整形する波形整形ブロックを、複数のデバイスのうちのいずれかに設け、波形整形ブロックにより整形されたコントローラの制御に関する信号を３本の信号線を介して順次次段に送出するものである。

これにより、例えば、電子機器一般におけるコントローラと複数個のデバイス間の接続において、波形整形ブロックを追加することにより通信データをそのまま次段に送り出すことができるため、コントローラと複数個のデバイス間を順次連続してカスケード接続することができる。

また、通信信号の品質に劣化が生じないことから、数百から数千個の非常に多くのデバイスを接続した状態で複数のデバイスを同一の状態に制御することが可能となる。また、数百から数千個の非常に多くのデバイスを接続する際においても、信号線の増設をする必要がなく、固定数の信号線の接続で済むため、機器の小型化に寄与することができる。また、コントローラの入出力ピンを増設をする必要がなく、１つのコントローラに多くのデバイスを接続できることから、コントローラの構成が簡単となり、コストを低く抑えることが可能となる。

本発明によれば、線間の容量及びデバイスの容量により信号波形のレベルの低下及び積分値が低下しても正しく通信を行うことができ、コントローラから１対多の通信で複数のデバイスを制御する場合にも制御線の数を増やす必要がない制御システムを得ることができる。

例えば、モジュール間でのデータ及びクロックの受け渡しの際に、波形整形により信号を生成し直すことにより信号の劣化が無く、モジュール間での通信に数ｍ程度のケーブルなどが存在しても十分正しい通信をすることが可能となるため、機器のコストを低く抑えることが可能となる。

以下に、本発明の実施の形態について、適宜、図面を参照しながら説明する。
図１は、本実施の形態に適用される制御システムの構成図である。
図１において、デバイス１は、例えば、ＣＰＵなどの制御システムを制御するホストコントローラを指している。モジュール２−１、２−２、・・・２−ｎ（例えば、数百から数千個）は、内部に、制御対象のデバイスを備えている。

さらに、本実施の形態のモジュール２−１、２−２、・・・２−ｎは、デバイス１から出力されるクロック１１及びデータの出力信号１２、デバイス１に入力される入力信号１３をバッファして波形整形するバッファ回路とを含んで構成されている。このデバイスに上述したバッファ回路を含んだものを本実施の形態ではモジュールと呼ぶこととする。
ここで、モジュール２−１、２−２、・・・２−ｎは、クロック１１、出力信号１２及び入力信号１３の３本の信号線のみで順次連続してカスケード接続される。

図２は、モジュールの構成を示すブロック図である。
図２において、１つのモジュール２−ｎに接続された３本の信号線を介して、クロック１１−ｎ−１、出力信号１２−ｎ−１及び入力信号１３−ｎ−１は、モジュール２−ｎ内のデバイス２１−ｎのクロック端子２２−ｎ、データ出力端子２３−ｎ及びデータ入力端子２４−ｎと接続されている。

さらに、クロック１１−ｎ−１、出力信号１２−ｎ−１及び入力信号１３−ｎ−１は、モジュール２−ｎ内のバッファ回路２５−ｎ、２６−ｎ及び２７−ｎと接続されている。バッファ回路２５−ｎ、２６−ｎ及び２７−ｎは、例えば、型式「７４ＨＬ０８」などの標準的なＩＣに複数個配置されるゲートなどで構成されるバッファ回路である。

このように構成される本実施の形態に適用される制御システムの動作を以下に説明する。
まず、この制御システムにおけるアドレスデータと制御データの送信タイミングについて説明する。
図３は、アドレスデータ及び制御データを示すタイミングチャートであり、図３Ａはクロック、図３Ｂはデータ出力、図３Ｃはデータ入力である。
本実施の形態において、デバイス１がどのデバイス２１へアクセスするかは、図３Ｂに示すデータ出力中のデータ信号内に、アドレスを指定するアドレスデータ３１に続き、制御データ３２をモジュール２−１、２−２、・・・２−ｎのデバイス２１−１、２１−２、・・・２１−ｎに続けて送信することにより実行する。

デバイス１はこのアドレスデータ及び制御データ３３をモジュール２−１、２−２、・・・２−ｎのデバイス２１−１、２１−２、・・・２１−ｎに送信することで、アドレスデータ３１により特定されたモジュール２−１、２−２、・・・２−ｎの特定のデバイス２１−１、２１−２、・・・２１−ｎを制御することが可能である。

例えば、デバイス１は図３Ａに示すクロックのＴ１時点、Ｔ２時点、Ｔ３時点の立下りで、図３Ｂに示すデータ出力中のデータＡ１、Ａ２、Ａ３による３ビットのアドレスデータ３１をモジュール２−１、２−２、・・・２−ｎのデバイス２１−１、２１−２、・・・２１−ｎに送信することにより、最大２^３（＝８）個のモジュール２−１、２−２、・・・２−ｎのアドレスを指定することができる。

さらに、デバイス１はアドレスデータ３１に続き、図３Ａに示すクロックのＴ４時点、Ｔ５時点、Ｔ６時点、Ｔ７時点、Ｔ８時点、Ｔ９時点、Ｔ１０時点、Ｔ１１時点の立下りで、図３Ｂに示すデータ出力中のデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８による８ビットの制御データ３２をモジュール２−１、２−２、・・・２−ｎのデバイス２１−１、２１−２、・・・２１−ｎに続けて送信することにより、アドレスを指定されたモジュール２−１、２−２、・・・２−ｎのデバイス２１−１、２１−２、・・・２１−ｎを最大２^８（＝２５６）個の状態に制御することができる。

例えば、デバイス１が制御を行うモジュール２−１、２−２、・・・２−ｎのデバイス２１−１、２１−２、・・・２１−ｎが５つ（ｎ＝５）で制御データが８ビットであれば、デバイス１が送信するデータ量は、３ビット＋８ビット＝１１ビットということになる。
また、制御するデバイスの個数及び制御状態に応じて、アドレスデータ３１及び制御データ３２のビット数を可変させて制御することも可能である。

例えば、複数のデバイスは表示装置に各ライン毎に走査線方向に設けられる複数の発光素子及び駆動部（例えば、数百から数千個）である場合、この複数の発光素子及び駆動部を指定可能な比較的多いアドレスデータ３１のビット数とする。
さらに、複数の発光素子及び駆動部を同一の状態に制御する場合、制御データ３２のビット数を比較的少ないビット数とする。これにより、デバイス１の駆動部への制御により複数の発光素子を同一の発光パターン（例えば、各種テストパターン）で発光させることができる。

次に、この制御システムにおけるデータ出力の波形整形のタイミングについて説明する。
図４は、データ出力の波形整形を示すタイミングチャートであり、図４Ａはデータ出力１２、図４Ｂはデータ出力１２−ｎ−１、図４Ｃはデータ出力１２−ｎである。
デバイス１から出力される図４Ａに示すデータ出力１２は、Ｔ２１時点で５Ｖに立ち上り、Ｔ２２時点で０Ｖに立下り、Ｔ２３時点で５Ｖに立ち上り、Ｔ２４時点で０Ｖに立下り、Ｔ２５時点で５Ｖに立ち上り、Ｔ２６時点で０Ｖに立下り、・・・を繰り返す信号である。

このとき、図２に示すモジュール２−ｎに入力される図４Ｂに示すデータ出力１２−ｎ−１は、Ｔ２１時点からＴ２２時点で０Ｖから過渡特性により徐々に上昇して３Ｖに到達し、Ｔ２２時点からＴ２３時点で３Ｖから過渡特性により徐々に下降して０Ｖに到達し、Ｔ２３時点からＴ２４時点で０Ｖから過渡特性により徐々に上昇して３Ｖに到達し、Ｔ２４時点からＴ２５時点で３Ｖから過渡特性により徐々に下降して０Ｖに到達し、Ｔ２５時点からＴ２６時点で０Ｖから過渡特性により徐々に上昇して３Ｖに到達し、・・・を繰り返す信号である。

ここで、図２に示すモジュール２−ｎから出力される図４Ｃに示すデータ出力１２−ｎは、バッファ回路２６−ｎにより、図４Ｂに示すデータ出力１２−ｎ−１が閾値Ｔｈを上回るＴ３１時点で５Ｖに立ち上り、図４Ｂに示すデータ出力１２−ｎ−１が閾値Ｔｈを下回るＴ３２時点で０Ｖに立下り、図４Ｂに示すデータ出力１２−ｎ−１が閾値Ｔｈを上回るＴ３３時点で５Ｖに立ち上り、図４Ｂに示すデータ出力１２−ｎ−１が閾値Ｔｈを下回るＴ３４時点で０Ｖに立下り、図４Ｂに示すデータ出力１２−ｎ−１が閾値Ｔｈを上回るＴ３５時点で５Ｖに立ち上り、図４Ｂに示すデータ出力１２−ｎ−１が閾値Ｔｈを下回るＴ３６時点で０Ｖに立下り、・・・を繰り返す信号となる。

このとき、バッファ回路２６−ｎは、論理レベルのハイレベルを規定するための最小限の値として例えば２Ｖから２．５Ｖ程度の閾値Ｔｈで入力される図４Ｂに示すデータ出力１２−ｎ−１をバッファリングして、予め定められた論理レベルのハイレベルを規定する５Ｖに立ち上るように波形を整形する。

また、逆に、バッファ回路２６−ｎは、論理レベルのローレベルを規定するための最大限の値として例えば２．５Ｖから２Ｖ程度の閾値Ｔｈで入力される図４Ｂに示すデータ出力１２−ｎ−１をバッファリングして、予め定められた論理レベルのローレベルを規定する０Ｖに立ち下るように波形を整形する。
ここで、図４Ｃに示すデータ出力１２−ｎは、予め設定された５Ｖのレベル及び積分値（デバイスの正常な動作が可能な値）となるように整形される。
ここでは、データ出力についてのみ説明したが、他のクロック１１−ｎ−１及びデータ入力１３−ｎも、同様に、バッファ回路２５−ｎ、２７−ｎにより波形が整形される。

これにより、クロック１１−ｎ、出力信号１２−ｎ及び入力信号１３−ｎ−１が出力される際には、バッファ回路２５−ｎ、２６−ｎ及び２７−ｎにより波形整形を受けることになる。例えば、電子機器内部の長い配線などにより、波形に立ち上り及び立下り時に信号の鈍りがあっても、バッファ回路２５−ｎ、２６−ｎ及び２７−ｎにより次のブロックに送り出す際には、波形の鈍りは解消されることとなる。

このとき、クロック１１−ｎ、出力信号１２−ｎ及び入力信号１３−ｎ−１は、元の信号に対して遅延が生じているが、同一モジュール２−ｎ内で同量の遅延量であるため、デバイス２１−ｎの動作には何ら支障が生じることはない。
上述した実施の形態では、モジュール内の波形整形をバッファ回路により実施する例を示したが、これに限らず、以下の構成を採用してもよい。

図５は、他のモジュールの構成を示すブロック図である。
図５に示す他のモジュール５−ｎの構成が図２に示すモジュールの構成２−ｎと異なる点は、クロック１１−ｎ−１の波形整形を図２に示すバッファ回路２５−ｎから図５に示すPLL回路５５−ｎに変更した点のみである。他の構成及び動作は図２と同様であるため、異なる点のみを説明する。

図６は、クロックの波形整形を示すタイミングチャートであり、図６Ａはクロック１１−ｎ−１、図６Ｂはクロック１１−ｎ｀（ＰＬＬ回路時）、図６Ｃはクロック１１−ｎ（バッファ時）である。
ここで、ＰＬＬ回路５５−ｎを用いて、図６Ａに示すクロック１１−ｎ−１のＴ４１時点、Ｔ４２時点、Ｔ４３時点、Ｔ４４時点、Ｔ４５時点、Ｔ４６時点・・・の立下りで新たに図６Ｂに示すクロック１１−ｎ｀（ＰＬＬ回路時）の生成を行えば、バッファ回路２５−ｎによる波形整形時における図６Ｃに示すクロック１１−ｎ（バッファ時）の遅延τが生じる場合とは異なり、遅延を生じさせることなくクロック信号を生成することが可能となる。

この場合、ＰＬＬ回路５５−ｎは、図６Ａに示すクロック１１−ｎ−１のＴ４１時点、Ｔ４２時点、Ｔ４３時点、Ｔ４４時点、Ｔ４５時点、Ｔ４６時点・・・の立下りで図６Ａに示すクロック１１−ｎ−１と図６Ｂに示すクロック１１−ｎ｀（ＰＬＬ回路時）の位相比較を行いながら、フィードバックを行うため、図６Ａに示すクロック１１−ｎ−１と図６Ｂに示すクロック１１−ｎ｀（ＰＬＬ回路時）の位相は常に同位相に保たれる。

また、図６Ｃに示すクロック１１−ｎ（バッファ時）がバッファ回路２５−ｎに入力される場合においては、上述したＰＬＬ回路５５−ｎによる制御がないため、常に図６Ａに示すクロック１１−ｎ−１に対して図６Ｃに示すクロック１１−ｎ（バッファ時）はバッファリング動作分の遅延τが生じることとなる。

なお、ここでは、クロック１１−ｎ｀（ＰＬＬ回路時）と、出力信号１２−ｎ及び入力信号１３−ｎ−１との間で、遅延τが生じているが、同一モジュール２−ｎ内でバッファリング動作量の遅延量であるため、デバイス２１−ｎの動作には何ら支障が生じることはない。

なお、上述した波形整形のためのバッファ回路やＰＬＬ回路は、システム内の各モジュール内にすべて設けるようにしてもよいが、これに限らず、システム内のいずれかのモジュール内に設けるようにしてもよい。

上述した本実施の形態により、各モジュールからの出力は整形されて常にきれいなエッジの波形であるためモジュールをカスケ―ドに多数接続することができ、システム内配線による信号及びデバイス１からの出力はモジュール接続数に関係なく1系統で済み、デバイスのピン配置を増設する必要がないためコストを低く抑えることが可能となる。

また、システム内部のバス配線による信号は常に立ち上がり及び立下りのエッジが整形されるためモジュール内のデバイスの動作状態を正常に保つことができ、同じバス上に多くのデバイスを接続することができるためシステムの構成が非常に簡単になる。

また、１つのデバイス上の１つのバスに多くのモジュールを接続してアドレスデータと制御データとを同一ラインで送信できることから、デバイスの構成が簡単となりコストを低く抑えることが可能となる。

また、システム内部のデバイスと各モジュールがカスケード接続されるため、１つのデバイスから数多く配線される場合に比較して、モジュール間での配線ですむためシステム内部の配線が簡単になる。

上述した本実施の形態に限らず、本発明の特許請求の範囲内であれば、適宜、その構成を変更しうることは言うまでもない。

本実施の形態に適用される制御システムの構成図である。 モジュールの構成を示すブロック図である。 アドレスデータ及び制御データを示すタイミングチャートであり、図３Ａはクロック、図３Ｂはデータ出力、図３Ｃはデータ入力である。 データ出力の波形整形を示すタイミングチャートであり、図４Ａはデータ出力１２、図４Ｂはデータ出力１２−ｎ−１、図４Ｃはデータ出力１２−ｎである。 他のモジュールの構成を示すブロック図である。 クロックの波形整形を示すタイミングチャートであり、図６Ａはクロック１１、図６Ｂはクロック１１−ｎ｀（ＰＬＬ回路時）、図６Ｃはクロック１１−ｎ（バッファ時）である。 従来の制御システムの構成図である。 データ読み出し又は書き込みのタイミングチャートを示し、図８Ａはデータ、図８Ｂはクロック、図８Ｃはデータ内容である。 従来の他の制御システムの構成図である。 チップセレクトによるデータ出力又はデータ入力のタイミングチャートを示し、図１０Ａはクロック、図１０Ｂはデータ出力、図１９Ｃはデータ入力、図１０Ｄはチップセレクトである。

符号の説明

１…デバイス、２−１、２−２、・・・２−ｎ…モジュール、１１…クロック、１２…データ出力信号、１３…データ入力信号、１１−ｎ−１…クロック、１２−ｎ−１…出力信号、１３−ｎ−１…入力信号、２１−ｎ…デバイス、２２−ｎ…クロック端子、２３−ｎ…データ出力端子、２４−ｎ…データ入力端子、２５−ｎ、２６−ｎ、２７−ｎバッファ…回路、５５−ｎ…ＰＬＬ回路、１１−ｎ｀…クロック（ＰＬＬ回路時）

Claims (5)

1. 制御を司るコントローラと、上記コントローラの制御対象となる複数のデバイスとが、一本のクロック伝送用の信号線と、一本の出力信号伝送用の信号線と、一本の入力信号伝送用の信号線の計３本の信号線によって接続された制御システムにおいて、
   上記複数のデバイスを同一の状態に制御するための上記コントローラの制御に関する信号を予め設定された閾値に基づいて整形する波形整形ブロックを、上記複数のデバイスのうちのいずれかに設け、
   上記波形整形ブロックにより整形された上記コントローラの制御に関する信号を、上記３本の信号線を介して順次次段に送出する
   制御システム。
2. 上記波形整形ブロックは、上記コントローラの制御に関する信号を予め設定されたレベル及び積分値となるように整形する
   請求項１に記載の制御システム。
3. 上記波形整形ブロックは、上記コントローラの制御データの波形整形に対して集積回路を用いる
   請求項２に記載の制御システム。
4. 上記波形整形ブロックは、上記コントローラのクロックの波形整形に対してフェイズロックドループ回路を用いる
   請求項２に記載の制御システム。
5. 上記複数のデバイスは表示装置に設けられる複数の発光部であり、上記コントローラの制御により上記複数の発光部を同一の発光パターンで発光させる
   請求項１に記載の制御システム。

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