[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4847415B2 - 低アスペクト比のウエハ貫通ホールを使用したウエハレベルのパッケージング方法 - Google Patents

低アスペクト比のウエハ貫通ホールを使用したウエハレベルのパッケージング方法 Download PDF

Info

Publication number
JP4847415B2
JP4847415B2 JP2007211332A JP2007211332A JP4847415B2 JP 4847415 B2 JP4847415 B2 JP 4847415B2 JP 2007211332 A JP2007211332 A JP 2007211332A JP 2007211332 A JP2007211332 A JP 2007211332A JP 4847415 B2 JP4847415 B2 JP 4847415B2
Authority
JP
Japan
Prior art keywords
wafer
cap wafer
cap
aspect ratio
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007211332A
Other languages
English (en)
Other versions
JP2008047914A (ja
Inventor
ファ ヤピン
リー ツォンヤ
チャオ ヤン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Memsic Inc
Original Assignee
Memsic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Memsic Inc filed Critical Memsic Inc
Publication of JP2008047914A publication Critical patent/JP2008047914A/ja
Application granted granted Critical
Publication of JP4847415B2 publication Critical patent/JP4847415B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/097—Interconnects arranged on the substrate or the lid, and covered by the package seal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0118—Bonding a wafer on the substrate, i.e. where the cap consists of another wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)

Description

［関連出願との相互参照］
この出願は、２００５年３月２４日に出願された米国特許出願第１１／０８８，６３３号の一部継続出願である。この出願は、同特許出願の利益を主張し、ここにその開示を参照によって完全に組み入れる。
［連邦補助研究または開発に関する表明］
適用なし
本発明は、集積回路（“ＩＣ”）パッケージの製造方法、特に集積回路用ウエハレベルパッケージの製造方法を開示する。従来、ＩＣパッケージは、各ウエハが多数の個別回路を含んだ複数のウエハ、即ちベースウエハ又はダイとして製造されている。このウエハは、全体として製作及び処理される。製作及び処理後に、ウエハは、複数の個別ダイに切断、即ちシンギュレート（単一化）される。各ベースウエハ又はダイは、それからプラスチック又はセラミックのパッケージに収容されるか、セラミック製キャップに固定され、動作可能に取り付けられる。
ＩＣベースウエハの製作は、一般にＩＣ製作の“フロントエンド”プロセスと呼ばれる。個別ダイのパッケージングは、一般にＩＣ製作の“バックエンド”プロセスと呼ばれる。
ＩＣベースウエハは、比較的効率的に製作される。これは、通常、ウエハ上の全てのダイが、例えばフォトリソグラフィ処理によって同時に、即ち、平行して製作されるためである。フォトリソグラフィ処理では、ウエハの各層は一度に、例えばリソグラフィマスク及び／又はフォトレジストを使用して製作される。この結果、ウエハを製作するに要する時間は、主としてウエハ上のダイの数とは無関係になるが、フォトリソグラフィ処理の製作工程の数に強く依存する。これに対し、典型的に、ダイが単一化された後の、パッケージング又は“バックエンド”処理は、時間消費的で高価である。これは、各ダイが個別に、即ちシリアルにパッケージされなければならないからである。
ダイは、電気的リード、接触パッド、及び／又は相互接続体を１以上の表面に有する。リード、接触パッド、及び／又は相互接続体は、完成されたＩＣダイを、例えば印刷回路基板や他のダイ等に電気的に結合することに使用される。“バックエンド”パッケージング中に、特にキャップウエハを使用してダイが密閉封止されるときに、これら相互接続体は、キャップウエハの前面上に配設された関連するリード、接触パッド、及び／又は相互接続体に接続される。従来、ウエハ貫通式電気的相互接続体、又は“ビア”は、キャップウエハの前面上の相互接続体をキャップウエハの裏面上の相互接続体に接続することに使用される。
ウエハ貫通式電気的相互接続体を与えるための従来の方法は、ボンディングワイヤ、ホール及び／又は相互接続体のウエハ貫通エッチング、及び／又は側壁型相互接続体のエッチングを使用する。ＩＣデバイスの表面上及び／又は裏面上に設けられたボンディングワイヤは一般的である。ボンディングワイヤは、封入又は封じ込められたときには、十分に作用する。しかしながら、ワイヤボンディングは、特に過酷な環境に、露出されたままにされると、動作を妨害し、且つ／又はＩＣデバイスの故障を引き起こすことがある。しかしながら、ボンディングワイヤは、より大きなサイズを生じるだけでなく、それ以上に、ウエハ間では実施され得ない。
従来のウエハ貫通ホール及び／又は相互接続体は、過酷な環境への露出に対して良好な保護を与える。しかしながら、それらはまたいくつかの欠点を持つ。第１に、ＩＣデバイスが比較的薄い場合、ウエハ貫通ホールを作成する自動機械は、比較的薄いＩＣデバイスだけをかろうじて扱うことができる。比較的薄いウエハ貫通ホールはまた、製造中のＩＣデバイスを弱くして、バッチ排除の対象とする。
一方、ＩＣ又はＭＥＭＳデバイスが比較的厚い場合、ウエハ貫通ホール及び／又は相互接続体の幾何学、即ち垂直（厚さ）対水平（長さ又は幅）のアスペクト比は、高アスペクト比のホールを金属や他の導電性材料で充填することを困難にする。それはまた、アスペクト比及び表裏面間の厚さの関数として、ＩＣデバイスの裏面上に比較的大きな設置面積を要して、貴重な表面積を損ない、ウエハ貫通ホール密度に影響を与える。
更には、高アスペクト比のウエハ貫通ホールは、単一ウエハのドライエッチングを必要とする。かくして、比較的厚いＩＣ又はＭＥＭＳデバイスのエッチングは、時間消費的なものとなって、製造コストを増加する。最後に、側壁に位置しないウエハ貫通ホールは、密閉封止型キャビティを妨害するので、望ましいものではない。
光学式リソグラフィ法は、３次元の側壁パターニングを可能にする。パターニングされた側壁（又は垂直壁）型相互接続体は、ＩＣデバイスの表面及び裏面の双方上に接触点を与え、そして相対的に言うならば、侵入性は最小になる。事実、典型的に、垂直壁型相互接続体は、比較的大きなアスペクト比を有する。
しかしながら、側壁型相互接続体の製作は現在、平行光を一方の表面、例えばミラーから、平行光の方向に対し直交又は実質的に直交して配設された１つの表面、即ち側壁上へ反射する必要がある。光学的諸特性では周知のように、光が１つの表面から反射される時に、表面散乱が問題となる。特に、反射された平行光は、低減又は減少した光強度及び低減又は減少した解像度を経験する。この結果、傾斜した側壁型相互接続体、換言すれば、比較的低いアスペクト比の側壁型相互接続体の製作は、非実用的なものとなる。
従って、従来技術と同じ欠点を持たない側壁型ウエハ貫通ホール又は相互接続体をＩＣデバイスに製造する方法を提供することが望ましい。特に、比較的低いアスペクト比を持つ、即ち傾斜した側壁型相互接続体の製造方法を提供することが望ましい。更には、ＩＣデバイスのキャビティ領域に影響を与えない側壁型ウエハ貫通ホールを提供することが望ましい。
本発明は、集積回路（ＩＣ）用ウエハレベルパッケージの製造方法を提供する。この発明の実施形態は、結果として生じたウエハレベルパック型ＩＣ及びチップスケールパッケージ型ＩＣを含む。この発明はまた、ウエハレベルパッケージ型ハイブリッドＩＣ及びそれらの部品モジュールを製作するための方法を提供し、そして発明の実施形態は、そのようなハイブリッド型ＩＣ及びそれらの部品を含んでいる。
ウエハレベルパッケージは、キャップウエハに取り付けられると共に動作可能に関連付けられるベースウエハを含む。このベースウエハの前面上の電気的相互接続体は、ウエハ貫通式電気的相互接続体を使用してキャップウエハの前面上の電気的相互接続体に電気的に結合される。
この方法は、研磨済シリコン又は他の半導体基板の前面及び裏面双方に低アスペクト比の側壁を有したキャビティを与える工程を備える。それから、前面キャビティ間に相互接続バイアを与えることができる。高導電性金属／半田を相互接続バイアの表面に塗布して、ウエハ貫通式低アスペクト比側壁型電気的相互接続体を与えることができる。最後に、キャップウエハをベースウエハに取り付けて複合ウエハを形成することができる。より具体的には、ベースウエハの前面上に配設された複数の電気的接触点は、キャップウエハの前面上のウエハ貫通式低アスペクト比側壁型電気的相互接続体に電気的に結合され、またキャップウエハ上のウエハ貫通式低アスペクト比側壁型電気的相互接続体は、キャップウエハの裏面上に配設された複数の電気的接触点に電気的に結合される。
この発明の前述及び他の目的、特徴及び利点は、図面に関連した以下の発明の詳細な説明から明らかとなる。
本発明は、ウエハレベルパッケージ型集積回路（ＩＣ）及びそれらの部品を製作する方法と、この方法によって制作されるＩＣデバイス及び／又はパッケージを開示する。ウエハレベルパッケージ型ＩＣは、保護半導体キャップウエハを、少なくとも１つのＩＣを含んだＩＣベースウエハに対し固定的且つ動作可能に取り付けることによって作成される。キャップウエハをＩＣベースウエハに取り付けることによって形成される構造体は、ここでは“複合ウエハ”と呼ばれる。複合ウエハは、２より多いウエハを“多階状”構造に含めることができる。しかしながら、図解目的だけのために、ここでは単純な“単階状”複合ウエハが説明され、図示される。
キャップウエハは、シリコン（Ｓｉ）又は他の好適な材料、例えばヒ化ガリウム（ＧａＡｓ）又は窒化ガリウム（ＧａＮ）によって製作される。同様に、ＩＣベースウエハは、条件に合った材料、例えばＳｉ、ＧａＡｓ又はＧａＮを使用して製作される。ＩＣベースウエハはキャップウエハとは異なる材料やプロセス技術によって製作され、これによりハイブリッド複合ウエハを形成することが有利である。例えば、一方のウエハは、Ｓｉ、ＧａＡｓ又はＧａＮ又は他の好適な材料を使用して製作され、そして他方のウエハは、これら又は他の材料のもう１つを使用して製作される。
キャップウエハは、典型的に、ＩＣベースウエハとほぼ同じサイズ及び形状であるが、キャップウエハは、ＩＣベースウエハよりも大きいか小さい直径又は異なる形状を持つことができる。製作後に、結果として生ずるパッケージの高さを減ずるために、キャップウエハは、後続の処理に先行して、例えばラップ仕上げによって薄くされる。どのような厚さのキャップウエハでも、そのキャップウエハと最終結果のキャップ及びパッケージが構造的に平穏である限り、受け入れ可能である。キャップウエハの厚さは、部分的に、キャップウエハ及び最終結果のパッケージのサイズ、材料、構成、及び他の属性に依存する。
図１は、典型的な円形ＩＣベースウエハ７０の平面図である。図示のように、ベースウエハ７０は、複数のダイ、例えばダイ７２を含んでいる。典型的には、少なくとも１つのデジタル又はアナログ電子部品又は回路（例えば発光ダイオード（ＬＥＤ）、光センサ、マイクロプロセッサ、メモリ、増幅器、フィルタ又は送信機）、マイクロ機械加工又はマイクロ電気機械的（ＭＥＭＳ）構造体（例えば片持ち式加速度計）や、他のタイプ又は組合せのＩＣ要素が各ダイ７２上に配設される。ＩＣベースウエハ７０上のダイ７２は同一であるか、あるいはＩＣベースウエハ７０がダイ７２を混合して含むことができる。
図２は、キャップウエハと、図１のＩＣベースウエハ７０から取られた代表的なＩＣダイ７２の立面図である。ダイ７２は、例えば、ＭＥＭＳセンサ７５を有する。このセンサは、ダイ７２をキャップウエハ３５へ取り付ける前に及び／又はダイ７２をシンギュレートする前にＩＣベースウエハ７０上に製作されたものである。しかしながら、ＭＥＭＳセンサダイ７５の代わりに、ＩＣベースウエハ７０は、他のタイプのＩＣダイを含むことができる。
ＩＣベースウエハ７０は、ＭＥＭＳセンサ７５に近接して電気的に結合された少なくとも１つの電気的接触点７４を有する。例えば、従来のＩＣパッケージング実践によれば、ボンディングワイヤはこれら電気的接触点７４に溶接され得る。
キャップウエハ３５のダイ７２に近い側面、即ちキャップウエハ３５の“前面”３３に、キャップウエハ３５は、ダイの電気的接触点７４の少なくとも１つに対応する少なくとも１つの電気的接触パッド４８を有する。導電性材料は、前面３３上のキャップウエハ接触パッド４８から、キャップウエハ３５を通して、キャップウエハ３５の“裏面”３４まで延長されている。そのような延長部は、“ウエハ貫通ホール”又は“相互接続体”と呼ばれる。キャップウエハ３５の裏面３４において、相互接続体は、例えば、もう１つのＩＣベースウエハの電気的接触点や、印刷回路基板等に電気的に結合される。
キャップウエハ３５とＩＣベースウエハ７０間の電気的接続体４８及び７４はそれぞれ、キャップウエハ３５をＩＣベースウエハ７０に対し機械的に取付けるための点を与える。その代わりに、電気的接続体及び機械的取付部は、別々の要素によって設けられる。例えば、シールリング５８及び７７はそれぞれ、キャップウエハ３５及びＩＣベースウエハ７０上に設けられる。
キャップウエハ３５は図２に示すように位置決めされて、キャップウエハ３５の前面３３上の導電性材料４８及び５８のリードワイヤ、バンプ、及び／又はピンがベースウエハ７０上の導電性材料７４及び７７の関連及び対応したピン及び／又はバンプとそれぞれ見当合わせされ、更にはベースウエハ７０内に配設された集積回路７５がキャップウエハ３５の前面３３上に配設されたキャビティ５０と見当合わせされるようにする。
典型的には、半田又は他の好適な取付材料（例えば導電性ポリマー又は導電性エポキシ樹脂）（図示せず）のバンプ又はドットは、導電性材料の裏側端部に予め配置される。かくして、キャップウエハ３５がＩＣベースウエハ７０に取り付けられるときに、キャップウエハ３５及び／又はＩＣベースウエハ７０は、半田又は他の好適な取付材料バンプ又はドットの材料に依存して、必要であれば加熱され、バンプ又はドットを軟化又は溶解する。予め配置された半田又は他の好適な取付材料は、ＩＣベースウエハ７０の接触点７４に付着し、且つ電気的に結合する。かくして、半田ダイ（単一又は複数）７５は、キャップウエハ３５上の接触点４８に電気的に結合される。
半田バンプ又はドットによって与えられる電気的接続体は、キャップウエハ３５をＩＣベースウエハ７０に機械的に接続することにも使用できる。その代わりに、別々のシールリング５８は、キャップウエハ３５をＩＣベースウエハ７０に機械的に接続することができる。
シールリング５８は、使用される材料に依存して、密閉型又は非密閉型である。シールリング５８は、好適な材料、例えばガラス、金属又は金属合金（例えば金−アルミニウム（ＡｕＡｌ）、金−スズ（ＡｕＳｎ）又は他の半田、インジウム−金−スズ、カッパー・オン・アルミニウム又はニッケル・オン・アルミニウム）で十分な幅及び厚さに作成され、これによりベースウエハ７０の表面のフロントグラフィ（例えばＩＣ回路方式）に応じた均一なシールを与える。その代わりに、シールリング５８は、エポキシ樹脂、好適なポリマー又は他の材料で作られる。
シールリング５８は、例えば、印刷によって、キャップウエハ３５の前構造３３上に形成されて、キャップウエハ３５の前構造３３上の各キャビティ５０に外接するようにする。必要であれば、シールリング５８の組成に依存して、キャップウエハ３５がＩＣベースウエハ７０に取り付けられるときに、キャップウエハ３５及び／又はＩＣベースウエハ７０は加熱され、シールリング５８を軟化、溶解又は活性化することができる。
キャップウエハ３５がＩＣベースウエハ７０に取り付けられるときに、シールリング５８は、センサダイ（単一又は複数）７５を囲んでシールし、キャップ３５及びＩＣベースウエハ７０間を通るガスや水分の侵入に抗するか、そうでなければセンサダイ（単一又は複数）７５を保護するようにする。シールリング５８は、平面図（図示せず）で見たときに円形となるか、あるいは矩形、丸み付け矩形又は他の形状である。シールリング５８は、接触パッドの全て又は一部を囲むこと、即ちウエハ３５に沿った任意の便利な経路に追従することができる。
オプションで、半田バンプ又はドット及びシールリング５８に代えて又は加えて、追加の半田バンプ又はドット、ガラスフリット、有機エポキシ樹脂又は他の材料（図示せず）が、キャップウエハ３５をＩＣベースウエハ７０に機械的に取り付けることに使用できる。
複合ウエハを説明してきたが、その製造の方法が次に説明される。ウエハ貫通式低アスペクト比側壁型電気的相互接続体をキャップウエハに有した複合ＩＣウエハを製造する方法のフローチャートが図９に示されている。この方法は、ウエハレベルでチップスケールのパッケージングを提供する。このために、キャップウエハとベースウエハの間に密閉封止型キャビティを構成し、また電気的相互接続体が密閉封止型キャビティに影響を与えることがない場合のキャップウエハの側壁上にウエハ貫通式低アスペクト比型電気的相互接続体を構成する。
図３Ａ〜３Ｊは、製作中の複合ウエハレベルパッケージ型ＩＣの中間段階を示している。図６は、図３Ａ〜３Ｊに示された段階の最終製品である完成されたトップウエハを示している。
キャップウエハ３５の製造が次に開示される。第１ステップ（図３Ａ）において、シリコン酸化物（ＳｉＯ）３１及び／又はシリコン窒化物（ＳｉＮ）３２のマスク層が、研磨済シリコン基板３０の前面３３上に且つ裏面３４上に形成される。ＳｉＯ層３１及び／又はＳｉＮ層３２の成長は、シリコン酸化によって、気相成長（“ＣＶＤ”）によって、あるいは任意の従来既知のプロセスによってなされる（ＳＴＥＰ１）。
所望の層厚が成長されたら、第１のフォトレジストが、キャップウエハ３５の前面３３及び裏面３４上の露出したＳｉＮ層３２に、所望の第１フォトレジストパターン又はマスク（図示せず）で塗布される。第１のフォトレジストプロセスの目的は、図３Ｂに示されているように、低アスペクト比の側壁５１を有する複数のキャビティ５０を、シリコン基板３０内に、キャップウエハ３５の前面３３及び裏面３４双方に設けることにある（ＳＴＥＰ２）。
先ず、露出した無マスクのＳｉＮ層３２及びＳｉＯ層３１は、例えば第１のウエット又はドライエッチングによって、シリコン基板３０の表面まで除去される。第１フォトレジストは、それからキャップウエハ３５の前面３３及び裏面３４から除去され、そして第２エッチング剤、例えばウエット化学エッチング剤がキャップウエハ３５の前面３３及び裏面３４に塗布される。
塗布される第１エッチング剤は、ＳｉＮ層３２及びＳｉＯ層３１と反応してそれらを除去すべきであるが、シリコン基板３０のフォトレジストと反応すべきではない。塗布される第２ウエット化学エッチング剤は、シリコン基板３０の所望の部分と反応してそれらを除去すべきであるが、マスク用のＳｉＮ層３２又はＳｉＯ層３１と反応すべきではない。図３Ａ〜３Ｊは、フォトレジストパターンによって覆われていない領域が除去される“ポジ型”フォトレジストの使用を図示している。当業者は、ネガ型フォトレジストも使用され得る点を認めるであろう。
図３Ｂに示されているように、第２化学エッチング剤の体系的で制御された適用が設計されて、四面体型キャビティ５０が設けられている。このキャビティは、４つの側面上の４つの台形側壁５１と、平面的又は実質的に平面的な底面部分５４とを有する。各側壁５１は、約Ｘ：１のオーダーの低アスペクト比（垂直部の厚さ（Ｘ）：水平の長さ（Ｙ））を持つべきである。ここで、Ｘは１以下である。
次のステップ（図３Ｃ）では、ウエハ貫通ホール式側壁型電気的相互接続体３６、又はビアが、隣接するダイ間に設けられる（ＳＴＥＰ３）。より具体的には、ＳｉＯ層３１及びＳｉＮ層３２がキャップウエハ３５の前面３３及び裏面３４の双方から除去され、それから第３フォトレジスト４０が塗布される。より具体的には、第３フォトレジスト４０は、キャップウエハ３５の前面３３のキャビティ５０の中及び回りに塗布される（図３Ｃ）。更には、フォトレジスト４０のマスクパターンは、２次元の延長部４１を有する。この延長部は、裏面３４上の傾斜側壁５１の末端、即ちトウ５２を超えると共にキャビティ５０の底部５４のある部分を超えた点まで延びている。
それから、第３のウエット化学エッチング剤又はドライエッチングがキャップウエハ３５の前面３３だけに適用され、シリコン基板３０の無マスク部分を除去して、ビア３６を設ける（ＳＴＥＰ３）。適用される第３の化学エッチング剤又はドライエッチングは、基板３０のシリコンの所望部分と反応してそれを除去すべきであるが、フォトレジスト４０とは反応すべきでない。再び言うが、フォトレジストマスク４０のエッジ近傍でシリコン基板３０を除去したり削り取ったりすることを最小化するように注意されるべきである。
図３Ｄに示されているように、所望シリコンの全てが除去されたら、キャップウエハ３５の前面３３で隣接するキャビティ５０間にビア３６が形成される。このビア３６は、対向する低アスペクト比の側壁部分５１と、垂直又は実質的に垂直は側壁部分５３とを組み合わせて有する。キャビティ５０及びビア３６を示す図３の平面図（裏面３４の上方から見られたもの）が図３Ｅに与えられている。それから、フォトレジスト４０は除去され、シリコン基板３０を残す。前述したように、非垂直の、即ち傾斜した側壁の通常の製作は、これまで制限されていた。
図３Ｆを参照すると、それから二酸化シリコン（ＳｉＯ２）の層又は膜３７は、キャップウエハ３５の前面３３及び裏面３４の露出部分の全ての上に、例えば直接酸化によって成長されるか、例えばＣＶＤによって堆積される。それから更に、例えば化学蒸着、スパッタリング、化学メッキ等によって、バンプ下地金属（“ＵＢＭ”）層３８がＳｉＯ２の層又は膜３７上に堆積される（ＳＴＥＰ４）。ＵＢＭ層３８は、以下で説明される金属／半田部分との強く安定した電気的接続を与えるように構造化及び配置されている。典型的なＵＢＭ材料３８は、アルミニウム、金、ニッケル、チタン、タングステン、及び／又はそれらの任意の組合せを含むことができる。厚さは、約０．１ミクロンから約０．５ミクロンの範囲である。
それから、第４のフォトレジストマスクが、キャップウエハ３５の前面３３及び裏面３４上及びビア３６内のＵＢＭ層３８に塗布される（図３Ｇ）。キャップウエハ３５の裏面３４上のフォトレジストマスク部分４２及び４３は、ＵＢＭ領域４７を与えると共に、バイア３６の低アスペクト比の側壁５１に沿ってＵＢＭ層３８を露出するように構造化及び配置されている。フォトレジストマスク部分４２はまた、キャップウエハ３５の前面３３のキャビティ５０をマスクする。
キャップウエハ３５の前面３３のフォトレジスト半田ダム部分４４，４５及び４６は、電気的接触領域４８、電気的絶縁部分５８を与えるように、そしてまたビア３６の垂直又は実質的に垂直な部分５３に沿ってＵＢＭ層３８を露出するように構造化及び配置されている。フォトレジスト部分４４はまた、キャップウエハ３５の前面３３上のキャビティ５０をマスクする。
それから、高導電性金属及び半田混合物３９が、例えば電気メッキ、スパッタリング等によって、キャップウエハ３５の前面３３及び裏面３４上に、フォトレジスト部分４２〜４６によってマスクされていないＵＢＭ層３８の露出部分に接して堆積される（ＳＴＥＰ５）。金属は、金、銀、プラチナ、及び低電気抵抗率を持つ同様の金属及び／又は金属合金であり得る。半田は、スズ又は他の好適な材料であり得る。約８０％の金と約２０％のスズの混合物は、好適な混合物である。
金属／半田混合物３９は、露出した無マスクのＵＢＭ層３８、特に低アスペクト比の側壁部分５１を覆う露出した無マスクのＵＢＭ層３８、並びにビア３６の垂直又は実質的に垂直な部分５３を覆う露出したＵＢＭ層３８の部分（これらは組み合わされてウエハ貫通ホール式側壁型電気相互接続体１６を形成する）を被覆し且つ／又はそれに接着するように堆積される。
図３Ｇに示されるように、金属／半田混合物３９はまた、裏面３４上のフォトレジスト部分４２及び４３間のＵＢＭ領域４７で、また表面３３上のフォトレジスト部分４５及び４６間の電気的接触領域４８で、そして表面３３上のフォトレジスト部分４４及び４５間のシールリング５８で、露出した無マスクのＵＢＭ層３８を覆うか又はそれに接着するように堆積される。
図３Ｈに示されるように、キャップウエハ３５の裏面３４上のフォトレジスト部分４４〜４６を除去した後に、第５のフォトレジスト６０が堆積され、キャップウエハ３５の表面３３及び裏面３４上の金属／半田混合物部分３９，４７，４８及び５８の全てをマスクする。キャップウエハ３５の前面３３上の電気的接触領域４８とシールリング５８の間に配置された電気的絶縁領域５９は、第５フォトレジスト６０によって覆われない。
それから、第４のウエット又はドライエッチング剤が塗布され、フォトレジスト部分と、第５フォトレジスト６０によってマスクされていない下地ＵＢＭ３８とを除去する（ＳＴＥＰ６）。エッチング剤は、ＳｉＯ２層３７を除去することなしに、露出した無マスクＵＢＭ層３８（ＳＴＥＰ６）、シリコン基板３０又は第５フォトレジスト６０を除去できるように反応すべきである。特に、キャップウエハ３５の前面３３上の無マスクの電気的絶縁領域５９の下地ＵＢＭ３８は、ＳｉＯ２層３７まで除去され（ＳＴＥＰ６）、半田ダム４８とシールリング５８の間に電気的絶縁領域５９を与える。
第５フォトレジスト、ＵＢＭ層３８が除去された後に、キャップウエハ３５は、例えば約４５０℃の温度でアニールされる（ＳＴＥＰ７）。アニールは、金属／半田部分を強化すること、特に半田ダム部分４３，４５及び４６を表面３３及び裏面３４上にそれぞれ形成することを助ける。
キャップウエハ３５は、固定的且つ動作可能にベースウエハ７０に対して取付けられ（ＳＴＥＰ８）（図３Ｉ）、そして結果として生ずるダイは、単一化される（ＳＴＥＰ９）（図３Ｊ）。
ベースウエハ７０に対するキャップウエハ３５の取付け（ＳＴＥＰ８）は、当業者に既知の手段によってなし得る。図解目的だけのために、フリップチップ法による製造がここに開示され、図解的に示される。しかしながら、この発明は、そのように解釈又は限定されるものではない。
キャップウエハ３５は図３Ｉに示すように位置決めされて、キャップウエハ３５の前面３３上のリードワイヤ、バンプ、及び／又はピン４８及びシールリング５８が、ベースウエハ７０上の対向、関連及び対応したピン及び／又はバンプ７４及びシールリング７７とそれぞれ見当合わせされる。更には、キャップウエハ３５とベースウエハ７０は位置決めされて、ベースウエハ７０内に配設された集積回路７５がキャップウエハ３５の前面３３に配設されたキャビティ５０と見当合わせされるようにする。
キャップウエハ３５は、その後キャビティ５０内に捕捉される不活性ガス、乾燥空気、もう１つのガス、真空又はもう１つの物質の存在下で、ベースウエハ７０に取り付けられる（ＳＴＥＰ８）。オプションで、キャップウエハ３５がベースウエハ７０に取り付けられるときに（ＳＴＥＰ８）、キャップウエハ３５とベースウエハ７０間のプレナムの一部又は全部は、有機糊又は他のフィラーで充填される。
キャップウエハ３５とベースウエハ７０が組み立てられるときに（ＳＴＥＰ８）、シールリング５８上の半田バンプ又はドットは加熱され、キャップウエハ３５とベースウエハ７０のシールリング７７との間の半田、ガラス、エポキシ樹脂、及び／又は他の材料を軟化、溶解又はそうでなければ活性化する。また、キャップウエハ３５とベースウエハ７０は、一緒にプレスされる。ウエハ３５及び７０を一緒にプレスする場合、キャップウエハ３５とベースウエハ７０との間に適切なギャップを維持するように、半田、ガラス、エポキシ樹脂、及び／又は他の好適な取付材料が硬化する間に、注意が払われるべきである。ギャップが広すぎると、半田、ガラス、エポキシ樹脂、及び／又は他の好適な取付材料は、ベースウエハ７０に十分に結合しないことがある。一方、キャップウエハ３５とベースウエハ７０が接近し過ぎて一緒にプレスされると、半田、ガラス、エポキシ樹脂、及び／又は他の好適な取付材料は、ウエハ３５及び７０間で圧搾され、接触点の境界を超えて延伸される。
図３Ｊに示すように、キャップウエハ３５とベースウエハ７０が固定的に取り付けられて、動作可能に電気的に連通された後に（ＳＴＥＰ８）、複合ウエハは、例えばダイソーで切断することによって、個々のダイ７２に単一化される［ＳＴＥＰ９］。図３Ｊは、隣接するダイ間のソー切断部を示している。この切断部は、ダイＡとダイＢを与える。ベースウエハ７０内の集積回路７５は、ワイヤボンディングやダイボンディングを使用することなく、ウエハ貫通ホール式低アスペクト比側壁型電気的相互接続体１６を介して裏面３４上のキャップウエハ接触パッドに電気的に結合される利点がある。
図４Ａは、切断面に沿ったダイＢの立面図であり、図５は、ウエハ貫通ホール式低アスペクト比型電気的相互接続体３６の等角図を示す。形成されたウエハ貫通ホール式相互接続体３６は、垂直又は実質的に垂直な部分５３と、低アスペクト比の側壁部分５１とを有する。図４Ｂに示されているように、ウエハ貫通ホール３６は、シリコン基板３０の表面から順に、二酸化シリコン３７、ＵＢＭ３８、及び金属／半田材料３９の連続的な層によって構成されている。
図６は、ありうる最終製品のキャップウエハ３５の一例を、表面３３及び裏面３４から示す。シールリング５８は、キャビティ５０を包囲している。
その代わりに、ＩＣベースウエハ７０を切断することなく、キャップウエハ３５は切断され、付加的な（“上位階”）の１以上のキャップ（ダイ有又は無）の取付を容易にして、“多階状”ＩＣを形成する。この場合、ＩＣベースウエハは、フロントレベルのキャップが切断されるとき同時に又はその後に切断される。
オプションで、ダイを単一化する前に、ウエハ貫通ホール１６は、エポキシ樹脂（図示せず）で充填される。エポキシ樹脂は、露出した金属／半田材料３９に対し、過酷な動作環境からの保護を追加的に与える。
代替パッケージ型ＩＣ用のキャップウエハ３５の製造が以下で開示される。この製造方法のフローチャートは、図９に示されたものと本質的に同じであるが、最終製品のキャップウエハ及び最終製品の複合ウエハ（図８）は、図６に示されたものとは異なる。図７Ａ〜７Ｈは、代替ウエハレベルパッケージ型ＩＣの製作中の中間段階を説明している。
代替パッケージ型ＩＣの最初の３製造工程は、前述し且つ図３Ａ及び３Ｂに示したＳＴＥＰ１及びＳＴＥＰ２と同一である。簡単に説明すれば、ＳｉＯ２３１及びＳｉＮ３２のマスク層は、研磨済シリコン基板３０の表面３３及び裏面３４上に成長又は堆積される。パターン化されたフォトレジストが表面３３及び裏面３４上の露出したＳｉＮ層３２に適用される。第１のウエット又はドライ化学エッチング剤は、ＳｉＯ層３１及びＳｉＮ層３２の、フォトレジストパターンによって覆われていない部分を除去する。
第１のウエット化学エッチング剤の適用は、シリコン基板３０の、ＳｉＯマスク層３１及びＳｉＮマスク層３２によって覆われていない部分を更に除去する。ＳｉＯ層３１及びＳｉＮ層３２は、キャップウエハ３５の表面３３及び裏面３４の双方から除去される。結果としてシリコン基板３０に生じたキャビティ５０は、約１：１（垂直：水平）のオーダーの又はそれよりも平坦な低アスペクト比を有する。
次のステップでは、図７Ａに示すように、フォトレジスト４０がキャップウエハ３５の表面３３に塗布されて、キャビティ５０をマスクし、より小さな複数の開口バイアを与える。フォトレジストマスク４０のパターンは、キャップウエハ３５の表面３３の全てを実質的に覆って、ウエハ貫通ホール１６が望まれる場所に、小さな開口部６２ａ及び６２ｂだけを残す。
それからウエット又はドライ化学エッチング剤がキャップウエハ３５の表面３３に適用されて、マスクされていないシリコンを除去する。このことで、複数の小さな開口バイア３６ａ及び３６ｂが設けられる（ＳＴＥＰ３）。適用される化学エッチング剤は、基板３０内のシリコンを除去するように反応すべきであるが、フォトレジスト４０とは反応すべきでない。シリコンがエッチング剤によって除去されると、フォトレジスト４０は除去され得る。
立面図（図７Ｂ）及び平面図（図７Ｃ）に示されているように、シリコンの全てが除去されると、多数の小さなビア３６ａ及び３６ｂが裏面キャビティ５０内に設けられる。当業者は、小さなビア３６ａ及び３６ｂの数及びパターンがパッケージングの必要性に適するように変更され得るものであることを認めるであろう。
最初の方法論に関して前述されたように、ＳｉＯ２の層３７がシリコン基板３０上に成長又は堆積され、そしてＵＢＭ層３８がＳｉＯ２の層３７上に堆積又は適用される（ＳＴＥＰ４）。それからフォトレジストマスク４０がキャップウエハ３５の表面３３及び裏面３４上に電気メッキ又はスプレー被覆される。図解的なマスクパターン７９が図７Ｄに示されている。
それから金属／半田混合物３９が、キャップウエハ３５の表面３３及び裏面３４上のＵＢＭ層３８の未マスク部分、並びにキャップウエハ３５のビア３６ａ及び３６ｂに堆積される（ＳＴＥＰ５）。図７Ｅの平面図に示されているように、最初の方法論の図５と比較したときに、小さなバイア３６ａ及び３６ｂの使用は、低アスペクト比の側壁５１上並びに垂直又は実質的に垂直な表面５３上に堆積される金属／半田混合物３９の量を実質的に減少する。更には、第２の方法論は、より高密度の相互接続体１６を与えることができる。
図７Ｆに示されるように、フォトレジストマスク６０がそれから、キャップウエハ３５の表面３３及び裏面３４双方上の金属／半田混合物３９に適用される。絶縁領域５９は、未マスク状態のままキャップウエハ３５の表面３３上に残されて、電極４８とシールリング５８の間に電気的絶縁体５９を与える（ＳＴＥＰ６）。
未マスクの絶縁領域５９内のＵＢＭ３８はそれから、例えばドライ又はウエットエッチング剤を使用してエッチング除去され（ＳＴＥＰ６）、ＳｉＯ２層３７を残す。エッチング剤は、ＳｉＯ２層３７、シリコン基板３０、金属／半田混合物３９又はフォトレジスト材料６０を除去することなしに、ＵＢＭ層３８を除去できるように反応すべきである。
フォトレジスト６０が除去された後に、キャップウエハ３５は、例えば約４５０℃の温度でアニールされ得る（ＳＴＥＰ７）。アニールすることによって、キャップウエハ３５の表面３３及び裏面３４上にそれぞれ半田ダム部分４６及び４３が形成される（図７Ｇ）。
キャップウエハ３５は、固定的及び動作可能にベースウエハ７０に取付けられ（ＳＴＥＰ８）、そして結果として得られるダイは、単一化され得る（ＳＴＥＰ９）（図７Ｈ）。
ベースウエハ７０へのキャップウエハ３５の取付は、再び言うが、当業者には既知の手段によってなされる。図解目的だけのために、フリップチップ法による製造がここに開示される。しかしながら、この発明は、そのように解釈又は限定されるものではない。
キャップウエハ３５及びベースウエハ７０が固定的に取り付けられ、動作可能に連通されると、全体は、例えばレーザカット、ソーカット、及び隣接するダイを分離する同様の精密な方法によって、個々のダイに単一化され得る。図７Ｈは、隣接するダイ間のソー切断部を示している。この切断部は、ダイＡとダイＢを与える。最終製品のキャップウエハ３５及び複合ウエハが図８に示されている。
当業者には明らかとなるように、ここに述べられた発明概念から逸脱することなく、上述したシステム及び方法に対する修正及び変形がなされる。従って、この発明は、添付した請求の範囲の精神及び範囲による以外に制限されるべきではない。
本発明は、集積回路（“ＩＣ”）パッケージの製造方法、特に集積回路用ウエハレベルパッケージの製造方法に好適に利用され得る。
円形ＩＣベースウエハの平面図である。 キャップウエハと、ＩＣベースウエハから取られたＩＣダイの立面図である。 シリコン酸化物及びシリコン窒化物のマスク層を持つシリコン基板の図である。 低アスペクト比側壁を持つキャビティを有したシリコン基板の図である。 シリコン基板と、相互接続ビアを与えるためのフォトレジストマスクの図である。 相互接続ビアがその間に設けられたシリコン基板の図である。 図３Ｄのシリコン基板の平面図である。 バンプ下地金属層を持つシリコン基板の図である。 金属／半田混合物を相互接続バイアの側壁に塗布することに関連したフォトレジストマスクの図である。 電気的絶縁性部分を与えることに関連したフォトレジストマスクの図である。 キャップウエハ及びＩＣベースウエハを有する複合ウエハアセンブリの図である。 単一化加工中の複合ウエハの側立面図である。 図３Ｊの単一化された複合ウエハの断面図である。 相互接続バイアの垂直壁部分に沿って層をなした部分の引伸ばし断面図である。 完成した相互接続バイアの等角図である。 完成したキャップウエハの等角上面及び底面図である。 シリコン基板と、相互接続ビアを与えるためのフォトレジストマスクの図である。 相互接続ビアがその間に設けられたシリコン基板の図である。 図７Ｂのシリコン基板の平面図である。 バンプ下地金属層を持つシリコン基板の図である。 金属／半田混合物を相互接続ビアの側壁に塗布することに関連したフォトレジストマスクの図である。 電気的絶縁性部分を与えることに関連したフォトレジストマスクの図である。 キャップウエハ及びＩＣベースウエハを有する複合ウエハアセンブリの図である。 単一化加工中の複合ウエハの側立面図である。 本発明に係る製造方法による代替最終製品であるキャップウエハ、ベースウエハ及び複合ウエハの図である。 本発明によるウエハ貫通式低アスペクト比側壁型相互接続体をＩＣデバイス上に与える方法のフローチャートである。
符号の説明
３０：シリコン基板
３１：ＳｉＯ層
３２：ＳｉＮ層
３３：前面
３４：裏面
３５：キャップウエハ
３６：ビア（電気的相互接続体）
３８：バンプ下地金属（ＵＢＭ）
３９：金属／半田混合物
４０：フォトレジスト
４８：電気的接触パッド
５０：キャビティ
５１：低アスペクト比（傾斜）側壁
５３：垂直側壁
５４：底面
５８：シールリング
５９：電気的絶縁領域
６０：フォトレジスト
７０：ＩＣベースウエハ
７２：ダイ
７４：電気的接触点
７５：集積回路
７７：シールリング

Claims (9)

  1. 集積回路用ウエハレベルパッケージの製造方法であって、このウエハレベルパッケージは、ウエハを貫通する電気相互接続を持つキャップウエハに対し固定的に取り付けられると共にそれと動作可能に関連付けられたベースウエハを備えるもので、この方法は、
    研磨済半導体基板の前面及び裏面双方に、側壁部の傾斜の垂直部の深さ：水平部の長さの比が１：１であるかそれより小である低アスペクト比の側壁を有したキャビティを設ける工程と、
    裏面に配設されたキャビティを介して、前記半導体基板上の隣接する前面キャビティ間に相互接続ビアを設ける工程と、
    高導電性金属および／または高導電性半田を相互接続ビアの表面に塗布して、ウエハを貫通する前記低アスペクト比の側壁を有する電気相互接続を設ける工程と、
    前記キャップウエハを前記ベースウエハに対し固定的に取り付けて複合ウエハを形成する工程とを備え、
    ベースウエハの前面に配設された複数の電気接点は、キャップウエハの前面のウエハを貫通する前記低アスペクト比の側壁を有する電気相互接続に電気的に結合され、またキャップウエハ上のウエハを貫通する前記低アスペクト比の側壁を有する電気相互接続は、キャップウエハの裏面に配設された複数の電気接点に電気的に結合されていることを特徴とする方法。
  2. この方法は更に、キャップウエハをベースウエハに固定的に取り付けて電気的に結合する前に、キャップウエハをアニールする工程を備える請求項１に記載の方法。
  3. この方法は更に、キャップウエハをベースウエハに固定的に取り付けて電気的に結合した後に、プリカットされた相互接続ビアに保護エポキシ樹脂を充填する工程を備える請求項１に記載の方法。
  4. この方法は更に、キャップウエハをベースウエハに固定的に取り付けた後に、複合ウエハを単一化すなわち切断して複数の複合ウエハダイを提供する工程を備える請求項１に記載の方法。
  5. 高導電性金属および／または高導電性半田は、電気メッキ、気相成長又はスパッタリングを使用して相互接続ビアに塗布される請求項１に記載の方法。
  6. 塗布される高導電性金属は、金、プラチナ又は銀からなる群の金属を含み、そして高導電性半田は、スズ半田を含む請求項１に記載の方法。
  7. ウエハを貫通する側壁を有する電気相互接続は、側壁部の傾斜の垂直部の深さ：水平部の長さの比が１：１であるかそれより小である低アスペクト比の側壁部分と、垂直又は実質的に垂直な側壁部分とを組み合わせて有する請求項６に記載の方法。
  8. ウエハを貫通する側壁を有する電気相互接続の前記低アスペクト比の側壁部分は、第１の端部でキャップウエハの裏面に配設された導電性部分と電気的に結合され、且つ第２の端部で垂直又は実質的に垂直な側壁部分と電気的に結合されている請求項７に記載の方法。
  9. ウエハ貫通孔の側壁の電気相互接続の垂直又は実質的に垂直な側壁部分は、第１の端部でキャップウエハの前面に配設された導電性部分と電気的に結合され、且つ第２の端部で低アスペクト比の側壁部分と電気的に結合されている請求項７に記載の方法。
JP2007211332A 2006-08-16 2007-08-14 低アスペクト比のウエハ貫通ホールを使用したウエハレベルのパッケージング方法 Active JP4847415B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/505,046 US7495462B2 (en) 2005-03-24 2006-08-16 Method of wafer-level packaging using low-aspect ratio through-wafer holes
US11/505,046 2006-08-16

Publications (2)

Publication Number Publication Date
JP2008047914A JP2008047914A (ja) 2008-02-28
JP4847415B2 true JP4847415B2 (ja) 2011-12-28

Family

ID=39105264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007211332A Active JP4847415B2 (ja) 2006-08-16 2007-08-14 低アスペクト比のウエハ貫通ホールを使用したウエハレベルのパッケージング方法

Country Status (3)

Country Link
US (1) US7495462B2 (ja)
JP (1) JP4847415B2 (ja)
DE (1) DE102007038169B4 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831405B1 (ko) * 2006-10-02 2008-05-21 (주) 파이오닉스 웨이퍼 본딩 패키징 방법
US20080164606A1 (en) * 2007-01-08 2008-07-10 Christoffer Graae Greisen Spacers for wafer bonding
JP4792143B2 (ja) * 2007-02-22 2011-10-12 株式会社デンソー 半導体装置およびその製造方法
JP5330697B2 (ja) * 2007-03-19 2013-10-30 株式会社リコー 機能素子のパッケージ及びその製造方法
EP1988575A3 (en) 2007-03-26 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8018065B2 (en) * 2008-02-28 2011-09-13 Atmel Corporation Wafer-level integrated circuit package with top and bottom side electrical connections
DE102008040521A1 (de) * 2008-07-18 2010-01-21 Robert Bosch Gmbh Verfahren zur Herstellung eines Bauelements, Verfahren zur Herstellung einer Bauelementanordnung, Bauelement und Bauelementanordnung
FR2938974B1 (fr) * 2008-11-25 2011-01-21 Tronic S Microsystems Composant microelectromecanique et procede de fabrication
US7955885B1 (en) 2009-01-09 2011-06-07 Integrated Device Technology, Inc. Methods of forming packaged micro-electromechanical devices
CN101533832A (zh) * 2009-04-14 2009-09-16 李刚 微机电系统器件与集成电路的集成芯片及集成方法
US8400178B2 (en) * 2009-04-29 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system of testing a semiconductor device
US20100314149A1 (en) 2009-06-10 2010-12-16 Medtronic, Inc. Hermetically-sealed electrical circuit apparatus
US8172760B2 (en) 2009-06-18 2012-05-08 Medtronic, Inc. Medical device encapsulated within bonded dies
KR101276333B1 (ko) * 2009-11-30 2013-06-18 한국전자통신연구원 3차원 인터커넥션 구조 및 그 제조 방법
JP5218497B2 (ja) * 2009-12-04 2013-06-26 株式会社デンソー 半導体装置およびその製造方法
US8138062B2 (en) * 2009-12-15 2012-03-20 Freescale Semiconductor, Inc. Electrical coupling of wafer structures
JP5521862B2 (ja) 2010-07-29 2014-06-18 三菱電機株式会社 半導体装置の製造方法
US8666505B2 (en) 2010-10-26 2014-03-04 Medtronic, Inc. Wafer-scale package including power source
US8424388B2 (en) 2011-01-28 2013-04-23 Medtronic, Inc. Implantable capacitive pressure sensor apparatus and methods regarding same
KR101259497B1 (ko) * 2011-10-10 2013-05-06 한국광기술원 윈도우 일체형 비냉각형 적외선 검출기 및 그 제조방법
TWI490992B (zh) * 2011-12-09 2015-07-01 Chipmos Technologies Inc 半導體結構
TW201417331A (zh) * 2012-10-17 2014-05-01 Genesis Photonics Inc 發光二極體晶圓的製作方法及其成品
US9496247B2 (en) * 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
CN104098067B (zh) * 2014-08-01 2016-08-24 上海集成电路研发中心有限公司 一种体硅微机电系统mems结构继续正面工艺的方法
US10431509B2 (en) * 2014-10-31 2019-10-01 General Electric Company Non-magnetic package and method of manufacture
US9682854B2 (en) 2015-04-10 2017-06-20 Memsic, Inc Wafer level chip scale packaged micro-electro-mechanical-system (MEMS) device and methods of producing thereof
DE102015108494B4 (de) 2015-05-29 2024-01-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Gehäusedeckels und Verfahren zum Herstellen eines optoelektronischen Bauelements
US10458839B1 (en) 2015-11-04 2019-10-29 General Electric Company Methods and systems for monitoring a dynamic system
CN106024819B (zh) * 2016-07-01 2020-04-21 格科微电子（上海）有限公司 Cmos图像传感器的晶圆级封装方法
EP4123293A3 (en) 2016-11-03 2023-04-05 MGI Tech Co., Ltd. Biosensor and method of manufacturing the same
KR102657576B1 (ko) 2017-03-20 2024-04-12 엠쥐아이 테크 컴퍼니 엘티디. 생물학적 또는 화학적 분석을 위한 바이오센서 및 그 제조 방법
CN118045644A (zh) 2017-09-19 2024-05-17 深圳华大智造科技股份有限公司 晶片级测序流通池制造
US10643957B2 (en) 2018-08-27 2020-05-05 Nxp B.V. Conformal dummy die
DE102020001342A1 (de) * 2019-08-29 2021-03-04 Azur Space Solar Power Gmbh Metallisierungsverfahren für eine Halbleiterscheibe
US11322421B2 (en) * 2020-07-09 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
DE102023202714A1 (de) * 2023-03-24 2024-09-26 Robert Bosch Gesellschaft mit beschränkter Haftung Herstellung einer MEMS-basierten Vorrichtung unter Zuhilfenahme von temporären Schutzkappen

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3316555B2 (ja) * 1995-11-22 2002-08-19 オムロン株式会社 圧力センサ
JP3644205B2 (ja) * 1997-08-08 2005-04-27 株式会社デンソー 半導体装置及びその製造方法
US6263735B1 (en) * 1997-09-10 2001-07-24 Matsushita Electric Industrial Co., Ltd. Acceleration sensor
KR100314622B1 (ko) * 1999-06-15 2001-11-17 이형도 마이크로 센서 및 그 패키지방법
IL147358A0 (en) * 1999-07-16 2002-08-14 Hybrid Micro Technologies Aps Hybrid integration of active and passive optical components on an si-board
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
JP3578028B2 (ja) * 1999-12-22 2004-10-20 松下電工株式会社 加速度センサの製造方法
US6281046B1 (en) * 2000-04-25 2001-08-28 Atmel Corporation Method of forming an integrated circuit package at a wafer level
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
US6953985B2 (en) * 2002-06-12 2005-10-11 Freescale Semiconductor, Inc. Wafer level MEMS packaging
JP2004129223A (ja) * 2002-07-31 2004-04-22 Murata Mfg Co Ltd 圧電部品およびその製造方法
US7265429B2 (en) * 2002-08-07 2007-09-04 Chang-Feng Wan System and method of fabricating micro cavities
JP2004080221A (ja) * 2002-08-13 2004-03-11 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6929974B2 (en) * 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
US6856717B2 (en) * 2003-03-24 2005-02-15 Hymite A/S Package with a light emitting device
DE10324421B4 (de) * 2003-05-28 2010-11-25 Hahn-Schickard-Gesellschaft für angewandte Forschung e.V. Halbleiterbauelement mit Metallisierungsfläche und Verfahren zur Herstellung desselben
US7578392B2 (en) * 2003-06-06 2009-08-25 Convey Incorporated Integrated circuit wafer packaging system and method
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating
US7238999B2 (en) * 2005-01-21 2007-07-03 Honeywell International Inc. High performance MEMS packaging architecture
US7262622B2 (en) * 2005-03-24 2007-08-28 Memsic, Inc. Wafer-level package for integrated circuits
US7295029B2 (en) * 2005-03-24 2007-11-13 Memsic, Inc. Chip-scale package for integrated circuits
TWI286797B (en) * 2006-01-18 2007-09-11 Touch Micro System Tech Method of wafer level packaging and cutting
KR100831405B1 (ko) * 2006-10-02 2008-05-21 (주) 파이오닉스 웨이퍼 본딩 패키징 방법

Also Published As

Publication number Publication date
US7495462B2 (en) 2009-02-24
US20060273430A1 (en) 2006-12-07
JP2008047914A (ja) 2008-02-28
DE102007038169A1 (de) 2008-03-27
DE102007038169B4 (de) 2018-02-08

Similar Documents

Publication Publication Date Title
JP4847415B2 (ja) 低アスペクト比のウエハ貫通ホールを使用したウエハレベルのパッケージング方法
US10913655B2 (en) Manufacturing of integrated circuit resonator
JP4977388B2 (ja) 集積回路ダイをウエハレベルパッケージングする方法及び該方法を用いて得られる複合ウエハ並びにウエハレベルパッケージ
US7295029B2 (en) Chip-scale package for integrated circuits
US8399293B2 (en) Method for packaging electronic devices and integrated circuits
US7655956B2 (en) Semiconductor device and method for manufacturing the same
US20040259325A1 (en) Wafer level chip scale hermetic package
US8154115B1 (en) Package structure having MEMS element and fabrication method thereof
JP4586009B2 (ja) ウェハレベルパッケージングキャップ及びその製造方法
TWI556370B (zh) 半導體封裝及用於其之方法
CN107134438A (zh) 半导体器件和在半导体管芯周围形成绝缘层的方法
US8685834B2 (en) Fabrication method of package structure with simplified encapsulation structure and simplified wiring
US20070210437A1 (en) Semiconductor device and manufacturing method thereof
US8178977B2 (en) Semiconductor device and method of manufacturing the same
US20040166662A1 (en) MEMS wafer level chip scale package
JP7044653B2 (ja) 半導体装置および半導体装置の製造方法
US10872845B2 (en) Process for manufacturing a flip chip semiconductor package and a corresponding flip chip package
JP4357278B2 (ja) 集積回路ダイ製作方法
JP2001210667A (ja) 半導体装置の製造方法
KR20170120752A (ko) 반도체 소자 및 그 제조 방법
WO2011081130A1 (ja) 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
US8564115B2 (en) Package structure having micro-electromechanical element
CN107611096A (zh) 晶圆级芯片封装结构及其制备方法
JP2004006835A (ja) 半導体装置及びその製造方法
WO2009145726A1 (en) Micro electro mechanical device package and method of manufacturing a micro electro mechanical device package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111013

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4847415

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250