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JP4842812B2 - 半導体装置用基板の製造方法 - Google Patents

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JP4842812B2
JP4842812B2 JP2006519633A JP2006519633A JP4842812B2 JP 4842812 B2 JP4842812 B2 JP 4842812B2 JP 2006519633 A JP2006519633 A JP 2006519633A JP 2006519633 A JP2006519633 A JP 2006519633A JP 4842812 B2 JP4842812 B2 JP 4842812B2
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謙太朗 関
川 和 人 細
結 卓 司 桶
川 桂 介 吉
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Description

本発明は、表面実装型の半導体装置の技術分野に属し、詳しくは、リードレス構造をした表面実装型の半導体装置の技術分野に属する。
一般に、半導体装置はその構成部材の一つに金属製のリードフレームを用いているが、多ピン化を実現するためには、リードフレームにおけるリードのピッチを微細化することが要求される。ところが、これに伴ってリード自体の幅を小さくすると、リードの強度が下がり、リードの曲がり等による短絡現象が生じてしまう。したがって、リードのピッチを確保するためにパッケージを大型化することが余儀なくされていた。このように、リードフレームを用いた半導体装置はパッケージサイズが大きくかつ厚くなる。そのため、リードフレームの影響のない、いわゆるリードレス構造をした表面実装型の半導体装置が提案されている。
［特許文献１］特開平９−２５２０１４号公報
［特許文献２］特開２００１−２１０７４３号公報
特許文献１に記載された半導体装置を図１１（ａ）（ｂ）に示す。この半導体装置の製造方法は、まず、基材１０１に金属箔を貼り付け、所定部分に金属箔を残すように当該金属箔のエッチングを行った後、半導体素子１０２と同等の大きさを有する金属箔１０３ａ（ダイパッド）の上に接着剤１０４を用いて半導体素子１０２を固着し、さらに、ワイヤー１０５によって半導体素子１０２と金属箔１０３ｂとの電気的接続を行い、金型を用いて封止樹脂１０６でトランスファモールドする（図１１（ａ））。最後に、成形された封止樹脂１０６を基材１０１から分離することによって半導体素子をパッケージとして完成している（図１１（ｂ））。しかしながら、この製造方法によって得られる半導体装置は、端子である金属箔１０３ｂは封止樹脂１０６との接合強度向上について対策が施されておらず、半導体装置の多ピン化、小型化が進み、金属箔１０３ｂを微細化した場合に剥離しやすくなり、金属箔１０３ｂが剥離するとワイヤー１０５が断線するため、金属箔１０３ｂと樹脂との接合強度向上の対策が課題であった。
また、特許文献１に記載の製造方法では、金属箔のエッチング工程及び封止樹脂のモールド工程において基材と金属箔が充分密着していることが要求され、一方、モールド工程後は基材と封止樹脂、基材と金属箔は容易に分離できることが要求される。このように、基材と金属箔は、密着特性において相反する特性が要求される。すなわち、エッチングに使用する薬品に対しては耐久性が、モールド工程での高温下及び封止樹脂が金型内を流れる時に加わる圧力下においては半導体素子がずれることがないような耐久性が必要であるにもかかわらず、モールド後には基材と封止樹脂、基材と金属箔が容易に分離できることが要求される。ところが、基材として例示されている、テフロン（登録商標）材料、シリコーン材料あるいはテフロン（登録商標）コーティングした金属等ではこのような密着特性を満足することが到底できない。
特許文献２に記載された半導体装置を図１２（ａ）（ｂ）に示す。この半導体装置は次の方法により製造される。まず、基材となる金属板に枡目状の凹溝２０１ａを形成した金属板２０１を得る。次いで、半導体素子２０２を接着剤２０３にて金属板２０１に固着し、その後に設計上必要な場所にワイヤーボンディングしてワイヤー２０４を形成し、封止樹脂２０５でトランスファーモールドする（図１２（ａ））。次いで、金属板２０１及び接着剤２０３を研磨し、さらには設計に即した寸法に封止樹脂２０５とともに金属板２０１を切断して半導体装置を得る（図１２（ｂ））。しかし、この製造方法においても、得られる半導体装置は、端子である金属板２０１と封止樹脂２０５の接合強度の向上については対策を講じておらず、特許文献１の場合と同様に半導体装置の多ピン化、小型化を進めるには金属板２０１の微細化が必要であり、金属板２０１を微細化すると封止樹脂から剥離しやすくなり、封止樹脂２０５と金属板２０１との接合強度の向上が必要で、多ピンの小型で信頼性の高い半導体装置の要望に対しては課題が残されていた。
このように、従来の製造方法では、多ピンで小型の半導体装置を実現しようとした場合、導電部（端子）が微細化し、封止樹脂と導電部の接合強度が低下して樹脂から剥離しやすくなる問題があり、接合強度を向上させた、信頼性の高い多ピンで小型の半導体装置の開発が求められていた。一方、半導体装置の薄型化の要求についても、従来の方法で薄型化した半導体装置を得るには、半導体素子（チップ）そのものを薄く研磨する必要があり、その製造工程において半導体素子の割れや欠けが発生しやすく、コストアップにつながっていた。
本発明は、このような問題点に鑑みてなされたものであり、その目的とするところは、信頼性の高い多ピンで小型のリードレス構造の半導体装置を提供することにある。具体的には、封止樹脂と導電部の接合強度に優れた表面実装型の半導体装置を提供し、併せて半導体装置製造用基板及びそれらの製造方法を提供することにある。さらに別の目的は、薄型化が可能なリードレス構造の半導体装置及び半導体装置製造用基板並びにそれらの製造方法を提供することにある。
本発明は、電極を有する半導体素子と、半導体素子の周囲に配置された複数の導電部と、半導体素子の電極と導電部とを接続するワイヤーと、半導体素子、導電部およびワイヤーを封止する封止樹脂とを備え、導電部は銅又は銅合金からなる金属箔と、少なくとも金属箔の上側に設けられた導電部めっき層とを有し、導電部の上側の導電部めっき層は金属箔から外方へ張り出す張出部分を形成し、導電部は、その裏面が封止樹脂の外方へ露出していることを特徴とする半導体装置である。
本発明は、導電部は金属箔の下側に導電部めっき層を有し、この下側の導電部めっき層は、封止樹脂から外方へ突出していることを特徴とする半導体装置である。
本発明は、導電部の金属箔の側面が粗化されて粗くなっていることを特徴とする半導体装置である。
本発明は、基材層と、この基材層上に設けられた接着剤層とを有する接着シートと、接着シートの接着剤層上に設けられた複数の導電部とを備え、導電部は銅又は銅合金からなる金属箔と、少なくとも金属箔の上側に設けられた導電部めっき層とを有し、導電部の上側の導電部めっき層は金属箔から外方へ張り出す張出部分とを形成することを特徴とする半導体装置製造用基板である。
本発明は、導電部は金属箔の下側に導電部めっき層を有し、この下側の導電部めっき層は接着剤層内に埋まっていることを特徴とする半導体装置製造用基板である。
本発明は、導電部の金属箔の側面が粗化されて粗くなっていることを特徴とする半導体装置製造用基板である。
本発明は、基材層は金属材からなることを特徴とする半導体装置製造用基板である。
本発明は、導電部の銅又は銅合金からなる金属箔の厚さは、０．０１〜０．１ｍｍであることを特徴とする半導体装置製造用基板である。
本発明は、導電部の導電部めっき層は銅の拡散バリア層としてのニッケルめっき層と、このニッケルめっき層に設けられ単層もしくは多層の貴金属めっき層とを有する多層構造からなり、貴金属めっき層に用いる貴金属が少なくともＡｕ、Ａｇ、Ｐｄのいずれかであることを特徴とする半導体装置製造用基板である。
本発明は、接着シートの基材層の２００℃における弾性率が１．０ＧＰａ以上であり、かつ接着剤層の２００℃における弾性率が０．１ＭＰａ以上であることを特徴とする半導体装置製造用基板である。
本発明において、接着シートの接着剤層を構成する接着剤の１００〜１５０℃における硬化前の弾性率が０．１ＭＰａ以下で、２００℃における硬化後の弾性率が０．１ＭＰａ以上であることが好ましい。接着剤の種類は特に限定されないが、熱硬化型接着剤を好ましく用いることができる。
本発明において、上記熱硬化型接着剤は、特にその組成は限定されないが、たとえばエポキシ樹脂、エポキシ硬化剤、弾性体を含有するものなどを好ましく用いることができる。
本発明は、接着シートの接着剤層の試験用金属箔に対する接着力が、０．１〜１５Ｎ／２０ｍｍであることを特徴とする半導体装置製造用基板である。
本発明は、半導体装置用基板は、半導体素子固着領域を有し枡目状に配置された複数のブロックを含み、各ブロック間は切断領域によって区画され、導電部はこの切断領域にかからないよう配置されていることを特徴とする半導体装置製造用基板である。
本発明は、導電部の素材として銅又は銅合金からなる金属箔を準備する工程と、金属箔の導電部に対応する部分に部分めっきを施して部分めっき層を形成する工程と、部分めっき層が形成された金属箔を、基材層及び接着剤層を有する接着シートの接着剤層側に加圧して貼り付ける工程と、部分めっき層をレジストとして金属箔をエッチングすることにより導電部を形成する工程と、接着シートを加工して外形を定める工程とを備えたことを特徴とする半導体装置製造用基板の製造方法である。
本発明は、部分めっき層をレジストとして金属箔をエッチングし導電部を形成させる工程で、導電部の金属箔の側面をエッチングにより粗化したことを特徴とする半導体装置製造用基板の製造方法である。
本発明は、基材層と、この基材層上に設けられた接着剤層とを有する接着シートと、接着シートの接着剤層上に設けられた複数の導電部とを備え、導電部は銅又は銅合金からなる金属箔と、少なくとも金属箔の上側に設けられた導電部めっき層とを有し、導電部の上側の導電部めっき層は金属箔から外方へ張り出す張出部分を形成する半導体装置製造用基板を準備する工程と、半導体装置製造用基板の接着剤層に、電極を有する半導体素子を固着し、導電体と半導体素子の電極とをワイヤーにより電気的に接続する工程と、半導体素子と、ワイヤーと、導電部とを封止樹脂により封止する工程と、封止樹脂から接着シートを分離する工程と、封止樹脂を半導体素子毎に個片化する工程と、を備えたことを特徴とする半導体装置の製造方法である。
本発明の半導体装置とその製造方法によれば、外部との接続部位である導電部と封止樹脂との接合強度が非常に高く、導電部を微細化しても信頼性に優れた半導体装置を得ることができる。また、本発明の半導体装置の導電部の下側の面に施されためっき層は、半導体装置の裏面からめっき厚分だけ突き出た状態で樹脂封止されており、半導体装置をプリント基板に実装する際に実装の信頼性を高めることができる。さらに、本発明の半導体装置は、リードフレームを用いないリードレス構造であるため、導電部を微細化してピッチを狭めることが可能であるとともに、従来あったダイパッドを省き、半導体素子の下面が半導体装置の裏面に露出した形態で薄型化を図った半導体装置を実現できる。また、本発明の半導体装置製造用基板を用いることにより、その製造工程においてダイパッドがなくても半導体素子を固定でき、その位置ズレがない状態で樹脂封止することができる。
［図１］図１は、本発明に係る半導体装置の一例を示す概略構成図である。
［図２］図２は、図１の半導体装置における導電部の拡大図である。
［図３］図３は、本発明に係る半導体装置の別の例を示す概略構成図である。
［図４］図４は、本発明に係る半導体装置のさらに別の例を示す概略構成図である。
［図５］図５は、図４の半導体装置における導電部の拡大図である。
［図６］図６（ａ）−（ｄ）は、図１に示した半導体装置の製造方法を示す工程図である。
［図７］図７は、図６の工程にて導電部を形成した時点での接着シート（基板）の平面図を模式的に示した説明例である。
［図８］図８（ａ）−（ｅ）は、基板作成の手順を示す工程図である。
［図９］図９（ａ）（ｂ）は、導電部における金属箔の側面を粗面化する様子を示す説明図である。
［図１０］図１０（ａ）（ｂ）は、本発明の半導体装置の製造方法における基板作成工程で接着シートに導電部形成した状態の上面図である。
［図１１］図１１（ａ）（ｂ）は、リードレス構造をした従来の半導体装置の一例を示す説明図である。
［図１２］図１２（ａ）（ｂ）は、リードレス構造をした従来の半導体装置の別の例を示す説明図である。
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
図１および図２に示すように、半導体装置Ｐは電極１１を有する半導体素子１０と、半導体素子１０の周囲に配置された複数の導電部２０と、半導体素子１０の電極１１と導電部２０とを電気的に接続するワイヤー３０と、半導体素子１０、導電部２０およびワイヤー３０を封止する封止樹脂４０と備えている。
このうち導電部２０は銅又は銅合金からなる金属箔６０と、金属箔６０の上下両側に設けられた導電部めっき層２０ａとを有し、導電部めっき層２０ａは金属箔６０に対して外方へ張り出す張出部となる。
またワイヤー３０は導電部２０の上側の導電部めっき層２０ａに接続されており、この上側の導電部めっき層２０ａはワイヤー３０に接続される機能面となる。
さらに半導体素子１０の裏面は封止樹脂４０の裏面Ｐａ（半導体装置の裏面ともなる）から外方へ露出し、また導電部２０の下側の導電部めっき層２０ａはその厚さ分だけ封止樹脂４０の裏面Ｐａから外方へ突出している。また導電部２０の金属箔６０は、その側面６０ａが粗面化されて粗くなっている。
このように、図１の半導体装置Ｐは、半導体素子１０の下面と導電部２０下側の導電部めっき層２０ａとが封止樹脂４０の表面に露出する構造で、ダイパッドや半導体素子固着用の接着剤層を有しないリードレス構造になっている。しかも導電部２０の上側の張出部分２０ａが封止樹脂４０の中でアンカー効果を発揮するとともに、導電部２０の側面６０ａが粗面化され封止樹脂４０としっかりと噛み合っているので、導電部２０を微細化しても、導電部２０と封止樹脂４０との接合強度が高くなっている。そして、導電部２０の下側の面に設けられた張出部分２０ａは導電部めっき層からなり、導電部２０は半導体装置Ｐの裏面Ｐａから導電部めっき層２０ａの厚分だけ突き出た状態で樹脂封止されているので、半導体装置Ｐをプリント基板に実装する際に、実装基板上の凹凸や異物により導電部（端子）が浮くのを防ぐことができ、実装時の信頼性を向上できる。さらに、半田クリームが押しつぶされて短絡するのを防ぐ効果もある。
図３は本発明に係る半導体装置の別の例を示す概略構成図である。この図３に示す半導体装置Ｐは、従来どおりダイパッドを用いた例であるが、導電部２０とダイパッド部２１はそれぞれ上下に張出部分２０ａ，２１ａを有する構成であり、導電部２０を微細化してもその張出部分２０ａが封止樹脂４０の中でアンカー効果を発揮するため封止樹脂４０との接合強度が高く、信頼性の高い半導体装置を構成できる。さらに、導電部２０の下側の面に設けられた張出部分２０ａはめっき層からなり、導電部２０は半導体装置Ｐの裏面Ｐａから導電部めっき層２０ａの厚分だけ突き出た状態で樹脂封止されているので、半導体装置Ｐをプリント基板に実装する際に、実装基板上の凹凸や異物により導電部（端子）が浮くのを防ぐことができ、実装時の信頼性を高めることができる。さらに、半田クリームが押しつぶされて短絡するのを防ぐ効果もある。ここで、ダイパッド部２１の裏面側には張出部分２１ａを設けず、導電部２０のみに張出部分２０ａを設ける形態も採りえる。
図４は本発明に係る半導体装置のさらに別の例を示す概略構成図である。この図４に示す半導体装置は、導電部２０が上側の機能面にのみ張出部分２０ａを有した形状をしている点を除けば図１のものと同様なリードレス構造をしている。この半導体装置においても、導電部２０の張出部分２０ａが封止樹脂４０の中でアンカー効果を発揮するとともに、図５に拡大して示すように、導電部２０は金属箔６０の側面６０ａの表面粗さが粗くなっていて封止樹脂４０と噛み合った状態となる。
従来の半導体装置では、ダイパッドの厚みが略１００〜２００μｍ、半導体素子固着用の接着剤層の厚みは略１０〜５０μｍである。そのため、半導体素子の厚さ及び半導体素子上を覆う封止樹脂の厚みが同じ場合には、上記の半導体装置によれば、ダイパッド及び接着剤層が不要であるので、厚み１１０〜２５０μｍの薄型化が可能となる。
図６（ａ）−（ｄ）は図１に示した半導体装置の製造方法を示す工程図であり、同図により以下に製造の手順を説明する。
まず、図６（ａ）に示すように、基材層５１と、接着剤層５２とを有する接着シート５０を準備し、その接着シート５０における接着剤層５２上に部分的に複数の導電部２０を形成して基板Ｂを作製する。図示のように、導電部２０は上下にそれぞれ張出部分２０ａを有しているが、この導電部２０を有する半導体装置製造用基板Ｂの作成工程については後述する。
導電部２０を形成した時点での接着シート５０、すなわち基板の平面図を模式的に示したのが図７である。半導体素子１０の電極数に対応した導電部２０が接着シート５０上に複数個形成されているが、複数個の導電部２０は全て電気的に独立している。
次に、図６（ｂ）に示すように、電極１１が形成されている半導体素子１０を電極１１が形成されていない側が基板Ｂ側となるように基板Ｂ上の所定位置に接着剤層５２を介して固着する。次に、複数の導電部２０と半導体素子１０の電極１１とをワイヤー３０により電気的に接続する。なお、チップサイズが小さくて半導体素子１０の接着シート５０に対する固着力が不十分な場合は、銀ペースト、ダイアタッチフィルム等の市販のダイアタッチ材にて半導体素子１０を接着シート５０上にしっかりと固着するようにしても構わない。この場合でもダイパッドは不要であるため、従来の半導体装置と比較して厚み１００〜２００μｍの薄型化が可能である。なお、半導体装置としての厚さの制限が緩い場合は、図３に示す半導体装置Ｐの場合のように、ダイパッド部２１を設けた半導体装置製造用基板を使用することも可能である。
次いで、図６（ｃ）に示すように、半導体素子１０とワイヤー３０と導電部２０とを封止樹脂４０で封止して接着シート５０上に半導体装置Ｐを形成する。封止樹脂４０による封止は、通常のトランスファーモールド法により金型を用いて行う。なお、モールド後には、必要に応じて封止樹脂４０の後硬化加熱を行うようにする。後硬化加熱は、後述する接着シート５０の分離前であっても後であっても構わない。続いて、図６（ｄ）に示すように、封止樹脂４０から接着シート５０を分離して図１に示した半導体装置Ｐを得る。
上記の基板作成工程、すなわち接着シート５０における接着剤層５２上に部分的に導電部２０を形成して半導体装置製造用基板Ｂを製造する手順を図８（ａ）−（ｅ）に示す。この工程を説明すると次のようである。
まず図８（ａ）に示すように導電部の素材として銅又は銅合金からなる金属箔６０を準備する。この金属箔６０としては強度の観点から厚さが０．０１〜０．１ｍｍのものを使用する。そしてまず、金属箔６０の両面にドライフィルムレジスト６１を貼り、図８（ａ）に示すように、フォトリソグラフィー法により導電部の形状とは逆のパターンで金属箔６０の両面のドライフィルムレジスト６１をそれぞれパターニングする。
次いで、図８（ｂ）に示すように、ドライフィルムレジスト６１をマスクとして、銅の拡散バリア層６３としてのニッケルめっき層と、貴金属めっき層６４を導電部の形状に部分めっきした後、図８（ｃ）に示すように、ドライフィルムレジスト６１を除去して導電部めっき層（部分めっき層）６２を形成する。ここで、貴金属めっき層６４に用いる貴金属としては少なくともＡｕ、Ａｇ、Ｐｄのいずれかとする。また、貴金属めっき層６４は単層であってもよいし多層で構成してもよい。
続いて、図８（ｄ）に示すように、拡散バリア層６３と貴金属めっき層６４からなる導電部めっき層６２が形成された金属箔６０を、接着シート５０の接着剤層５２側に加圧しながら導電部めっき層６２が接着剤層５２に埋まった状態で貼り付ける。この貼り付けた状態で、図８（ｅ）に示すように、導電部めっき層６２をレジストとして金属箔６０をエッチングし導電部２０を形成する。この場合、金属箔６０の側面６０ａをエッチングすることにより、図示の如く金属箔６０の上下に導電部めっき層６２からなる張出部分２０ａを設けた形状とする。次いで、図９（ａ）に示すように、金属箔６０の側面６０ａに化学処理を施し、図９（ｂ）に示す如く金属箔６０の側面６０ａを粗面化する。このように、金属箔６０の上下両面に張出部分２０ａを設けるとともに、金属箔６０の側面６０ａを粗面化した後、プレス加工などの切断手段により接着シート５０の外形加工を行なって接着シート５０の外形を定める。
このように、図８（ａ）−（ｅ）の工程図は、上下両面に張出部分を有するタイプの導電部を形成する場合を示しているが、図４に示した半導体装置Ｐのように、金属箔の機能面（ワイヤーをボンディング接続する面）にのみに張出部分２０ａを有する導電部２０を形成する場合は、金属箔６０の機能面にのみ導電部めっき層６２を施し、メッキしていない側の面で金属箔６０を接着シートに貼り付け、この貼り付け状態で金属箔６０のエッチングを行うようにする。これにより、機能面のみに張出部分２０ａを有する導電部２０を形成することができる。そして、続く導電部２０の側面の粗面化処理は図９（ａ）（ｂ）で説明したのと同様にして行う。また、図３に示した半導体装置Ｐのように、導電部２０とダイパッド部２１を形成する場合は、図８（ａ）の工程においてダイパッド部に対応する部位を開けるようにドライフィルムレジスト６１をパターニングすればよい。
なお、本発明の半導体装置の製造方法は、半導体装置を複数個まとめて製造するのが実用的である。図１０（ａ）（ｂ）にその例を示す。図１０（ａ）は、複数個の半導体装置製造用基板Ｂを含む接着シート５０の平面図を模式的に示した説明図であり、接着シート５０の上面には１つの半導体素子を固着する領域７１とその周囲に形成された導電部を１つのブロック７０として表し、そのブロック７０が枡目状に多数形成されている。一方、図１０（ｂ）は１つのブロック７０の拡大図であり、半導体素子固着領域７１の周囲に導電部２０が必要な数だけ形成されている。
図１０（ａ）において、例えば、接着シート５０の幅（Ｗ）が６５ｍｍ幅であり、所定の工程を経て接着シート５０の上に複数個のブロック７０が形成され、連続的にロールに巻かれた基材が作製される。このようにして得られた幅６５ｍｍの接着シート５０を、次の半導体素子搭載工程、樹脂封止工程に必要なブロック数になるように適宜切断して半導体装置製造用基板Ｂとして使用する。このように複数個の半導体素子を一括して樹脂封止する場合には、樹脂封止後に接着シートを分離してから、ダイサーカット又はパンチングで所定の寸法に切断して個片化することで半導体装置Ｐを得ることになる。
ところで、図１０（ａ）の半導体装置製造用基板Ｂにおいて、ダイサーカット又はパンチングで所定の寸法に切断される切断領域７２、すなわち切断手段が及び範囲をカバーするように切断線に所定の幅を持たせた領域内に導電部２０が存在すると、切断に伴って金属粉が発生し、その金属粉が半導体装置に付着したままだと以降の実装工程で金属粉によるショートを発生する可能性がある。このような不具合への対策として、切断領域７２にかからないように導電部２０を配置しておくことが望ましい。また、このような配置の半導体装置製造用基板Ｂを用いて製造した半導体装置Ｐは、個片化した後にその側面に導電部２０が露出せず、プリント基板に実装した状態では端子（導電部）が外側から隠れた状態となり、端子を直接アクセスする不正を防止できる効果もある。
導電部めっき層６２の具体的な例としては、拡散バリア層６３としてのめっき厚５μｍのニッケルめっきの上に、貴金属めっき層としてのめっき厚０．１μｍのパラジウムめっきとめっき厚０．０５μｍの金めっき６４を重ねて形成する態様が挙げられる。もちろんこれに限定されるのではなく、製造する半導体装置Ｐの要求に応じて種々の組合せと厚さで形成することが可能である。また、導電部めっき層６２の総厚は半導体装置の要求に応じて決められるが、通常は０．０５〜５０μｍの範囲が好適である。
本発明の半導体装置の製造方法に用いる接着シート５０は、樹脂封止工程が完了するまで半導体素子１０や導電部２０を確実に固着し、かつ封止樹脂４０から分離する際には容易に剥離できるものが好ましい。このような接着シート５０は、前述のように基材層５１と接着剤層５２を有する。基材層５１の厚みは、特に制限されないが、通常、１２〜２００μｍ程度、好ましくは５０〜１５０μｍである。また、接着剤層５２の厚みは、特に制限されないが、通常、１〜５０μｍ程度、好ましくは５〜２０μｍである。
また、接着シート５０としては、その基材層５１の２００℃における弾性率が１．０ＧＰａ以上であり、かつ接着剤層５２の２００℃における弾性率が０．１ＭＰａ以上であるものを用いるのが好ましい。接着剤層５２としてこのような弾性率のものを用いることにより、図８（ｄ）に示す工程で加圧して貼ることで導電部めっき層６２の部分が接着剤層５２中に押し込まれて埋まり、図６（ｄ）に示す半導体装置Ｐの完成段階では導電部２０における下面の張出部分２０ａが封止樹脂の表面から突き出たスタンドオフと呼ばれる状態とすることができ、半導体装置実装時の信頼性を向上させる効果がある。
ワイヤーボンディング等が施される半導体素子搭載工程においては、温度は略１５０〜２００℃程度の高温条件におかれる。そのため、接着シート５０の基材層５１及び接着剤層５２にはこれに耐えうる耐熱性が求められる。かかる観点から、基材層５１としては、２００℃における弾性率が１．０ＧＰａ以上、好ましくは１０Ｇｐａ以上のものが好適に用いられる。基材層５１の弾性率は、通常、１．０ＧＰａ〜１０００ＧＰａ程度であるのが好ましい。また、接着剤層５２としては、弾性率が０．１ＭＰａ以上、好ましくは０．５ＭＰａ以上、さらに好ましくは１ＭＰａ以上のものが好適に用いられる。接着剤層５２の弾性率は、通常、０．１〜１００ＭＰａ程度であるのが好ましい。かかる弾性率の接着剤層５２は、半導体素子搭載工程等において軟化・流動を起こしにくく、より安定した結線が可能である。なお、弾性率の測定は詳しくは実施例に記載の方法による。
接着シート５０の基材層５１は有機物でも無機物でもよいが、搬送時の取扱い性、モールド時のソリ等を考慮すると金属箔を用いるのが好ましい。このような金属箔としては、ＳＵＳ箔、Ｎｉ箔、Ａｌ箔、銅箔、銅合金箔等が挙げられるが、安価に入手可能なこと及び種類の豊富さからして銅、銅合金より選択するのが好ましい。また、このような基材層５１となる金属箔は、接着剤層５２との投錨性を確保するため、片面を粗化処理を施したものが好ましい。粗化処理の手法としては、従来公知のサンドブラスト等の物理的な粗化手法、或いはエッチング、めっき等の化学的な粗化手法のいずれでも可能である。
接着シート５０の接着剤層５２を形成する接着剤としては、特に限定されないが、エポキシ樹脂、エポキシ硬化剤、弾性体を含有する熱硬化性接着剤を用いるのが好ましい。熱硬化性接着剤の場合、通常、基材の貼り合わせは、未硬化のいわゆるＢステージ状態、すなわち１５０℃以下の比較的低温にて貼り合わせを行うことができ、かつ貼り合わせ後に硬化させることにより弾性率を向上し耐熱性を向上させることができる。
ここで、エポキシ樹脂としては、グリシジルアミン型エポキシ樹脂、ビスフェールＦ型エポキシ樹脂、ビスフェールＡ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、ナフタレン型エポキシ樹脂、脂肪族エポキシ樹脂、脂環族エポキシ樹脂、複素環式エポキシ樹脂、スピロ環含有エポキシ樹脂、ハロゲン化エポキシ樹脂等が挙げられ、これらを単独もしくは２種以上混合して用いることができる。エポキシ硬化剤としては、各種イミダゾール系化合物及びその誘導体、アミン系化合物、ジシアンジアミド、ヒドラジン化合物、フェノール樹脂等が挙げられ、これらを単独もしくは２種以上混合して用いることができる。また、弾性体としては、アクリル樹脂、アクリロニトリルブタジエン共重合体、フェノキシ樹脂、ポリアミド樹脂等が挙げられ、これらを単独もしくは２種以上混合して用いることができる。
また、接着剤層５２の試験用金属箔に対する接着力は、０．１〜１５Ｎ／２０ｍｍであることが好ましい。さらには０．３〜１５Ｎ／２０ｍｒｎであるのが好ましい。ここで、接着力は導電部の大きさによって前記範囲内で適宜選択することができる。すなわち、導電部のサイズが大きい場合は接着力は比較的小さく、導電部のサイズが小さい場合は接着力は大きく設定することが好ましい。この接着力を有する接着シート５０は、適度の接着力を有し、基板作成工程〜半導体素子搭載工程においては接着剤層に固着した導電部のズレが起こりにくい。またシート分離工程においては、半導体装置からの接着シート５０の分離性が良好であり、半導体装置へのダメージを少なくすることができる。なお、接着力の測定は詳しくは実施例に記載に方法による。
また、接着シート５０には、必要に応じて静電防止機能を付与することができる。接着シート５０に静電防止機能を付与するには、基材層５１、接着剤層５２に帯電防止剤、導電性フィラーを混合する方法がある。また、基材層５１と接着剤層５２との界面や、基材層５１の裏面に帯電防止剤を塗布する方法がある。この静電防止機能を付与することにより、接着シートを半導体装置から分離する際に発生する静電気を抑制することができる。
帯電防止剤としては、静電防止機能を有するものであれば特に制限はない。具体例としては、例えば、アクリル系両性、アクリル系カチオン、無水マレイン酸−スチレン系アニオン等の界面活性剤等が使用できる。帯電防止層用の材料としては、具体的には、ボンディップＰＡ、ボンディップＰＸ、ボンディップＰ（コニシ社製）等が挙げられる。また、導電性フィラーとしては、慣用のものを使用でき、例えば、Ｎｉ、Ｆｅ、Ｃｒ、Ｃｏ、Ａｌ、Ｓｂ、Ｍｏ、Ｃｕ、Ａｇ、Ｐｔ、Ａｕ等の金属、これらの合金又は酸化物、カーボンブラックなどのカーボンなどが例示できる。これらは単独で又は２種以上を組み合わせて使用できる。導電性フィラーは、粉体状、繊維状の何れであってもよい。その他、接着シート中には老化防止剤、顔料、可塑剤、充填剤、粘着付与剤等の従来公知の各種添加物を添加することができる。
〔接着シートの作製〕
ビスフェノールＡ型エポキシ樹脂（ジャパンエポキシレジン社製「エビコート１００２」）１００重量部、アクリロニトリルブタジエン共重合体（日本ゼオン社製「ニッポール１０７２Ｊ」）３５重量部、フェノール樹脂（荒川化学社製「Ｐ−１８０」）４重量部、イミダゾール（四国ファイン社製「Ｃ１１Ｚ」）２重量部を、メチルエチルケトン３５０重量部に溶解し、接着剤溶液を得た。これを厚さ１００μｍの片面粗化銅合金箔（ジャパンエナジー社製「ＢＨＹ−１３Ｂ−７０２５」）５１に塗布した後、１５０℃で３分間乾燥させることにより、厚さ１５μｍの接着剤層を形成した接着シート５０を得た。この接着シート５０における接着剤層５２の硬化前の１００℃での弾性率は２．５×１０−３Ｐａであり、硬化後の２００℃での弾性率は４．３ＭＰａであり、銅箔に対する接着力は１２Ｎ／２０ｍｍであった。なお、基材層５１として用いた銅箔の２００℃での弾性率は１３０ＧＰａであった。
〔半導体装置製造用基板の作製〕
まず、厚さ４０μｍの銅箔（「Ｏｌｉｎ７０２５」）６０の両面にドライフィルムレジスト６１（東京応化製「オーディルＡＲ３３０」）をラミネートした。そして、そのドライフィルムレジストをフォトリソグラフィー法により導電部とは逆のパターンでパターニングした。次いで、パターニングされたドライフィルムレジストをマスクとして、銅箔の両面にニッケルめっきとＡｕめっきを順次施して導電部めっき層６２を形成し、その後、ドライフィルムレジストを除去した。続いて、ニッケルめっき層とＡｕめっき層の積層物が部分的に配された銅箔６０を接着シート５０に接着剤層５２側を介して貼り付けた。この時、接着シート５０に対向する側のめっき積層物が接着剤層に埋まった状態になるように加圧しながら貼り付けた。そして、めっき部６２と接着剤層５２間に隙間ができないよう十分に加熱加圧した。次いで、この貼り付け状態で、Ａｕめっき層をレジストとして銅箔をエッチングし導電部６０を形成した。このエッチング加工に際して、銅箔６０の側面をもエッチングすることにより、銅箔の上下にＡｕとニッケルからなる張出部分２０ａを設けた。続いて、（硫酸＋過酸化水素）系の薬液に浸漬し、銅箔６０の側面６０ａを処理してＲａ（表面粗さ）が０．２μｍ以上となるように制御して粗面化した。最後に、プレス加工により接着シートの外形を加工した。
そして、図１０（ａ）（ｂ）の例（Ｗは６５ｍｍ）で示したようなパターンで接着シート５０上に導電部２０を形成した。１つのブロック７０における四角形の各辺に１６個の導電部２０を形成し、合計で６４個の導電部２０を形成した。
〔半導体素子の搭載〕
試験用のアルミ蒸着シリコンチップ（６ｍｍ×６ｍｍ）１０を、前記接着シート５０の接着剤層５２面（図１０（ｂ）の７１に相当）へ固着した。具体的には、１７５℃、０．３ＭＰａ、１秒間の条件で貼り付けた後、１５０℃で１時間、乾燥させて固着した。次いで、直径２５μｍの金ワイヤーを用いて、シリコンチップの電極と導電部との間をボンディングした。ワイヤーボンド数は１個のチップ当たり６４点である。
前記１単位（４個×４個）の１０単位について、すなわち、アルミ蒸着チップ１６０個に対しワイヤーボンディングを行った。ワイヤーボンディングの成功率は１００％であった。続いて、トランスファー成形により封止樹脂（日東電工製「ＨＣ−１００」）４０をモールドした。樹脂モールド後、室温で接着シートを剥離した。さらに、１７５℃で５時間、乾燥機中で後硬化を行った。その後、ダイサーにて１ブロック単位に切断し半導体装置Ｐを得た。
この半導体装置Ｐに対して軟Ｘ線装置（マイクロフォーカスＸ線テレビ透視装置：島津製作所製「ＳＭＸ−１００」）で内部観察を行ったところ、ワイヤー変形やチップズレ等がなく、しかも導電部２０と封止樹脂４０との接合強度が非常に高い半導体装置Ｐが得られていたことを確認した。また、導電部２０はその下側の張出部分２０ａが封止樹脂４０から突き出た状態となっている。
なお、ワイヤーボンディング条件、トランスファーモールド条件、弾性率測定方法、接着力測定方法、ワイヤーボンド成功率については次のとおりである。
〔ワイヤーボンディング条件〕
装置：株式会社新川製「ＵＴＣ−３００ＢＩ ＳＵＰＥＲ」
超音波周波数：１１５ＫＨｚ
超音波出力時間：１５ミリ秒
超音波出力：１２０ｍＷ
ボンド荷重：１０１８Ｎ
サーチ荷重：１０３７Ｎ
〔トランスファーモールド条件〕
装置：ＴＯＷＡ成形機
成形温度：１７５℃
時間：９０秒
クランプ圧力：２００ＫＮ
トランスファースピード：３ｍｍ／秒
トランスファー圧：５ＫＮ
〔弾性率測定方法〕
基材層、接着剤層のいずれも
評価機器：レオメトリックス社製の粘弾性スペクトルメータ「ＡＲＥＳ」
昇温速度：５℃／ｍｉｎ
周波数：１Ｈｚ
測定モード：引張モード
〔接着力測定方法〕
幅２０ｍｍ、長さ５０ｍｍの接着シート５０を、１２０℃×０．５ＭＰａ×０．５ｍ／ｍｉｎの条件で、３５μｍ銅箔（ジャパンエナジー製「Ｃ７０２５」）にラミネートした後、１５０℃の熱風オーブンにて１時間放置後、温度２３℃、湿度６５％ＲＨの雰囲気条件で、引張り速度３００ｍｍ／ｍｉｎ、１８０°方向に３５μｍ銅箔を引張り、その中心値を接着強度とした。
〔ワイヤーボンド成功率〕
ワイヤーボンドのプル強度を、株式会社レスカ製のボンディングテスタ「ＰＴＲ−３０」を用い、測定モード：プルテスト、測定スピード：０．５ｍｍ／ｓｅｃで測定した。プル強度が０．０４Ｎ以上の場合を成功、０．０４Ｎより小さい場合を失敗とした。ワイヤーボンド成功率は、これらの測定結果から成功の割合を算出した値である。
実施例１において、金属箔として１８μｍの銅−ニッケル合金箔（ジャパンエナジー製「Ｃ７０２５」）を用いたこと以外は実施例１と同様にして半導体装置を製造した。ワイヤーボンドの成功率は１００％であった。半導体装置の内部観察を行ったところ、ワイヤー変形やチップズレ等がなく、導電部と封止樹脂との接合強度が非常に高い半導体装置が得られていたことを確認した。
以上、本発明の実施の形態について詳細に説明してきたが、本発明による半導体装置及びその製造方法は、上記実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは当然のことである。

Claims (2)

  1. 導電部の素材として銅又は銅合金からなる金属箔を準備する工程と、
    金属箔の両面の導電部に対応する部分に部分めっきを施して部分めっき層を形成する工程と、
    部分めっき層が形成された金属箔を、基材層及び半導体素子が固着される半導体素子固着領域を含む接着剤層を有する接着シートの接着剤層側に部分めっき層が半導体素子固着領域の周囲に位置するよう加圧して、金属箔の接着シート側の面に設けられた部分めっき層が接着剤層に埋まった状態で貼り付ける工程と、
    部分めっき層をレジストとして金属箔をエッチングすることにより導電部を形成する工程と、
    接着シートを加工して外形を定める工程とを備えたことを特徴とする半導体装置製造用基板の製造方法。
  2. 部分めっき層をレジストとして金属箔をエッチングし導電部を形成させる工程で、導電部の金属箔の側面をエッチングにより粗化したことを特徴とする請求項１記載の半導体装置製造用基板の製造方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704800B2 (en) * 2006-11-06 2010-04-27 Broadcom Corporation Semiconductor assembly with one metal layer after base metal removal
US7671452B1 (en) * 2007-08-17 2010-03-02 National Semiconductor Corporation Microarray package with plated contact pedestals
JP5338543B2 (ja) * 2009-07-27 2013-11-13 日亜化学工業株式会社 光半導体装置及びその製造方法
CN102110727A (zh) * 2009-11-20 2011-06-29 日立电线株式会社 太阳电池模块,以及太阳电池模块用布线电路板
CN105742530B (zh) * 2009-11-28 2019-02-01 上海比亚迪有限公司 电池盖板组件、其制备方法及单体电池和电池组
TWI429043B (zh) 2010-04-26 2014-03-01 Advance Materials Corp 電路板結構、封裝結構與製作電路板的方法
JP5948881B2 (ja) * 2012-01-16 2016-07-06 大日本印刷株式会社 半導体装置用リードフレーム
JP6099369B2 (ja) * 2012-11-20 2017-03-22 Ｓｈマテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP5626328B2 (ja) * 2012-12-25 2014-11-19 日亜化学工業株式会社 光半導体装置
US9805956B2 (en) * 2013-01-23 2017-10-31 Asm Technology Singapore Pte Ltd Lead frame and a method of fabrication thereof
JP6366034B2 (ja) * 2014-07-15 2018-08-01 大口マテリアル株式会社 半導体装置用リードフレーム及びその製造方法
JP6366042B2 (ja) * 2015-06-22 2018-08-01 大口マテリアル株式会社 Ｌｅｄパッケージ及び多列型ｌｅｄ用リードフレーム、並びにそれらの製造方法
WO2017159590A1 (ja) * 2016-03-14 2017-09-21 Toto株式会社 静電チャック
JP6226092B2 (ja) * 2016-03-14 2017-11-08 Toto株式会社 静電チャック
JP6493312B2 (ja) * 2016-06-08 2019-04-03 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法
WO2018016588A1 (ja) * 2016-07-20 2018-01-25 Toto株式会社 静電チャック
WO2018016587A1 (ja) * 2016-07-20 2018-01-25 Toto株式会社 静電チャック
JP6238097B1 (ja) * 2016-07-20 2017-11-29 Toto株式会社 静電チャック
JP6238098B1 (ja) * 2016-07-20 2017-11-29 Toto株式会社 静電チャック
JP6777365B2 (ja) * 2016-12-09 2020-10-28 大口マテリアル株式会社 リードフレーム
JP6587223B1 (ja) * 2018-07-30 2019-10-09 Toto株式会社 静電チャック

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274184A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
JP2002118202A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 放熱基板および半導体モジュール
JP2004119726A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004179622A (ja) * 2002-11-15 2004-06-24 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252014A (ja) 1996-03-15 1997-09-22 Nissan Motor Co Ltd 半導体素子の製造方法
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
JP3420153B2 (ja) 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6261864B1 (en) * 2000-01-28 2001-07-17 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
JP2002299549A (ja) 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
JP2004207300A (ja) 2002-12-24 2004-07-22 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4245370B2 (ja) * 2003-02-21 2009-03-25 大日本印刷株式会社 半導体装置の製造方法
CN100466237C (zh) * 2004-07-15 2009-03-04 大日本印刷株式会社 半导体装置与半导体装置制造用基板及该基板的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274184A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
JP2002118202A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 放熱基板および半導体モジュール
JP2004119726A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004179622A (ja) * 2002-11-15 2004-06-24 Renesas Technology Corp 半導体装置の製造方法

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