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JP4841806B2 - キャパシタ装置とそれを備えた半導体装置、及びキャパシタ装置の製造方法 - Google Patents

キャパシタ装置とそれを備えた半導体装置、及びキャパシタ装置の製造方法 Download PDF

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JP4841806B2
JP4841806B2 JP2004026027A JP2004026027A JP4841806B2 JP 4841806 B2 JP4841806 B2 JP 4841806B2 JP 2004026027 A JP2004026027 A JP 2004026027A JP 2004026027 A JP2004026027 A JP 2004026027A JP 4841806 B2 JP4841806 B2 JP 4841806B2
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Description

本発明はキャパシタ装置とそれを備えた半導体装置及びキャパシタの製造方法に係り、さらに詳しくは、高速動作するLSIが実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減するデカップリングキャパシタに適用できるキャパシタ装置及びそれを備えた半導体装置及びキャパシタ装置の製造方法に関する。
近年、マイクロプロセッサをはじめとするデジタルLSIは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルLSIでは、LSIのインピーダンスが急激に変動したときなどにLSIの電源電圧が不安定になりやすい。また、高速動作デジタルLSIでは、さらなる高周波(GHz)領域での安定した動作が要求されており、高周波ノイズによるLSIの誤動作防止が必要となる。
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、LSIの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
従来のデカップリングキャパシタを備えた回路基板には、回路基板の一方の面(表面)にLSIチップとキャパシタ部品が実装され、回路基板の他方の面(裏面)に接続端子が設けられたものがある(表面実装型)。表面実装型では、LSIチップとキャパシタ部品との間で配線の引き回しが必要であることから、リード間で比較的大きなインダクタンスが存在するので、デカップリングキャパシタとしての効果が小さくなってしまう。
そこで、図1に示すように、LSIチップとデカップリングキャパシタとの間の配線長を短くするために、相互接続された配線パターン102を両面に備えた回路基板100の一方の面(表面)にLSIチップ104が実装され、他方の面(裏面)にキャパシタ部品106が実装されたものがある(裏面実装型)。
また、多層配線構造を容易にするため、キャパシタ部品が回路基板の絶縁層に埋設されて実装されたものがある(例えば特許文献1)。
さらには、特許文献2には、コア基板に設けられた凹部に、充填樹脂に埋め込まれた状態で積層セラミックキャパシタが実装され、その上下に樹脂絶縁層や配線層を備えたものが記載されている。
特開2002−261449号公報 特開2000−243873号公報
しかしながら、図1に示された裏面実装型では、表面実装型よりはLSIチップとデカップリングキャパシタとの配線長を短くできるものの、回路基板100の裏面にキャパシタ部品106が実装されることから、裏面における接続端子108が配置される領域が制限されてしまう。しかも、図1の破線で示すように、回路基板100の裏面側においてはキャパシタ部品106から接続端子108まで配線を水平方向に引き回す必要があるので、寄生インダクタンスの低減には限界があり、デカップリングキャパシタとしての効果が小さくなってしまう場合が想定される。さらには、配線密度を向上させる際に容易に対応できないといった問題も残る。
また、特許文献1では、LSIチップとデカップリングキャパシタとの配線長を短くして寄生インダクタンスを最小にすることは十分に考慮されていない。さらに、特許文献2では、上下に接続パッドを有する積層セラミックコンデンサに接続される配線のインダクタンスを低減する効果はあるものの、コア基板を複雑に加工する必要があるので製造工程が煩雑になると共に、コア基板を貫通して配線を形成する必要があるので寄生インダクタンスの低減には限界がある。
本発明は以上の課題を鑑みて創作されたものであり、配線長が最短になって寄生インダクタンスが低減され、デカップリングキャパシタとしての効果を大きくできるキャパシタ装置とそれを備えた半導体装置及びキャパシタ装置の製造方法を提供することを目的とする。
上記課題を解決するため、本発明はキャパシタ装置に係り、コア部材として機能する絶縁膜と、両端側に端子をそれぞれ備え、該両端側の端子が水平方向に配置されるキャパシタ部品であって、前記キャパシタ部品の下面が前記絶縁膜で被覆されない状態で、前記絶縁膜に埋設された前記キャパシタ部品と、前記両端側の端子上の前記絶縁膜の部分にそれぞれ形成されたビアホールと、前記絶縁膜の上面側に形成され、前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続された1層の上側配線パターンと、前記絶縁膜の下面側に形成され、前記両端側の端子の下面にそれぞれ接続された1層の下側配線パターンと、前記キャパシタ部品の端子の直上の前記上側配線パターンの接続部に設けられると共に、前記キャパシタ部品の端子の直下の前記下側配線パターンの接続部にそれぞれ設けられた接続端子とを有し、前記接続端子は前記キャパシタ部品の端子に対応する部分にそれぞれ配置され、前記キャパシタ部品の下にコア部材は存在せず、前記キャパシタ部品は前記絶縁膜で支持されていることを特徴とする。
本発明では、両端側に端子をそれぞれ備えたキャパシタ部品が、その両端側の端子が水平方向になって配置され、かつその下面が絶縁膜で被覆されない状態で絶縁膜に埋設されている。つまり、好適には、キャパシタ部品は、その下面が絶縁膜の下面と同一面となった状態で絶縁膜の中に埋設されている。
また、キャパシタ部品の両端側の端子上の絶縁膜の部分にビアホールが形成されており、このビアホールを介して両端側の端子の上面にそれぞれ接続される上側配線パターンが絶縁膜の上面側に形成されている。さらに、キャパシタ部品の両端側の端子の下面にはビアホールを介さずに下側配線パターンがそれぞれ直接接続されている。
このように、本発明のキャパシタ装置では、キャパシタ部品の両端側の端子の上及び下の配線パターンの部分に、接続端子が接続される接続部がそれぞれ配置されるようにしたので、従来技術と違って、キャパシタ部品から接続部まで不必要な配線の引き回しを必要としない。従って、直列等価インダクタンスを低下させることができるので、高速動作のLSIに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。特に、キャパシタ部品の両端側の端子と下側配線パターンとはビアホールを介さずに直接接続されているので、この配線部分の直列等価インダクタンスが大幅に低減される。
また、絶縁膜をコア部材として使用するため、キャパシタ部品の厚みに合わせて絶縁膜の薄膜化が容易になり、しかも下側配線パターンはビアホールを介さずに両端側の端子にそれぞれ接続されるので、キャパシタ装置を薄型化する際に容易に対応できるようになる。
また、上記課題を解決するため、本発明はキャパシタ装置の製造方法に係り、支持体の上に剥離層を介して金属箔を形成する工程と、前記金属箔上に、両端側に端子をそれぞれ備えたキャパシタ部品を前記両端側の端子が水平方向に配置されるようにして実装する工程と、前記キャパシタ部品を被覆する絶縁膜を形成する工程と、前記キャパシタ部品の両端側の端子上の前記絶縁膜の部分にビアホールをそれぞれ形成する工程と、前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続される上側配線パターンを前記絶縁膜の上面側に形成する工程と、前記金属箔を前記剥離層との界面から剥離することにより、前記金属箔、前記キャパシタ部品、前記絶縁膜及び前記上側配線パターンにより構成されるキャパシタ部材を得る工程と、前記キャパシタ部材の前記金属箔をパターニングすることにより、前記両端側の端子の下面にそれぞれ接続される下側配線パターンを前記絶縁膜の下面側に形成する工程とを有することを特徴とする。
本発明では、まず、剛性を有する支持体(金属板や樹脂板)上に剥離できる状態で金属箔(銅箔など)が形成された後に、両端側に端子を備えたキャパシタ部品が、その端子が水平方向になって金属箔上に実装される。その後、キャパシタ部品を被覆する絶縁膜(樹脂など)が形成され、次いで絶縁膜に形成されたビアホールを介してキャパシタ部品の両端側の端子の上面にそれぞれ接続される上側配線パターンが絶縁膜の上面側に形成される。次いで、キャパシタ部品が実装された金属箔が剥離層との界面から剥離された後に、絶縁膜の下面上の金属箔がパターニングされて、両端側の端子の下面にそれぞれ接続される下側配線パターンが絶縁膜の下面側に形成される。
このような製造方法を採用することにより、上記した構成のキャパシタ装置を容易に製造することができる。
以上説明したように、本発明のキャパシタ装置では、配線長が最短になって直列等価インダクタンスを低下させることができるので、デカップリングキャパシタとしての効果が大きくなる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図2〜図5は本発明の実施形態のキャパシタ装置の製造方法を示す断面図である。
本発明の第1実施形態のキャパシタ装置の製造方法は、図2(a)に示すように、まず、剛性を有する支持体10を用意する。支持体10としては、銅などよりなる金属板、又は樹脂板などが好適に使用される。
その後に、図2(b)に示すように、支持体10の一方面に接着機能を有する樹脂よりなる剥離層12を形成する。次いで、図2(c)に示すように、剥離層12上に厚みが5〜40μmの銅箔14(金属箔)を貼着する。この剥離層12の下面は支持体10と強固な密着性をもつが、剥離層12の上面は銅箔14と密着性が低い状態で貼着される特性をもっており、後に銅箔14を剥離層12との界面から容易に剥離できるようになっている。
続いて、図2(d)に示すように、第1端子20a、キャパシタ部20b及び第2端子20cより構成される複数のキャパシタ部品20を用意する。このキャパシタ部品20は、一般的なチップキャパシタであり、第1端子20a及び第2端子20cがキャパシタ部20bの両端側にそれぞれ設けられており、それらの端子20a,20bが水平方向に配置された状態で実装される。
なお、特に明記されていないが、キャパシタ部20bは、例えば、複数の電極層と誘電体層とが積層された構造を有し、所定の電極層が第1端子20a又は第2端子20cに電気的に接続されている。あるいは、両端側に対の電極が複数個設けられた構造のキャパシタ部品を使用してもよい。
そして、キャパシタ部品20の第1及び第2端子20a,20cが配置される銅箔14上の部分にはんだペースト(不図示)を選択的に塗布し、キャパシタ部品20の第1及び第2端子20a,20cがはんだベーストに対応するようにして、キャパシタ部品20を銅箔14上に配置する。
続いて、リフロー加熱を行ってはんだペーストをリフロー・硬化させることにより、キャパシタ部品20を銅箔14上に固着する。このとき、キャパシタ部品20の第1及び第2端子20a,20cの側面外側部にはんだ層21が電気的に接続された状態で残される。また、キャパシタ部品20は、銅箔14上の所定位置に位置合わせされた状態で固着される。
次いで、図3(a)に示すように、銅箔14及びキャパシタ部品20上にエポキシ樹脂などよりなる樹脂フィルムをラミネートするなどして、キャパシタ部品20を被覆する絶縁膜16を形成する。これにより、キャパシタ部品20は絶縁膜16の中に埋設された状態となり、しかも絶縁膜16はその上面が概ね平坦化された状態で形成される。
続いて、図3(b)に示すように、キャパシタ部品20の第1及び第2端子20a,20c上、及び銅箔14上の絶縁膜16の部分をレーザにより加工することにより、キャパシタ部品20の第1及び第2端子20a,20c及び銅箔14の所定部にそれぞれ到達する深さのビアホール16xを形成する。その後に、デスミア処理が施されて、ビアホール16x内がクリーニングされる。
次いで、図3(c)に示すように、無電解めっき又はスパッタ法により、絶縁膜16及びビアホール16xの内面にシードCu膜(不図示)を形成した後に、このシードCu膜をめっき給電層に利用した電解めっきにより、シードCu膜上にCu膜17を形成する。Cu膜17はビアホール16xに埋め込まれて形成されると共に、その上面が概ね平坦化された状態で形成される。
さらに、図3(d)に示すように、フォトリソグラフィにより、上側配線パターンを形成するためのレジスト膜19をCu膜17上にパターニングし、そのレジスト膜19をマスクにしてCu膜17をエッチングする。その後に、レジスト膜19が除去される。
これにより、図4(a)に示すように、キャパシタ部品20の第1及び第2端子20a,20cの上面及び銅箔14にビアホール16xを介して接続された上側配線パターン22が絶縁膜16の上面側に形成される。
次いで、図4(b)に示すように、銅箔14を剥離層12との界面から剥離することにより、図4(a)の構造体から支持体10及び剥離層12を分離する。これにより、図4(c)に示すように、銅箔14と、その上に実装されたキャパシタ部品20と、キャパシタ部品20を被覆する絶縁膜16と、絶縁膜16のビアホール16xを介してキャパシタ部品20の第1及び第2端子20a,20c、及び銅箔14に接続された上側配線パターン22とにより構成されるキャパシタ部材30が得られる。
続いて、図4(d)に示すように、下側配線パターンを形成するためのレジスト膜19aをキャパシタ部材30の銅箔14の下面上にフォトリソグラフィによりパターニングし、このレジスト膜19aをマスクにして銅箔14をエッチングする。その後に、レジスト膜19aが除去される。
これにより、図5に示すように、絶縁膜16の下面側に下側配線パターン24が形成される。下側配線パターン24は、キャパシタ部品20の第1及び第2端子20a,20c及びはんだ層21の下面にそれぞれ直接接続されて形成される。また、他の下側配線パターン24はビアホール16xを介して上側配線パターン22に接続される。
以上により、本発明の実施形態のキャパシタ装置1が得られる。
本実施形態のキャパシタ装置1では、図5に示すように、両端側に第1端子20a及び第2端子20cが設けられた構造のキャパシタ部品20が、その一対の端子20a,20cが水平方向に配置された状態で絶縁膜16中に埋設されている。そして、キャパシタ部品20の下面は絶縁膜16で被覆されておらず、キャパシタ部品20の下面と絶縁膜16の下面とが同一面となっている。本実施形態では、絶縁膜16がキャパシタ装置1のコア部材として機能する。
キャパシタ部品20の第1及び第2端子20a,20cはその上の絶縁膜16の部分に形成されたビアホール16xを介して上側配線パターン22に接続され、第1及び第2端子20a,20cの好適には真上に第1接続部22xがそれぞれ画定される。
また、キャパシタ部品20の第1及び第2端子20a,20cの下面にはビアホールを介さずに下側配線パターン24が直接接続され、第1及び第2端子20a,20cの好適には直下に第2接続部24xが画定される。下側配線パターン24は、第1及び第2端子20a,20cの下面以外に、それらの側面に接続されたはんだ層21の下面にも接続されているので、コンタクト抵抗が低減された状態で第1及び第2端子20a,20cに接続される。
また、キャパシタ部品20が実装されていない絶縁膜16の部分には、絶縁膜16を貫通するビアホール16xが設けられており、そのビアホール16xを介して相互接続された上側配線パターン22及び下側配線パターン24が絶縁膜16の両面側にそれぞれ形成されている。
本実施形態のキャパシタ装置1では、第1及第2端子20a,20cの直上に配置される第1接続部22xが電子部品に電気的に接続され、第1及第2端子20a,20cの直下に配置される第2接続部24xが配線基板(マザーボード)に電気的に接続される。そして、キャパシタ部品20は電源ラインとグランドラインとの間に配置されてデカップリングキャパシタとして機能する。
このように、第1実施形態のキャパシタ装置1では、キャパシタ部品20の第1及び第2端子20a,20cの直上及び直下に第1及び第2接続部22x,24xが配置されるようにしたので、従来技術と違って、キャパシタ部品から接続部まで不必要な配線の引き回しを必要としない。従って、直列等価インダクタンスを低下させることができるので、高速動作のLSIに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。特に、第1及び第2端子20a,20cと下側配線パターン24とはビアホールを介さずに直接接続されているので、この部分の直列等価インダクタンスが大幅に低減される。
また、キャパシタ装置1の配線密度を容易に向上させることができるので、キャパシタ装置1を小型化する際に都合がよい。
さらには、絶縁膜16をコア部材として使用するため、キャパシタ部品20の厚みに合わせて絶縁膜16の薄膜化が容易になり、しかも下側配線パターン24はビアホールを介さずに、第1及び第2端子20a,20cに直接接続されるので、キャパシタ装置1を薄型化する際に容易に対応できるようになる。
(第2の実施形態)
図6は本発明の第2実施形態のキャパシタ装置を示す断面図である。第2の実施形態は、第1実施形態の図5のキャパシタ装置に接続端子を設けた形態である。図6に示すように、第2実施形態のキャパシタ装置1aでは、図5のキャパシタ装置1の両面側の第1接続部22x及び第2接続部24x上などに開口部26xが設けられたソルダレジスト膜26がそれぞれ形成されている。さらに、キャパシタ装置1aの両面側の第1及び第2接続部22x,24x上などに接続端子28が設けられている。接続端子28は、例えばはんだボールが搭載されて形成される。
次に、第2実施形態のキャパシタ装置1aに、半導体チップが実装された回路基板が接続された構成の半導体装置について説明する。図7に示すように、まず、半導体チップ40が実装された回路基板50を用意する。この回路基板50では、コア基板52の両面側に第1配線パターン54がそれぞれ形成されており、コア基板52に設けられた貫通孔52xに充填された貫通電極52aを介して両面側の第1配線パターン54が相互接続されている。そして、回路基板50の両面側に第1配線パターン54上に開口部56xが設けられた絶縁膜56がそれぞれ形成されている。
さらに、コア基板52の両面側の絶縁膜56の開口部56xには第1配線パターンに接続される第2配線パターン54aがそれぞれ形成されている。また、コア基板52の両面側に、第2配線パターン54a上に開口部58xが設けられたソルダレジスト膜58が形成されている。さらに、ソルダレジスト膜58の開口部58xには第2配線パターン54aに接続される接続端子60がそれぞれ形成されている。さらに、回路基板50の上側の接続端子60に半導体チップ40が接続されて実装されている。
そして、上記した半導体チップ40が実装された回路基板50の下側の接続端子60が、図6のキャパシタ装置1aの上側の接続端子28に接続されている。
以上のようにして、半導体チップ40が実装された回路基板50が図6のキャパシタ装置1a上に3次元的に積層されて接続され、キャパシタ部品20が内蔵された半導体装置2が構成されている。半導体装置2に内蔵されたキャパシタ部品20は、半導体装置2の電源ラインとグランドラインとの間に配置され、デカップリングコンデンサとして機能する。
本実施形態の半導体装置2では、インダクタンスが低減されたキャパシタ装置1aの上に半導体チップ40が実装され、しかもキャパシタ装置1aと半導体チップ40とが水平方向に配線を引き回すことなく接続されるで、配線長が最短となり、寄生インダクタンスの大幅な低減を図ることができる。これにより、高速動作するLSIに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。
(第3の実施の形態)
図8は本発明の第3実施形態のキャパシタ装置(その1)を示す断面図、図9は本発明の第3実施形態のキャパシタ装置(その2)を示す断面図、図10は図9のキャパシタ装置上に半導体チップが実装された半導体装置を示す断面図である。
図8に示すように、第3実施形態のキャパシタ装置(その1)1bでは、図5のキャパシタ装置1の両面側の第1及び第2接続部22x,22y上に開口部16yが設けられた絶縁膜16aがそれぞれ形成されている。さらに、この絶縁膜16aの開口部16y内には第1及び第2接続部22x,24xにそれぞれ接続される2層目配線23がそれぞれ形成されている。
このように、第1実施形態の図5のキャパシタ装置1の上側配線パターン22及び下側配線パターン24に絶縁膜の開口部を介して接続される配線層がそれぞれ一層以上形成され、n層(nは2以上の整数)の多層配線を備えた形態としてもよい。
また、図9に示すように、第3実施形態のキャパシタ装置(その2)1cでは、図8のキャパシタ装置(その1)1bの両面側の2層目配線23上の所要部に開口部26xが設けられたソルダレジスト膜26が形成されている。さらに、両面側に形成されたソルダレジスト膜26の開口部26xに2層目配線23に接続されたはんだボールなどの接続端子28がそれぞれ設けられている。
さらに、第3実施形態では、図10に示すように、図9のキャパシタ装置1cの上側の接続端子28に半導体チップ40が接続されて、キャパシタ部品20を備えた半導体装置2aとなる。なお、半導体チップ40に設けられた接続端子をキャパシタ装置1cの上側の2層目配線23に接続するようにしてもよい。
第3実施形態の半導体装置2aにおいても、インダクタンスが低減されたキャパシタ装置1c上に半導体チップ40が接続されているので、第2実施形態と同様な効果を奏する。
なお、第2実施形態のキャパシタ装置1a(図6)の上側の接続端子28に半導体チップが同様に直接接続された形態としてもよい。
図1は従来技術に係るキャパシタ装置を示す断面図である。 図2は本発明の第1実施形態のキャパシタ装置の製造方法を示す断面図(その1)である。 図3は本発明の第1実施形態のキャパシタ装置の製造方法を示す断面図(その2)である。 図4は本発明の第1実施形態のキャパシタ装置の製造方法を示す断面図(その3)である。 図5は本発明の第1実施形態のキャパシタ装置を示す断面図である。 図6は本発明の第2実施形態のキャパシタ装置を示す断面図である。 図7は本発明の第2実施形態のキャパシタ装置を備えた半導体装置を示す断面図である。 図8は本発明の第3実施形態のキャパシタ装置(その1)を示す断面図である。 図9は本発明の第3実施形態のキャパシタ装置(その2)を示す断面図である。 図10は本発明の第3実施形態のキャパシタ装置を備えた半導体装置を示す断面図である。
符号の説明
1,1a,1b,1c…キャパシタ装置、2,2a…半導体装置、10…支持体、12…剥離層、14…銅箔、16,16a,56…絶縁膜、16x…ビアホール、17…Cu膜、19,19a…レジスト膜、20…キャパシタ部品、20a…第1端子、20b…キャパシタ部、20c…第2端子、22…上側配線パターン、22x…第1接続部、23…2層目配線、24…下側配線パターン、24x…第2接続部、26,58…ソルダレジスト膜、26x,56x,58x…開口部、28,60…接続端子、30…キャパシタ部材、40…半導体チップ、50…回路基板、52…コア基板、52x…貫通孔、52a…貫通電極、54…第1配線パターン、54a…第2配線パターン。

Claims (8)

  1. コア部材として機能する絶縁膜と、
    両端側に端子をそれぞれ備え、該両端側の端子が水平方向に配置されるキャパシタ部品であって、前記キャパシタ部品の下面が前記絶縁膜で被覆されない状態で、前記絶縁膜に埋設された前記キャパシタ部品と、
    前記両端側の端子上の前記絶縁膜の部分にそれぞれ形成されたビアホールと、
    前記絶縁膜の上面側に形成され、前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続された1層の上側配線パターンと、
    前記絶縁膜の下面側に形成され、前記両端側の端子の下面にそれぞれ接続された1層の下側配線パターンと、
    前記キャパシタ部品の端子の直上の前記上側配線パターンの接続部に設けられると共に、前記キャパシタ部品の端子の直下の前記下側配線パターンの接続部にそれぞれ設けられた接続端子とを有し、
    前記接続端子は前記キャパシタ部品の端子に対応する部分にそれぞれ配置され、前記キャパシタ部品の下にコア部材は存在せず、前記キャパシタ部品は前記絶縁膜で支持されていることを特徴とするキャパシタ装置。
  2. 前記キャパシタ部品の両端側の端子の側面外側部にはそれぞれはんだ層が接続されて形成されており、前記下側配線パターンは、はんだ層の下面にさらに接続されていることを特徴とする請求項1に記載のキャパシタ装置。
  3. 前記キャパシタ部品が埋設されていない前記絶縁膜の部分を貫通するビアホールがさらに形成されており、前記上側配線パターン及び前記下側配線パターンは、前記絶縁膜を貫通するビアホールを介して相互接続される配線パターンをそれぞれ含むことを特徴とする請求項1に記載のキャパシタ装置。
  4. 前記絶縁膜は、樹脂よりなることを特徴とする請求項1乃至3のいずれか一項に記載のキャパシタ装置。
  5. 請求項1乃至4のいずれかのキャパシタ装置と、
    下面側に接続端子を備えた回路基板と、
    前記回路基板の上面側に実装された半導体チップとを有し、
    前記半導体チップが実装された前記回路基板の接続端子が、前記キャパシタ装置の上側の前記接続端子に接続されていることを特徴とする半導体装置。
  6. 請求項1乃至4のいずれかのキャパシタ装置と、
    前記キャパシタ装置の上側の前記接続端子に接続された半導体チップとを有することを特徴とする半導体装置。
  7. 支持体の上に剥離層を介して金属箔を形成する工程と、
    前記金属箔上に、両端側に端子をそれぞれ備えたキャパシタ部品を前記両端側の端子が水平方向に配置されるようにして実装する工程と、
    前記キャパシタ部品を被覆する絶縁膜を形成する工程と、
    前記キャパシタ部品の両端側の端子上の前記絶縁膜の部分にビアホールをそれぞれ形成する工程と、
    前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続される1層の上側配線パターンを前記絶縁膜の上面側に形成する工程と、
    前記金属箔を前記剥離層との界面から剥離することにより、前記金属箔、前記キャパシタ部品、前記絶縁膜及び前記上側配線パターンにより構成されるキャパシタ部材を得る工程と、
    前記キャパシタ部材の前記金属箔をパターニングすることにより、前記両端側の端子の下面にそれぞれ接続される1層の下側配線パターンを前記絶縁膜の下面側に形成する工程と、
    前記キャパシタ部品の端子の直上の前記上側配線パターンの接続部と、前記キャパシタ部品の端子の直下の前記下側配線パターンの接続部とにそれぞれ接続端子を設ける工程とを有し、
    前記接続端子は前記キャパシタ部品の端子に対応する部分にそれぞれ配置され、前記キャパシタ部品の下にコア部材は存在せず、前記キャパシタ部品は前記絶縁膜で支持されることを特徴とするキャパシタ装置の製造方法。
  8. 前記支持体は金属板又は樹脂板よりなり、前記金属箔は銅よりなることを特徴とする請求項7に記載のキャパシタ装置の製造方法。
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