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JP4703769B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
要求される用途に応じた様々な耐圧系にて横方向拡散型ＭＯＳ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）構造が知られている（例えば特許文献１）。近年、ＬＤＭＯＳに対しても、低オン抵抗化、高速化を図るため、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）同様の微細プロセス、微細設計ルールを適用することが増えてきた。微細設計ルールを適用することで、ＣＭＯＳ並みの短チャネルのＬＤＭＯＳや、素子全体のサイズを縮小したり、低電圧駆動のＬＤＭＯＳを設計することができるほか、微細ＣＭＯＳとＬＤＭＯＳとを混載した回路設計も可能となる。
特開２００７−５３２５７号公報
本発明は、高耐圧な半導体装置及びその製造方法を提供する。
本発明の一態様によれば、第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを有する半導体層と、前記第１の半導体領域上に設けられた第２導電型のソース領域と、前記第２の半導体領域上に設けられた第２導電型のドレイン領域と、前記第１の半導体領域上における前記ソース領域と前記ドレイン領域との間に設けられた第１導電型のチャネル領域と、前記チャネル領域上に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極と、前記ゲート電極と前記ドレイン領域との間の前記半導体層の表層部であって前記第２の半導体領域上に設けられて前記ドレイン領域に接し、前記ドレイン領域よりも第２導電型不純物濃度が低い第２導電型のドリフト領域と、を備え、前記第２の半導体領域は、前記第１の半導体領域側に設けられ、前記ドリフト領域における前記ゲート電極側の部分に接する第１の領域と、前記第１の領域よりも第１導電型不純物濃度が低く、前記ドリフト領域における前記ドレイン領域側の部分に接する第２の領域と、を有することを特徴とする半導体装置が提供される。
本発明によれば、高耐圧な半導体装置及びその製造方法が提供される。
本発明の実施形態に係る半導体装置の要部断面構造を示す模式図。 同半導体装置におけるＬＤＭＯＳの第１実施形態を示す模式図。 図２に示すＬＤＭＯＳの製造方法を示す模式図。 図３に続く工程を示す模式図。 図４に続く工程を示す模式図。 本実施形態で用いられるイオン注入用マスクの平面パターン例を示す模式図。 ＬＤＭＯＳの第２実施形態を示す模式図。 図７に示すＬＤＭＯＳの製造方法を示す模式図。 図８に続く工程を示す模式図。 図７に示すＬＤＭＯＳの他の製造方法を示す模式図。 図１０に続く工程を示す模式図。 ＬＤＭＯＳの第３実施形態を示す模式図。 図１２に示すＬＤＭＯＳの製造方法を示す模式図。 図１２に示すＬＤＭＯＳの他の製造方法を示す模式図。 ＬＤＭＯＳのさらに他の実施形態を示す模式図。 ＬＤＭＯＳのさらに他の実施形態を示す模式図。
以下、図面を参照し本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をＰ型、第２導電型をＮ型として説明するが、第１導電型をＮ型、第２導電型をＰ型としても本発明は実現可能である。
本実施形態に係る半導体装置は、ＬＤＭＯＳ（Lateral Diffusion Metal-Oxide-Semiconductor）構造のＦＥＴ（Field Effect Transistor）と、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）構造のＦＥＴとが同じ基板上に混載されて１チップ化された構造を有する。図１に、その要部断面構造を示す。
例えばＰ型の基板１１における第１のトランジスタ形成領域１０１にＬＤＭＯＳ１０が形成され、第２のトランジスタ形成領域１０２にＣＭＯＳ４０が形成されている。基板１１における第１のトランジスタ形成領域１０１には、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２が形成されている。基板１１における第１のトランジスタ形成領域１０１には、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２とを有する半導体層５０が形成されている。基板１１における第２のトランジスタ形成領域１０２には、Ｐ型ウェル領域１２とＮ型ウェル領域１３が形成されている。
Ｐ型ウェル領域１２とＮ型ウェル領域１３とは、例えばＳＴＩ（Shallow Trench Isolation）構造の絶縁層６によって素子分離されている。これらＰ型ウェル領域１２及びＮ型ウェル領域１３に対して、第１のトランジスタ形成領域１０１の半導体層５０もＳＴＩ構造の絶縁層６によって素子分離されている。
ＣＭＯＳ４０は、Ｐ型ウェル領域１２上に設けられたＮチャネル型ＭＯＳ２０と、Ｎ型ウェル領域１３上に設けられたＰチャネル型ＭＯＳ３０を有する。
Ｐ型ウェル領域１２の表層部には、Ｎ＋型のソース領域１４と、Ｎ＋型のドレイン領域１６とが互いに離間して設けられている。また、Ｐ型ウェル領域１２の表層部には、ソース領域１４よりもＮ型不純物濃度が低いＮ型のＬＤＤ（Lightly Doped Drain）領域１５がソース領域１４に隣接して設けられ、さらにドレイン領域１６よりもＮ型不純物濃度が低いＮ型のＬＤＤ領域１７がドレイン領域１６に隣接して設けられている。
ＬＤＤ領域１５とＬＤＤ領域１７との間のＰ型ウェル領域１２上には、絶縁膜５を介してゲート電極１８が設けられている。ゲート電極１８の側壁には、サイドウォール絶縁膜１９が設けられている。ＬＤＤ領域１５及びＬＤＤ領域１７は、サイドウォール絶縁膜１９の下に位置する。
ソース領域１４上には、ソース領域１４に対して例えばオーミック接触して電気的に接続されたソース電極２１が設けられている。ドレイン領域１６上には、ドレイン領域１６に対して例えばオーミック接触して電気的に接続されたドレイン電極２２が設けられている。
ゲート電極１８に所望のゲート電圧が印加されると、ゲート電極１８下のＰ型ウェル領域１２表層部にＮ型のチャネルが形成され、ソース−ドレイン間が電気的に導通する。
一方、Ｎ型ウェル領域１３の表層部には、Ｐ＋型のソース領域２４と、Ｐ＋型のドレイン領域２６とが互いに離間して設けられている。また、Ｎ型ウェル領域１３の表層部には、ソース領域２４よりもＰ型不純物濃度が低いＰ型のＬＤＤ領域２５がソース領域２４に隣接して設けられ、さらにドレイン領域２６よりもＰ型不純物濃度が低いＰ型のＬＤＤ領域２７がドレイン領域２６に隣接して設けられている。
ＬＤＤ領域２５とＬＤＤ領域２７との間のＮ型ウェル領域１３上には、絶縁膜５を介してゲート電極２８が設けられている。ゲート電極２８の側壁には、サイドウォール絶縁膜１９が設けられている。ＬＤＤ領域２５及びＬＤＤ領域２７は、サイドウォール絶縁膜１９の下に位置する。
ソース領域２４上には、ソース領域２４に対して例えばオーミック接触して電気的に接続されたソース電極３１が設けられている。ドレイン領域２６上には、ドレイン領域２６に対して例えばオーミック接触して電気的に接続されたドレイン電極３２が設けられている。
ゲート電極２８に所望のゲート電圧が印加されると、ゲート電極２８下のＮ型ウェル領域１３表層部にＰ型のチャネルが形成され、ソース−ドレイン間が電気的に導通する。
ＣＭＯＳ４０の形成時に同時に、ＣＭＯＳ形成で使っているプロセスを利用してＬＤＭＯＳ１０も形成される。
以下、ＬＤＭＯＳ１０の構造について説明する。
［第１実施形態］
図２は、本発明の第１実施形態に係るＬＤＭＯＳ１０の模式断面図を示す。
半導体層５０の表層部に、Ｐ＋型のコンタクト領域４３、Ｎ＋型のソース領域４４、Ｎ型のＬＤＤ領域４５、Ｐ型のチャネル領域４６、Ｎ−型のドリフト領域４７、Ｎ＋型のドレイン領域４８の各不純物拡散領域が形成されている。
半導体層５０は、高濃度Ｐ型ウェル領域４１と、これよりもＰ型不純物濃度が低い低濃度Ｐ型ウェル領域４２を有する。高濃度Ｐ型ウェル領域４１は、図１に示すＮチャネル型ＭＯＳ２０のＰ型ウェル領域１２と同じイオン注入工程で形成され、高濃度Ｐ型ウェル領域４１とＰ型ウェル領域１２のＰ型不純物濃度とプロファイルは実質同じである。また、低濃度Ｐ型ウェル領域４２も、Ｐ型ウェル領域１２及び高濃度Ｐ型ウェル領域４１と同じイオン注入工程で形成され、後述するマスクを使うことで、低濃度Ｐ型ウェル領域４２は、Ｐ型ウェル領域１２及び高濃度Ｐ型ウェル領域４１よりもＰ型不純物濃度が低くされる。
コンタクト領域４３、ソース領域４４、ＬＤＤ領域４５およびチャネル領域４６は、高濃度Ｐ型ウェル領域４１の表層部に形成されている。ドリフト領域４７とドレイン領域４８は、低濃度Ｐ型ウェル領域４２の表層部に形成されている。
高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２との間におけるＰ型不純物濃度の変曲点箇所を、図２において点線で模式的に表す。すなわち、点線よりもソース領域４４側はドレイン領域４８側よりも実効的なＰ型の不純物濃度が高く、逆に、点線よりもドレイン領域４８側はソース領域４４側よりも実効的なＰ型の不純物濃度が低い。
ソース領域４４とドレイン領域４８との間に、ソース領域４４側から順に、ＬＤＤ領域４５、チャネル領域４６、ドリフト領域４７が形成されている。ＬＤＤ領域４５はソース領域４４に接し、チャネル領域４６はソース領域４４の反対側でＬＤＤ領域４５に接している。ＬＤＤ領域４５は、ソース領域４４及びドレイン領域４８よりもＮ型不純物濃度が低い。ソース領域４４におけるＬＤＤ領域４５と接する部分の反対側にコンタクト領域４３が接して設けられている。ドリフト領域４７は、ソース領域４４及びドレイン領域４８よりもＮ型不純物濃度が低く、ドレイン領域４８に接している。
コンタクト領域４３及びソース領域４４の上にはソース電極５１が設けられている。ソース電極５１は、コンタクト領域４３及びソース領域４４と例えばオーミック接触して電気的に接続されている。高濃度Ｐ型ウェル領域４１は、コンタクト領域４３を介してソース電位とされる。ドレイン領域４８上にはドレイン電極５２が設けられ、ドレイン電極５２はドレイン領域４８と例えばオーミック接触して電気的に接続されている。
ソース領域４４とドリフト領域４７との間における半導体層５０表面上には、絶縁膜５を介してゲート電極５３が設けられている。ゲート電極５３の側壁には、サイドウォール絶縁膜１９が設けられている。チャネル領域４６はゲート電極５３の下に位置し、ＬＤＤ領域４５はサイドウォール絶縁膜１９の下に位置する。
各不純物拡散領域やゲート電極５３は、例えば紙面を貫く方向に延在するストライプ状のパターンで形成されている。あるいは、コンタクト領域４３とソース領域４４は、紙面を貫く方向に交互もしくはある間隔を保って並んだ構造であってもよい。
ゲート電極５３に所望のゲート電圧が印加されると、チャネル領域４６に反転層が形成され、ソース領域４４、ＬＤＤ領域４５、反転層、ドリフト領域４７およびドレイン領域４８を介して、ソース電極５１とドレイン電極５２間が電気的に導通し、オン状態とされる。チャネル領域４６の不純物濃度の制御により、しきい値電圧が調整される。
そして、ＬＤＭＯＳにおいては、比較的Ｎ型不純物濃度が低いドリフト領域４７を設けることで、ドレインとソース間に逆バイアスが印加された場合、ドリフト領域４７が空乏化することで電界を緩和し、素子耐圧を維持する。また、素子に必要とされる耐圧に応じて、ドリフト領域４７のＮ型不純物濃度や横方向長さを調整することで、所望の耐圧を実現できる。
本実施形態では、ＣＭＯＳ４０とＬＤＭＯＳ１０とが同じ基板１１に形成され１チップ化されている。例えば、ＣＭＯＳ４０はＬＤＭＯＳ１０のゲートを駆動するドライバ回路として機能する。ＣＭＯＳ４０とＬＤＭＯＳ１０との混載チップを製造するにあたって、工程数削減による低コスト化を図るため、ＣＭＯＳ製造で使っているプロセスを利用してＬＤＭＯＳもあわせて形成する。
その場合、ＬＤＭＯＳのウェル領域はＣＭＯＳのウェル領域と同じイオン注入工程で形成される。ＣＭＯＳのウェル領域の不純物濃度が高い場合、ＬＤＭＯＳのドレイン領域と高不純物濃度ウェル領域との接合部の耐圧でＬＤＭＯＳの素子耐圧が決まってしまう。換言すると、ＬＤＭＯＳの耐圧がＣＭＯＳに設定された耐圧で決まってしまうことになる。すなわち、ＣＭＯＳ以上の耐圧が要求されることの多いＬＤＭＯＳにとって、ドレイン領域下がＣＭＯＳと同様の高不純物濃度ウェル領域となるのは適切でない。また、通常ＬＤＭＯＳはドリフト領域のドーズ量と長さによって素子耐圧を決めるのに対し、ドレイン領域直下にて耐圧が決まる構造では、自在に素子耐圧を設計することができなくなる。
これに対して本実施形態では、相対的に不純物濃度が異なる高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２をＬＤＭＯＳ形成領域に形成し、ＬＤＭＯＳ１０のドレイン領域４８を低濃度Ｐ型ウェル領域４２上に形成するようにしている。これにより、ドレイン領域４８とその下の低濃度Ｐ型ウェル領域４２との接合部の耐圧低下を抑制できる。すなわち、ＬＤＭＯＳ１０の耐圧が、ＣＭＯＳ４０の耐圧で決まってしまうことがなく、ドリフト領域４７のＮ型不純物濃度や横方向長さを調整することで、ＣＭＯＳ４０よりも高い所望の耐圧を実現できる。
また、ＬＤＭＯＳ１０におけるソース領域４４側の下を比較的高不純物濃度の高濃度Ｐ型ウェル領域４１とすることで逆バイアス印加時のパンチスルーを抑制することができる。
なお、図１、２に示す例では、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２との不純物濃度変曲点（点線で示す）は、ゲート電極５３下に位置するが、これに限らず、例えばドリフト領域４７下に位置していてもよい。要するに、ＣＭＯＳ用に設計された高不純物濃度の高濃度Ｐ型ウェル領域４１がドレイン領域４８に接しなければよい。
次に、図３〜５を参照して、ＬＤＭＯＳ１０の製造方法について説明する。
まず、イオン注入法により、基板１１にＰ型不純物を導入して高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２を同時に形成する。具体的には、図３（ａ）に示すように、マスク６０を用いてイオン注入を行う。
マスク６０の平面図を図６（ａ）に示す。マスク６０は、第１の開口形成領域６０ａと、第１の開口形成領域６０ａよりも単位面積あたりの開口率が低い第２の開口形成領域６０ｂとを有する。第２の開口形成領域６０ｂには例えばストライプ状の遮蔽部６１が形成され、その第２の開口形成領域６０ｂにおける他の部分は開口６２となっている。なお、遮蔽部パターンは、ストライプ状に限らず、図６（ｂ）に示すように格子状であってもよいし、図６（ｃ）に示すように複数の島状であってもよい。
イオン注入のドーズ量は面方向で略均一である。そのイオン注入を、マスク６０を用いて行うことで、第２の開口形成領域６０ｂの下の部分へのイオン注入量が相対的に少なくなり、第２の開口形成領域６０ｂの隣で広く開口された第１の開口形成領域６０ａの下の部分へのイオン注入量が相対的に多くなる。すなわち、図３（ｂ）に示すように、相対的に不純物濃度が高い高濃度Ｐ型ウェル領域４１と、相対的に不純物濃度が低い低濃度Ｐ型ウェル領域４２とが一度のイオン注入工程で同時に形成される。
高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２との間でＰ型不純物濃度が大きく変わる不純物濃度変曲点（図３（ｂ）において点線で表す）の位置は、前述した図６（ａ）に示すマスク６０における第２の開口形成領域６０ｂと第１の開口形成領域６０ａとの境界近傍となる。
上記イオン注入は、異なる加速電圧で異なる深さに複数回（複数段）行われ、このイオン注入後、熱処理を行うことで、注入された不純物が基板１１中にて活性化・拡散する。したがって、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２は、それぞれ、膜厚方向に複数の不純物濃度ピークを有する。そして、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２は、同じイオン注入工程で形成されるため、加速エネルギーも同じとなり高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２は、ほぼ同じ深さに不純物濃度ピークを有する。
なお、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２を形成するイオン注入時には同時に、図１に示すＣＭＯＳ４０におけるＮチャネル型ＭＯＳ２０のＰ型ウェル領域１２も形成される。このＰ型ウェル領域１２は、ＬＤＭＯＳ１０の高濃度Ｐ型ウェル領域４１と同様に遮蔽部で覆われず、したがってＬＤＭＯＳ１０の高濃度Ｐ型ウェル領域４１とＮチャネル型ＭＯＳ２０のＰ型ウェル領域１２とは、比較的高濃度のほぼ同じ不純物濃度とされる。
また、上記Ｐ型不純物のイオン注入時、基板１１におけるＰチャネル型ＭＯＳ３０を形成する部分はマスクで覆われＰ型不純物が注入されない。そして、Ｐチャネル型ＭＯＳ３０のＮ型ウェル領域１３は、上記Ｐ型不純物の注入を行う前あるいは後に、基板１１におけるＮ型ウェル領域１３を形成する部分以外をマスクで覆った上でＮ型不純物の注入を行うことで形成される。
以上説明したように、本実施形態によれば、マスク６０を用いたイオン注入により、微細ルールで適用されるＣＭＯＳのウェル領域濃度条件を変えずに、ＬＤＭＯＳ用の低不純物濃度ウェル領域を同時に形成できる。すなわち、ＣＭＯＳのウェル領域を形成する工程時にあわせてＬＤＭＯＳ用については実効的な不純物濃度が相対的に異なる２つのウェル領域を形成できる。この結果、ＣＭＯＳと、これよりも耐圧が高いＬＤＭＯＳとの混載チップの製造にあたって、ＣＭＯＳ用のプロセスを適用でき、ＬＤＭＯＳ用に別途工程を追加することがなくコスト低減を図れる。しかも、ＬＤＭＯＳについては、ＣＭＯＳの設定耐圧に依存しない、所望の高耐圧設計を行うことができる。
高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２を形成した後、次に、図３（ｃ）に示すように、高濃度Ｐ型ウェル領域４１の表層部に、ＬＤＭＯＳのチャネル領域となるＰ型領域４６を選択的なイオン注入及びその後の熱処理により形成する。このＰ型領域４６におけるＰ型不純物濃度は、所望のゲートしきい値を得るべく設定される。このＰ型領域４６の形成時に、同時にＣＭＯＳ４０におけるＰチャネル型ＭＯＳ３０のＰ型ＬＤＤ領域２５、２７も形成される。
次に、図４（ａ）に示すように、半導体層５０の表面上に絶縁膜５を形成し、その絶縁膜５上にゲート電極材を形成し、その後ゲート電極材を所望の位置に残るように所望の形状に加工してゲート電極５３を形成する。このとき、同時に、ＣＭＯＳ４０における絶縁膜５及びゲート電極１８、２８も形成される。
次に、図４（ｂ）に示すように、低濃度Ｐ型ウェル領域４２上、およびゲート電極５３におけるドレイン側の一部をマスク７１で覆い、その状態でＰ型領域４６にＮ型不純物をイオン注入法で注入して、ＬＤＤ領域となるＮ型領域４５を形成する。Ｎ型領域４５とＰ型領域４６との境界（ＰＮ接合部）は、ゲート電極５３におけるソース側の端部付近に位置する。このとき、同時に、ＣＭＯＳ４０におけるＮチャネル型ＭＯＳ２０のＬＤＤ領域１５、１７も形成される。
次に、図４（ｃ）に示すように、Ｎ型領域４５が形成された部分、およびゲート電極５３におけるソース側の一部をマスク７２で覆い、その状態で低濃度Ｐ型ウェル領域４２の表層部に、Ｎ型不純物をイオン注入法で注入してドリフト領域となるＮ−型領域４７を形成する。
次に、図５（ａ）に示すように、ゲート電極５３におけるゲート長方向の両側壁にサイドウォール絶縁膜１９を形成する。このとき、同時に、ＣＭＯＳ４０におけるゲート電極１８、２８の側壁にもサイドウォール絶縁膜１９が形成される。
次に、図５（ｂ）に示すように、Ｎ型領域４５の一部、ゲート電極５３におけるＮ−型領域４７側の一部、Ｎ−型領域４７側のサイドウォール絶縁膜１９、およびＮ−型領域４７の一部をマスク７３で覆う。そして、マスク７３で覆われていないＮ型領域４５およびＮ−型領域４７にＮ型不純物をイオン注入法で注入して、図５（ｃ）に示すようにソース領域４４及びドレイン領域４８を形成する。このとき、同時に、ＣＭＯＳ４０におけるＮチャネル型ＭＯＳ２０のソース領域１４とドレイン領域１６も形成される。
その後、図示しないマスクで必要な部分を覆った上で、ソース領域４４にＰ型不純物の選択的イオン注入を行いコンタクト領域４３を形成する。このとき、同時に、ＣＭＯＳ４０におけるＰチャネル型ＭＯＳ３０のソース領域２４とドレイン領域２６も形成される。
その後、ＬＤＭＯＳ１０及びＣＭＯＳ４０について、ソース電極５１、２１、３１と、ドレイン電極５２、２２、３２を同時に形成して、図１に示す構造が得られる。
［第２実施形態］
図７は、ＬＤＭＯＳ１０の第２実施形態を示す模式図である。なお、上記第１実施形態と同じ要素については同じ符号を付し、その詳細な説明は省略する。
本実施形態では、半導体層５０を支持する基板１１上にＮ型層８０を設け、そのＮ型層８０の上に、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２とを有する半導体層５０が設けられている。
Ｎ型層８０は、素子終端で比較的高不純物濃度のＮ＋層（図示せず）を介して任意の電極に接続されている。これにより、Ｎ型層８０より上の素子部分は、任意の電位が与えられるＮ型層８０で囲まれ、基板１１側電位と分離された構造となる。
図８、９は、本実施形態のＬＤＭＯＳの製造方法を示す。
まず、図８（ａ）に示すようにイオン注入法で基板１１にＮ型不純物を導入して、その後熱処理を行うことで図８（ｂ）に示すようにＮ型層８０を形成する。このイオン注入にはマスクは使われず、基板１１面方向に均一なドーズ量で不純物が導入される。
次に、イオン注入法により、Ｎ型層８０にＰ型不純物を導入して高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２を同時に形成する。具体的には、図９（ａ）に示すように、前述した第１実施形態と同様にマスク６０を用いてイオン注入を行う。
このマスク６０を用いて基板１１にイオン注入を行うことで、相対的に不純物濃度が高い高濃度Ｐ型ウェル領域４１と、相対的に不純物濃度が低い低濃度Ｐ型ウェル領域４２とが一度のイオン注入工程で同時に形成される。このときも、同時に、図１に示すＣＭＯＳ４０におけるＮチャネル型ＭＯＳ２０のＰ型ウェル領域１２も形成される。
その後、前述した図３（ｃ）以降と同様の工程が続けられ、図７に示す構造が得られる。
また、図８、９の方法の代わりに、図１０、１１に示す方法を用いてもよい。
この方法では、まず、イオン注入法により基板１１にＮ型不純物を導入して、低濃度Ｎ型領域８１と高濃度Ｎ型領域８２とを有するＮ型層８０を形成する。具体的には、図１０（ａ）に示すように、前述したマスク６０を用いてイオン注入を行う。
このマスク６０を用いて基板１１にイオン注入を行うことで、相対的に不純物濃度が低い低濃度Ｎ型領域８１と、相対的に不純物濃度が高い高濃度Ｎ型領域８２とが一度のイオン注入工程で同時に形成される。
次に、図１１（ａ）に示すように、Ｎ型層８０に対して、マスクを使わずに面方向に均一なドーズ量でＰ型不純物をイオン注入法で導入する。その後熱処理を行うと、図１１（ｂ）に示すように、低濃度Ｎ型領域８１上に高濃度Ｐ型ウェル領域４１が、高濃度Ｎ型領域８２上に低濃度Ｐ型ウェル領域４２が形成される。
すなわち、Ｎ型層８０に注入されるＰ型不純物の面方向のドーズ量は均一であるが、低濃度Ｎ型領域８１におけるＰ型不純物が導入された部分は相対的にＰ型不純物濃度が高くなり、高濃度Ｎ型領域８２におけるＰ型不純物が導入された部分は相対的にＰ型不純物濃度が低くなる。
以上説明した第２実施形態においても、微細ルールで適用されるＣＭＯＳのウェル領域濃度条件を変えずに、ＬＤＭＯＳ用の低不純物濃度ウェル領域を同時に形成できる。すなわち、ＣＭＯＳのウェル領域を形成する工程時にあわせてＬＤＭＯＳ用については実効的な不純物濃度が相対的に異なる２つのウェル領域を形成できる。この結果、ＣＭＯＳと、これよりも耐圧が高いＬＤＭＯＳとの混載チップの製造にあたって、ＣＭＯＳ用のプロセスを適用でき、ＬＤＭＯＳ用に別途工程を追加することがなくコスト低減を図れる。しかも、ＬＤＭＯＳについては、ＣＭＯＳの設定耐圧に依存しない、所望の高耐圧設計を行うことができる。
［第３実施形態］
次に、図１２は、本発明の第３実施形態に係るＬＤＭＯＳの模式断面図を示す。
本実施形態では、低濃度Ｐ型ウェル領域４２は、さらに２つの領域（第１の領域４２ａと第２の領域４２ｂ）を有する。
第１の領域４２ａは、高濃度Ｐ型ウェル領域４１側に設けられ、ドリフト領域４７におけるゲート電極５３側の部分４７ａに接する。第２の領域４２ｂは、第１の領域４２ａを挟んで高濃度Ｐ型ウェル領域４１の反対側に設けられ、ドリフト領域４７におけるドレイン領域４８側の部分４７ｂ及びドレイン領域４８に接する。第２の領域４２ｂは、第１の領域４２ａよりもＰ型不純物濃度が低い。
第１の領域４２ａ及び第２の領域４２ｂの表面に対して、Ｎ型不純物イオンが注入され、その後熱処理されることで、ドリフト領域４７が形成される。そのＮ型不純物イオンのドーズ量は第１の領域４２ａ及び第２の領域４２ｂの面方向で略均一であるが、第１の領域４２ａの方が第２の領域４２ｂよりもＰ型不純物濃度が高いため、ドリフト領域４７には相対的にＮ型不純物領域の実効的な濃度が異なる２つの部分４７ａ、４７ｂが形成される。
第１の領域４２ａの上で第１の領域４２ａに接する部分４７ａは、第２の領域４２ｂの上で第２の領域４２ｂに接する部分４７ｂよりも相対的にＮ型不純物濃度が低い。
ドリフト領域４７におけるゲート電極５３側の部分４７ａの不純物濃度を相対的に低くすることで、その部分４７ａがオフ時（ゲート電極５３に閾値以上の電圧が印加されていない時）に完全空乏化して、高いオフ耐圧が得られる。
ドリフト領域４７におけるドレイン領域４８側の部分４７ｂの不純物濃度を相対的に高くすることで、ゲート電極５３に閾値以上のフルバイアスが印加されたときに、部分４７ｂの空乏化を抑制して、高いオン耐圧が得られる。本実施形態に係る半導体装置は、例えば、高いオン耐圧が要求されるシステム電源に適している。
図１３（ａ）及び（ｂ）は、本実施形態における高濃度Ｐ型ウェル領域４１及び低濃度Ｐ型ウェル領域４２の形成方法を示す模式図である。
図１３（ａ）に示すように、マスク９０を用いて、基板１１に対してＰ型不純物のイオン注入を行うことで、高濃度Ｐ型ウェル領域４１と低濃度Ｐ型ウェル領域４２が形成される。
マスク９０は、第１の開口形成領域と第２の開口形成領域とを有し、第１の開口形成領域はほぼ全面にわたって開口され、その下に高濃度Ｐ型ウェル領域４１が形成される。
第２の開口形成領域は、図６（ａ）〜（ｃ）を参照して前述したマスクと同様に、例えばストライプ状、格子状、島状の遮蔽部が形成され、第１の開口形成領域よりも単位面積あたりの開口率が低い。さらに、第２の開口形成領域は、第１の領域９１と第２の領域９２とを有する。第１の領域９１は第１の開口形成領域に隣接している。第２の領域９２は、第１の領域９１を挟んで第１の開口形成領域の反対側に位置し、第１の領域９１よりも単位面積あたりの開口率が低い。
このため、開口率が相対的に高いマスク９０の第１の領域９１の下には、相対的にＰ型不純物濃度が高い第１の領域４２ａが形成され、開口率が相対的に低いマスク９０の第２の領域９２の下には、相対的にＰ型不純物濃度が低い第２の領域４２ｂが形成される（図１３（ｂ））。
すなわち、本実施形態では、高濃度Ｐ型ウェル領域４１と、これよりもＰ型不純物濃度が低い第１の領域４２ａと、さらにこれよりもＰ型不純物濃度が低い第２の領域４２ｂとが、同じイオン注入工程にて同時に形成することができる。
そして、第１の領域４２ａ及び第２の領域４２ｂの表面に一様にＮ型不純物を注入することで、相対的にＮ型の実効不純物濃度が異なる部分４７ａ、４７ｂを有するドリフト領域４７が得られる。
相対的にＰ型不純物濃度が異なる第１の領域４２ａ及び第２の領域４２ｂを同時に形成するにあたっては、図１４（ａ）に示すように、相対的に膜厚が異なるマスク９３、９４を用いてもよい。マスク９４の方がマスク９３よりも膜厚が厚い。Ｐ型不純物イオンは、マスク９３、９４を通過して基板１１内に入り込むように加速電圧が制御される。
そして、相対的に膜厚が厚いマスク９４を通過して基板１１に注入されるイオンの方が、相対的に膜厚が薄いマスク９３を通過して基板１１に注入されるイオンよりも相対的に注入量が少なくなる。この結果、マスク９３の下に相対的にＰ型不純物濃度が高い第１の領域４２ａが形成され、マスク９４の下に相対的にＰ型不純物濃度が低い第２の領域４２ｂが形成される。
また、図１４（ｂ）に示すように、第１の領域から第２の領域にかけて、徐々に膜厚が増大するマスク９５を用いてもよい。マスク９５において相対的に膜厚が薄い部分の下には相対的にＰ型不純物濃度が高い領域が形成され、相対的に膜厚が厚い部分の下には相対的にＰ型不純物濃度が低い領域が形成される。このマスク９５を使った場合、第１の領域４２ａの端から第２の領域４２ｂの端にかけて、徐々にＰ型不純物濃度が減少する構造を形成することが可能である。
低濃度Ｐ型ウェル領域４２は、図１５に示すように、３つの領域（第１の領域４２ａ、第２の領域４２ｂ及び第３の領域４２ｃ）に分けてもよい。
第１の領域４２ａは、高濃度Ｐ型ウェル領域４１側に設けられ、ドリフト領域４７におけるゲート電極５３側の部分４７ａに接する。第２の領域４２ｂは、第１の領域４２ａを挟んで高濃度Ｐ型ウェル領域４１の反対側に設けられ、ドリフト領域４７におけるドレイン領域４８側の部分４７ｂに接する。第３の領域４２ｃは、ドレイン領域４８の下に設けられ、ドレイン領域４８に接する。
第１の領域４２ａのＰ型不純物濃度をＱｄ１、第２の領域４２ｂのＰ型不純物濃度をＱｄ２、第３の領域４２ｃのＰ型不純物濃度をＱｄ３とすると、Ｑｄ１＞Ｑｄ２＞Ｑｄ３が成り立つ。
第１の領域４２ａ及び第２の領域４２ｂの表面に対して、Ｎ型不純物イオンが注入され、その後熱処理されることで、ドリフト領域４７が形成される。そのＮ型不純物イオンのドーズ量は第１の領域４２ａ及び第２の領域４２ｂの面方向で略均一であるが、第１の領域４２ａの方が第２の領域４２ｂよりもＰ型不純物濃度が高いため、ドリフト領域４７には相対的に不純物の実効濃度が異なる２つの部分４７ａ、４７ｂが形成される。
すなわち、第１の領域４２ａの上で第１の領域４２ａに接する部分４７ａは、第２の領域４２ｂの上で第２の領域４２ｂに接する部分４７ｂよりも相対的にＮ型不純物濃度が低い。
ドリフト領域４７におけるゲート電極５３側の部分４７ａの不純物濃度を相対的に低くすることで、その部分４７ａがオフ時（ゲート電極５３に閾値以上の電圧が印加されていない時）に完全空乏化して、高いオフ耐圧が得られる。
ドリフト領域４７におけるドレイン領域４８側の部分４７ｂの不純物濃度を相対的に高くすることで、ゲート電極５３に閾値以上のフルバイアスが印加されたときに、部分４７ｂの空乏化を抑制して、高いオン耐圧が得られる。
また、本実施形態では、ドレイン領域４８下の第３の領域４２ｃを第２の領域４２ｂよりもさらに低不純物濃度とすることで、ドレイン領域４８と第３の領域４２ｃとの接合部の耐圧低下をよりいっそう抑制できる。
本実施形態は、前述した図７に示す第２実施形態の構造にも適用可能である。その構造を図１６に示す。
比較的不純物濃度が高いドレイン領域４８とＮ型層８０との間の部分の不純物濃度が高いと、ドレイン領域４８とＮ型層８０とがパンチスルーして耐圧を低下させる懸念がある。
図１６に示す構造では、ドレイン領域４８とＮ型層８０との間に、不純物濃度をより低下させた第３の領域４２ｃを設けることで、上記パンチスルーを抑制して、高耐圧を得ることができる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
半導体材料としては例えばシリコンを用いることができるが、これに限らず、他の半導体材料を用いてもよい。また、単元素の半導体に限らず、化合物半導体を用いてもよい。
１０…ＬＤＭＯＳ、１１…基板、１２…Ｐ型ウェル領域、１３…Ｎ型ウェル領域、２０…Ｎチャネル型ＭＯＳ、３０…Ｐチャネル型ＭＯＳ、４０…ＣＭＯＳ、４１…高濃度Ｐ型ウェル領域、４２…低濃度Ｐ型ウェル領域、４４…ソース領域、４７…ドリフト領域、４８…ドレイン領域、５１…ソース電極、５２…ドレイン電極、５３…ゲート電極

Claims (6)

  1. 第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを有する半導体層と、
    前記第１の半導体領域上に設けられた第２導電型のソース領域と、
    前記第２の半導体領域上に設けられた第２導電型のドレイン領域と、
    前記第１の半導体領域上における前記ソース領域と前記ドレイン領域との間に設けられた第１導電型のチャネル領域と、
    前記チャネル領域上に設けられた絶縁膜と、
    前記絶縁膜上に設けられたゲート電極と、
    前記ゲート電極と前記ドレイン領域との間の前記半導体層の表層部であって前記第２の半導体領域上に設けられて前記ドレイン領域に接し、前記ドレイン領域よりも第２導電型不純物濃度が低い第２導電型のドリフト領域と、
    を備え、
    前記第２の半導体領域は、
    前記第１の半導体領域側に設けられ、前記ドリフト領域における前記ゲート電極側の部分に接する第１の領域と、
    前記第１の領域よりも第１導電型不純物濃度が低く、前記ドリフト領域における前記ドレイン領域側の部分に接する第２の領域と、
    を有することを特徴とする半導体装置。
  2. 前記ドリフト領域において、前記ドレイン領域側の部分は前記ゲート電極側の部分よりも不純物濃度が高いことを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体領域は、前記ドレイン領域の下に設けられて前記ドレイン領域に接し、前記第２の領域よりも第１導電型不純物濃度が低い第３の領域をさらに有することを特徴とする請求項１記載の半導体装置。
  4. 前記半導体層を支持する基板と、
    前記基板と前記半導体層との間に設けられ、前記半導体層を前記基板の電位から分離する第２の半導体層と、
    をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１の半導体領域と前記第２の半導体領域とは、同じ深さに第１導電型不純物濃度ピークを有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 互いに素子分離された第１のトランジスタ形成領域と第２のトランジスタ形成領域とを有する基板をさらに備え、
    前記第１の半導体領域及び前記第２の半導体領域は、前記基板の前記第１のトランジスタ形成領域に設けられ、
    前記基板の前記第２のトランジスタ形成領域には、前記第１の半導体領域と実質第１導電型不純物濃度が同じ第１導電型の第３の半導体領域が設けられ、
    前記第３の半導体領域上に、第２導電型チャネル型の電界効果トランジスタが設けられていることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
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