JP4703258B2 - 薄膜トランジスタ基板及び液晶表示パネル - Google Patents
薄膜トランジスタ基板及び液晶表示パネル Download PDFInfo
- Publication number
- JP4703258B2 JP4703258B2 JP2005142770A JP2005142770A JP4703258B2 JP 4703258 B2 JP4703258 B2 JP 4703258B2 JP 2005142770 A JP2005142770 A JP 2005142770A JP 2005142770 A JP2005142770 A JP 2005142770A JP 4703258 B2 JP4703258 B2 JP 4703258B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- thin film
- film transistor
- bus line
- transistor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 88
- 239000010409 thin film Substances 0.000 title claims description 84
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 33
- 239000010408 film Substances 0.000 claims description 76
- 239000003990 capacitor Substances 0.000 claims description 25
- 230000001681 protective effect Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 32
- 238000000034 method Methods 0.000 description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- -1 structure Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
本発明は、液晶表示装置に用いられる薄膜トランジスタ基板及び液晶表示パネルに関する。
近年、液晶表示装置は、テレビ受像機やモニタ等に使用されている。特に、絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）がマトリクス状に配置された薄膜トランジスタ基板を搭載した液晶表示パネル（以下、ＴＦＴ液晶表示パネルと称する）を用いる液晶表示装置は、高精細化、多階調化に伴い、画像表示品質の向上が望まれている。
ＴＦＴ液晶表示パネルは一般に、薄膜トランジスタ基板と、当該薄膜トランジスタ基板に対向配置された対向基板と、当該基板間に挟持された液晶層とを有している。両基板にそれぞれ形成された透明電極に電圧を印加して液晶分子を傾斜させて光透過率を変化させることにより、階調を制御して画像を表示するようになっている。近年、液晶表示装置の需要は増加しており、液晶表示装置に対する要求も多様化している。特に視角特性や表示品質の改善が強く要求されており、これを実現する手段として垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）型液晶表示装置が有望視されている。
ＶＡ型液晶表示装置は、両基板の対向面に垂直配向膜を備え、両基板間に負の誘電率異方性を有する液晶層を含むことを特徴としている。また、ＶＡ型液晶表示装置は、両基板上に例えば線状のドメイン規制手段（突起又はスリット）を備えており、このドメイン規制手段により配向分割が行われる。これによりＶＡ型液晶表示装置は優れた視角特性や表示品質を実現している。
ＶＡ型液晶表示装置や他の方式の液晶表示装置に用いられるＴＦＴ液晶表示パネルでは、一般に画素毎に１つの画素電極が配置されているが、１画素内で当該画素電極を複数の副画素電極に分割した構造も知られている。例えば、特許文献１にはゲートバスラインとドレインバスラインとで画定された画素領域内で１つのＴＦＴを介して複数の副画素電極に供給する電位を容量結合により変化させた構成が開示されている。また、ゲートバスライン又はドレインバスラインを挟んで分割された副画素電極を有する薄膜トランジスタ基板及び液晶表示装置が特許文献２乃至４等に開示されている。
ところで、配向分割型のＶＡ型液晶表示装置では、画面を斜め方向から見ると白っぽく視認される「白っ茶け」現象が生じてしまうという問題がある。その改善方法として、１画素内の画素電極を複数の副画素電極に分割し、画素ＴＦＴを介して階調電圧が直接印加される副画素電極と、容量結合により、階調電圧より低い所定電位になる副画素電極とを混在させた、いわゆる容量ハーフトーン駆動方法が提案されている。
しかしながら、容量ハーフトーン駆動方法で用いられる画素構造は以下のような不利な点を有している。第１に、副画素電極を容量結合するための容量電極は、画素ＴＦＴを構成する不透明金属膜と同一膜で画素領域内に形成されるので、容量電極の存在により画素有効面積が減少して透過率が低下してしまう。第２に、仮に容量電極を透明電極材で形成しようとすると製造工程が増加してしまう。第３に、隣接副画素電極間を絶縁するために所定幅のスリット領域を必要とするので、スリットの幅だけ画素の有効面積が減少して透過率が低下してしまう。第４に、仮にスリット幅を狭めると副画素電極のパターニング時にパターン不良により隣接副画素電極間が短絡してしまうことがある。第５に、異なる電位になる副画素電極同士が隣接しているので画素構造が複雑になってしまう。第６には、画素構造が複雑になることから画素設計の自由度が制限されてしまう。
本発明の目的は、良好な表示品質の得られる薄膜トランジスタ基板及び液晶表示パネルを提供することにある。
上記目的は、透明絶縁基板上に絶縁膜を介して交差して配置された第１及び第２のバスラインと、前記第１のバスラインを挟んで両側に配置された第１及び第２の副画素電極と、前記第１の副画素電極に電気的に直接接続された第１の薄膜トランジスタと、前記第２の副画素電極に容量結合された第２の薄膜トランジスタとを有することを特徴とする薄膜トランジスタ基板によって達成される。
上記本発明の薄膜トランジスタ基板において、前記第１のバスラインは、前記第１及び第２の薄膜トランジスタのゲート電極に電気的に直接接続されるゲートバスラインであり、前記第２のバスラインは、前記第１及び第２の薄膜トランジスタのドレイン電極に電気的に直接接続されるドレインバスラインであることを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記第１の薄膜トランジスタのソース電極が前記第１の副画素電極に電気的に直接接続され、前記第２の薄膜トランジスタのソース電極が前記絶縁膜を介して前記第２の副画素電極と容量結合されていることを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記ゲートバスラインの一部が前記第１及び第２の薄膜トランジスタのゲート電極を兼ねており、前記ドレイン電極は、前記透明絶縁基板面の法線方向に見て、前記ドレインバスラインから前記ゲート電極上に突出して形成され、前記第１及び第２の薄膜トランジスタの共通のドレイン電極として用いられることを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記ゲートバスラインと同層に形成され、前記第２の薄膜トランジスタのソース電極との間に前記絶縁膜を容量膜として容量を形成し、前記第２の副画素電極と電気的に直接接続されている独立電極をさらに有することを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記ゲートバスラインと同層に形成され、前記第２の薄膜トランジスタのソース電極との間に前記絶縁膜を容量膜として容量を形成し、且つ前記第２の副画素電極と容量結合される独立電極をさらに有することを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記第２の薄膜トランジスタのソース電極は、前記第２の副画素電極との間に前記第２の薄膜トランジスタ上部を覆う絶縁膜を容量膜として容量を形成していることを特徴とする。
また上記目的は、上記本発明の薄膜トランジスタ基板と、前記薄膜トランジスタ基板に対向して配置され、透明絶縁基板上に対向電極が形成された対向基板と、前記薄膜トランジスタ基板と前記対向基板との間に狭持された液晶層とを有することを特徴とする液晶表示パネルによって達成される。
本発明によれば、良好な表示品質の得られる薄膜トランジスタ基板及び液晶表示パネルを実現できる。
〔第１の実施の形態〕
本発明の第１の実施の形態による薄膜トランジスタ基板及び液晶表示パネルについて図１及び図２を用いて説明する。図１は、本実施の形態による薄膜トランジスタ基板の１画素の構成を示し、図２は図１のＡ−Ａ線で切断した薄膜トランジスタ基板の断面構成を示している。図１及び図２に示すように、薄膜トランジスタ基板には透明絶縁基板であるガラス基板１０上にＡｌ（アルミニウム）とＭｏ（モリブデン）をこの順に積層したＡｌ／Ｍｏ層で複数のゲートバスライン１２が形成されている。ガラス基板１０上及びゲートバスライン１２上にはシリコン窒化膜の絶縁膜（ゲートバスライン１２上の一部ではゲート絶縁膜として機能する；以下、ゲート絶縁膜という）３０が形成されている。ゲート絶縁膜３０上にはゲートバスライン１２に交差して複数のドレインバスライン１４が形成されている。また、ゲートバスライン１２の形成層のＡｌ／Ｍｏ層でゲートバスライン１２と並列に蓄積容量電極バスライン１８が形成されている。
本発明の第１の実施の形態による薄膜トランジスタ基板及び液晶表示パネルについて図１及び図２を用いて説明する。図１は、本実施の形態による薄膜トランジスタ基板の１画素の構成を示し、図２は図１のＡ−Ａ線で切断した薄膜トランジスタ基板の断面構成を示している。図１及び図２に示すように、薄膜トランジスタ基板には透明絶縁基板であるガラス基板１０上にＡｌ（アルミニウム）とＭｏ（モリブデン）をこの順に積層したＡｌ／Ｍｏ層で複数のゲートバスライン１２が形成されている。ガラス基板１０上及びゲートバスライン１２上にはシリコン窒化膜の絶縁膜（ゲートバスライン１２上の一部ではゲート絶縁膜として機能する；以下、ゲート絶縁膜という）３０が形成されている。ゲート絶縁膜３０上にはゲートバスライン１２に交差して複数のドレインバスライン１４が形成されている。また、ゲートバスライン１２の形成層のＡｌ／Ｍｏ層でゲートバスライン１２と並列に蓄積容量電極バスライン１８が形成されている。
本実施の形態による１画素の構成では、ゲートバスライン１２を挟んで両側に副画素領域Ａ、Ｂがそれぞれ形成されている。なお、ドレインバスライン１４を挟んで両側に副画素領域Ａ、Ｂを配置することももちろん可能である。ゲートバスライン１２及びドレインバスライン１４の交差位置近傍には、副画素領域Ａ、Ｂ毎にスイッチング素子としてのＴＦＴ（第１及び第２の薄膜トランジスタ）２０ａ、２０ｂが図１中の２つの円内に示す位置に形成されている。
ＴＦＴ２０ａと２０ｂのドレイン電極２１は共通化されており、パネル面の法線方向に見るとゲートバスライン１２に重なるようにドレインバスライン１４から引き出されて形成されている。つまり、ドレインバスライン１４と電気的に接続されたドレイン電極２１はＴＦＴ２０ａ、２０ｂ双方のドレイン電極を兼ねている。またゲートバスライン１２の一部は、ＴＦＴ２０ａ、２０ｂのゲート電極として機能している。ドレイン電極２１と所定の空間を隔てて副画素領域Ａ側にＴＦＴ２０ａのソース電極２２が形成されている。また、ドレイン電極２１と所定の空間を隔てて副画素領域Ｂ側にＴＦＴ２０ｂのソース電極２３が形成されている。ドレインバスライン１４及び、ドレイン電極２１、ソース電極２２、２３は、同層のＭｏ／Ａｌ／Ｍｏ膜で形成されている。
ＴＦＴ２０ａと２０ｂのドレイン電極２１は共通化されており、パネル面の法線方向に見るとゲートバスライン１２に重なるようにドレインバスライン１４から引き出されて形成されている。つまり、ドレインバスライン１４と電気的に接続されたドレイン電極２１はＴＦＴ２０ａ、２０ｂ双方のドレイン電極を兼ねている。またゲートバスライン１２の一部は、ＴＦＴ２０ａ、２０ｂのゲート電極として機能している。ドレイン電極２１と所定の空間を隔てて副画素領域Ａ側にＴＦＴ２０ａのソース電極２２が形成されている。また、ドレイン電極２１と所定の空間を隔てて副画素領域Ｂ側にＴＦＴ２０ｂのソース電極２３が形成されている。ドレインバスライン１４及び、ドレイン電極２１、ソース電極２２、２３は、同層のＭｏ／Ａｌ／Ｍｏ膜で形成されている。
ゲートバスライン１２の所定位置の上方のゲート絶縁膜３０上には、図２に示すように、例えばアモルファス・シリコン（ａ−Ｓｉ）層のアイランド半導体層４０が形成されている。アイランド半導体層４０上にはｎ型ａ−Ｓｉ層からなるオーミックコンタクト層４１が形成されている。ゲート絶縁膜３０及びアイランド半導体層４０上にソース電極２２、２３とドレイン電極２１が形成されている。ゲート絶縁膜３０及びソース電極２２、２３とドレイン電極２１上の基板全面にシリコン窒化膜の絶縁膜（保護膜）３１が形成されている。
副画素領域Ａには透明画素電極材料のＩＴＯ（インジウム・錫・オキサイド）膜で副画素電極（第１の副画素電極）１６が形成されている。副画素領域Ｂには副画素電極１６と同層のＩＴＯ膜で副画素電極（第２の副画素電極）１７が形成されている。
副画素領域Ａの副画素電極１６は、ソース電極２２上の絶縁膜３１に形成されたコンタクトホール２５を介してソース電極２２と電気的に直接接続されている。また、副画素領域Ｂの副画素電極１７は、ソース電極２３上の絶縁膜３１を介してソース電極２２と容量結合されている。パネル面法線方向に見て画素電極１７はソース電極２３と重なり部を有し、重なり部の絶縁膜３１を容量膜としてキャパシタが構成されている。
副画素領域Ａの副画素電極１６は、ソース電極２２上の絶縁膜３１に形成されたコンタクトホール２５を介してソース電極２２と電気的に直接接続されている。また、副画素領域Ｂの副画素電極１７は、ソース電極２３上の絶縁膜３１を介してソース電極２２と容量結合されている。パネル面法線方向に見て画素電極１７はソース電極２３と重なり部を有し、重なり部の絶縁膜３１を容量膜としてキャパシタが構成されている。
このように、副画素電極１６と副画素電極１７とは、ドレイン電極２１及びゲートバスライン１２を挟んで対向して配置されている。また、副画素電極１６と副画素電極１７はその一部がそれぞれ別の蓄積容量バスライン１８とゲート絶縁膜３０を介して重なり、それぞれ別の蓄積容量バスライン１８との間に容量を形成している。
以上説明した画素構成を備えた薄膜トランジスタ基板を液晶層を挟んで不図示の対向基板と貼り合わせることにより液晶表示パネルが完成する。
以上説明した画素構成を備えた薄膜トランジスタ基板を液晶層を挟んで不図示の対向基板と貼り合わせることにより液晶表示パネルが完成する。
ところで、薄膜トランジスタ（ＴＦＴ）の構造としては、アモルファスシリコン（ａ−Ｓｉ）が動作層に用いられるＴＦＴでは逆スタガ型やスタガ型、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）が動作層に用いられるＴＦＴではコプレナー型等がある。また、逆スタガ型ａ-Ｓｉ-ＴＦＴではチャネル部の構造の違いによりチャネル保護膜型(ＩＳＩ)とチャネルエッチ型(ＮＳＩ)に分類される。しかし、上記のいずれのＴＦＴの型においてもＴＦＴを覆う絶縁膜上に画素電極を配置する場合、構造的な違いはあるとしてもＴＦＴとしての基本的な機能の面ではいずれもおなじである。本実施の形態ではチャネルエッチ型のＴＦＴを用いている。
また、チャネルエッチ型ＴＦＴではａ-Ｓｉ層とソース・ドレイン用金属を同一マスクでパターニングしアイランド形成するとともに、この工程の露光マスクにハーフトーンマスクを使用することによってチャネル部のみハーフトーン露光して、レジストにコントラストを形成しておいて、アイランド形成後にレジストをハーフアッシング処理によりチャネル部のレジストを除去してから、素子分離を行いフォトリソ工程を削減する手法が提案されている。
次に、本実施の形態による薄膜トランジスタ基板及び液晶表示パネルその製造方法について説明する。まず厚さ約０．７ｍｍのガラス基板１０上にＡｌを１５０ｎｍの膜厚に成膜し、さらにＭｏを８０ｎｍの膜厚に真空中でスパッタ法により成膜して積層したＡｌ／Ｍｏ層を形成する。このＡｌ／Ｍｏ層をフォトリソグラフィ法及びウェットエッチング法を用いてパターニングし、一部がゲート電極を兼ねるゲートバスライン１２と、蓄積容量電極バスライン１８とを形成する。次に、プラズマＣＶＤ法を用いて、基板全面にシリコン窒化膜（ゲート絶縁膜３０）及び、ａ−Ｓｉ膜、Ｐ（リン）をドープしたｎ型ａ−Ｓｉ膜をそれぞれ４００ｎｍ、１００ｎｍ、５０ｎｍの膜厚にこの順に成長させる。次に、ａ−Ｓｉ膜とｎ型ａ−Ｓｉ膜をフォトリソグラフィ法とドライエッチング法を用いてゲート電極上に島状にパターニングして、アイランド半導体層４０とオーミックコンタクト層４１を形成する。
次いで、基板全面にＴｉ（チタン）を２０ｎｍの膜厚に、Ａｌを７５ｎｍの膜厚に、Ｔｉを４０ｎｍの膜厚に真空中でスパッタ法によりこの順に成膜して積層する。この積層膜をフォトリソグラフィ法とドライエッチング法を用いてパターニングし、ソース電極２２、２３及びドレイン電極２１を形成する。次に、アイランド半導体層４０上のソース電極２２、２３とドレイン電極２１間のｎ型ａ−Ｓｉ層４１をドライエッチング法を用いてエッチング除去し、ソース電極２２とドレイン電極２１との間、及びソース電極２３とドレイン電極２１との間をそれぞれ分離する。
続いて、プラズマＣＶＤ法により、膜厚３００nmのシリコン窒化膜を成膜し、フォトリソグラフィ法とドライエッチング法を用いてパターニングし、コンタクトホール２５が開口された絶縁膜（保護膜）３１を形成する。ここで、シリコン窒化膜である絶縁膜３１は薄膜トランジスタ基板の保護膜として機能する。
次に、画素電極１６、１７及び端子部の電極となる透明な酸化物であるＩＴＯ膜をスパッタ法により膜厚８０ｎｍに成膜する。次いで、フォトリソグラフィ法とウェットエッチング法を用いて端子部の電極と画素電極１６、１７を同時に形成する。ここで、端子部の電極は、不図示のコンタクトホールを介してゲートバスラインやドレインバスラインと接続され、また、副画素電極１６は、コンタクトホール２５を介してソース電極２２と接続される。最後に、全体を２００度程度の温度で２時間アニールして薄膜トランジスタ基板（ＴＦＴ基板）の製造が完了する。
上記の薄膜トランジスタ基板の製造方法では、配線の材料及び構造・膜厚の一例を示したが、その他の種々の組み合わせが可能である。たとえば、ゲート配線として、Ａｌ及びＡｌ合金又はＣｒ（クロム）やＭｏなどの金属単層で使用することもできるし、Ａｌ及びＡｌ合金とその上部にＴｉを積層した構成とし、これをドライエッチングによりパターニングすることもできる。
また、単にＭｏなどの金属として用いるのではなく、Ａｌとのウエットエッチング時の加工性や拡散防止などの効果から窒素や酸素を加えた条件でのスパッタ成膜によりＭｏＮやＭｏＯを適時組み合わせることができる。さらに、ＩＴＯを透明導電膜として用いたがその他のＺｎＯ（酸化亜鉛）やＩＺＯ（インジウム・亜鉛・オキサイド）などの透明導電膜を用いることもできる。
上記では、チャネルエッチタイプの薄膜トランジスタ基板の製造方法について説明したが、ハーフトーンマスクを使用してアイランド半導体層のパターニング工程とその工程に続くソース・ドレイン（及びバスライン）の金属及び素子部分離のパターニング工程のフォトリソグラフィ工程を削減したりすることも、先に述べたとおりである。
本実施の形態の薄膜トランジスタ基板及び液晶表示パネルによれば、以下のような効果を奏することができる。第１に、従来のソース電極と画素電極のコンタクトホールを介しての接続部分に相当する部位に容量を形成するため、不必要に不透明な配線の使用がなく、画素の有効面積及び透過率を充分確保できる。第２に、特別に追加的な容量電極や透明な容量電極を必要としないため工程の増加がない。第３に、従来必要であった副画素電極間の隙間がなくなるため、画素の有効面積及び透過率を充分確保できる。第４に、副画素同士がゲートバスラインとドレインバスラインを挟んで分割されるため、パターン不良により短絡してしまう恐れがない。第５に、画素構造が簡単になることから、画素設計の自由度が大きい。
〔第２の実施の形態〕
本発明の第２の実施の形態による薄膜トランジスタ基板について図３及び図４を用いて説明する。図３は、本実施の形態による薄膜トランジスタ基板の１画素の構成を示し、図４は図３のＡ−Ａ線で切断した断面を示している。なおこれ以降の薄膜トランジスタ基板等の説明において、第１の実施の形態と同一の機能、作用を奏する構成要素には同一の符号を付して詳細な説明は省略する。
本発明の第２の実施の形態による薄膜トランジスタ基板について図３及び図４を用いて説明する。図３は、本実施の形態による薄膜トランジスタ基板の１画素の構成を示し、図４は図３のＡ−Ａ線で切断した断面を示している。なおこれ以降の薄膜トランジスタ基板等の説明において、第１の実施の形態と同一の機能、作用を奏する構成要素には同一の符号を付して詳細な説明は省略する。
本実施の形態による薄膜トランジスタ基板の副画素領域Ｂには、ＴＦＴ２０ｂのソース電極２３の下層にゲート絶縁膜３０を介して独立電極１３が形成されている。独立電極１３はゲートバスライン１２の形成工程で同時にゲートバスライン１２と同層に形成される。ソース電極２３は、パネル面法線方向に見て独立電極１３との間にゲート絶縁膜３０を介した重なり部を有し、重なり部のゲート絶縁膜３０を容量膜としてキャパシタが構成されている。また、独立電極１３上のゲート絶縁膜３０及び絶縁膜（保護膜）３１にはコンタクトホール２６が形成され、独立電極１３と副画素電極１７がコンタクトホール２６を介して直接接続されている。
本実施の形態によれば、第１の実施の形態と同様の効果が得られるのはもちろん、副画素電極１７とソース電極２３の間に容量が形成されるだけでなく、独立電極１３とソース電極２３との間にも容量を形成することができる。
〔第３の実施の形態〕
本発明の第３の実施の形態による薄膜トランジスタ基板について図５及び図６を用いて説明する。図５は、本実施の形態による薄膜トランジスタ基板の１画素の構成を示す図であり、図６は図５のＡ−Ａ線で切断した断面を示している。
本発明の第３の実施の形態による薄膜トランジスタ基板について図５及び図６を用いて説明する。図５は、本実施の形態による薄膜トランジスタ基板の１画素の構成を示す図であり、図６は図５のＡ−Ａ線で切断した断面を示している。
本実施の形態による薄膜トランジスタ基板の副画素領域Ｂには、ＴＦＴ２０ｂのソース電極２３の下層にゲート絶縁膜３０を介して独立電極１３が形成されている。独立電極１３はゲートバスライン１２の形成工程で同時にゲートバスライン１２と同層に形成される。ソース電極２３は、パネル面法線方向に見て独立電極１３との間にゲート絶縁膜３０を介した重なり部を有し、重なり部のゲート絶縁膜３０を容量膜としてキャパシタが構成されている。但し、本実施の形態では第２の実施の形態と異なり、独立電極１３は副画素電極１７と電気的に直接接続されておらず、フローティング状態になっている。
本実施の形態においても、第１の実施の形態と同様の効果が得られるのはもちろん、副画素電極１７とソース電極２３の間に容量が形成されるだけでなく、独立電極１３とソース電極２３との間にも容量を形成することができる。
本実施の形態においても、第１の実施の形態と同様の効果が得られるのはもちろん、副画素電極１７とソース電極２３の間に容量が形成されるだけでなく、独立電極１３とソース電極２３との間にも容量を形成することができる。
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、チャネルエッチ型のＴＦＴを用いた薄膜トランジスタ基板を例に挙げたが、本発明はこれに限らず、チャネル領域上に保護膜が形成されたチャネル保護膜型のＴＦＴを用いた薄膜トランジスタ基板にも適用できる。
例えば、上記実施の形態では、チャネルエッチ型のＴＦＴを用いた薄膜トランジスタ基板を例に挙げたが、本発明はこれに限らず、チャネル領域上に保護膜が形成されたチャネル保護膜型のＴＦＴを用いた薄膜トランジスタ基板にも適用できる。
１０ ガラス基板
１２ ゲートバスライン
１３ 独立電極
１４ ドレインバスライン
１６ 第１の副画素電極
１７ 第２の副画素電極
１８ 蓄積容量電極バスライン
２０ａ、２０ｂ ＴＦＴ
２１ ドレイン電極
２２、２３ ソース電極
２５、２６ コンタクトホール
３０ ゲート絶縁膜
３１ 絶縁膜（保護膜）
４０ アイランド半導体層
４１ オーミックコンタクト層
１２ ゲートバスライン
１３ 独立電極
１４ ドレインバスライン
１６ 第１の副画素電極
１７ 第２の副画素電極
１８ 蓄積容量電極バスライン
２０ａ、２０ｂ ＴＦＴ
２１ ドレイン電極
２２、２３ ソース電極
２５、２６ コンタクトホール
３０ ゲート絶縁膜
３１ 絶縁膜（保護膜）
４０ アイランド半導体層
４１ オーミックコンタクト層
Claims (9)
- 透明絶縁基板上に配置されたゲートバスラインと、
前記ゲートバスラインと絶縁膜を介して交差して配置されたドレインバスラインと、
前記ゲートバスラインを挟んで両側に配置された第１及び第２の副画素電極と、
前記第１の副画素電極に電気的に直接接続されたソース電極と、前記ドレインバスラインに直接接続されたドレイン電極と、前記ゲートバスラインに電気的に直接接続されたゲート電極とを備えた第１の薄膜トランジスタと、
前記第２の副画素電極に容量結合されたソース電極と、前記ドレインバスラインに直接接続されたドレイン電極と、前記ゲートバスラインに電気的に直接接続されたゲート電極とを備えた第２の薄膜トランジスタと、
前記第２のトランジスタのソース電極の下層に前記絶縁膜を介して形成され、前記第２の副画素電極と直接接続された独立電極と
を有することを特徴とする薄膜トランジスタ基板。 - 請求項１記載の薄膜トランジスタ基板において、
前記独立電極は、前記絶縁膜と前記絶縁膜上に形成された保護膜とに形成されたコンタクトホールを介して前記第２の副画素電極に接続されていること
を特徴とする薄膜トランジスタ基板。 - 請求項１又は２に記載の薄膜トランジスタ基板において、
前記独立電極は、前記第２の薄膜トランジスタのソース電極との間に容量を形成すること
を特徴とする薄膜トランジスタ基板。 - 請求項３記載の薄膜トランジスタ基板において、
前記容量の容量膜は、前記絶縁膜であること
を特徴とする薄膜トランジスタ基板。 - 透明絶縁基板上に配置されたゲートバスラインと、
前記ゲートバスラインと絶縁膜を介して交差して配置されたドレインバスラインと、
前記ゲートバスラインを挟んで両側に配置された第１及び第２の副画素電極と、
前記第１の副画素電極に電気的に直接接続されたソース電極と、前記ドレインバスラインに直接接続されたドレイン電極と、前記ゲートバスラインに電気的に直接接続されたゲート電極とを備えた第１の薄膜トランジスタと、
前記第２の副画素電極に容量結合されたソース電極と、前記ドレインバスラインに直接接続されたドレイン電極と、前記ゲートバスラインに電気的に直接接続されたゲート電極とを備えた第２の薄膜トランジスタと、
前記第２のトランジスタのソース電極の下層に前記絶縁膜を介して形成され、前記第２の副画素電極と電気的に直接接続されずにフローティング状態の独立電極と
を有することを特徴とする薄膜トランジスタ基板。 - 請求項５記載の薄膜トランジスタ基板において、
前記独立電極は、前記第２の薄膜トランジスタのソース電極との間に容量を形成すること
を特徴とする薄膜トランジスタ基板。 - 請求項６記載の薄膜トランジスタ基板において、
前記容量の容量膜は、前記絶縁膜であること
を特徴とする薄膜トランジスタ基板。 - 請求項１乃至７のいずれか１項に記載の薄膜トランジスタ基板において、
前記ゲートバスラインの一部が前記第１及び第２の薄膜トランジスタのゲート電極を兼ねており、
前記第１及び第２の薄膜トランジスタのドレイン電極は共通化されており、
前記ドレイン電極は、前記透明絶縁基板面の法線方向に見て、前記ドレインバスラインから前記ゲート電極上に突出して形成されていること
を特徴とする薄膜トランジスタ基板。 - 請求項１乃至８のいずれか１項に記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板に対向して配置され、透明絶縁基板上に対向電極が形成された対向基板と、
前記薄膜トランジスタ基板と前記対向基板との間に狭持された液晶層と
を有することを特徴とする液晶表示パネル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005142770A JP4703258B2 (ja) | 2005-05-16 | 2005-05-16 | 薄膜トランジスタ基板及び液晶表示パネル |
| US11/433,458 US7615782B2 (en) | 2005-05-16 | 2006-05-15 | Thin film transistor substrate and liquid crystal display panel having sub-pixels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005142770A JP4703258B2 (ja) | 2005-05-16 | 2005-05-16 | 薄膜トランジスタ基板及び液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006317867A JP2006317867A (ja) | 2006-11-24 |
| JP4703258B2 true JP4703258B2 (ja) | 2011-06-15 |
Family
ID=37538577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005142770A Active JP4703258B2 (ja) | 2005-05-16 | 2005-05-16 | 薄膜トランジスタ基板及び液晶表示パネル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7615782B2 (ja) |
| JP (1) | JP4703258B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5234301B2 (ja) * | 2005-10-03 | 2013-07-10 | Ｎｌｔテクノロジー株式会社 | 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法 |
| CN101484845B (zh) * | 2006-08-25 | 2011-02-02 | 夏普株式会社 | 有源矩阵型液晶显示装置 |
| JP5214466B2 (ja) * | 2006-12-25 | 2013-06-19 | シャープ株式会社 | 液晶表示パネル、液晶表示素子、及び、液晶表示装置 |
| JP4946458B2 (ja) * | 2007-01-25 | 2012-06-06 | ソニー株式会社 | 表示装置 |
| TWI351569B (en) * | 2007-06-07 | 2011-11-01 | Chunghwa Picture Tubes Ltd | Pixel structure |
| CN102067027A (zh) * | 2008-06-24 | 2011-05-18 | 夏普株式会社 | 液晶显示装置 |
| US8222740B2 (en) * | 2008-10-28 | 2012-07-17 | Jagdish Narayan | Zinc oxide based composites and methods for their fabrication |
| US9568794B2 (en) | 2010-12-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| CN107209429B (zh) | 2015-02-12 | 2022-10-14 | 株式会社半导体能源研究所 | 显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713191A (ja) * | 1993-06-28 | 1995-01-17 | Casio Comput Co Ltd | アクティブマトリックス液晶表示素子 |
| JPH08179341A (ja) * | 1994-12-22 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 液晶表示装置およびその駆動方法 |
| JPH09179141A (ja) * | 1995-12-21 | 1997-07-11 | Fujitsu Ltd | 液晶表示パネル |
| JP2005055896A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262621A (ja) | 1987-04-21 | 1988-10-28 | Alps Electric Co Ltd | 薄膜トランジスタアレイのトリミング方法 |
| US4783082A (en) * | 1987-11-12 | 1988-11-08 | Chun Nan (Ignatius) Chen | Competitive game device |
| US5151807A (en) | 1989-01-31 | 1992-09-29 | Sharp Kabushiki Kaisha | Active matrix substrate and active matrix display apparatus |
| JPH0324524A (ja) | 1989-06-21 | 1991-02-01 | Sharp Corp | アクティブマトリクス表示装置 |
| US5126865A (en) | 1990-12-31 | 1992-06-30 | Honeywell Inc. | Liquid crystal display with sub-pixels |
| JP3098345B2 (ja) | 1992-12-28 | 2000-10-16 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| JP3544572B2 (ja) * | 1995-02-01 | 2004-07-21 | 株式会社日立製作所 | 液晶パネルおよび液晶表示装置 |
| JP2002287712A (ja) | 2001-03-28 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 液晶パネル及びその製造方法 |
| KR100900541B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| US7206048B2 (en) * | 2003-08-13 | 2007-04-17 | Samsung Electronics Co., Ltd. | Liquid crystal display and panel therefor |
| TWI338796B (en) | 2004-10-29 | 2011-03-11 | Chimei Innolux Corp | Multi-domain vertically alignmentliquid crystal display panel |
| JP4447484B2 (ja) * | 2005-02-15 | 2010-04-07 | シャープ株式会社 | 液晶表示装置 |
-
2005
- 2005-05-16 JP JP2005142770A patent/JP4703258B2/ja active Active
-
2006
- 2006-05-15 US US11/433,458 patent/US7615782B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713191A (ja) * | 1993-06-28 | 1995-01-17 | Casio Comput Co Ltd | アクティブマトリックス液晶表示素子 |
| JPH08179341A (ja) * | 1994-12-22 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 液晶表示装置およびその駆動方法 |
| JPH09179141A (ja) * | 1995-12-21 | 1997-07-11 | Fujitsu Ltd | 液晶表示パネル |
| JP2005055896A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070090361A1 (en) | 2007-04-26 |
| US7615782B2 (en) | 2009-11-10 |
| JP2006317867A (ja) | 2006-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259200B1 (en) | Active-matrix display apparatus | |
| JP3658849B2 (ja) | 液晶表示素子及びその製造方法 | |
| JP4420462B2 (ja) | 液晶表示装置及びその製造方法 | |
| KR101414043B1 (ko) | 박막 트랜지스터 기판 | |
| US7982838B2 (en) | Liquid crystal display comprising first and second shielding electrode patterns and manufacturing method thereof | |
| US10978529B2 (en) | Active matrix substrate and method for manufacturing the same | |
| JPH1031235A (ja) | 液晶表示装置 | |
| US7615782B2 (en) | Thin film transistor substrate and liquid crystal display panel having sub-pixels | |
| JP3957277B2 (ja) | 液晶表示装置及びその製造方法 | |
| CN102566172A (zh) | 用于面内切换模式的液晶显示器件的阵列基板及其制作方法 | |
| US9761613B2 (en) | TFT array substrate and manufacturing method thereof | |
| US9235091B2 (en) | Liquid crystal display device and manufacturing method thereof | |
| KR19980041737A (ko) | 액정디스플레이장치 및 그 제조방법 | |
| JP3657702B2 (ja) | 液晶表示装置 | |
| US11079644B2 (en) | Liquid crystal display device and manufacturing method of the same | |
| JP3669082B2 (ja) | 液晶表示素子用薄膜トランジスタアレイ | |
| US9711622B2 (en) | Manufacturing method of display apparatus | |
| JPH08160454A (ja) | 液晶表示装置 | |
| US9921448B2 (en) | Display device | |
| KR20080073573A (ko) | 액정패널과 이의 제조방법 | |
| JP2000194012A (ja) | 薄膜トランジスタマトリクスの製造方法と薄膜トランジスタマトリクス | |
| JP2007305641A (ja) | アクティブマトリクス基板および液晶表示パネル | |
| US8841677B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP3265862B2 (ja) | 液晶表示装置とその製造方法 | |
| JP4007412B2 (ja) | 薄膜半導体装置及び液晶表示装置とこれらの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110215 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110308 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4703258 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |