JP4796437B2 - 発振回路 - Google Patents

Description

本発明は、例えば、入力信号レベルをトランジスタの耐圧より低いレベルにするトレラント入力回路を有する水晶発振回路等の発振回路に関するものである。

従来、水晶発振回路を低（電源）電圧で動作させる技術としては、例えば、次のような文献等に開示されるものがあった。

特開２００４−０１５３１４号公報

この特許文献１に開示された低（電源）電圧動作の水晶発振回路では、低電圧よりも高い電圧で発振する外部クロック信号が入力される場合に備えて、水晶発振回路内の初段ドライバの入力側に、制限抵抗の機能を有するトレラント入力回路が設けられることがある。このトレラント入力回路としては、ソース電極が外部クロック端子側に接続され、ドレイン電極が初段ドライバの入力側に接続され、ゲート電極に所定の電圧が印加されるＭＯＳトランジスタ（例えば、Ｎチャネル型ＭＯＳトランジスタ、以下これを「ＮＭＯＳ」という。）が挙げられる。

この水晶発振回路では、低電圧よりも高い振幅の外部クロック信号が入力されると、これがトレラント入力回路用のＮＭＯＳのオン状態時の抵抗値（これを「オン抵抗値」という。）により、初段ドライバを構成する低電圧用のトランジスタの耐圧以下の振幅のクロック信号に変換された後、この初段ドライバで駆動されてクロック出力端子からクロック信号が出力される。

しかしながら、従来の水晶発振回路では、次のような課題があった。
トレラント入力回路用のＮＭＯＳは、このオン抵抗値を一定にするためにゲート電極の電圧（ゲート電圧）が略一定に保たれている。低電圧よりも高い振幅の外部クロック信号が入力され、トレラント入力回路用のＮＭＯＳのソース電極側の電圧（ソース電圧）が立ち上がることにより、ドレイン側の電圧（ドレイン電圧）も徐々に立ち上がる。トレラント入力回路用のＮＭＯＳは、このドレイン電圧が上昇することによる該ＮＭＯＳの基板効果で閾値電圧Ｖｔが上がるので、ドレイン電圧の立ち上がり遅延が発生する。そのため、そのドレイン電圧が初段ドライバで駆動されてクロック出力端子から出力されるクロック信号の動作Duty（デューティ、オン／オフの動作期間）において、論理高レベル（以下“Ｈ”という。）区間が小さく、論理低レベル（以下“Ｌ”という。）区間が長いクロック信号となり、Duty規格を５０％±１０％程度に規定している場合、この規格を満足できなくなるという課題があった。

本発明は、このような従来の課題を解決し、外部クロック信号の入力時において、トレラント入力回路用のトランジスタでの立ち上がり遅延あるいは立ち下がり遅延を解消することで、外部クロック信号の入力時におけるDutyの変動を抑えることができる発振回路を提供することを目的とする。

本願発明の発振回路は、内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部と、前記内部クロック信号を出力し又は外部クロック信号を入力するクロック端子と、スイッチと、トレラント入力回路用のトランジスタと、ドライバと、第１のカップリング容量とを有している。

前記スイッチは、前記発振部と前記クロック端子との間に接続され、前記クロック端子から入力される前記外部クロック信号の振幅が前記内部電源電圧よりも大きい時にはオフ状態になり、前記発振部が発振する時にはオン状態になって前記発振部から発生される前記内部クロック信号を前記クロック端子から出力させる。前記トレラント入力回路用のＭＯＳトランジスタは、前記クロック端子から入力される前記外部クロック信号に対応した振幅の入力クロック信号が与えられるソース電極と、出力用のドレイン電極と、所定の電圧が印加されて前記第１及び第２の電極間のオン抵抗値を変化させるゲート電極とを有し、前記入力クロック信号の振幅を前記オン抵抗値により変化させて前記第２の電極から出力する。

前記ドライバは、前記ＭＯＳトランジスタにおけるドレイン電極の出力信号を駆動してクロック信号を出力する。更に、前記第１のカップリング容量は、前記ＭＯＳトランジスタにおけるソース電極とゲート電極との間に接続され、前記入力クロック信号の立ち上がりの際に前記ゲート電極の電圧を変化させて前記オン抵抗値を一定に保つ。

本発明の発振回路によれば、第１のカップリング容量を設けたので、入力クロック信号が立ち上がる際のカップリングにより、トレラント入力回路用のトランジスタのオン抵抗値を一定に保ち、このトランジスタでの遅延を抑え、入力クロック信号の動作Dutyの変動を抑制できる。

本発明の他の発振回路によれば、第２のカップリング容量を設けたので、入力クロック信号が立ち下がる際に、トレラント入力回路用のトランジスタにおける制御電極の電圧が下ることを抑え、入力クロック信号の立ち下がり時にも、信号遅延による動作Duty変動を抑制できる。

発振回路は、内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部と、前記内部電源電圧よりも大きな振幅の外部クロック信号がクロック端子に入力される時にはオフ状態になり、前記発振部が発振する時にはオン状態になって前記発振部から発生される前記内部クロック信号を前記クロック端子から出力させるスイッチと、トレラント入力回路用のトランジスタと、ドライバと、第１のカップリング容量とを有している。

前記トレラント入力回路用のトランジスタは、前記クロック端子から入力される前記外部クロック信号に対応した振幅の入力クロック信号が与えられる第１の電極と、出力用の第２の電極と、所定の電圧が印加されて前記第１及び第２の電極間のオン抵抗値を変化させる制御電極とを有し、前記入力クロック信号の振幅を前記オン抵抗値により変化させて前記第２の電極から出力する素子である。前記ドライバは、前記トランジスタにおける前記第２の電極の出力信号を駆動してクロック信号を出力する素子である。更に、前記第１のカップリング容量は、前記トランジスタにおける前記第１の電極と前記制御電極との間に接続され、前記入力クロック信号の立ち上がりの際に前記制御電極の電圧を変化させて前記オン抵抗値を一定に保つものである。

（実施例１の構成）
図１は、本発明の実施例１を示す発振回路（例えば、水晶発振回路）の概略の構成図である。

本実施例１の水晶発振回路は、半導体集積回路（例えば、ＭＯＳトランジスタにより構成される大規模半導体集積回路（以下「LSI」という。））の内部に設けられ、ある発振周波数をもつ水晶発振子を接続して動作させる場合と、外部入力クロックドライバとして動作する場合（例えば、動作電圧の異なる（動作電圧が高い）他のLSIから外部クロック信号の供給を受ける場合等）とに使用される。

この水晶発振回路は、LSI外部端子として相補的な外部クロック信号xt0，xt1が入力されるクロック端子１，２を有している。クロック端子１と２の間には、発振回路本体１０が接続されると共に、スイッチ２８，２９を介して、水晶発振子等で構成された発振部３０が接続されている。スイッチ２８，２９は、制御信号によりオン／オフ動作するトランジスタ等で構成され、水晶発振時にオン状態、外部クロック信号入力時にオフ状態になる素子である。

発振回路本体１０では、クロック端子１と２の間に、入力保護回路１１と、入力保護抵抗１２と、ノードＮ１２と、制限抵抗機能を有するトレラント入力回路を構成するＮＭＯＳ１３と、ノードＮ１３と、このノードＮ１３と接地電位のグランド（以下「ＧＮＤ」という。）端子との間に挿入されたダイオード接続のＮＭＯＳ１４と、例えば２入力の否定論理積（以下「ＮＡＮＤ」という。）ゲートからなる初段ドライバ１５と、ノードＮ１５と、出力制限抵抗１６と、出力保護回路１７とが、直列に接続されている。

入力保護回路１１は、ゲート電極及びソース電極がダイオード接続されたＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１ａと、ゲート電極及びソース電極がダイオード接続されたＮＭＳＯ１１ｂとを備え、これらのＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂが、内部電源電圧VDDIレベルよりも高い外部電源電圧（例えば、インタフェース電源電圧）VDDEが印加される電源端子と、ＧＮＤ端子との間に、直列に接続されている。同様に、出力保護回路１７は、ダイオード接続されたＰＭＯＳ１７ａと、ダイオード接続されたＮＭＯＳ１７ｂとを有し、これらが電源電圧VDDI端子とＧＮＤ端子との間に直列に接続されている。

水晶発振回路は、LSI内部において常に動作し続けるため、この消費電流が比較的大きくなる。この対策として、イネーブル信号xt_enにより活性化される２入力ＮＡＮＤゲートからなる初段ドライバ１５の電源を、レギュレータ出力電源とし電流を絞ることが行われる。この際、初段ドライバ１５を構成するＭＯＳランジスタを低電圧で動作可能にするために、低電圧用ＭＯＳトランジスタを使用するが、この低電圧用ＭＯＳトランジスタは耐圧が低い場合が多いので、外部クロック信号xt0，xt1が電源電圧VDDEレベルで入ってきた場合に、電圧レベルを下げるために、入力側に、トレラント入力回路を構成するＮＭＯＳ１３が設けられる。ＮＭＯＳ１３を使用すれば、このゲート電圧の制御が容易になる。

又、発振回路本体１０には、外部クロック信号xt0，xt1を活性化するために使用されるイネーブル信号xt_enを入力するためのLSI内部端子１８が設けられている。この内部端子１８には、レベルシフタ２０を介して定電圧回路２１が接続されている。レベルシフタ２０は、電源電圧VDDI，VDDEに基づき、電源電圧VDDIレベルのイネーブル信号xt_enを、電源電圧VDDEレベルに遷移（シフト）して定電圧回路２１に与える回路である。定電圧回路２１は、レベルシフタ２１の出力電圧とＮＭＯＳの閾値電圧Ｖｔとを用いて、安定したゲート電圧を発生してＮＭＯＳ１３のゲート電極側のノードＮ２１へ印加する回路である。この定電圧回路２１は、レベルシフタ２１の出力電圧によりゲート電極が制御されるＰＭＯＳ２１ａと、ダイオード接続されたＮＭＯＳ２１ｂと、安定したゲート電圧を出力するノードＮ２１と、ダイオード接続された２つのＮＭＯＳ２１ｃ，２１ｄとを有し、これらが、電源電圧VDDE端子とＧＮＤ端子との間に直列に接続されている。

初段ドライバ１５の出力側ノードＮ１５から、LSI内部端子であるクロック出力端子２６との間には、ノードＮ１５にダイオード接続されたＮＭＯＳ２３と、シュミット型インバータ２４と、２入力の論理積（以下「ＡＮＤ」という。）ゲートからなるＡＮＤドライバ２５とが、直列に接続されている。インバータ２４及びＡＮＤドライバ２５は、電源電圧VDDIにより動作する回路であり、この内のＡＮＤドライバ２５は、イネーブル信号xt_enにより活性化され、インバータ２４の出力信号を入力して内部クロック信号clkをクロック出力端子２６へ出力する回路である。

発振部３０は、発振回路本体１０に対して外付けあるいは内蔵される回路であり、水晶発振子３１と、この水晶発振子３１の両端とＧＮＤ端子との間に接続された２つの負荷容量３２，３３と、水晶発振子３１の両端に接続された帰還抵抗（フィードバック抵抗）３４とにより構成されている。この発振部３０は、水晶発振子３１での動作と外部入力クロック動作を切り替えるスイッチ２８，２９を介して、クロック端子１，２に接続されている。

水晶発振回路を構成するＭＯＳトランジスタの種類は、例えば、レベルシフタ２０の前段とＮＭＯＳ１３より右側のＭＯＳトランジスタは、インタフェース電源電圧VDDEレベルより低い内部電源電圧VDDIレベルで動作する閾値電圧Ｖｔの低い低電圧用ＭＯＳトランジスタを使用している。その他のＭＯＳトランジスタは、インタフェース電源電圧VDDEレベルで動作するための耐圧を有するＭＯＳトランジスタを使用している。

本実施例１の特徴は、ＮＭＯＳ１３のソース電極側のノードＮ１２とゲート電極側のノードＮ２１との間に、容量値Ｃ１の第１のカップリング容量２７を挿入したことである。

（実施例１の動作）
本実施例１の水晶発振回路において、（１）カップリング容量２７が無い場合の動作と、（２）カップリング容量２７を挿入した場合の動作とを説明する。

（１） カップリング容量２７が無い場合の動作
水晶発振時には、LSI内部端子１８に入力されるイネーブル信号xt_enがＧＮＤレベルの“Ｌ”となり、初段ドライバ１５及びＡＮＤドライバ２５が非活性化状態になり、動作しない。スイッチ２８，２９がオン状態にされ、発振部３０で発生した内部クロック信号がクロック端子１，２から出力される。

図２は、図１の水晶発振回路においてカップリング容量２７を設けない場合の外部クロック入力時の動作波形を示すタイミングチャートである。

インタフェース電源電圧VDDEレベルで外部クロック信号xt0，xt1がクロック端子１，２に入力される場合は、この外部クロック入力動作のためにスイッチ２８，２９がオフ状態にされて、発信部３０が切り離される。

LSI内部端子１８に入力されるイネーブル信号xt_enが“Ｌ”→“Ｈ”となることで、水晶発振回路は動作状態へと移行し、定電圧回路２１が所定の電圧（VDDI＋△Ｖ）をノードＮ２１へ出力する。外部よりある周波数の外部クロック信号xt0がクロック端子１に入力される。外部クロック信号xt0の振幅は、ＧＮＤレベルから電源電圧VDDEレベルとなる。クロック端子１より入力された外部クロック信号xt0は、入力保護回路１１、入力保護抵抗１２、ノードＮ１２、及び制限抵抗用ＮＭＯＳ１３を経てノードＮ１３へ伝わる。この際、制限抵抗用ＮＭＯＳ１３の効果で、入力クロック信号の最大レベルは低電圧用ＭＯＳトランジスタの耐圧を超えないレベルへと変換される。その後、初段ドライバ１５で、振幅がＧＮＤレベルから電源電圧VDDIレベルのクロック信号となり、シュミット型インバータ２４及びＡＮＤドライバ２５を経て、内部クロック信号clkがクロック出力端子２６へ出力される。

ところが、カップリング容量２７が設けられていないので、次のような問題が生じる。
制限抵抗用ＮＭＯＳ１３のゲート電極側のノードＮ２１の電圧が略一定に保たれているため（但し、ＮＭＯＳ１３のジャンクション容量により若干のカップリングは受ける）、ノードＮ１２の電圧が立ち上がることにより、ノードＮ１３の電圧も徐々に立ち上がる。制限抵抗用トランジスタはＮＭＯＳ１３で構成されているため、ノードＮ１３の電圧が上昇することによるＭＭＯＳの基板効果で、ＮＭＯＳ１３の閾値電圧Ｖｔが上昇し、ノードＮ１３の立ち上り遅延が発生する。そのため、動作Dutyが“Ｈ”区間が小さく、“Ｌ”区間が長いクロック信号となり、Duty規格を５０％±１０％程度に規定している場合、この規格を満足できなくなる。

そこで、本実施例１では、外部クロック入力時のＮＭＯＳ１３での立ち上り遅延を解消するために、ノードＮ１２とノードＮ２１との間にカップリング容量２７を挿入し、外部入力クロックのDutyの変動を抑えている。この動作を以下説明する。

（カップリング容量２７を挿入した場合の動作）
図３は、図１の水晶発振回路においてカップリング容量２７を設けた場合の外部クロック入力時の動作波形を示すタイミングチャートである。

カップリング容量２７を挿入すると、このカップリング容量２７の働きで、ノードＮ１２の立ち上がり時に、ノードＮ２１がノードＮ１２のカップリングを受けて持ち上がり、ノードＮ１３での立ち上がり遅延が無い状態で上記と同等の動作を行う。

（実施例１のカップリング容量２７の容量値Ｃ１の求め方）
図４は、図１のカップリング容量２７における容量値Ｃ１の求め方を説明するための図である。

（Ａ） カップリング容量２７の容量値Ｃ１
例えば、電源電圧VDDE＝３．６Ｖ、電源電圧VDDI＝１．５Ｖ、ＮＭＯＳ１３の閾値電圧Ｖｔｎ＝０．５Ｖ、ノードＮ２１の寄生容量値（ＮＭＯＳ１３のゲート容量値を含む）Ｃｆ＝１００ｆＦとした場合を考えてみる。

ノードＮ１３には、“Ｈ”が電源電圧VDDIレベルの信号が入ればよいので、ノードＮ２１の電圧は（VDDI＋Ｖｔｎ）に設定する。ノードＮ１２の“Ｈ”（＝電源電圧VDDEレベル）をノードＮ１３に伝える際に、ノードＮ１３が徐々に上昇することで、ＮＭＯＳ１３のドレイン・ソース間電圧Ｖｄｓが小さくなることとＮＭＯＳ１３の基板効果で閾値電圧Ｖｔｎが上昇し、ノードＮ１３の立ち上がりに遅延が生じる。この影響を相殺するように、ノードＮ２１をカップリング容量２７で上昇させてやればよいので、カップリング容量２７の容量値Ｃ１は、以下のようにして求められる。

例えば、ＮＭＯＳ１３の基板効果等による閾値電圧Ｖｔｎ上昇分を０．５Ｖ以内とすると、“Ｈ”入力時にノードＮ２１を０．５Ｖ上昇させれば良いと考えて、以下のように計算する。
△Ｑｂ＝Ｃｆ△’Ｃｆ＝１００ｆＦ △Ｖ＝０．５Ｖ
△Ｑ＝１００［ｆＦ］×０．５［Ｖ］
＝５Ｅ−１４
△Ｑ＝Ｃ１×VDDE
Ｃ１＝△Ｑ／VDDE
＝１３．８［ｆＦ］

よって、容量値Ｃ１はプロセスによって異なるが、目安としてはノードＮ２１の寄生容量値（ＮＭＯＳ１３のゲート容量値を含む）Ｃｆの１／５〜１／１０で良い。

（Ｂ） カップリング容量２７の容量値Ｃ１の臨界点
基本的にノードＮ１３の電圧は、初段ドライバ１５を構成する内部ＭＯＳトランジスタの耐圧を越えないレベルであればよいので、例えば、前記（Ａ）の例で言うと、内部ＭＯＳトランジスタの耐圧を３Ｖとした場合に、ノードＮ２１を２Ｖ上昇させるとノードＮ２１は４Ｖ程度になり、ノードＮ１３の電圧は３Ｖ以上となるため耐圧違反となる。この際の容量値Ｃ１は約５５．５ｆＦとなり、このことから容量値Ｃ１の臨界点は、ノードＮ２１の寄生容量値の１／２程度である。

（実施例１の効果）
本実施例１によれば、ノードＮ１２の立ち上がりによるＮＭＯＳ１３のゲート・ソース間電圧Ｖｇｓが十分取れないために起こるＮＭＯＳ１３のオン抵抗値の増加が、ノードＮ２１をノードＮ１２のカップリングで持ち上げることで、ノードＮ１３の立ち上がり遅延が解消され、動作Dutyの変動を抑える効果がある。

（実施例２の構成）
図５は、本発明の実施例２を示す発振回路（例えば、水晶発振回路）の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の水晶発振回路では、実施例１におけるノードＮ２１とノードＮ１５の間に、容量値Ｃ２の第２のカップリング容量４７を追加挿入している。カップリング容量４７の容量値Ｃ２とこの臨界点は、カップリング容量２７の容量値Ｃ１と同じ大きさで良い。その他の構成も、実施例１と同様である。

（実施例２の動作）
図６は、図５の水晶発振回路においてカップリング容量４７を追加した場合の外部クロック入力時の動作波形を示すタイミングチャートである。

カップリング容量２７の働きで、ノードＮ１２の立ち上がり時に、ノードＮ２１がノードＮ１２のカップリングを受けて持ち上がり、ノードＮ１３での立ち上がり遅延が無い状態で動作する。ノードＮ１２の立ち下り時には、カップリング容量２７の影響でノードＮ２１の電圧が下がることを、カップリング容量４７の働きでノードＮ１５の立ち上がりを受けて抑える動作を行う。

（実施例２の効果）
本実施例２によれば、実施例１の効果を有する他に、カップリング容量４７の働きで、入力クロック信号の立ち下り時の遅延発生リスクも解消される。

図７（Ａ）、（Ｂ）、図８（Ａ）〜（Ｆ）は、本発明の実施例３を示すもので、図７（Ａ）、（Ｂ）は図１、図５の他の初段ドライバの構成図、及び図８（Ａ）〜（Ｆ）は図１、図５の他の出力回路の構成図である。

図７（Ａ）に示すように、図１、図５の２入力ＮＡＮＤゲートからなる初段ドライバ１５を、２入力の否定論理積（以下「ＮＯＲ」という。）１５−１で構成しても良い。又、図７（Ｂ）に示すように、初段ドライバ１５を、インバータ１５−２で構成しても良い。但し、インバータ１５−２を用いる場合は、イネーブル信号xt_enが入力されないので、初段ドライバの停止ができない。用途に応じて適宜なものを使用すれば良い。

図１、図５では、シュミット型インバータ２４及びＡＮＤドライバ２５により出力回路が構成されているが、これは図８（Ａ）〜（Ｆ）のような他の回路構成にしても良い。図８（Ａ）では、２入力ＮＡＮＤゲート２５−１で構成する例、図（Ｂ）では、２入力ＡＮＤゲート２５−２で構成する例、図８（Ｃ）では、２入力ＮＯＲゲート２５−３で構成する例、図８（Ｄ）では、２入力の論理和（以下「ＯＲ」という。）ゲート２５−４で構成する例、図８（Ｅ）では、インバータ２５−５で構成する例、及び、図８（Ｆ）では、シュミット型インバータ２５−６で構成する例がそれぞれ示されている。但し、インバー２５−５，２５−６を用いる場合は、イネーブル信号xt_enが入力されないので、出力回路の停止ができない。用途に応じて適宜なものを使用すれば良い。

更に、本発明は図示の実施例１〜３に限定されず、種々の利用形態や変形が可能である。

例えば、トレラント入力回路をＮＭＯＳ１３以外のＰＭＯＳ等の他のトランジスタで構成しても良い。ＰＭＯＳを使用する場合は、“Ｈ”入力、“Ｌ”入力共にゲート電圧の制御が必要になる。又、水晶発振子３１をセラミック振動子等の他の圧電振動子に置き換えたり、あるいは、発振部３０を他の発振回路で構成しても良い。

本発明の実施例１を示す水晶発振回路の概略の構成図である。 図１の水晶発振回路においてカップリング容量２７を設けない場合の外部クロック入力時の動作波形を示すタイミングチャートである。 図１の水晶発振回路においてカップリング容量２７を設けた場合の外部クロック入力時の動作波形を示すタイミングチャートである。 図１のカップリング容量２７における容量値Ｃ１の求め方を説明するための図である。 本発明の実施例２を示す水晶発振回路の概略の構成図である。 図５の水晶発振回路においてカップリング容量４７を追加した場合の外部クロック入力時の動作波形を示すタイミングチャートである。 本発明の実施例３を示すもので、図１、図５の他の初段ドライバの構成図である。 本発明の実施例３を示すもので、図１、図５の他の出力回路の構成図である。

符号の説明

１０ 発振回路本体
１３ トレラント入力回路用のＮＭＯＳ
１５，１５−１，１５−２ 初段ドライバ
２５ ＡＮＤドライバ
２７，４７ 第１、第２のカップリング容量
３０ 発振部
３１ 水晶発振子

Claims (6)

1. 内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部と、
   前記内部クロック信号を出力し又は外部クロック信号を入力するクロック端子と、
   前記発振部と前記クロック端子との間に接続され、前記クロック端子から入力される前記外部クロック信号の振幅が前記内部電源電圧よりも大きい時にはオフ状態になり、前記発振部が発振する時にはオン状態になって前記発振部から発生される前記内部クロック信号を前記クロック端子から出力させるスイッチと、
   前記クロック端子から入力される前記外部クロック信号に対応した振幅の入力クロック信号が与えられる第１の電極と、出力用の第２の電極と、所定の電圧が印加されて前記第１及び第２の電極間のオン抵抗値を変化させる制御電極とを有し、前記入力クロック信号の振幅を前記オン抵抗値により変化させて前記第２の電極から出力するトレラント入力回路用のトランジスタと、
   前記トランジスタにおける前記第２の電極の出力信号を駆動してクロック信号を出力するドライバと、
   前記トランジスタにおける前記第１の電極と前記制御電極との間に接続され、前記入力クロック信号の立ち上がりの際に前記制御電極の電圧を変化させて前記オン抵抗値を一定に保つ第１のカップリング容量と、
   を有することを特徴とする発振回路。
2. 請求項１記載の発振回路は、更に、
   前記制御電極と前記ドライバの出力端子との間に接続され、前記入力クロック信号の立ち下がりの際に前記制御電極の電圧を変化させて前記オン抵抗値を一定に保つ第２のカップリング容量を有することを特徴とする発振回路。
3. 前記発振部は、圧電振動子と、前記圧電振動子の入出力端子間に接続された帰還抵抗と、を有することを特徴とする請求項１又は２記載の発振回路。
4. 前記圧電振動子は、水晶発振子であることを特徴とする請求項３記載の発振回路。
5. 前記トランジスタは、前記制御電極がゲート電極であるＭＯＳトランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の発振回路。
6. 前記ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする請求項５記載の発振回路。

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