JP4791740B2

JP4791740B2 - デジタルスイッチングアンプ

Info

Publication number: JP4791740B2
Application number: JP2005071002A
Authority: JP
Inventors: 健山村; 章浩池原; 直子兵藤
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2005-03-14
Filing date: 2005-03-14
Publication date: 2011-10-12
Anticipated expiration: 2025-03-14
Also published as: JP2006254307A; US20060202754A1; US7330069B2

Description

本発明は、入力信号に従ったデジタルスイッチング信号出力を行いスピーカ、ヘッドホン、圧電素子、発熱素子、モーター等の抵抗性、容量性、インダクタンス性の負荷を駆動したり、あるいは電圧、電流、電荷等の電気的信号を出力するデジタルスイッチングアンプに関するものである。

例えば、オーディオ分野において、スピーカやヘッドホン等の低抵抗負荷を駆動しアナログ音声信号を発生させるアンプとして、デジタルスイッチングアンプ（またはＤ級アンプ）が知られている。このアンプは、大きな振幅出力を実現しやすく、アンプ内での電圧降下が小さいため低発熱でることから、ＬＳＩに集積化したり、小型のセットに用いる部品として、大変有用である。

しかし、かかる分野においては、優れたアンプとして製品化するにあたって解決しなければならない課題がいくつもある。特に、小信号出力時のＳＮ比（信号対雑音比）を大きくすることや、同じく小信号出力時の消費電流を低減することや、電磁的不要輻射（以下、ＥＭＩと呼ぶ）を低減することなどが、最重要課題として、様々な取り組みが行われている。

このような課題に取り組んでいるデジタルスイッチングアンプの第１の従来例として、特許文献１に記載のものが知られている。このアンプは、ノイズシェーピングされＰＤＭ信号（パルス密度変調信号）で複数値のレベルをスイッチング出力するようにしたものであり、この回路例を図１４に示す。
この第１の従来例は、図１４に示すように、差分積分器１０２および量子化器１０３からなるデルタシグマ変調部と、遅延器１０４と、クロック発振器１０５と、パルス増幅器１０６と、ローパスフィルタ１０７と、減衰器１０９とを備えている。

デルタシグマ変調部は、入力アナログ信号１０１をデルタシグマ変調してデジタル信号に変換する。量子化器１０３は、入力アナログ信号１０１を４値以上かつ偶数値の正負のデジタル信号に変換する。パルス増幅器１０６は、この４値以上かつ偶数値の正負のデジタル信号に対応したスイッチング制御信号により、ローパスフィルタ１０７を介して負荷１０８への定電圧の印加をスイッチング制御する。

この第１の従来例は、従来からある１ビットアンプと呼ぶＰＤＭ信号で２値のレベルをスイッチング出力するデジタルスイッチングアンプに比べて、量子化ノイズを低く押さえられるのでＳＮ比を大きくできる。また、小信号出力時あるいは無信号出力時に小電圧のパルスを常に（すなわち，全ての時刻において）負荷に与えることから、大電圧のパルスを常に負荷に与える１ビットアンプの場合と比べて、消費電流を低減できる。

すなわち、１ビットアンプの場合の負荷抵抗をＲ、負荷に与える電圧をＶＤＤとすると、消費電流はＶＤＤ／Ｒとなる。これに対し、例えば各極性４値のレベルを出力するアンプの場合には小信号出力時または無信号出力時に負荷に与えられる電圧が、仮に用意された最も小さなレベルである０．２５×ＶＤＤとすると、消費電流は（０．２５×ＶＤＤ）／Ｒというように、前記１ビットアンプの場合の４分の１になる。
一方、デジタルスイッチングアンプの第２の従来例として、特許文献２に記載のものが知られている。このアンプは、ノイズシェーピングされたＰＷＭ信号（パルス幅変調信号）で２値のレベルをスイッチング出力するものがあり、この回路例を図１５に示す。

この第２の従来例は、図１５に示すように、入力信号２００を積分する積分回路２０１と、積分回路２０１の出力信号をＡ／Ｄ変換するフラッシュＡ／Ｄ変換器２０２と、フラッシュＡ／Ｄ変換器２０２から出力されるデジタル値に応じたパルス幅のＰＷＭ信号を生成する波形変換回路２０３と、第１の電源ＶＤＤと、第２の電源ＶＳＳとの間に接続される一対のＭＯＳトランジスタ２０５、２０６からなり、該一対のＭＯＳトランジスタ２０５、２０６の接続点Ｐがローパスフィルタ２０７を介して負荷であるスピーカ２０８に接続されたスイッチング回路２０４と、波形変換回路２０３から出力されるＰＷＭ信号に基づいて一対のＭＯＳトランジスタ２０５、２０６を駆動する駆動回路２０９と、前記接続点Ｐと積分回路２０１の入力側とに接続されスピーカ（負荷）２０８に供給する増幅器の出力信号を負帰還する帰還回路としての帰還用抵抗ＲＮＦとを有する。

このような構成からなる第２の従来技術は、上記の１ビットアンプと呼ぶＰＤＭ信号で２値のレベルをスイッチング出力するデジタルスイッチングアンプに比べて、スイッチング回数を少なくすることが出来、したがってＥＭＩを低減することができる。また、パルス幅変調信号がアクティブな期間のみ負荷に電気的信号を印加するようにしてやれば、小信号出力時あるいは無信号出力時に負荷に与えるパルスのアクティブな時間割合を少なくできることから、消費電流を低減できる。

すなわち、第２の従来技術では、負荷抵抗をＲとし、ＰＷＭ変換の周期に対して、仮に用意された最小のパルスの時間幅が０．２５倍ならば、負荷に与える電圧をＶＤＤとすると消費電流は（０．２５×ＶＤＤ）／Ｒというように、上記のＰＤＭ信号を用いる１ビットアンプの場合の４分の１になる。
特開２０００−４９６１３号公報特開２００３−１０１３５７号公報

しかし、本発明者らは、上記の従来技術では満足することができず、さらなる高性能なデジタルスイッチングアンプとして、小信号出力時のＳＮ比をさらに高めること、小信号出力時の消費電流をさらに低減すること、ＥＭＩをさらに低減することを達成するために鋭意努力し、その結果として従来技術をはるかに凌ぐ優れたデジタルスイッチングアンプを発明するに至った。
すなわち、本発明は、従来技術に比べて小信号出力時にＳＮ比が大きくできる上に消費電流が少なくでき、かつＥＭＩの少なくできるデジタルスイッチングアンプを提供することを目的とするものである。

上記目的を達成するために、本発明のデジタルスイッチングアンプは、以下のような構成からなる。
すなわち、請求項１に記載の発明は、入力信号を積分する積分器と、前記積分器の出力信号を予め設定してある信号領域により異なる分解能で量子化する量子化器と、前記量子化器で異なる分解能で量子化された信号ごとに異なる比例係数でパルス幅変調するパルス幅変調器と、前記パルス幅変調器で異なる比例係数でパルス幅変調された信号ごとに異なる値の電気的信号を、パルス幅変調された信号に従って負荷に与えるスイッチング回路と、前記量子化器の出力を前記積分器の入力側に負帰還する帰還回路と、を備え、前記パルス幅変調器は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記比例係数の値が最も大きい値となるように構成されており、前記スイッチング回路は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記パルス幅変調信号のときに、負荷に与える電気的信号の値が最も小さい値となるように構成されており、前記スイッチング回路が前記負荷に印加させる前記電気的信号の時間平均値は、前記パルス幅変調された信号のパルス幅の割合と前記電気的信号の値の積であり、この積の値は前記量子化器の出力の値と一次比例するようになっている。

請求項２に記載の発明は、入力信号を積分する積分器と、前記積分器の出力信号を予め設定してある信号領域により異なる分解能で量子化する量子化器と、前記量子化器で異なる分解能で量子化された信号ごとに異なる比例係数でパルス幅変調するパルス幅変調器と、前記パルス幅変調器で異なる比例係数でパルス幅変調された信号ごとに異なる値の電気的信号を、パルス幅変調された信号に従って負荷に与えるスイッチング回路と、前記スイッチング回路の出力を前記積分器の入力側に負帰還する帰還回路と、を備え、前記パルス幅変調器は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記比例係数の値が最も大きい値となるように構成されており、前記スイッチング回路は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記パルス幅変調信号のときに、負荷に与える電気的信号の値が最も小さい値となるように構成されており、前記スイッチング回路が前記負荷に印加させる前記電気的信号の時間平均値は、前記パルス幅変調された信号のパルス幅の割合と前記電気的信号の値の積であり、この積の値は前記量子化器の出力の値と一次比例するようになっている。

請求項３に記載の発明は、請求項１または請求項２に記載のデジタルスイッチングアンプにおいて、前記量子化器は、ゼロレベル信号を意図する入力信号に対する出力が、その量子化器の最も細かな分解能で量子化する信号領域で得られるようになっている。

請求項４に記載の発明は、請求項１乃至請求項３のうちの何れかの１の請求項に記載のデジタルスイッチングアンプにおいて、前記スイッチング回路は、前記パルス幅変調信号が非アクティブな期間に直流的にゼロである電気的信号を負荷に印加し、前記量子化器の出力が正の極性であり前記パルス幅変調信号がアクティブな期間に用意された値の電気的信号を第１の極性で負荷に印加し、前記量子化器の出力が負の極性であり前記パルス幅変調信号がアクティブな期間に用意された値の電気的信号を第１の極性の逆極性で負荷に印加するようになっている。

請求項５に記載の発明は、請求項１乃至請求項４のうちの何れかの１の請求項に記載のデジタルスイッチングアンプにおいて、前記パルス幅変調信号のアクティブな期間は、あらかじめ設定された離散的な時間幅となっている。
請求項６に記載の発明は、請求項１乃至請求項５のうちの何れかの１の請求項に記載のデジタルスイッチングアンプにおいて、前記スイッチング回路は、負荷の片端子または両端子に直列に接続されたフィルタを介して負荷に電気的信号を与えるようになっている。
ここで、請求項４および請求項５における「パルス幅変調信号のアクティブな期間」とは、例えばＨレベルとＬレベルの２値からなるパルス変調信号において、Ｈレベルの時間幅で信号量を表現する場合のＨレベルの期間のことである。

このような構成からなる本発明のデジタルスイッチングアンプによれば、小信号出力時あるいは無信号出力時に、小さな電気的信号（例えば小さな電圧）のパルスをパルス幅変調信号に従って時間的割合を小さく負荷に与えることができる。
例えば、負荷に与える電気的パルスの高さが４分の１、パルス幅をＰＷＭ変換の周期の４分の１とすると、その積が負荷Ｒに与える電気的信号の量（あるいは消費電流）となるため、ＰＤＭ信号を用いた１ビットアンプの場合に比べて１６分の１になる。

すなわち、本発明は、上記の特許文献１に記載の従来技術よりもさらに量子化ノイズを低く押さえられるのでＳＮ比をさらに大きくでき、また消費電流もさらに低減できる、という効果がある。
さらに、本発明では、ＰＷＭ変調を利用しているため、スイッチング回数が少なく、特にスイッチングされる電気的信号（例えば電位）を小さくすることができるので、上記の特許文献２に記載の従来技術よりもさらにＥＭＩを低減することができる、という効果がある。

以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
本発明のデジタルスイッチングアンプの第１実施形態の構成について、図１を参照して説明する。
この第１実施形態は、図１に示すように、積分器１１と、量子化器１２と、パルス幅変調器１３と、スイッチング回路１４と、量子化器１２の出力を積分器１１の入力側に負帰還する帰還回路１７とを備え、スイッチング回路１４の出力によりスピーカなどの負荷１５を駆動するようになっている。

積分回路１１は、アナログ信号またはデジタル信号である入力信号２０を積分する回路である。この積分器１１の出力１１は量子化器１２に供給されるようになっている。
量子化器１２は、積分器１１の出力２１を予め設定されている信号領域（信号レベル領域）ごとに異なる分解能で量子化する回路である（図２参照）。量子化器１２の出力２２は、パルス幅変調器１３に供給されるとともに、帰還回路１７により積分器１１の入力側に負帰還されるようになっている。

ここで、入力信号２０がアナログ信号の場合は、帰還回路１７の量子化器１２からの信号帰還経路にはＤ／Ａ変換器を備えており、量子化器１２の出力２２はアナログ信号化されてアナログ信号を積分する積分器１１に入力されるようになっている。
一方、入力信号２０がデジタル信号の場合は、量子化器１２の出力２２はデジタル信号化のまま適切なゲイン調整された上で、デジタル信号を積分する積分器１１に入力されるようになっている。

パルス幅変調器１３は、量子化器１２の出力２２を、異なる分解能で量子化された信号ごとに異なる比例係数（例えばｋ１、ｋ２）を用いてパルス幅変調する回路である。この比例係数とは、量子化器１２の出力２２の意図する値Ｘに対して比例する幅Ｔのパルスが発生される場合の関係式：Ｔ＝ｋＸにおけるｋのことである。
スイッチング回路１４は、異なる比例係数でパルス幅変調された信号ごとに異なる値の電気的信号（例えば正電圧Ｖ１、正電圧Ｖ２、負電圧―Ｖ１、負電圧−Ｖ２）をパルス幅変調された信号２３に従って負荷１５に与える回路である。このため、スイッチング回路１４は、例えば４つの電子スイッチからなり、これらの電子スイッチは少なくともパルス幅変調器１３の出力２３に従ってオンオフ制御されるようになっている。

量子化器１２は、量子化値情報としての量子化器１２の出力２２と分解能の異なる信号領域を示す領域指示信号２６を出力し、その領域指示信号２６により、パルス幅変調器１３およびスイッチング回路１４は対応する動作を行う。
ここで、量子化器１２の出力コードとそれがどの分解能で量子化される信号領域であるかという関係があらかじめ定められていれば、領域指示信号２６はスイッチング回路１４のみに入力されるか、またはパルス幅変調器１３が同様の指示信号を発生しスイッチング回路１４に領域指示信号２６を与えてやることも可能である。

次に、このような構成からなる第１実施形態の動作例について、図１および図２を参照して説明する。
図２の上半分は、積分器１１の出力２１を時間とともに上げていった場合の積分器１１出力２１と量子化器１３の出力２２を示す。図２の下半分は、そのときの領域の指示信号２６とパルス幅変調器１３の出力信号２３（パルス幅変調信号２３ａ、２３ｂからなる）と、負荷１５に印加される電気的信号（すなわち、スイッチング回路１４の出力２４）の様子を示す。

図１に示す積分器１１は、入力信号２０と帰還回路１７からの帰還信号との差分信号を積分し、その積分器出力２１は図２に示すようになる。図２に示すように、積分器１１の出力２２のゼロレベルは第１の領域の中央にあり、第１の領域より正極性で高いレベルの信号および負極性で低いレベルの信号の領域は、それぞれ第２の領域とする。
量子化器１２は、積分器１１の出力２１を量子化し、その量子化器出力２２は図２に示すようになる。図２に示すように、量子化器１３の量子化分解能は、その第１の領域の量子化分解能がその第２の領域の量子化分解能よりも細かく設定してある。

パルス幅変調器１３は、量子化器１２の出力２２をパルス幅変調し、その出力信号２３は、図２に示すようになる。すなわち、パルス幅変調器１３は、量子化器２２の正負各極性の出力に信号を１つづつ割り当てて、２つのパルス幅変調信号２３ａ、２３ｂを出力信号としている。また、パルス幅変調器１３の変調係数（すなわち、入力信号に対する出力信号の幅を決める係数）は、第１の領域での変調係数が第２の領域での変調係数よりも大きく設定してある（図２参照）。

スイッチング回路１４は、パルス幅変調器１３から出力されるパルス幅変調信号２３ａがＨレベルの区間で正電圧Ｖ１（ＶＤＤ）または正電圧Ｖ２（ＶＲ）を出力するスイッチがオンし、パルス幅変調信号２３ｂがＨレベルの区間で負電圧−Ｖ１（ＶＳＳ）または負電圧−Ｖ２（−ＶＲ）を出力するスイッチがオンする。そして、正電圧Ｖ１または負電圧−Ｖ１か、正電圧Ｖ２または負電圧−Ｖ２かの選択は、量子化器２６からの領域指示信号２６の極性に従う。例えば、領域指示信号２６がＨレベルの場合は正電圧Ｖ１または負電圧−Ｖ１が選択され、それがＬレベルの場合は正電圧Ｖ２または負電圧−Ｖ２が選択される（図２参照）。

スイッチング回路１４が負荷１５に印加する電気的信号の値は、第１の領域での値が第２の領域での値より小さく設定してある。そして、負荷１５に印加される電気的信号の時間平均値は、パルス幅の割合と電気的信号の値の積となるが、この積の値は２つの量子化分解能の領域にかかわらず、共通に量子化器１２の出力２２の値と一次比例するようにしてある。

このような第１実施形態に係るデジタルスイッチングアンプは、積分器１１によって低周波数領域のゲインを非常に大きく取った系の負帰還の効能によって、量子化器１２の出力信号は入力信号をノイズシェーピングしたものとなる。また、量子化器１２の出力信号と等しい負荷１５を駆動するスイッチング回路１４の出力もノイズシェーピングされたノイズも含んでいるが、可聴な低域の信号は入力信号と等しいものとなる。

また、この第１実施形態において注目すべき点は、入力信号２０が、積分器出力２１の第１の領域に相当する無信号あるいは小信号の場合であり、この場合には、量子化器１２の量子化分解能の細かな部分で、スイッチング回路１４は負荷１５を駆動する。このため、スイッチング回路１４は、この第１実施形態をＬＳＩ等で構成する場合に設定できる最小幅の時間と小さな電気的信号によるパルス出力を行うことができる。
従って、図２での最も下段に負荷１５に印加される電気的信号の様子が示すが、この第１領域では、従来技術よりさらに量子化ノイズが小さくＳＮ比が大きくなり、またスイッチングする電気的値と時間の積が小さいので消費電流が少なく、スイッチングする電気的信号間の値の差が小さいので、ＥＭＩの発生が少なくすることができる。

次に、第１実施形態において、図１に示す各部の構成を半導体基板上にＭＯＳトランジスタを用いて集積回路化する場合の具体的な構成について、図３〜図８を参照して説明する。
図３は、図１の積分器１１および帰還回路１７の回路例を示し、破線で囲まれた部分が帰還回路１７であり、それ以外の部分が積分器１１である。
積分器１１は、図３に示すように、ＭＯＳトランジスタによるオペアンプ５１と、入力用のポリ抵抗素子５３と、２層のポリシリコン間に形成する容量素子である積分容量素子５４と、から構成される。積分器１１は、１次または２次以上の高次であっても良い。
帰還回路１７は、図３に示すように、量子化器１２からの出力２２を反転させるための反転バッファ（この例では、オペアンプ５２、および抵抗素子５５、５６からなる）と、この反転バッファの出力を積分器１１の入力側に供給する帰還信号入力用抵抗素子５７と、から構成される。

図４は、図１の量子化器１２の回路例を示す。
この量子化器１２は、図４に示すように、フラッシュ型Ａ／Ｄ変換器からなる。
このフラッシュ型Ａ／Ｄ変換器は、図示のように、電源ＶＤＤとグランドＶＳＳとの間に接続される抵抗ラダーと、複数のコンパレータ１２１〜１２６と、デコーダ回路１２７と、を備えている。
コンパレータ１２１〜１２６は、上記の抵抗ラダーの各タップ点から取り出された各電圧と積分器出力２１とをそれぞれ比較し、その比較結果に応じた信号をデコーダ回路１２７に出力するようになっている。

デコーダ回路１２７は、コンパレータ１２１〜１２６の各出力をロジック的にデコード化して量子化器出力２２を出力するとともに、その出力がどの量子化分解能の領域にあるのかを指示する領域指示信号２６を出力するようになっている。
このデコーダ回路１２７から出力される量子化器出力２２と、その量子化器出力２２に対応して出力される領域指示信号２６との一例を、図７に示す。

ここで、図４に示すフラッシュ型Ａ／Ｄ変換器による出力動作は、後段のパルス幅変調器１３のＰＷＭ変換の周期との関係で決まり、例えば、あらかじめ設定された０．１マイクロ秒から１０マイクロ秒程度の時間間隔ごとに行われる。
また、量子化器１２のゼロレベル信号入力（すなわち、正負のあるＡＣ信号（交流信号）の中点であり信号の直流（ＤＣ）的グランドを意図する入力信号）に対応する部分の抵抗タップのきざみ（抵抗ラダーのタップ点のきざみ）は、細かくなっていることが好ましい。

図５は、図１のパルス幅変調器１３の回路例を示す。
このパルス幅変調器１３、図５に示すように、ＰＷＭ信号発生部１３１と信号選択・出力部１３２とからなる。
ＰＷＭ信号発生部１３１は、例えば図６に示すようなパルス幅信号ＰＷ１〜ＰＷ４を常に出力するようになっている。信号選択・出力部１３２は、量子化器１２からの出力信号２２と領域指示信号２６に従い、ＰＷＭ信号発生部１３１で発生するパルス幅信号ＰＷ１〜ＰＷ４の何れかを選択的に出力するようになっている。

次に、このような構成からなるパルス幅変調器１３の動作について、図５および図７を参照して説明する。
図７に示すように、積分器１１の出力２１のレベルにより、量子化器１２の出力２２がＺ１〜Ｚ９のように量子化され、その量子化レベルＺ１〜Ｚ９に従って量子化器１２から出力される領域指示信号２６はＬレベルまたはＨレベルとなる。

図５に示す信号選択・出力部１３２は、図７に示すように、量子化器１２の出力Ｚ１〜Ｚ９および領域指示信号２６に従い、ＰＷＭ信号発生部１３１の発生するパルス幅信号ＰＷ１〜ＰＷ４のうちの２つを選択的に出力し、その結果、図７の一番右側の欄に示す２ビットの信号２３ａ、２３ｂを出力する。
ここで、信号選択・出力部１３２で選択・出力される形態は、量子化器１２からの領域指示信号２６により大きく影響され、この例では選択指示信号がＨレベルの場合にＰＷＭ幅変換の係数が大きく、Ｌレベルの場合に係数が小さくなるような形となっている。

図８は、図１のスイッチング回路１４の回路例を示す。
このスイッチング回路１４は、図８に示すように、Ｐ型のＭＯＳトランジスタ１４１、Ｎ型のＭＯＳトランジスタ１４２、Ｐ型のＭＯＳトランジスタ１４３、Ｎ型のＭＯＳトランジスタ１４４、４つのナンド（ＮＡＮＤ）回路１４５〜１４８、および３つのイバータ回路１４９〜１５１から構成される。

ＭＯＳトランジスタ１４１、１４２は直列接続され、ＭＯＳトランジスタ１４１のソースに正電圧ＶＲが供給され、ＭＯＳトランジスタ１４２のソースに負電圧−ＶＲが供給されるようになっている。ＭＯＳトランジスタ１４３、１４４は直列接続され、ＭＯＳトランジスタ１４３のソースに正電源ＶＤＤが供給され、ＭＯＳトランジスタ１４４のソースに負電源ＶＳＳが供給されるようになっている。

ＭＯＳトランジスタ１４１のゲートには、図５の信号選択・出力部１３２の出力信号２３ａと量子化器１２からの領域指示信号２６とをナンド回路１４５で処理した信号が供給され、これによりＭＯＳトランジスタ１４１がオンオフ制御されるようになっている。
また、ＭＯＳトランジスタ１４２のゲートには、図５の信号選択・出力部１３２の出力信号２３ｂと上記の領域指示信号２６とをナンド回路１４８で処理し、その処理した信号をインバータ回路１５１で反転させた信号が供給され、これによりＭＯＳトランジスタ１４２がオンオフ制御されるようになっている。

さらに、ＭＯＳトランジスタ１４３のゲートには、上記の出力信号２３ａと上記の領域指示信号２６をインバータ回路１４９で反転させた信号とを、ナンド回路１４６で処理した信号が供給され、これによりＭＯＳトランジスタ１４３がオンオフ制御されるようになっている。
また、ＭＯＳトランジスタ１４４のゲートには、上記の出力信号２３ｂと上記の領域指示信号２６をインバータ回路１４９で反転させた信号とを、ナンド回路１４７で処理し、その処理した信号をインバータ回路１５０で反転させた信号が供給され、これによりＭＯＳトランジスタ１４４がオンオフ制御されるようになっている。

このような構成からなるスイッチング回路１４によれば、量子化分解能の粗い第２の領域でスイッチング出力する場合は、ＭＯＳトランジスタ１４３のオンにより正電圧Ｖ２として正電源ＶＤＤが出力され、ＭＯＳトランジスタ１４４のオンにより負電圧−Ｖ２として負電源ＶＳＳが出力される。
一方、量子化分解能の細かな第１の領域でスイッチング出力する場合は、ＭＯＳトランジスタ１４１のオンにより正電圧Ｖ１として正電圧ＶＲが出力され、ＭＯＳトランジスタ１４２のオンにより負電圧―Ｖ１として正電源電圧ＶＤＤと負電源電圧ＶＳＳの中点に対してＶＲに対称な電位である負電圧−ＶＲが出力される。
ここでのＶ１と（ＶＤＤとＶＳＳ）の中点は、（ＶＤＤ―ＶＳＳ）／２より、小さく取ってあり、Ｖ１またはーＶ１は小さな電気的信号のスイッチング出力を行うということのために利用される。

（第２実施形態）
本発明のデジタルスイッチングアンプの第２実施形態の構成について、図９を参照して説明する。
この第２実施形態は、図９に示すように、積分器１１と、量子化器１２と、パルス幅変調器１３と、スイッチング回路１４ａ、１４ｂと、量子化器１２の出力を積分器１１の入力側に負帰還する帰還回路１７とを備え、２つで１対をなすスイッチング回路１４ａ、１４ｂの差動出力によりスピーカなどの負荷１５の両端子を駆動するようになっている。
この第２実施形態は、その基本的な構成は図１に示す第１実施形態と同様であるので、同一の構成要素には同一符号を付してその構成の説明は省略し、以下ではその構成が異なる点について説明する。

すなわち、第２実施形態では、図１に示すスイッチング回路１４に代えて、２つで１対をなすスイッチング回路１４ａ、１４ｂを備えている。
スイッチング回路１４ａ、１４ｂは、異なる比例係数でパルス幅変調された信号ごとに異なる値の電気的信号、例えば正電圧Ｖ１、正電圧Ｖ２、負電圧―Ｖ１、負電圧−Ｖ２に対応した電気的信号を、パルス幅変調信号２３ａ、２３ｂに従って負荷１５に与えるようになっている。

このような動作を、（スイッチング回路１４ａ出力）−（スイッチング回路１４ｂ出力）という標記をすると、上記４種の出力状態はそれぞれ、（Ｖ１−Ｖ０）、（Ｖ０−Ｖ１）、（Ｖ２−Ｖ０）、（Ｖ０−Ｖ２）というスイッチング出力で実現する。
これにより、第２実施形態では、図１に示す第１実施形態の場合に比べて２倍の大きな出力振幅が得られ、より大きな音を発生することができる。

図１０（Ａ）（Ｂ）は、図９に示すスイッチング回路１４ａ、１４ｂを、半導体基板上にＭＯＳトランジスタを用いて集積回路化する場合の具体的な構成について示す。
スイッチング回路１４ａは、図１０（Ａ）に示すように、Ｐ型のＭＯＳトランジスタ２４１、Ｎ型のＭＯＳトランジスタ２４２、２４３、ナンド回路２４４、２４５、およびイバータ回路２４６〜２４８から構成される。

ＭＯＳトランジスタ２４１、２４２は直列接続され、ＭＯＳトランジスタ２４１のソースに電源ＶＤＤが接続され、ＭＯＳトランジスタ２４２のソースに電源ＶＳＳが接続されている。
ＭＯＳトランジスタ２４１のゲートには、図５の信号選択・出力部１３２の出力信号２３ａと量子化器１２からの領域指示信号２６をインバータ回路２４６で反転させた信号とをナンド回路２４４で処理した信号が供給され、これによりＭＯＳトランジスタ２４１がオンオフ制御されるようになっている。

また、ＭＯＳトランジスタ２４２のゲートには、上記の出力信号２３ａをインバータ回路２４８で反転させた信号が供給され、これによりＭＯＳトランジスタ２４２がオンオフ制御されるようになっている。
ＭＯＳトランジスタ２４３は、ソースに電圧ＶＲが供給され、ドレインがＭＯＳトランジスタ２４１とＭＯＳトランジスタ２４２の共通接続部に接続されている。また、ＭＯＳトランジスタ２４３のゲートには、上記の出力信号２３ａと上記の領域指示信号２６とをナンド回路２４５で処理し、この処理した信号をインバータ回路２４７で反転させた信号が供給され、これによりＭＯＳトランジスタ２４３がオンオフ制御されるようになっている。

スイッチング回路１４ｂは、図１０（Ｂ）に示すように、Ｐ型のＭＯＳトランジスタ３４１、Ｎ型のＭＯＳトランジスタ３４２、３４３、ナンド回路３４４、３４５、およびイバータ回路３４６〜３４８から構成される。
ＭＯＳトランジスタ３４１、３４２は直列接続され、ＭＯＳトランジスタ３４１のソースに電源ＶＤＤが接続され、ＭＯＳトランジスタ３４２のソースに電源ＶＳＳが接続されている。

ＭＯＳトランジスタ３４１のゲートには、図５の信号選択・出力部１３２の出力信号２３ｂと量子化器１２からの領域指示信号２６をインバータ回路３４６で反転させた信号とをナンド回路３４４で処理した信号が供給され、これによりＭＯＳトランジスタ３４１がオンオフ制御されるようになっている。
また、ＭＯＳトランジスタ３４２のゲートには、上記の出力信号２３ｂをインバータ回路３４８で反転させた信号が供給され、これによりＭＯＳトランジスタ３４２がオンオフ制御されるようになっている。

ＭＯＳトランジスタ３４３は、ソースに電圧ＶＲが供給され、ドレインがＭＯＳトランジスタ３４１とＭＯＳトランジスタ３４２の共通接続部に接続されている。また、ＭＯＳトランジスタ３４３のゲートには、上記の出力信号２３ｂと上記の領域指示信号２６とをナンド回路３４５で処理し、この処理した信号をインバータ回路３４７で反転させた信号が供給され、これによりＭＯＳトランジスタ３４３がオンオフ制御されるようになっている。

このような構成からなるスイッチング回路１４ａ，１４ｂによれば、量子化分解能の粗い第２の領域でスイッチング出力する場合は、正電圧Ｖ２として、スイッチング回路１４ａはＭＯＳトランジスタ２４１がオンして正電源ＶＤＤを出力し、スイッチング回路１４ｂはＭＯＳトランジスタ３４２がオンして負電源ＶＳＳを出力する。
同様に負電圧−Ｖ２として、スイッチング回路１４ａはＭＯＳトランジスタ２４２がオンして負電源ＶＳＳを出力し、スイッチング回路１４ｂはＭＯＳトランジスタ３４１がオンして正電源ＶＤＤを出力する。

一方、量子化分解能の細かな第１の領域でスイッチング出力する場合は、正電圧Ｖ１として、スイッチング回路１４ａはＭＯＳトランジスタ２４３がオンして正電圧ＶＲを出力し、スイッチング回路１４ｂはＭＯＳトランジスタ３４２がオンして負電源ＶＳＳを出力する。同様に負電圧―Ｖ１として、スイッチング回路１４ａはＭＯＳトランジスタ２４２がオンして負電源ＶＳＳを出力し、スイッチング回路１４ｂはＭＯＳトランジスタ３４３がオンして正電圧ＶＲを出力する。
この第２実施形態では、正電圧ＶＲは負電源ＶＳＳに近い電圧とすることができるので、図１０（Ａ）（Ｂ）に示すように、スイッチはＮ型のＭＯＳトランジスタ２４３、３４３で構成した場合を図示してある。

（第３実施形態）
本発明のデジタルスイッチングアンプの第３実施形態の構成について、図１１を参照して説明する。
この第３実施形態は、図１１に示すように、積分器１１と、量子化器１２と、パルス幅変調器１３と、スイッチング回路１４と、スイッチング回路１４の出力を積分器１１の入力側に負帰還する帰還回路１７ａとを備え、スイッチング回路１４の出力によりスピーカなどの負荷１５を駆動するようになっている。
この第３実施形態は、その基本的な構成は図１に示す第１実施形態と同様であるので、同一の構成要素には同一符号を付してその構成の説明は省略し、以下ではその構成が異なる点について説明する。

すなわち、第３実施形態では、図１に示す帰還回路１７を図１１に示すように帰還回路１７ａに置き換えたものであり、帰還回路１７ａは、スイッチング回路１４の出力を積分器１１の入力側に負帰還する構成となっている。
図１に示す帰還回路１７では、入力信号２０がアナログ信号である場合には、デジタル信号である量子化器１２の出力２２をＤ／Ａ変換してアナログ信号にして積分器１１に帰還する必要があった。
しかし、図７に示す帰還回路１７ａでは、そのＤ／Ａ変換動作をパルス幅変調器１３とスイッチング回路１４を用いて実現しているので、帰還信号をスイッチング回路１４の出力をそのまま使用することができる。

（第４実施形態）
本発明のデジタルスイッチングアンプの第４実施形態の構成について、図１２を参照して説明する。
この第４実施形態は、図１２に示すように、積分器１１と、量子化器１２と、パルス幅変調器１３と、スイッチング回路１４ａ、１４ｂと、スイッチング回路１４ａ、１４ｂの出力を積分器１１の入力側に負帰還する帰還回路１７ｂとを備え、２つで１対をなすスイッチング回路１４ａ、１４ｂの差動出力によりスピーカなどの負荷１５の両端子を駆動するようになっている。

この第４実施形態は、その基本的な構成は図９に示す第２実施形態と同様であるので、同一の構成要素には同一符号を付してその構成の説明は省略し、以下ではその構成が異なる点について説明する。
すなわち、第４実施形態では、図９に示す帰還回路１７を図１２に示すように帰還回路１７ｂに置き換えたものであり、帰還回路１７ｂは、スイッチング回路１４ａ、１４ｂの出力を積分器１１の入力側に負帰還する構成となっている。

図９に示す帰還回路１７では、入力信号２０がアナログ信号である場合には、デジタル信号である量子化器１２の出力２２をＤ／Ａ変換してアナログ信号にして積分器１１に帰還する必要があった。
しかし、図１２に示す帰還回路１７ｂでは、そのＤ／Ａ変換動作をパルス幅変調器１３とスイッチング回路１４ａ、１４ｂを用いて実現しているので、帰還信号をスイッチング回路１４ａ、１４ｂの出力をそのまま使用することができる。

図１３は、図１２の積分器１１および帰還回路１７ｂの回路例を示し、破線で囲まれた部分が帰還回路１７ｂであり、それ以外の部分が積分器１１である。
積分器１１は、図１３に示すように、ＭＯＳトランジスタによるオペアンプ５１と、入力用のポリ抵抗素子５３と、２層のポリシリコン間に形成する容量素子である積分容量素子５４と、から構成される。

帰還回路１７ａは、図１３に示すように、スイッチング回路１４ａからの出力２４ａを反転させるための反転バッファ（この例では、オペアンプ５２、および抵抗素子５５、５６からなる）と、反転バッファの出力を帰還信号として積分器１１に供給するための帰還信号入力用抵抗素子５７と、スイッチング回路１４ｂからの出力２４ｂを積分器１１に供給するための帰還信号入力用抵抗素子５８とから構成される。
この第４実施形態では、帰還回路１７ｂが上記のように構成されるので、スイッチング回路１４ａ、１４ｂが差動出力２４ａ、２４ｂを行っている場合に、その差動出力２４ａ、２４ｂの差分信号を積分器１１の入力側に負帰還させることができる。

（その他）
本発明のデジタルスイッチングアンプでは、パルス幅変調信号が非アクティブな期間に直流的にゼロである電気的信号を負荷に印加することができる。この場合、第１実施形態または第３実施形態のように負荷がシングルエンドである場合は、負荷の接地端と同じ電圧を負荷に印加することもできるし、また第２実施形態または第４実施形態のように負荷を差動信号で駆動する場合は、負荷の両端子を、例えばＶＳＳなどの同じ電圧で駆動することができる。また、負荷に電気的信号を与えない、すなわちオープンにして負荷を駆動しないということで、直流的にゼロである電気的信号を負荷に印加することもできる。

また、本発明では、パルス幅変調器の出力するＰＷＭ変調信号のアクティブな期間は、連続な値をとることもできるし、予め設定された離散的な時間幅の何れかをとるようにすることもできる。
また、本発明では、スイッチング回路が負荷を駆動するにあたり、直接負荷を駆動することも、例えばローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ、イコライジング特性を有するフィルタ、ゲインを変更するフィルタ等のフィルタを介して負荷を駆動することも可能である。

また、本発明のいずれの実施形態でも適応可能であるが、第１実施形態で例にとって説明した、ゼロレベル近傍の量子化分解能を細かくとる場合に、この細かな領域でのパルス幅変調信号のアクティブな幅を一定にし、スイッチング回路でスイッチング出力するために複数用意してある電気的信号の値の各大きさにそれぞれの量子化値を対応させることで行っても良い。
すなわち、本発明は、積分器の出力のゼロレベル近傍では（図２の第１の領域）、パルス幅変調信号を一定にし、スイッチング回路のスイッチング出力するレベルを変えるということを行うことを含んでいる。

本発明の第１実施形態に係るデジタルスイッチングアンプの構成を示すブロック図である。その第１実施形態の動作を説明する各部の波形図である。積分器および帰還回路の具体的な構成を示す回路図である。量子化器の具体的な構成を示す回路図である。パルス幅変調器の具体的な構成を示す回路図である。ＰＷＭ信号発生器の出力波形例を示す図である。パルス幅変調器の入力と出力の関係などを示す説明図である。スイチング回路の具体的な構成を示す回路図である。本発明の第２実施形態に係るデジタルスイッチングアンプの構成を示すブロック図である。第２実施形態のスイッチング回路の具体的な構成を示す回路図である。本発明の第３実施形態に係るデジタルスイッチングアンプの構成を示すブロック図である。本発明の第４実施形態に係るデジタルスイッチングアンプの構成を示すブロック図である。第４実施形態の積分器および帰還回路の具体的な構成を示す回路図である。第１の従来例のデジタルスイッチングアンプの構成を示すブロック図である。第２の従来例のデジタルスイッチングアンプの構成を示すブロック図である。

符号の説明

１１積分回路
１２量子化器
１３パルス幅変調器
１４、１４ａ、１４ｂスイッチング回路
１５負荷
１７、１７ａ、１７ｂ帰還回路

Claims

入力信号を積分する積分器と、
前記積分器の出力信号を予め設定してある信号領域により異なる分解能で量子化する量子化器と、
前記量子化器で異なる分解能で量子化された信号ごとに異なる比例係数でパルス幅変調するパルス幅変調器と、
前記パルス幅変調器で異なる比例係数でパルス幅変調された信号ごとに異なる値の電気的信号を、パルス幅変調された信号に従って負荷に与えるスイッチング回路と、
前記量子化器の出力を前記積分器の入力側に負帰還する帰還回路と、
を備え、
前記パルス幅変調器は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記比例係数の値が最も大きい値となるように構成されており、
前記スイッチング回路は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記パルス幅変調信号のときに、負荷に与える電気的信号の値が最も小さい値となるように構成されており、
前記スイッチング回路が前記負荷に印加させる前記電気的信号の時間平均値は、前記パルス幅変調された信号のパルス幅の割合と前記電気的信号の値の積であり、この積の値は前記量子化器の出力の値と一次比例するようになっていることを特徴とするデジタルスイッチングアンプ。
入力信号を積分する積分器と、
前記積分器の出力信号を予め設定してある信号領域により異なる分解能で量子化する量子化器と、
前記量子化器で異なる分解能で量子化された信号ごとに異なる比例係数でパルス幅変調するパルス幅変調器と、
前記パルス幅変調器で異なる比例係数でパルス幅変調された信号ごとに異なる値の電気的信号を、パルス幅変調された信号に従って負荷に与えるスイッチング回路と、
前記スイッチング回路の出力を前記積分器の入力側に負帰還する帰還回路と、
を備え、
前記パルス幅変調器は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記比例係数の値が最も大きい値となるように構成されており、
前記スイッチング回路は、前記量子化器の最も細かな分解能で量子化する信号領域の量子化信号に対応する前記パルス幅変調信号のときに、負荷に与える電気的信号の値が最も小さい値となるように構成されており、
前記スイッチング回路が前記負荷に印加させる前記電気的信号の時間平均値は、前記パルス幅変調された信号のパルス幅の割合と前記電気的信号の値の積であり、この積の値は前記量子化器の出力の値と一次比例するようになっていることを特徴とするデジタルスイッチングアンプ。
前記量子化器は、ゼロレベル信号を意図する入力信号に対する出力が、その量子化器の最も細かな分解能で量子化する信号領域で得られるようになっていることを特徴とする請求項１または請求項２に記載のデジタルスイッチングアンプ。
前記スイッチング回路は、
前記パルス幅変調信号が非アクティブな期間に直流的にゼロである電気的信号を負荷に印加し、
前記量子化器の出力が正の極性であり前記パルス幅変調信号がアクティブな期間に用意された値の電気的信号を第１の極性で負荷に印加し、
前記量子化器の出力が負の極性であり前記パルス幅変調信号がアクティブな期間に用意された値の電気的信号を第１の極性の逆極性で負荷に印加することを特徴とする請求項１乃至請求項３のうちの何れか１の請求項に記載のデジタルスイッチングアンプ。
前記パルス幅変調信号のアクティブな期間は、あらかじめ設定された離散的な時間幅となっていることを特徴とする請求項１乃至請求項４のうちの何れか１の請求項に記載のデジタルスイッチングアンプ。
前記スイッチング回路は、負荷の片端子または両端子に直列に接続されたフィルタを介して負荷に電気的信号を与えるようになっていることを特徴とする請求項１乃至請求項５のうちの何れか１の請求項に記載のデジタルスイッチングアンプ。