JP4790649B2 - 半導体装置の製造方法 - Google Patents
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Description
特許文献1(特開平9−82691号公報)には、被エッチング層の開口面積率が大またはエッチングマスクが逆テーパ形状の場合にはエッチングガスの滞留時間を短くし、逆の場合にはエッチングガスの滞留時間を長くする技術が記載されている。これにより、被エッチング層の開口面積率やエッチングマスクのテーパ角度に依存する寸法変換差を低減することができるとされている。
半導体基板上に形成された処理対象の絶縁膜上に、反射防止膜と上層レジスト膜とをこの順で積層し、所定パターンを有するマスクを用いて前記上層レジスト膜を露光および現像して開口部を形成する工程と、前記上層レジスト膜をマスクとしてフッ素系ガスを含む第1のエッチングガスを用いて前記反射防止膜をエッチングする工程と、前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程と、により前記処理対象の絶縁膜に配線溝またはビアホールである凹部を形成する工程を含み、当該工程を繰り返して複数の前記絶縁膜にパターンの異なる前記凹部を形成して多層配線構造を形成する半導体装置の製造方法であって、
各前記凹部を形成する工程において、前記反射防止膜をエッチングする工程におけるエッチング条件のうち、前記上層レジスト膜に開口部を形成する工程において前記上層レジスト膜を露光および現像したときの前記上層レジスト膜の前記開口部の寸法幅L1に対する前記絶縁膜に形成される前記凹部の寸法幅L2の寸法シフト量Δ(L2−L1)と相関関係を有する一のエッチング条件の値を、前記上層レジスト膜に形成される前記開口部の開口率が大きいほど前記寸法シフト量Δ(L2−L1)が小さくなるように前記開口率に応じて変動させて前記反射防止膜をエッチングする半導体装置の製造方法が提供される。これにより、各前記凹部を形成する工程において、前記複数の絶縁膜の前記開口率が異なる場合でも、前記寸法シフト量Δ(L2−L1)が所定範囲内となるように、前記一のエッチング条件の値を、前記上層レジスト膜に形成される前記開口部の開口率が大きいほど前記寸法シフト量Δ(L2−L1)が小さくなるように前記開口率に応じて変動させることができる。
前記上層レジスト膜に開口部を形成する工程において、前記絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層する前に、前記絶縁膜上に下層レジスト膜と中間絶縁膜とをこの順で積層し、当該中間絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層し、
前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程は、前記上層レジスト膜および前記反射防止膜をマスクとして前記中間絶縁膜をエッチングする工程と、前記中間絶縁膜をマスクとして前記下層レジスト膜をエッチングする工程と、前記下層レジスト膜をマスクとして前記処理対象の絶縁膜をエッチングする工程と、を含むことができる。ここで、中間絶縁膜は、SiO2膜とすることができる。
半導体基板上に形成された処理対象の絶縁膜上に、反射防止膜と上層レジスト膜とをこの順で積層し、所定パターンを有するマスクを用いて前記上層レジスト膜を露光および現像して開口部を形成する工程と、前記上層レジスト膜をマスクとしてフッ素系ガスを含む第1のエッチングガスを用いて前記反射防止膜をエッチングする工程と、前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程と、により前記処理対象の絶縁膜に配線溝またはビアホールである凹部を形成する工程を含み、当該工程を繰り返して複数の前記絶縁膜にパターンの異なる前記凹部を形成して多層配線構造を形成する半導体装置の製造手順を制御する制御システムであって、
前記反射防止膜をエッチングする工程におけるエッチング条件のうち、前記上層レジスト膜に開口部を形成する工程において前記上層レジスト膜を露光および現像したときの前記開口部の寸法幅L1に対する前記絶縁膜に形成される前記凹部の寸法幅L2の寸法シフト量Δ(L2−L1)と相関関係を有する一のエッチング条件の値と、前記上層レジスト膜に形成される前記開口部の開口率とを、前記開口率が大きいほど前記寸法シフト量Δ(L2−L1)が小さくなるように対応付けて記憶する対応テーブルを記憶する記憶部と、
前記多層配線構造の各前記複数の絶縁膜毎に、前記開口率を取得する開口率データ取得部と、
前記多層配線構造の各前記複数の絶縁膜毎に、前記開口率データ取得部が取得した前記開口率に基づき、前記記憶部の前記対応テーブルを参照して、前記開口率に対応付けられた前記エッチング条件の値を決定する条件決定部と、
を含む制御システムが提供される。
半導体装置100は、半導体基板102と、半導体基板102上に、絶縁膜104、第1の層間絶縁膜106、エッチング阻止膜110、および第2の層間絶縁膜111がこの順で積層された多層構造とを含む。第2の層間絶縁膜111は、たとえばSiOC膜等である低誘電率膜112と、たとえばSiO2膜等である保護絶縁膜114とを含む。第1の層間絶縁膜106には、下層配線108が形成されている。また、図示していないが、半導体基板102表面にはトランジスタ等の素子が形成されている。さらに、各層は単一層とは限らず、多層構造とすることができる。
本実施の形態において、実際に半導体装置100を製造する前に、図1(b)を参照して説明した反射防止膜120のエッチング条件のうち、底部寸法シフト量ΔCD(L2−L1)と相関関係を有するエッチング条件の値と底部寸法シフト量ΔCD(L2−L1)との相関関係データを取得しておく(S100)。
なお、図19は、高周波電力の印加電圧(トップパワー)を変化させて反射防止膜120のエッチングを行った場合の、トップパワーと底部寸法シフト量ΔCD(L2−L1)との関係を示す図である。ここで、他の条件は、ウェハを載せるステージ温度20℃:チャンバの圧力150mTorr:バイアスパワー500Wで固定した。また、エッチングガスとしては、CF4単独のガスを用い、流量は400sccmに固定した。図19から、トップパワーを変化させても、底部寸法シフト量ΔCD(L2−L1)、すなわち、配線溝142の底部寸法幅L2が変化しないことがわかる。
(i)このような条件では反射防止膜120の開口部の寸法自体が変化していない、または
(ii)反射防止膜120の開口部の寸法は変化したが、反射防止膜120の開口部の寸法の変化だけでは、反射防止膜120の下層の中間絶縁膜118等の膜の開口寸法に影響を及ぼさない、
等があげられる。
102 半導体基板
104 絶縁膜
106 第1の層間絶縁膜
108 下層配線
110 エッチング阻止膜
111 第2の層間絶縁膜
112 低誘電率膜
114 保護絶縁膜
115 多層レジスト膜
116 下層レジスト膜
118 中間絶縁膜
120 反射防止膜
122 上層レジスト膜
130 開口部
132 上層配線
140 デュアルダマシン溝
142 配線溝
144 ビアホール
200 半導体装置
204 反射防止膜
206 レジスト膜
210 開口部
212 上層配線
220 配線溝
300 エッチング条件制御システム
302 開口率データ取得部
304 条件決定部
306 レチクル情報記憶部
308 条件記憶部
400 エッチング装置
Claims (11)
- 半導体基板上に形成された処理対象の絶縁膜上に、反射防止膜と上層レジスト膜とをこの順で積層し、所定パターンを有するマスクを用いて前記上層レジスト膜を露光および現像して開口部を形成する工程と、前記上層レジスト膜をマスクとしてフッ素系ガスを含む第1のエッチングガスを用いて前記反射防止膜をエッチングする工程と、前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程と、により前記処理対象の絶縁膜に配線溝またはビアホールである凹部を形成する工程を含み、当該工程を繰り返して複数の前記絶縁膜にパターンの異なる前記凹部を形成して多層配線構造を形成する半導体装置の製造方法であって、
各前記凹部を形成する工程において、前記反射防止膜をエッチングする工程におけるエッチング条件のうち、前記上層レジスト膜に開口部を形成する工程において前記上層レジスト膜を露光および現像したときの前記上層レジスト膜の前記開口部の寸法幅L1に対する前記絶縁膜に形成される前記凹部の寸法幅L2の寸法シフト量Δ(L2−L1)と相関関係を有する一のエッチング条件の値を、前記上層レジスト膜に形成される前記開口部の開口率が大きいほど前記寸法シフト量Δ(L2−L1)が小さくなるように前記開口率に応じて変動させて前記反射防止膜をエッチングする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記反射防止膜をエッチングする工程における、前記寸法シフト量Δ(L2−L1)と相関関係を有する前記一のエッチング条件は、前記第1のエッチングガスに含まれる一の成分ガスの流量、前記半導体基板を載せるステージの温度、エッチングを行うチャンバ内の圧力、またはバイアスパワーである半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1のエッチングガスはCF4を含み、
前記反射防止膜をエッチングする工程における、前記寸法シフト量Δ(L2−L1)と相関関係を有する前記一のエッチング条件はCF4の流量であって、前記上層レジスト膜に形成される前記開口率が大きいほどCF4の流量を低くして前記反射防止膜をエッチングする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記第1のエッチングガスは、CF4単独のガスである半導体装置の製造方法。 - 請求項1から4いずれかに記載の半導体装置の製造方法において、
前記上層レジスト膜に開口部を形成する工程において、前記絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層する前に、前記絶縁膜上に下層レジスト膜と中間絶縁膜とをこの順で積層し、当該中間絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層し、
前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程は、前記上層レジスト膜および前記反射防止膜をマスクとして前記中間絶縁膜をエッチングする工程と、前記中間絶縁膜をマスクとして前記下層レジスト膜をエッチングする工程と、前記下層レジスト膜をマスクとして前記処理対象の絶縁膜をエッチングする工程と、を含む半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
前記中間絶縁膜をエッチングする工程において、前記中間絶縁膜を、前記処理対象の絶縁膜をエッチングする工程における条件よりもイオン性が低い条件でエッチングする半導体装置の製造方法。 - 請求項5または6に記載の半導体装置の製造方法において、
前記反射防止膜をエッチングする工程において、前記反射防止膜を、前記処理対象の絶縁膜をエッチングする工程における条件よりもイオン性が低い条件でエッチングする半導体装置の製造方法。 - 請求項5から7いずれかに記載の半導体装置の製造方法において、
前記中間絶縁膜は、SiO2膜である半導体装置の製造方法。 - 請求項1から8いずれかに記載の半導体装置の製造方法において、
前記上層レジスト膜は、ArFエキシマレーザを光源とするリソグラフィで用いられるレジスト膜とすることができ、
前記上層レジスト膜に開口部を形成する工程において、ArFエキシマレーザを光源とするリソグラフィで前記上層レジスト膜に前記開口部を形成する半導体装置の製造方法。 - 請求項1から9いずれかに記載の半導体装置の製造方法において、
予め、前記凹部を形成する工程において前記反射防止膜をエッチングする際の前記一のエッチング条件の値を異ならせた複数の条件で複数の処理対象の絶縁膜にそれぞれ同じパターンの前記凹部を形成した場合の、前記一のエッチング条件の値と前記寸法シフト量Δ(L2−L1)との相関関係データを取得しておき、各前記凹部を形成する工程において、前記開口率と前記相関関係データとに基づき、前記開口率が高いほど前記相関関係データにおいて前記凹部の幅が狭くなるように前記一のエッチング条件の値を変動させて前記反射防止膜をエッチングする半導体装置の製造方法。 - 請求項1から9いずれかに記載の半導体装置の製造方法において、
予め、前記一のエッチング条件の値と前記開口率とを、前記開口率が大きいほど前記寸法シフト量Δ(L2−L1)が小さくなるように対応付けて記憶する対応テーブルを取得しておき、各前記凹部を形成する工程において、前記開口率と前記対応テーブルとに基づき、前記開口率に対応付けられた前記エッチング条件の値で前記反射防止膜をエッチングする半導体装置の製造方法。
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