[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4790649B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4790649B2
JP4790649B2 JP2007068584A JP2007068584A JP4790649B2 JP 4790649 B2 JP4790649 B2 JP 4790649B2 JP 2007068584 A JP2007068584 A JP 2007068584A JP 2007068584 A JP2007068584 A JP 2007068584A JP 4790649 B2 JP4790649 B2 JP 4790649B2
Authority
JP
Japan
Prior art keywords
film
etching
semiconductor device
manufacturing
resist film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007068584A
Other languages
English (en)
Other versions
JP2008235332A (ja
Inventor
英高 南部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007068584A priority Critical patent/JP4790649B2/ja
Priority to US12/073,235 priority patent/US7704877B2/en
Priority to CN200810086140XA priority patent/CN101266943B/zh
Publication of JP2008235332A publication Critical patent/JP2008235332A/ja
Application granted granted Critical
Publication of JP4790649B2 publication Critical patent/JP4790649B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法および制御システムに関する。
近年の半導体素子では、配線における信号伝搬の遅延が素子動作を律速している。配線における信号伝搬の遅延定数は配線抵抗と配線間容量との積で表される。そのため、素子動作を高速化するために、層間絶縁膜には従来のシリコン酸化膜(SiO)よりも比誘電率の小さい低誘電率材料が、配線には比抵抗値の小さい銅(Cu)が用いられるようになっている。
配線材料として銅を用いた多層配線はダマシン法(damascene process)で形成される。ダマシン法では、所定パターンが形成されたレジスト膜をマスクとしてエッチングにより層間絶縁膜に配線溝やビアホール等の凹部を形成し、当該凹部内にバリアメタル膜を堆積し、さらに凹部を銅膜で埋め込んだ後、凹部外部に露出した銅膜およびバリアメタル膜をCMP(化学機械研磨法:chemical mechanical polishing)で除去することにより銅配線または銅ビアが形成される。
このようなダマシン法では、トランジスタの動作タイミングや駆動電圧を設計通りに制御するために、半導体基板上の同じ寸法で設計された配線抵抗を等しくすることが求められる。そのため、配線やビアの寸法を設計通りに形成する必要がある。ダマシン法では、上述したように、凹部に銅膜を埋め込むことにより配線またはビアが形成されるため、寸法制御を良好にするためには、凹部の断面積を均一にすることが必要である。すなわち、凹部幅と凹部深さの高精度加工が求められる。
しかし、多層配線構造の場合、層毎にパターンの開口率(層全面積に対する、配線またはビアが占める面積の割合。データ率ともいう。)が異なる。たとえば、大電流を扱う電源配線等の割合が多い上層では、下層よりもパターンの開口率が大きい方向に推移する傾向が強い。また、製品による違いも考慮すると基板上のパターンの開口率は、約20〜80%の範囲で変動する。
従来、パターンの開口率が変わると、幅が同じであるマスクパターンを用いていても、形成される凹部の幅が変動するという問題があった。多層配線構造において設計通りの配線パターンを形成するためには、パターンの開口率が異なる場合でも寸法変動が生じない加工プロセスを構築する必要がある。
従来、エッチング層の開口面積率に応じた寸法変化を補正する技術として、特許文献1〜3に示したものがある。
特許文献1(特開平9−82691号公報)には、被エッチング層の開口面積率が大またはエッチングマスクが逆テーパ形状の場合にはエッチングガスの滞留時間を短くし、逆の場合にはエッチングガスの滞留時間を長くする技術が記載されている。これにより、被エッチング層の開口面積率やエッチングマスクのテーパ角度に依存する寸法変換差を低減することができるとされている。
特許文献2(特開平9−326382号公報)には、エッチング開口面積に応じてエッチングパラメータを決定してエッチングを行う技術が記載されている。当該文献には、アルミ合金バルク部分をエッチングする際に、エッチング面積が大きくなるに従って、塩素流量を低く抑えることが記載されている。
特許文献3(特開2004−311972号公報)には、エッチング対象物のパターン開口率に応じた表面積を持つフォーカスリングを用いてドライエッチングすることにより、フッ素ラジカルのスカベンジ量を制御することにより、形成しようとするパターンに関係なく、寸法シフト量を抑制できかつ所望のエッチング形状が得られるドライエッチングを可能とすることが記載されている。
ところで、半導体装置の微細化が進むにつれ、フォトレジストを用いたエッチング技術においても、微細加工が必要となってきている。微細な加工ができる方法として三層レジスト法が知られている。三層レジスト法では、まず、微細加工したい基板の上に厚い下層レジスト層を塗布する。次に、下層レジスト層上に中間膜を形成する。その上に、たとえばArF用のレジスト膜等の上層レジスト層を塗布し、この上層レジストを露光し、現像して加工用マスクとする。目ずれ等が発生した場合、上層レジスト層のみをOアッシングや有機溶媒等により剥離・除去して上層レジスト層を再度形成して露光・現像するという処理が行われる。特許文献4(特開平7−183194号公報)には、下層レジスト層エッチング時の寸法変換差、パターン形状を改良するために、高密度プラズマによるプラズマCVD法で形成した中間膜パターンを三層レジストの中間膜とする技術が記載されている。ここで、中間膜として、低温CVD法で作成したSiO膜が用いられている。
特許文献5(特開2006−32908号公報)には、ArFレジストであるマスク層を介して有機系反射防止膜のエッチングを行う際に、プラズマを発生させるために印加する高周波電力の印加電圧を変化させることによって、反射防止膜に形成される開口部の開口寸法を制御する技術が記載されている。これにより、有機系反射防止膜の開口寸法をエッチング前のマスク層の開口パターンの開口寸法より小さくすることができる、とされている。また、ウェハの中央部におけるマスク層の最上部の開口径(トップCD)に対する反射防止膜の底部の開口径(ボトムCD)のシフト量をCDシフトとして、有機系反射防止膜のエッチングを行う際に、プラズマを発生させるために印加する高周波電力の印加電圧を変化させることにより、CDシフトが生じることが記載されている。
特開平9−82691号公報 特開平9−326382号公報 特開2004−311972号公報 特開平7−183194号公報 特開2006−32908号公報
しかし、引用文献3に記載の技術では、開口率が異なる層を処理する度に、真空装置であるプロセスチャンバを開放し、フォーカスリングの取り付け直しが必要になる。チャンバの大気開放から真空定常状態への復帰には長い時間がかかり、いわゆるダウンタイムが増大するため装置の使用効率が大幅に悪化してしまう。
また、上記特許文献1および2に記載の技術では、最終製品に含まれる処理対象の膜(たとえば特許文献1の高融点金属ポリサイド層5、特許文献2のSiO膜)をエッチングする際のエッチング条件を異ならせることにより、エッチング層の開口面積率に応じた寸法変化を補正している。しかし、本発明者の検討によれば、ダマシン法で配線溝を形成する際には、配線溝を形成する対象の層間絶縁膜をエッチングする際のエッチング条件を制御してパターンの開口率に応じた寸法変化を補正しようとしても、寸法変化を制御よく補正するのが困難であった。
また、特許文献5では、製造工程中に存在する材料であり、最終製品には含まれない反射防止膜の開口寸法を制御することが記載されているが、最終製品の電気特性を良好に維持するためには、最終製品に含まれる材料の寸法が重要となる。反射防止膜の開口寸法を所望の値に制御できたとしても、最終製品に含まれる材料の寸法が所望の値に制御できるとは限らない。図19を参照して後述するように、高周波電力の印加電圧(トップパワー)を変化させても、最終製品に含まれる処理対象の層間絶縁膜における寸法制御が行えなかった。
本発明によれば、
半導体基板上に形成された処理対象の絶縁膜上に、反射防止膜と上層レジスト膜とをこの順で積層し、所定パターンを有するマスクを用いて前記上層レジスト膜を露光および現像して開口部を形成する工程と、前記上層レジスト膜をマスクとしてフッ素系ガスを含む第1のエッチングガスを用いて前記反射防止膜をエッチングする工程と、前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程と、により前記処理対象の絶縁膜に配線溝またはビアホールである凹部を形成する工程を含み、当該工程を繰り返して複数の前記絶縁膜にパターンの異なる前記凹部を形成して多層配線構造を形成する半導体装置の製造方法であって、
各前記凹部を形成する工程において、前記反射防止膜をエッチングする工程におけるエッチング条件のうち、前記上層レジスト膜に開口部を形成する工程において前記上層レジスト膜を露光および現像したときの前記上層レジスト膜の前記開口部の寸法幅Lに対する前記絶縁膜に形成される前記凹部の寸法幅Lの寸法シフト量Δ(L−L)と相関関係を有する一のエッチング条件の値を、前記上層レジスト膜に形成される前記開口部の開口率が大きいほど前記寸法シフト量Δ(L−L)が小さくなるように前記開口率に応じて変動させて前記反射防止膜をエッチングする半導体装置の製造方法が提供される。これにより、各前記凹部を形成する工程において、前記複数の絶縁膜の前記開口率が異なる場合でも、前記寸法シフト量Δ(L−L)が所定範囲内となるように、前記一のエッチング条件の値を、前記上層レジスト膜に形成される前記開口部の開口率が大きいほど前記寸法シフト量Δ(L−L)が小さくなるように前記開口率に応じて変動させることができる。
本発明者は、上層レジスト膜をArF用のレジスト膜等イオンの衝突等による衝撃に弱い材料により構成した場合、上層レジスト膜をマスクとしたエッチングを行う際にイオン性が低い条件(チャンバ内の圧力大、トップパワー小、バイアスパワー小)でエッチングする必要があるため、開口率に基づく寸法変動がとくに大きく生じることを見出した。また、本発明者は、種々の検討を行った結果、このような寸法変動は、SiO膜等の絶縁膜をエッチングする際に生じやすいことを見出した。たとえば、凹部を形成する処理対象の絶縁膜上に上層レジスト膜を単層で形成して上層レジスト膜をマスクとして処理対象の絶縁膜をエッチングする場合は、当該絶縁膜に開口率に基づく寸法変動が生じやすい。また、後述するように、凹部を形成する処理対象の絶縁膜上に、下層レジスト膜、中間絶縁膜および上層レジスト膜により構成される多層レジスト膜を形成してエッチングする場合、上層レジスト膜をマスクとして中間絶縁膜をエッチングする際に、中間絶縁膜に開口率に基づく寸法変動が生じやすい。
本発明者は、このような寸法変動が生じやすい絶縁膜(中間絶縁膜を含む)をエッチングする際ではなく、当該絶縁膜をエッチングする前に、当該絶縁膜をエッチングする際の寸法変動量を見越して逆補正を行っておくことにより、パターンの開口率が異なる場合でも寸法変動を抑制できることを見出した。このような逆補正は、最終製品に含まれることになる絶縁膜に形成される凹部の寸法幅Lの上層レジスト膜に開口部を形成する工程において上層レジスト膜を露光および現像したときの上層レジスト膜の開口部の寸法幅Lに対する寸法シフト量Δ(L−L)を基準として、当該寸法シフト量と相関関係を有する一のエッチング条件の値を制御することにより行うことができる。これにより、最終製品に含まれる処理対象の絶縁膜の寸法変化を精度よく補正することができる。
図4を参照して後述するように、エッチング条件を一定とすると、開口率が大きいほど寸法シフト量Δ(L−L)が大きくなる。そのため、開口率に応じて、開口率が大きいほど、寸法シフト量Δ(L−L)が小さくなるようなエッチング条件で反射防止膜をエッチングすることにより、パターンの開口率が異なる場合でも寸法変動を抑制することができる。
以上のような知見に基づき、本発明者は、反射防止膜のエッチング条件の中で、第1のエッチングガスに含まれる一の成分ガスの流量、半導体基板を載せるステージの温度、エッチングを行うチャンバ内の圧力、またはバイアスパワー等の値が、寸法シフト量Δ(L−L)と相関関係を有することを見出した。とくに、第1のエッチングガスとしてCFガスを用いた場合に、CFガスの流量が寸法シフト量Δ(L−L)と良好な相関関係を有することを見出した。そのため、開口率が大きいほどCFの流量を低くして反射防止膜をエッチングすることにより、パターンの開口率が変動しても加工後の寸法が変化しないようにすることができる。
本発明の半導体装置の製造方法において、
前記上層レジスト膜に開口部を形成する工程において、前記絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層する前に、前記絶縁膜上に下層レジスト膜と中間絶縁膜とをこの順で積層し、当該中間絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層し、
前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程は、前記上層レジスト膜および前記反射防止膜をマスクとして前記中間絶縁膜をエッチングする工程と、前記中間絶縁膜をマスクとして前記下層レジスト膜をエッチングする工程と、前記下層レジスト膜をマスクとして前記処理対象の絶縁膜をエッチングする工程と、を含むことができる。ここで、中間絶縁膜は、SiO膜とすることができる。
このように、下層レジスト膜、中間絶縁膜および上層レジスト膜により構成される多層レジスト膜を用いた場合、上層レジスト膜をマスクとして、中間絶縁膜をエッチングする際に、開口率に基づく寸法変動がとくに大きく生じることが本発明者の検討により明らかになった。上層レジスト膜はArF用のレジスト膜等イオンの衝突等による衝撃に弱い材料により構成されるため、上層レジスト膜をマスクとしてエッチングする際には、イオン性が低い条件でエッチングする必要がある。上述したように、この段階で、開口率に基づく寸法変動がとくに大きく生じる。一方、層間絶縁膜のエッチング時には、下層レジスト層がマスクとなっており、イオン性が高い条件(チャンバ内の圧力小、トップパワー大、バイアスパワー大)でエッチングを行うことができるため、この段階では開口率に基づく寸法変動はほとんど生じない。そのため、上層レジスト膜をマスクとして中間絶縁膜をエッチングする前に、中間絶縁膜をエッチングする際の寸法変動量を見越して逆補正を行っておくことにより、中間絶縁膜の寸法変動を抑制することができ、その後の工程でもそのまま寸法変動を抑制した状態を保つことができる。
本発明によれば、
半導体基板上に形成された処理対象の絶縁膜上に、反射防止膜と上層レジスト膜とをこの順で積層し、所定パターンを有するマスクを用いて前記上層レジスト膜を露光および現像して開口部を形成する工程と、前記上層レジスト膜をマスクとしてフッ素系ガスを含む第1のエッチングガスを用いて前記反射防止膜をエッチングする工程と、前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程と、により前記処理対象の絶縁膜に配線溝またはビアホールである凹部を形成する工程を含み、当該工程を繰り返して複数の前記絶縁膜にパターンの異なる前記凹部を形成して多層配線構造を形成する半導体装置の製造手順を制御する制御システムであって、
前記反射防止膜をエッチングする工程におけるエッチング条件のうち、前記上層レジスト膜に開口部を形成する工程において前記上層レジスト膜を露光および現像したときの前記開口部の寸法幅Lに対する前記絶縁膜に形成される前記凹部の寸法幅Lの寸法シフト量Δ(L−L)と相関関係を有する一のエッチング条件の値と、前記上層レジスト膜に形成される前記開口部の開口率とを、前記開口率が大きいほど前記寸法シフト量Δ(L−L)が小さくなるように対応付けて記憶する対応テーブルを記憶する記憶部と、
前記多層配線構造の各前記複数の絶縁膜毎に、前記開口率を取得する開口率データ取得部と、
前記多層配線構造の各前記複数の絶縁膜毎に、前記開口率データ取得部が取得した前記開口率に基づき、前記記憶部の前記対応テーブルを参照して、前記開口率に対応付けられた前記エッチング条件の値を決定する条件決定部と、
を含む制御システムが提供される。
上記構成により、パターンの開口率が変動しても加工後の寸法が変化しないようにすることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、複数の絶縁膜にパターンの異なる配線溝またはビアホールを形成して多層配線構造を形成する際に、パターンの違いに関わらず、配線幅またはビア幅を均等にすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1から図3は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
半導体装置100は、半導体基板102と、半導体基板102上に、絶縁膜104、第1の層間絶縁膜106、エッチング阻止膜110、および第2の層間絶縁膜111がこの順で積層された多層構造とを含む。第2の層間絶縁膜111は、たとえばSiOC膜等である低誘電率膜112と、たとえばSiO膜等である保護絶縁膜114とを含む。第1の層間絶縁膜106には、下層配線108が形成されている。また、図示していないが、半導体基板102表面にはトランジスタ等の素子が形成されている。さらに、各層は単一層とは限らず、多層構造とすることができる。
次に、このような構造において、第2の層間絶縁膜111に、下層配線108に接続されるダマシン配線構造を形成する。まず、エッチング阻止膜110を下層配線108上に残したまま、第2の層間絶縁膜111にビアホールを形成する。
その後、第2の層間絶縁膜111上に、配線溝を形成するためのレジスト膜を形成する。本実施の形態においては、下層レジスト膜116、中間絶縁膜118、および上層レジスト膜122により構成される多層レジスト膜115を用いる。また、多層レジスト膜115は、中間絶縁膜118と上層レジスト膜122との間に形成された反射防止膜120をさらに含む。
上層レジスト膜122は、ArFエキシマレーザを光源とするリソグラフィで用いられるレジスト膜とすることができる。上層レジスト膜122は、三層レジスト法等の多層レジスト膜において通常用いられる上層レジスト膜と同様の材料により構成することができ、たとえば化学増幅型のレジスト膜とすることができる。下層レジスト膜116は、上層レジスト膜122よりもイオンの衝突等による衝撃に強い材料により構成することができる。下層レジスト膜116は、たとえばi線レジスト膜とすることができる。下層レジスト膜116は、三層レジスト法等の多層レジスト膜において通常用いられる下層レジスト膜と同様の材料により構成することができ、たとえばノボラック型ポジ型レジスト、ポリイミド樹脂や熱硬化性フェノール等により構成することができる。中間絶縁膜118は、たとえばSiO膜とすることができる。反射防止膜120は、たとえば芳香族ポリエステル系の材料により構成することができる。
反射防止膜120上に上層レジスト膜122を形成した後、マスクを用いて上層レジスト膜122をArFエキシマレーザで露光し、上層レジスト膜122に配線溝を形成するための開口部130を形成する。図1(a)は、この状態を示す図である。
つづいて、上層レジスト膜122をマスクとして、反射防止膜120をエッチングする(図1(b))。反射防止膜120をエッチングするガス(第1のエッチングガス)は、フッ素系ガスを含むことができる。また、ArF用のレジスト膜は、イオンの衝突等による衝撃に弱いため、反射防止膜120をエッチングするガスとしては、エッチング中にガスの解離によって生成するデポジションでレジストを保護し、かつレジストを叩く効果を有するスパッタ性が小さいガス系の選択が望まれる。このようなガスとして、本実施の形態において反射防止膜120のエッチングガスとしては、実質的にCFガスのみを含むCF単独のガスを用いることができる。ここで、実質的にCFガスのみを含むガスとは、CFガス以外のガスの濃度がエッチング特性に影響を与えないレベル以下であるものをいう。CF単独のガスを用いることにより、上層レジスト膜122を保護するとともに、反射防止膜120を保護して反射防止膜120のラフネスの増大を抑制することができる。また、ArF用のレジスト膜をマスクとしてエッチングを行う場合は、イオン性の低い条件でエッチングを行う必要がある。たとえば、トップパワーは、1000W以下とすることができる。このようにすれば、ArF用のレジスト膜のラフネスの増大を抑制することができ、エッチング後の形状を良好に保つことができる。
次いで、上層レジスト膜122および反射防止膜120をマスクとして、中間絶縁膜118をエッチングする(図1(c))。ここで、エッチングガスとしては、CF/Ar混合ガスを用いることができる。
その後、上層レジスト膜122、反射防止膜120、および中間絶縁膜118をマスクとして、下層レジスト膜116をエッチングする(図2(a))。このとき、エッチングガスとしては、N/O混合ガスを用いることができる。なお、下層レジスト膜116がエッチングされる過程で上層レジスト膜122および反射防止膜120もエッチングされてもよい。このような場合でも、中間絶縁膜118がマスクとして機能するため、下層レジスト膜116に上層のパターンを精度よく転写することができる。
つづいて、中間絶縁膜118および下層レジスト膜116をマスクとして、保護絶縁膜114および低誘電率膜112を順次エッチングする(図2(b))。このとき、下層レジスト膜116は、上層レジスト膜122よりもイオンの衝突等による衝撃に強い材料により構成されているため、反射防止膜120や中間絶縁膜118等をエッチングする際の条件よりもイオン性が高い条件でエッチングすることができる。保護絶縁膜114および低誘電率膜112をエッチングするエッチングガスとしては、CF/CHF/Ar/O混合ガスを用いることができる。なお、保護絶縁膜114および低誘電率膜112がエッチングされる過程で、中間絶縁膜118もエッチングされるが、下層レジスト膜116がマスクとして機能するため、保護絶縁膜114および低誘電率膜112に上層のパターンを精度よく転写することができる。
次いで、Oアッシングにより、下層レジスト膜116を除去する(図3(a))。その後、たとえばCF/O混合ガスをエッチングガスとして用いて、エッチング阻止膜110を除去し、下層配線108表面を露出させる(図3(b))。これにより、下層配線108に接続されたデュアルダマシン溝140(配線溝142およびビアホール144)が形成される。つづいて、デュアルダマシン溝140内に配線材料を埋め込み、デュアルダマシン溝140外部に露出した配線材料をCMPで除去することにより、上層配線132が形成される(図3(c))。
上述したように、従来、上層レジスト膜122の層全面積に占める開口部130がしめる面積の割合(以下、開口率という)に応じて、上層レジスト膜122のパターンを第2の層間絶縁膜111に転写したときに、開口部130の底部寸法幅L(寸法幅L)(図1(a)参照)と配線溝142の底部寸法幅L(寸法幅L)(図3(b)参照)との底部寸法シフト量ΔCD(L−L)(寸法シフト量Δ(L−L))が変動するという課題があった。上述したように、本発明者は、反射防止膜をエッチングする工程におけるエッチング条件を制御することにより、この後に生じる中間絶縁膜118への寸法変動量を見越した逆補正が行われることになり、最終的な底部寸法シフト量ΔCD(L−L)の変動を低減することができることを見出した。すなわち、本発明者は、反射防止膜をエッチングする工程におけるエッチング条件のうち、底部寸法シフト量ΔCD(L−L)と相関関係を有する一のエッチング条件を、開口率が大きいほど底部寸法シフト量ΔCD(L−L)が小さくなるように開口率に応じて変動させて反射防止膜をエッチングすることにより、底部寸法シフト量ΔCD(L−L)の変動を低減することができることを見出した。
また、本発明者は、とくに、反射防止膜120をCF単独のガスでエッチングする際に、エッチングガス(CF単独のガス)の流量が底部寸法シフト量ΔCD(L−L)と良好な相関関係を有し、エッチングガスの流量を制御することにより、複数の絶縁膜にパターンの異なる配線溝またはビアホールを形成して多層配線構造を形成する際に、パターンの違いに関わらず、配線幅またはビア幅を均等にすることができることを見出した。以下、具体例を説明する。
図4は、図1から図3を参照して説明した第2の層間絶縁膜111にデュアルダマシン溝140を形成する手順において、開口率を変化させた場合の底部寸法シフト量ΔCD(L−L)を示す図である。ここで、エッチング条件はすべて一定とした。図4に示すように、開口率が高くなるほど底部寸法シフト量ΔCD(L−L)がプラスにシフトしている。開口部130の底部寸法幅Lは略一定であるため、開口率が高くなるほど、配線溝142の底部寸法幅Lが大きくなっていることがわかる。
図5は、開口率の変動によって、配線溝142の底部寸法幅Lが変動するメカニズムを示す図である。開口率大の場合は、表面に露出する上層レジスト膜122の面積が減少する。この時、エッチング中に上層レジスト膜122との反応によって生成するデポジションが少なくなるため、エッチング対象部分(反射防止膜120および中間絶縁膜118)のテーパ角が小さくなり、結果として溝の底部寸法が大きくなる。この寸法が下層に反映されるため、配線溝142の底部寸法幅Lも大きくなると考えられる。一方、開口率小の場合、エッチング中のデポジション量が増え、エッチング対象部のテーパ角が大きくなるため、溝の底部寸法が小さくなる。この寸法が下層に反映されるため、配線溝142の底部寸法幅Lも小さくなると考えられる。このような変動は、上層レジスト膜122をマスクとして、イオン性が低い条件でエッチングを行う際に中間絶縁膜118に生じやすいと考えられる。
図4および図5を参照して説明した結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるような条件で反射防止膜120をエッチングし、開口率が小さい場合には配線溝142の底部寸法幅Lが大きくなるような条件で反射防止膜120をエッチングすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図6は、反射防止膜120をエッチングする際に、エッチングガス(CF単独のガス)の流量を変化させた時の、底部寸法シフト量ΔCD(L−L)(nm)を示す図である。横軸は反射防止膜120をエッチングする際のエッチングガス(CF単独のガス)の流量(sccm)、縦軸は底部寸法シフト量ΔCD(L−L)を示す。ここで、反射防止膜120のエッチングは、ウェハを載せるステージ温度20℃:チャンバの圧力80mTorr:トップパワー500W:バイアスパワー450Wで固定し、CFガスの流量を変化させた。図6に示すように、CFガスの流量が高くなるほど底部寸法シフト量ΔCD(L−L)がプラスにシフトしている。開口部130の底部寸法幅Lは略一定であるため、CFガスの流量が高くなるほど、配線溝142の底部寸法幅Lが大きくなっていることがわかる。
すなわち、図4および図6に示した結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるようにCFガスの流量を低くし、開口率が小さい場合には、配線溝142の底部寸法幅Lが大きくなるようにCFガスの流量を高くすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図7は、開口率と、配線溝142の底部寸法シフト量ΔCDずれ量との関係を示す図である。ここでは、CFガスの流量を125sccm(条件A)、100sccm(条件B)、75sccm(条件C)とした例を示す。縦軸は、CF流量が100sccm、開口率が35%の場合の底部寸法シフト量ΔCD(L−L)を基準(ゼロ、中心)とした場合の各底部寸法シフト量ΔCD(L−L)の基準からのずれ量(nm)を示す。図示したように、開口率が大きくなるほど、底部寸法シフト量ΔCD(L−L)、すなわち配線溝142の底部寸法幅Lが大きくなっている。
ΔCDずれ量の許容範囲は、最終品における配線抵抗の許容値に基づき算出することができる。図7では、基準からのΔCDずれ量の許容範囲が±2.5nmである場合を例として示す。図中、ハッチ部分が許容範囲である。開口率に応じて、ΔCDずれ量が許容範囲内となる条件を選択することにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができる。
たとえば、開口率が約20〜30%の場合、条件Aで反射防止膜120をエッチングすることにより、配線溝142の底部寸法幅Lが許容範囲内となるようにできる。同様に、開口率が約26〜44%の場合条件Bで、開口率が約40〜51%の場合条件Cでそれぞれ反射防止膜120をエッチングすることにより、配線溝142の底部寸法幅Lが許容範囲内となるようにできる。開口率が約26〜30%の場合、条件AまたはBのいずれを用いてもよく、開口率が約40〜44%の場合、条件BまたはCのいずれを用いてもよい。たとえば開口率が28%の場合は、CF流量が125sccm(条件A)でも、100sccm(条件B)でも、配線溝142の底部寸法幅Lが許容範囲内となるようにできる。
図8は、開口率に応じて反射防止膜120エッチング時のCFガスの流量を異ならせた場合の、底部寸法シフト量ΔCD(L−L)および寸法を示す図である。ここで、図8(a)に示すように、開口率が20%、27%、35%、43%、および50%の配線パターンにつき、CFガスの流量をそれぞれ、125sccm、113sccm、100sccm、87sccm、および75sccmとして、図1から図3を参照して説明したデュアルダマシン溝140の形成処理を行った。図8(b)は、各開口率における底部寸法シフト量ΔCD(L−L)を示す。図8(c)は、各開口率における配線溝142の底部の寸法(底部寸法幅L)(3σ(寸法測定後のばらつき)を示す。図示したように、開口率にかかわらず、底部寸法シフト量ΔCD(L−L)をほぼ一定にすることができた。また、配線溝142の底部寸法幅Lのずれ量も、5nm範囲内に抑えることができた。
以上のように、反射防止膜120のエッチング条件を制御することにより、配線溝142の底部寸法幅Lを制御することができることが示された。
以上では、反射防止膜120のエッチング条件として、エッチングガスとしてCF単独のガスを用いるとともに、開口率に応じてCFガスの流量を変動させる例を示したが、底部寸法シフト量ΔCD(L−L)と相関関係を有するものであれば、他の条件の値を変動させるようにしてもよい。このようなエッチング条件として、たとえば、半導体基板(ウェハステージ)の温度、またはエッチングを行うチャンバ内の圧力、バイアスパワーがあげられる。また、反射防止膜120のエッチングガスとして、CFガス以外のガスを用いる場合、開口率に応じてそれらのガスの流量を変動させるようにしてもよい。以下、具体例を説明する。
図9は、半導体基板を載せるステージの温度を変化させて反射防止膜120のエッチングを行った場合の、ウェハを載せるステージの温度(℃)と底部寸法シフト量ΔCD(L−L)との関係を示す図である。ここで、他の条件は、チャンバの圧力150mTorr:トップパワー500W:バイアスパワー500Wで固定した。また、エッチングガスとしては、CF単独のガスを用い、流量は400sccmに固定した。図9から、半導体基板を載せるステージの温度が高くなると、底部寸法シフト量ΔCD(L−L)、すなわち、配線溝142の底部寸法幅Lが大きくなることがわかる。この結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるように半導体基板を載せるステージの温度を低くし、開口率が小さい場合には、配線溝142の底部寸法幅Lが大きくなるように半導体基板を載せるステージの温度を高くすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図10は、エッチングを行うチャンバ内の圧力を変化させて反射防止膜120のエッチングを行った場合の、エッチングを行うチャンバ内の圧力と底部寸法シフト量ΔCD(L−L)との関係を示す図である。ここで、他の条件は、ウェハを載せるステージ温度20℃:トップパワー500W:バイアスパワー500Wで固定した。また、エッチングガスとしては、CF単独のガスを用い、流量は400sccmに固定した。図10から、エッチングを行うチャンバ内の圧力が高くなると、底部寸法シフト量ΔCD(L−L)、すなわち、配線溝142の底部寸法幅Lが大きくなることがわかる。この結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるようにエッチングを行うチャンバ内の圧力を低くし、開口率が小さい場合には、配線溝142の底部寸法幅Lが大きくなるようにエッチングを行うチャンバ内の圧力を高くすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図11は、バイアスパワーを変化させて反射防止膜120のエッチングを行った場合の、バイアスパワーと底部寸法シフト量ΔCD(L−L)との関係を示す図である。ここで、他の条件は、ウェハを載せるステージ温度20℃:チャンバの圧力150mTorr:トップパワー500Wで固定した。また、エッチングガスとしては、CF単独のガスを用い、流量は400sccmに固定した。図11から、バイアスパワーが低くなると、底部寸法シフト量ΔCD(L−L)、すなわち、配線溝142の底部寸法幅Lが大きくなることがわかる。この結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるようにバイアスパワーを高くし、開口率が小さい場合には、配線溝142の底部寸法幅Lが大きくなるようにバイアスパワーを低くすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図12は、エッチングガスとしてCFとCHFの混合ガスを用い、CHFガスの流量を変化させて反射防止膜120のエッチングを行った場合の、CHFガスの流量と底部寸法シフト量ΔCD(L−L)との関係を示す図である。ここで、他の条件は、ウェハを載せるステージ温度20℃:チャンバの圧力150mTorr:バイアスパワー500W:トップパワー500Wで固定した。また、エッチングガス中のCFガスの流量は400sccmに固定した。図12から、CHFガスの流量が低くなると、底部寸法シフト量ΔCD(L−L)、すなわち、配線溝142の底部寸法幅Lが大きくなることがわかる。この結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるようにCHFガスの流量を大きく、開口率が小さい場合には、配線溝142の底部寸法幅Lが大きくなるようにCHFガスの流量を小さくすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図13は、エッチングガスとしてCFとOの混合ガスを用い、Oガスの流量を変化させて反射防止膜120のエッチングを行った場合の、Oガスの流量と底部寸法シフト量ΔCD(L−L)との関係を示す図である。ここで、他の条件は、ウェハを載せるステージ温度20℃:チャンバの圧力150mTorr:バイアスパワー500W:トップパワー500Wで固定した。また、エッチングガス中のCFガスの流量は400sccmに固定した。図13から、Oガスの流量が高くなると、底部寸法シフト量ΔCD(L−L)、すなわち、配線溝142の底部寸法幅Lが大きくなることがわかる。この結果から、開口率が大きい場合には、配線溝142の底部寸法幅Lが小さくなるようにOガスの流量を小さく、開口率が小さい場合には、配線溝142の底部寸法幅Lが大きくなるようにOガスの流量を大きくすることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
以上のように、反射防止膜120のエッチング条件のうち、底部寸法シフト量ΔCD(L−L)と相関関係を有するエッチング条件の値と底部寸法シフト量ΔCD(L−L)との相関関係データを取得し、開口率が大きいほど、底部寸法シフト量ΔCD(L−L)が小さくなる方向に当該エッチング条件の値を変動させることにより、開口率が異なる場合でも、配線溝142の底部寸法幅Lを各層で均一にすることができると考えられる。
図14は、本実施の形態における半導体装置100の製造手順を示すフローチャートである。
本実施の形態において、実際に半導体装置100を製造する前に、図1(b)を参照して説明した反射防止膜120のエッチング条件のうち、底部寸法シフト量ΔCD(L−L)と相関関係を有するエッチング条件の値と底部寸法シフト量ΔCD(L−L)との相関関係データを取得しておく(S100)。
つづいて、第2の層間絶縁膜111上に、下層レジスト膜116、中間絶縁膜118、反射防止膜120、および上層レジスト膜122がこの順で積層された多層レジスト膜115を形成する(S110)。次いで、処理対象の第2の層間絶縁膜111に形成する凹部の開口率データを取得する(S120)。その後、ステップS100で取得した相関関係データと、開口率に基づき、開口率が大きいほど底部寸法シフト量ΔCD(L−L)が小さくなるように開口率に応じて反射防止膜120のエッチング条件の値を決定する(S130)。
つづいて、ステップS130で決定されたエッチング条件の値で反射防止膜120をエッチングする(S140)。次いで、中間絶縁膜118、下層レジスト膜116、および第2の層間絶縁膜111を順にエッチングする(S150)。その後、アッシングにより残存する下層レジスト膜116を除去する(S160)。つづいて、エッチング阻止膜110をエッチングする(S170)。次いで、デュアルダマシン溝140内に配線材料を埋め込み、上層配線132を形成する(S180)。以上の処理により、一層分の配線が形成される。次の層を形成する場合(S190のYES)、ステップS110に戻り、同様の処理を繰り返す。なお、ステップS120およびS130の処理は、ステップS110の前に行ってもよい。また、各層を形成するステップ毎に行わず、多層配線構造を形成する前に、各層毎に開口率に応じてエッチング条件の値を決定しておき、レシピを作成しておいてもよい。
さらに、処理毎に相関関係データを取得するのではなく、図15に示すように、予め、開口率と、開口率に対応したエッチング条件の値とを対応付けたテーブルを準備しておき、開口率に応じて対応するエッチング条件の値を決定するようにすることもできる。ここでは、例として、開口率が20%以上50%以下の範囲で変動すると仮定して、開口率20%以上28%未満、開口率28%以上43%未満、開口率43%以上50%以下の3つのグループに分類し、各開口率のグループに対応した条件を設定している。ここでは、エッチングガスとしてCF単独のガスを用い、CFガスの流量を変化させる例を示す。
上層レジスト膜122にパターンを転写する際のマスクとなるレチクルは、その作成時にCADで作成したデータをEB変換(電子線描画装置用の描画データ)することにより得られる。このEB変換時に、正確な開口率をデータとして収集することができる。レチクル名とその開口率を記憶した対応テーブルを別途準備しておき、レチクル名に基づき、開口率を把握し、開口率に基づいて図15に示したテーブルを参照することにより、適切なCFガスの流量を決定することができる。このような処理は、オペレータがテーブルを参照して行ってもよく、システムにより自動的に行われてもよい。以下に、このような制御を行うシステムの例を示す。
図16は、本実施の形態におけるエッチング条件制御システム300の構成を示す図である。エッチング条件制御システム300は、開口率データ取得部302と、条件決定部304と、レチクル情報記憶部306と、および条件記憶部308とを含む。レチクル情報記憶部306は、レチクル名とその開口率を記憶した対応テーブルを含む。条件記憶部308は、図15に示したような開口率と、開口率に対応したエッチング条件の値とを対応付けたテーブルを含む。開口率データ取得部302は、レチクル名の入力を受け付け、レチクル情報記憶部306を参照してレチクル名に基づき、開口率データを取得する。条件決定部304は、開口率データ取得部302が取得した開口率データに基づき、条件記憶部308を参照して、エッチング条件を選択する。条件決定部304は、選択されたエッチング条件で反射防止膜120がエッチングされるように、エッチング装置400を制御する。
図16に示したエッチング条件制御システム300の各構成要素は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。エッチング条件制御システム300の各構成要素は、任意のコンピュータのCPU、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。
(比較例)
なお、図19は、高周波電力の印加電圧(トップパワー)を変化させて反射防止膜120のエッチングを行った場合の、トップパワーと底部寸法シフト量ΔCD(L−L)との関係を示す図である。ここで、他の条件は、ウェハを載せるステージ温度20℃:チャンバの圧力150mTorr:バイアスパワー500Wで固定した。また、エッチングガスとしては、CF単独のガスを用い、流量は400sccmに固定した。図19から、トップパワーを変化させても、底部寸法シフト量ΔCD(L−L)、すなわち、配線溝142の底部寸法幅Lが変化しないことがわかる。
このように、比較例では、配線溝142の底部寸法幅Lが変化しなかった理由としては、
(i)このような条件では反射防止膜120の開口部の寸法自体が変化していない、または
(ii)反射防止膜120の開口部の寸法は変化したが、反射防止膜120の開口部の寸法の変化だけでは、反射防止膜120の下層の中間絶縁膜118等の膜の開口寸法に影響を及ぼさない、
等があげられる。
本発明者の推察によれば、反射防止膜120の下層の中間絶縁膜118等の膜の開口寸法の制御には、反射防止膜120の開口部の寸法の変動だけではなく、その上のレジスト膜の底部寸法の変動も影響する。本実施の形態においては、中間絶縁膜118をエッチングする際のエッチング条件の値を適宜設定することにより、中間絶縁膜118の開口部の寸法が変動するとともに、その際のデポにより、上層レジスト膜122の開口部130の底部寸法も縮んだり広がったりして、これらが統合的に下層の中間絶縁膜118等の膜の開口寸法に影響を与えていると考えられる。このような現象を考慮すると、反射防止膜の開口部の寸法の変動を考慮してエッチング条件の値を制御するのではなく、最終製品に含まれることになる絶縁膜に形成される凹部の寸法幅Lを考慮して、寸法シフト量と相関関係を有するエッチング条件の値を制御することが重要であることがわかる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態においては、多層レジスト膜115を用いて処理対象の第2の層間絶縁膜111にデュアルダマシン溝140を形成する例を示した。しかし、本発明は、単層レジスト膜を用いた場合に適用することもできる。以下、図17および図18を参照して説明する。なお、以下では、実施の形態において、図1から図3を参照して説明したのと異なる点のみ説明し、重複する説明は適宜省略する。
半導体基板102と、半導体基板102上に、絶縁膜104、第1の層間絶縁膜106、エッチング阻止膜110、および第2の層間絶縁膜111がこの順で積層された多層構造上に、配線溝を形成するためのレジスト膜を形成する。ここでは、反射防止膜204およびレジスト膜206を形成する。レジスト膜206は、上層レジスト膜122と同様、ArFエキシマレーザを光源とするリソグラフィで用いられるレジスト膜とすることができる。反射防止膜204上にレジスト膜206を形成した後、マスクを用いてレジスト膜206をArFエキシマレーザで露光し、レジスト膜206に配線溝を形成するための開口部210を形成する。図17(a)は、この状態を示す図である。つづいて、レジスト膜206をマスクとして、反射防止膜204をエッチングする(図17(b))。このときも、反射防止膜204のエッチングガスとしては、CF単独のガスを用いることができる。
その後、レジスト膜206および反射防止膜204をマスクとして、保護絶縁膜114および低誘電率膜112を順次エッチングする(図18(a))。このとき、エッチングガスとしては、CF/CHF/Ar混合ガスを用いることができる。これにより、第2の層間絶縁膜111に配線溝220が形成される。その後、Oアッシングにより、レジスト膜206および反射防止膜204を除去する(図18(b))。その後、下層配線108に接続するビアホールを形成し、当該ビアホールと配線溝220により構成されるデュアルダマシン溝内に配線材料を埋め込むことにより、上層配線212を形成する(図18(c))。これにより、半導体装置200が形成される。この例においても、開口率に応じて反射防止膜204のエッチング条件を制御することにより、保護絶縁膜114に生じる寸法変動差を逆補正しておくことができ、パターンの開口率が異なる場合でも第2の層間絶縁膜111に形成される配線溝220の寸法変動を抑制できる。
以上では、デュアルダマシン法でデュアルダマシン溝を形成する例を示したが、本発明は、シングルダマシン法に適用することもできる。また、デュアルダマシン法において、ビアを先に形成するビアファーストやトレンチを先に形成するトレンチファースト法等、どのような方法に適用してもよい。
さらに、以上の例では、反射防止膜をエッチングする工程におけるエッチング条件のうち、寸法シフト量Δ(L−L)と相関関係を有する一のエッチング条件の値を、上層レジスト膜に形成される開口部の開口率が大きいほど寸法シフト量Δ(L−L)が小さくなるように開口率に応じて変動させて反射防止膜をエッチングする例を示したが、寸法シフト量Δ(L−L)とそれぞれ相関関係を有する複数のエッチング条件を、それぞれ開口率が大きいほど寸法シフト量Δ(L−L)が小さくなるように開口率に応じて変動させて反射防止膜をエッチングしてもよい。
本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 図1から図3を参照して説明した第2の層間絶縁膜にデュアルダマシン溝を形成する手順において、開口率を変化させた場合の底部寸法シフト量ΔCD(L−L)を示す図である。 開口率の変動によって、配線溝の底部寸法幅Lが変動するメカニズムを示す図である。 反射防止膜をエッチングする際に、エッチングガス(CF単独のガス)の流量を変化させた時の、底部寸法シフト量ΔCD(L−L)を示す図である。 開口率と、配線溝の底部寸法シフト量ΔCDずれ量との関係を示す図である。 開口率に応じて反射防止膜エッチング時のCFガスの流量を異ならせた場合の、底部寸法シフト量ΔCD(L−L)および寸法を示す図である。 半導体基板を載せるステージの温度を変化させて反射防止膜のエッチングを行った場合の、ウェハを載せるステージの温度(℃)と底部寸法シフト量ΔCD(L−L)との関係を示す図である。 エッチングを行うチャンバ内の圧力を変化させて反射防止膜のエッチングを行った場合の、エッチングを行うチャンバ内の圧力と底部寸法シフト量ΔCD(L−L)との関係を示す図である。 バイアスパワーを変化させて反射防止膜のエッチングを行った場合の、バイアスパワーと底部寸法シフト量ΔCD(L−L)との関係を示す図である。 エッチングガスとしてCFとCHFの混合ガスを用い、CHFガスの流量を変化させて反射防止膜のエッチングを行った場合の、CHFガスの流量と底部寸法シフト量ΔCD(L−L)との関係を示す図である。 エッチングガスとしてCFとOの混合ガスを用い、Oガスの流量を変化させて反射防止膜のエッチングを行った場合の、Oガスの流量と底部寸法シフト量ΔCD(L−L)との関係を示す図である。 本実施の形態における半導体装置の製造手順を示すフローチャートである。 開口率と、開口率に対応したエッチング条件の値とを対応付けたテーブルを示す図である。 本実施の形態におけるエッチング条件制御システムの構成を示す図である。 本発明の他の実施例における半導体装置の製造手順を示す工程断面図である。 本発明の他の実施例における半導体装置の製造手順を示す工程断面図である。 トップパワーを変化させて反射防止膜のエッチングを行った場合の、トップパワーと底部寸法シフト量ΔCD(L−L)との関係を示す図である。
符号の説明
100 半導体装置
102 半導体基板
104 絶縁膜
106 第1の層間絶縁膜
108 下層配線
110 エッチング阻止膜
111 第2の層間絶縁膜
112 低誘電率膜
114 保護絶縁膜
115 多層レジスト膜
116 下層レジスト膜
118 中間絶縁膜
120 反射防止膜
122 上層レジスト膜
130 開口部
132 上層配線
140 デュアルダマシン溝
142 配線溝
144 ビアホール
200 半導体装置
204 反射防止膜
206 レジスト膜
210 開口部
212 上層配線
220 配線溝
300 エッチング条件制御システム
302 開口率データ取得部
304 条件決定部
306 レチクル情報記憶部
308 条件記憶部
400 エッチング装置

Claims (11)

  1. 半導体基板上に形成された処理対象の絶縁膜上に、反射防止膜と上層レジスト膜とをこの順で積層し、所定パターンを有するマスクを用いて前記上層レジスト膜を露光および現像して開口部を形成する工程と、前記上層レジスト膜をマスクとしてフッ素系ガスを含む第1のエッチングガスを用いて前記反射防止膜をエッチングする工程と、前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程と、により前記処理対象の絶縁膜に配線溝またはビアホールである凹部を形成する工程を含み、当該工程を繰り返して複数の前記絶縁膜にパターンの異なる前記凹部を形成して多層配線構造を形成する半導体装置の製造方法であって、
    各前記凹部を形成する工程において、前記反射防止膜をエッチングする工程におけるエッチング条件のうち、前記上層レジスト膜に開口部を形成する工程において前記上層レジスト膜を露光および現像したときの前記上層レジスト膜の前記開口部の寸法幅Lに対する前記絶縁膜に形成される前記凹部の寸法幅Lの寸法シフト量Δ(L−L)と相関関係を有する一のエッチング条件の値を、前記上層レジスト膜に形成される前記開口部の開口率が大きいほど前記寸法シフト量Δ(L−L)が小さくなるように前記開口率に応じて変動させて前記反射防止膜をエッチングする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記反射防止膜をエッチングする工程における、前記寸法シフト量Δ(L−L)と相関関係を有する前記一のエッチング条件は、前記第1のエッチングガスに含まれる一の成分ガスの流量、前記半導体基板を載せるステージの温度、エッチングを行うチャンバ内の圧力、またはバイアスパワーである半導体装置の製造方法。
  3. 請求項1に記載の半導体装置の製造方法において、
    前記第1のエッチングガスはCFを含み、
    前記反射防止膜をエッチングする工程における、前記寸法シフト量Δ(L−L)と相関関係を有する前記一のエッチング条件はCFの流量であって、前記上層レジスト膜に形成される前記開口率が大きいほどCFの流量を低くして前記反射防止膜をエッチングする半導体装置の製造方法。
  4. 請求項3に記載の半導体装置の製造方法において、
    前記第1のエッチングガスは、CF単独のガスである半導体装置の製造方法。
  5. 請求項1から4いずれかに記載の半導体装置の製造方法において、
    前記上層レジスト膜に開口部を形成する工程において、前記絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層する前に、前記絶縁膜上に下層レジスト膜と中間絶縁膜とをこの順で積層し、当該中間絶縁膜上に前記反射防止膜と前記上層レジスト膜とを積層し、
    前記反射防止膜に形成されたパターンを前記処理対象の絶縁膜に転写する工程は、前記上層レジスト膜および前記反射防止膜をマスクとして前記中間絶縁膜をエッチングする工程と、前記中間絶縁膜をマスクとして前記下層レジスト膜をエッチングする工程と、前記下層レジスト膜をマスクとして前記処理対象の絶縁膜をエッチングする工程と、を含む半導体装置の製造方法。
  6. 請求項5に記載の半導体装置の製造方法において、
    前記中間絶縁膜をエッチングする工程において、前記中間絶縁膜を、前記処理対象の絶縁膜をエッチングする工程における条件よりもイオン性が低い条件でエッチングする半導体装置の製造方法。
  7. 請求項5または6に記載の半導体装置の製造方法において、
    前記反射防止膜をエッチングする工程において、前記反射防止膜を、前記処理対象の絶縁膜をエッチングする工程における条件よりもイオン性が低い条件でエッチングする半導体装置の製造方法。
  8. 請求項5から7いずれかに記載の半導体装置の製造方法において、
    前記中間絶縁膜は、SiO膜である半導体装置の製造方法。
  9. 請求項1から8いずれかに記載の半導体装置の製造方法において、
    前記上層レジスト膜は、ArFエキシマレーザを光源とするリソグラフィで用いられるレジスト膜とすることができ、
    前記上層レジスト膜に開口部を形成する工程において、ArFエキシマレーザを光源とするリソグラフィで前記上層レジスト膜に前記開口部を形成する半導体装置の製造方法。
  10. 請求項1から9いずれかに記載の半導体装置の製造方法において、
    予め、前記凹部を形成する工程において前記反射防止膜をエッチングする際の前記一のエッチング条件の値を異ならせた複数の条件で複数の処理対象の絶縁膜にそれぞれ同じパターンの前記凹部を形成した場合の、前記一のエッチング条件の値と前記寸法シフト量Δ(L−L)との相関関係データを取得しておき、各前記凹部を形成する工程において、前記開口率と前記相関関係データとに基づき、前記開口率が高いほど前記相関関係データにおいて前記凹部の幅が狭くなるように前記一のエッチング条件の値を変動させて前記反射防止膜をエッチングする半導体装置の製造方法。
  11. 請求項1から9いずれかに記載の半導体装置の製造方法において、
    予め、前記一のエッチング条件の値と前記開口率とを、前記開口率が大きいほど前記寸法シフト量Δ(L−L)が小さくなるように対応付けて記憶する対応テーブルを取得しておき、各前記凹部を形成する工程において、前記開口率と前記対応テーブルとに基づき、前記開口率に対応付けられた前記エッチング条件の値で前記反射防止膜をエッチングする半導体装置の製造方法。
JP2007068584A 2007-03-16 2007-03-16 半導体装置の製造方法 Expired - Fee Related JP4790649B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007068584A JP4790649B2 (ja) 2007-03-16 2007-03-16 半導体装置の製造方法
US12/073,235 US7704877B2 (en) 2007-03-16 2008-03-03 Method of manufacturing semiconductor device and control system
CN200810086140XA CN101266943B (zh) 2007-03-16 2008-03-17 制造半导体器件的方法及控制系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007068584A JP4790649B2 (ja) 2007-03-16 2007-03-16 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008235332A JP2008235332A (ja) 2008-10-02
JP4790649B2 true JP4790649B2 (ja) 2011-10-12

Family

ID=39763109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007068584A Expired - Fee Related JP4790649B2 (ja) 2007-03-16 2007-03-16 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US7704877B2 (ja)
JP (1) JP4790649B2 (ja)
CN (1) CN101266943B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161156A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd プラズマエッチング方法
JP5218214B2 (ja) * 2009-03-31 2013-06-26 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5600447B2 (ja) * 2010-03-05 2014-10-01 株式会社日立ハイテクノロジーズ プラズマエッチング方法
CN102280403A (zh) * 2010-06-13 2011-12-14 中芯国际集成电路制造(上海)有限公司 形成具有目标关键尺寸的沟槽的方法
CN102446713A (zh) * 2011-09-23 2012-05-09 上海华力微电子有限公司 一种铜互连沟槽结构多次重复光刻的方法
JP5803664B2 (ja) * 2011-12-26 2015-11-04 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2014007306A (ja) * 2012-06-25 2014-01-16 Toshiba Corp パターン形成方法
JP6514143B2 (ja) * 2016-05-18 2019-05-15 Hoya株式会社 フォトマスクの製造方法、フォトマスク、及び表示装置の製造方法
JP6817168B2 (ja) * 2017-08-25 2021-01-20 東京エレクトロン株式会社 被処理体を処理する方法
KR102455674B1 (ko) * 2017-11-17 2022-10-17 미쓰이 가가쿠 가부시키가이샤 반도체 소자 중간체, 금속 함유막 형성용 조성물, 반도체 소자 중간체의 제조 방법, 및 반도체 소자의 제조 방법
JP7022651B2 (ja) * 2018-05-28 2022-02-18 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
CN111968953A (zh) * 2020-08-26 2020-11-20 中国电子科技集团公司第十三研究所 硅通孔结构及其制备方法
CN113140505B (zh) * 2021-03-18 2023-08-11 上海华力集成电路制造有限公司 通孔的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183194A (ja) 1993-12-24 1995-07-21 Sony Corp 多層レジストパターン形成方法
JP3393461B2 (ja) 1995-09-20 2003-04-07 ソニー株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP3679195B2 (ja) 1996-06-04 2005-08-03 松下電器産業株式会社 エッチング方法
JP2004126486A (ja) * 2002-07-31 2004-04-22 Fujitsu Ltd パターン寸法補正装置及びパターン寸法補正方法
JP2004311972A (ja) * 2003-03-27 2004-11-04 Matsushita Electric Ind Co Ltd ドライエッチング装置及びドライエッチング方法
JP4722550B2 (ja) 2004-06-16 2011-07-13 東京エレクトロン株式会社 半導体装置の製造方法
JP4492947B2 (ja) * 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006134939A (ja) * 2004-11-02 2006-05-25 Nec Electronics Corp 半導体装置
JP4828831B2 (ja) * 2005-01-18 2011-11-30 パナソニック株式会社 半導体装置の製造方法
KR100698103B1 (ko) * 2005-10-11 2007-03-23 동부일렉트로닉스 주식회사 듀얼 다마센 형성방법
US7670947B2 (en) * 2007-01-11 2010-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal interconnect structure and process for forming same

Also Published As

Publication number Publication date
US20080227224A1 (en) 2008-09-18
CN101266943A (zh) 2008-09-17
US7704877B2 (en) 2010-04-27
CN101266943B (zh) 2010-09-22
JP2008235332A (ja) 2008-10-02

Similar Documents

Publication Publication Date Title
JP4790649B2 (ja) 半導体装置の製造方法
US7371684B2 (en) Process for preparing electronics structures using a sacrificial multilayer hardmask scheme
EP1280197B1 (en) Process for forming a dual damascene structure
US7871908B2 (en) Method of manufacturing semiconductor device
JP3778174B2 (ja) 半導体装置及びその製造方法
US7049221B2 (en) Method for manufacturing a semiconductor device having a multilayer interconnection structure
US7105442B2 (en) Ashable layers for reducing critical dimensions of integrated circuit features
JP2004281936A (ja) 半導体装置の製造方法
JP2005191254A (ja) 半導体装置の製造方法
JPWO2007116515A1 (ja) 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置
JP2004289155A (ja) 選択性エッチング化学薬品及びcd制御のための高重合性ガスを含むbarcエッチング
KR100252492B1 (ko) 반도체디바이스의제조방법
US7183202B2 (en) Method of forming metal wiring in a semiconductor device
JP2006179515A (ja) 半導体素子の製造方法、及びエッチング方法
KR20030077455A (ko) 이중상감법을 사용한 반도체장치 제조방법
US20080200027A1 (en) Method of forming metal wire in semiconductor device
KR20090073043A (ko) 반도체 디바이스 제조 방법
US7811942B2 (en) Tri-layer plasma etch resist rework
US7648910B2 (en) Method of manufacturing opening and via opening
JP4948278B2 (ja) 半導体装置の製造方法
JPH11194499A (ja) 半導体装置の製造方法
US20240222118A1 (en) Methods for forming semiconductor devices using modified photomask layer
JP2011138871A (ja) 半導体装置の製造方法
US7300872B2 (en) Method for manufacturing semiconductor device using dual-damascene pattern
TW202437349A (zh) 使用改質光罩層形成半導體裝置的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110719

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110720

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees