JP4783821B2

JP4783821B2 - 信号処理装置及びデータ記録再生装置ならびにデータ復調装置

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Publication number: JP4783821B2
Application number: JP2008269315A
Authority: JP
Inventors: 輝実高師; 誠一三田; 温斎藤
Original assignee: 株式会社日立グローバルストレージテクノロジーズ
Priority date: 1998-05-22
Filing date: 2008-10-20
Publication date: 2011-09-28
Anticipated expiration: 2019-05-20
Also published as: US7334165B2; US20080178060A1; US7028214B2; US20060069945A1; US6519715B1; JP2009059467A; US8117518B2; US20030028820A1

Description

本発明は、磁気ディスクあるいは光ディスク装置等の信号処理方式に関わり、特に、データリカバリ時のデータ信頼度を向上させる信号処理方式に関する。

近年、磁気ディスク装置等の信号処理装置では、所望のデータ誤り率を低S/Nで実現できるパーシャルレスポンス最尤復号方式（Partial Response Maximum Likelihood 以下PRMLと略す）が一般的に利用されている。磁気ディスク装置の代表的なPRML信号処理方式は、ROGER W.WOOD等による「Viterbi Detection of Class IV Partial Response on a Magnetic Recording Channel」(IEEE Transactions on communications.VOL.COM−34,No.5,MAY 1986 p.p.454−461)に示されている。さらに、より低S/Nの信号再生を実現するExtended PRML(EPRML)信号処理方式もディスク装置の信号処理方式として採用されるようになり、特開平7−201135、特開平8−116275等に示されている。一方、PRML信号処理方式における信号波形のサンプリングは位相同期装置によって行われ、特開平1−143447、特開平2−2719等に示されるようなもので行われる。最近では、特開平9−231506に記載のような、非同期にサンプリングされたデータから、同期した所望のサンプルデータを補完により生成する補完型位相同期回路(Interpolated Timing Recovery、以下ITRと略す)も提案されている。

図38にPRML信号処理方式を用いた一般的な磁気ディスク装置の構成例を示す。

磁気記録媒体54は、円形の回転する磁気記録媒体であって、外部処理装置からのデータを記憶するものである。データの記録／再生処理は、同心円状のトラックにセクタと呼ばれるブロックを単位として行われる。また、磁気記録媒体54上のトラックには、一定間隔ごとにサーボ情報があり、サーボ制御回路52は回転するトラックに対し記録再生ヘッド53を追従させるため、サーボ情報をもとに記録再生ヘッド53の位置決めを行う。その他のブロックは、外部処理装置からのデータを記録／再生するものであって、以下のように動作する。

データの記録動作は、外部処理装置からのライト命令によって開始される。ライト命令は、コントローラ51を介してマイコン55に送られ、マイコン55は、コントローラ51、サーボ制御回路52に記録の制御コマンドを発行する。コントローラ51は、記録命令に続く外部処理装置からの記録データをRAM56に一時的に記憶する。サーボ制御回路52は、磁気記録媒体54上の決められたトラックに記録再生ヘッド53を移動させる。記録再生ヘッド53の移動が完了した後、RAM56に一時的に記憶されたデータは、再生時に必要となる同期信号とECC生成訂正回路57で生成する誤り訂正符号とともに記録回路58に送出される。記録回路58はこのデータに対しPRML信号処理方式に必要な変調を行い、記録データは、RWアンプ59、記録再生ヘッド53を介して指定されたトラックのセクタに記録される。

一方、磁気ディスク装置からのデータの再生動作は、外部処理装置からのリード命令により開始される。リード命令を受けたマイコン55は、サーボ制御回路52、コントローラ51に読出し制御コマンドを発行する。サーボ制御回路52は、指定されたデータが記憶されたトラックに記録再生ヘッド53を移動させる。記録再生ヘッド53の移動が完了した後、コントローラ51は、再生回路60に読み出し処理の開始を指示する。磁気記録媒体54上の記録情報は、記録再生ヘッド53、RWアンプ59を介して再生回路60に再生信号とし伝送される。再生回路60は、記録時に付加された同期信号をもとに再生信号に同期したサンプルデータ系列にし、これをもとにPRML信号処理回路によりデータの復調を行う。復調されたデータはRAM56に一時的に記憶され、データに誤りが存在する場合、ECC生成訂正回路57によりデータエラーの誤り訂正を行う。復調されたデータにエラーがないか、あるいはECC生成訂正回路57でエラーが訂正できた場合、コントローラ51を介して、外部処理装置に再生データとして転送される。一方、ECC生成訂正回路57で誤りが訂正できない場合、各種の制御パラメータを変更しながらデータが正しく再生できるまで、マイコン55は、再度読み出し処理を実行する。データが正しく読み出された場合、RAM56の再生データは、コントローラ51を介して外部処理装置に転送される。正しく読みとられなければ再生エラーとして外部処理装置に報告する。以上述べたデータの記録再生動作以外に、磁気記録媒体54の欠陥位置と長さを検出する欠陥登録処理や、記録回路58、再生回路60の特性変動を補正する回路定数最適化処理も行われる。

以上述べたような構成によって、従来の磁気記録再生装置はデータの記録再生動作を行っている。

上述のようなデータ記録再生処理において、符号語がECC生成訂正回路57のエラー訂正範囲であれば訂正されたデータを即座に外部処理装置に転送する。しかしながら、ECC生成訂正回路57で訂正できないようなエラーが発生した場合、再度読み出し処理を実行する。このため、磁気記録媒体54が回転して当該セクタが読めるまでのデータ待ち時間、いわゆる回転待ちが発生し、データアクセス時間の低下が問題となる。

さらに、磁気記録媒体54の磁性膜の欠陥等によって生じる部分的な記録情報の欠落は、位相同期回路の誤動作を引き起こす場合がある。このような場合、再度データ再生動作を行っても成功する可能性は低く、むだな回転待ちが生じる。この結果、データアクセス時間の大幅な低下が生じる。

さらに、信号処理回路の回路定数最適化や、ディスクの欠陥チェック等のテストは、回路定数を変更しながらディスクからの再生信号をもとに繰り返し行うことで実施しているため、テスト時間の増加が問題となる。

本発明の第一の目的はデータエラーによる回転待ちを低減する信号処理装置及びデータ記録再生装置ならびにデータ復調装置を提供することにある。

さらに、本発明の第二の目的は、位相同期回路の誤動作によるデータのバーストエラーを低減する信号処理装置及びデータ記録再生装置ならびにデータ復調装置を提供することにある。

さらに、本発明の第三の目的は、回路定数の最適化、あるいは、磁気記録再生装置のテスト時間の短縮が可能な信号処理装置及びデータ記録再生装置ならびにデータ復調装置を提供することにある。

本発明の第一の目的は、再生信号を記憶する記憶手段を設け、再生信号の特性を変更する復号手段を設け、正しく復調或いはエラー訂正検出が行えなかった場合、記憶手段に格納された再生信号を異なる特性を用いて再度復調或いはエラー訂正検出を行う。

データ復号手段は、第一の復号手段と、この第一の復号手段とは異なる復号を行う第二の復号手段と、前記第一の復号手段でのデータ復号を判定する手段と、この判定結果に応じて第二の復号手段に切り替えて復号を行う選択手段とを備える。

本発明により、記憶手段に記憶されたサンプリングデータを用いた信号処理装置及びデータ記録再生装置ならびにデータ復調装置では、記録媒体の欠陥等によって発生するデータエラーのリカバリ処理時間の短縮をすることが可能となる。

同様に、磁気記録媒体からの再生信号を使って繰り返し処理を行うような場合にも、本発明を適用することが可能である。たとえば、信号処理回路などの回路パラメータの最適化、磁気記録再生装置の記録媒体欠陥位置の登録にも適用可能で、これらの処理時間短縮を図ることが可能である。

また、本発明により記録媒体の欠陥等によって発生するバースト的なデータエラー長を最小限に抑えることが可能である。一般的には、記録媒体の欠陥によって生じる位相同期応答の変動によって欠陥媒体長以上のバーストエラーが発生する。本発明によると、記憶媒体の欠陥通過以降の位相同期応答変動を補正することで、欠陥媒体長以上のバーストエラー発生を抑止する効果がある。

本発明の一実施例を図を用いて詳述する。

図1は、本発明の第一の目的を達成する信号処理回路と、これを使った磁気記録再生装置の一実施例を示したものである。基本的な構成は従来例と同一であるが再生回路60を構成するブロックが異なる。記録回路58は、データ記録周波数を決定するライトシンセサイザ61、記録データ列をランダム化するスクランブラ62、データの変調を行うエンコーダ63、プリコーダ64、磁気記録固有の非線形歪みを補正する記録補正回路65とから構成される。再生回路60は、RWアンプ59からのアナログ信号を処理するアナログブロックと、アナログ信号をサンプリングしたデジタル信号を処理するデジタルブロックとに大別される。アナログブロックは、低周波の信号を遮断するHPF1、入力信号振幅を一定に保つための可変ゲインアンプ2(以下VGAと略す)と、高周波の雑音を除去するLPF3、アナログ信号をサンプリングしてデジタル信号に変換するAD変換器(以下ADと略す)4、サンプリング周波数を決定するリードシンセサイザ5、さらに、記録再生ヘッド53と磁気記録媒体54が接触することによって生じる信号波形のベースライン変動を検出するサーマルアスペリティ(TA)検出回路17、とから構成される。デジタルブロックは、AD4でサンプリングされたデジタル信号を記憶するFIFO6と、デジタル信号を選択する選択回路7、アナログ信号の上下非対称をデジタル的に補正するAs補正回路8、TAによるベースライン変動をデジタル的に補正するDC補正回路9、波形等化を行う等化器10、等化器10の特性を最適化する係数学習回路18、非同期にサンプリングされたデジタル信号から記録タイミングに同期したデジタル信号を生成する補完形位相同期回路(以下ITRと略す)11、デジタル信号振幅を一定に調整する利得制御回路19、振幅補正回路(以下AGC回路と略す)12、デジタル信号を最尤復号方式によってデータ復号する最尤復号回路(以下MLと略す)13、バイト同期を行うためのSYNC検出器14、データの復調を行うデコーダ15、スクランブラ62でランダム化されたデータを再度もとのデータ列に変換するデスクランブラ16、さらに、再生回路60の動作モードを制御するレジスタ20から構成される。

以上の磁気記録再生装置の動作を説明する。まず、記録動作について詳述する。外部処理装置からのライト命令によって記録動作が開始される。ライト命令は、コントローラ51を介してマイコン55に送られ、マイコン55は、コントローラ51、サーボ制御回路52に記録の制御コマンドを発行する。コントローラ51は、記録命令に続く外部処理装置からのユーザデータをRAM56に一時的に記憶する。サーボ制御回路52は、記録の制御コマンドを受け、磁気記録媒体54上の決められたトラックに記録再生ヘッド53を移動する。コントローラ51は、記録再生ヘッド53の移動が完了した後、当該セクタの記録位置をサーボ情報から検出し、ライトゲートを記録回路58に対してアサートする。これと同時に、コントローラ51は、記録回路58に対し、ビット同期を行うPLOデータ(PLO)、バイト同期を行うSYNCデータ(SYNC)を出力したのち、RAM56に記憶されたユーザデータ(DATA)、さらに、ECC生成訂正回路57で生成する誤り訂正符号(ECC)を出力する。記録回路58は、ライトシンセサイザ61で発生するクロックを基準に一連のデータ列を処理する。SYNC以降のDATA、および、ECCは、バイトデータを単位としてスクランブラ62によるデータのランダム化、エンコーダ63によるデータの変調（たとえば8bitから9bitへのブロック変調）が行われる。さらに、プリコーダ64は、PLO以降の全体のデータ列に対し1/(1+D^2)等の変調を行う。ここで、記号D^2は変調後の記録データの２クロック前のビットを示しており、また、演算子＋は排他的論理和を示している。記録補正回路65は、磁気記録固有の非線形歪みを低減するため複数ビットのデータパターンを判定して当該記録ビット位置を１ビット間隔の数十％程度前後させる。以上のようにして得られた一連のデータ列は、RWアンプ59、記録再生ヘッド53を介して磁気記録媒体54上の当該セクタに記録される。

次に再生動作について詳述する。磁気記録再生装置からのデータの再生動作は、外部処理装置からのリード命令により開始される。リード命令を受けたマイコン55は、サーボ制御回路52、コントローラ51に読出し制御コマンドを発行する。

サーボ制御回路52は、指定されたトラックに記録再生ヘッド53を移動する。コントローラ51は、記録再生ヘッド53の移動が完了した後、当該セクタの再生位置をサーボ情報から検出し、リードゲートを再生回路60に対してアサートする。磁気記録媒体54上の記録情報は、記録再生ヘッド53、RWアンプ59を介して再生回路60に再生信号として伝送される。再生信号は、HPF1、LPF3で信号帯域外の雑音が除去され、さらに、ML回路13への入力振幅が一定になるようにVGA2、利得制御回路19、AGC回路12で制御される。TA検出回路17によってTAが検出された場合、マイコン55はレジスタ20を介してTA発生を検知するとともに、HPF1のカットオフ周波数を高くしTAによるベースライン変動を最小限に抑える。このように波形処理された再生信号は、リードシンセサイザ5の発生するサンプリングクロックにしたがって、AD4によりデジタル信号としてサンプリングされる。リードシンセサイザ5のサンプリングクロック周波数は再生信号の周波数と位相に必ずしも同期している必要はなく、ITR回路11によって周波数、および、位相の同期が行われる。AD4でサンプリングされたデジタル信号は、FIFO6に蓄積されるとともに選択回路7を介してAs補正回路8に出力される。通常、選択回路7は、マイコン55が設定するレジスタ20のsel信号(＝0)によってAD4の出力を選択している。FIFO6の出力は、マイコン55が再度データ再生が必要と判断した場合にレジスタ20のsel信号(＝1)を設定することでAs補正回路8に出力される。選択回路7の出力信号は、sel信号によってその特性が変更可能なAs補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13を経てビット列に復号される（これらの構成例は後述する）。さらに、SYNC検出器14は、得られたビット列をもとにバイト同期を行い、デコーダ15はエンコーダ63の逆変換してデータの復調を行い、デスクランブラ16はもとのユーザデータに変換する。得られたユーザデータはRAM56に一時的に記憶され、ECC生成訂正回路57によりデータの誤り訂正が行われる。読み取れらたデータにエラーがないか、あるいはECC生成訂正回路57でエラーが訂正できた場合、変換されたデータ列は、コントローラ51を介して、外部処理装置に再生データとして転送される。一方、ECC生成訂正回路57で誤りが訂正できない場合、マイコン55は、sel信号(＝1)を設定し、FIFO6の出力を使って、特性の異なるAs補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13、SYNC検出器14によって、データが正しく再生できるまで、データ再生動作を再生回路60の内部でのみ繰り返し処理する。データが正しく読み出された場合、RAM56の再生データは、コントローラ51を介して外部記録装置に転送されるが、正しく読みとられなければ、再度磁気記録再生装置のデータ再生動作を繰り返す。

これでも尚データが正しく再生されない場合は、再生エラーとして外部処理装置に報告する。

以上のような処理で磁気記録再生装置の記録／再生動作が実現される。

ここで、特性の異なるAs補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13の回路構成例を示す。あわせて、ECC生成訂正回路57によるエラー訂正可否以外のsel信号生成条件の生成方法も示す。

最初にAs補正回路8の一実施例を図6に示す。図6(a)は、As補正回路8の入力信号振幅に対する出力信号振幅の入出力特性を示したもので、入出力特性は、sel信号＝0で直線、sel信号＝1で折れ線となることを示している。このような入出力特性を実現するAs補正回路8の一実施例は、図6(b)に示される。図中100は乗算器、101、103は選択回路、102は符号判定回路を示している。符号判定回路102は入力信号の符号を判定するものであって、判定結果によって、選択回路103の入力を切り換えるものである。ここでは、選択回路103は、入力信号が正の場合乗算器100の出力を、負の場合入力そのものをそれぞれ出力する。選択回路101は入力信号の正側のゲインを決定し折れ線の度合いを決定するものである。通常状態であるsel信号＝0の場合、gain1が選択され、結果として乗算器100の乗数は、gain1 (＝1.0)となる。一方、sel信号＝1の場合、gain2が選択され、乗算器100の乗数はgain2(＝0.5)となる。したがって、As補正回路8の入出力特性は、sel信号＝0の場合直線、sel信号＝1の場合正側で0.5の折れ線となる。以上のようのような構成によって回路定数の変更が可能なAs補正回路8が実現される。

次にDC補正回路9の一実施例を図7に示す。図中、110は遅延回路、111、112は平均化回路、113、114は減算器、115は選択回路を示している。ITR回路110は入力データを１サンプリングクロックごとに遅延させたものであり、時刻nでの入力データをx(n)とすると、図中に示すごとく各ITR回路110の出力はx(n),x(n−1),.....x(n−8)となる。平均化回路111、112は入力データの平均を算出するものであって、平均化回路111の出力y1(n)は以下の式で与えられる。

（数１）
y1(n)＝Σ{x(k)}/6 k＝n〜n−5 ……数１
また、平均化回路112の出力y2(n)は以下の式で与えられる。

（数２）
y2(n)＝Σ{x(k)}/9 k＝n〜n−8 ……数２
平均長の異なる平均化回路111、112は、周波数特性の異なる低域通過フィルタであって、TA波形等の低周波信号の抽出特性が異なる。減算器113、114の出力は、平均化回路111,112の出力とDC補正回路9の入力信号とを減算することで異なるTA除去特性を有するDC補正回路となる。選択回路115はこのような異なるDC補正回路をsel信号によって選択する。この結果として、DC補正回路9はDC補正特性が変更可能な回路となる。

次に等化特性の異なる等化器10の一実施例を図8に示す。図中、120は遅延回路、121は乗算器、122は加算器、123は係数選択回路を示している。遅延回路120、乗算器121、加算器122はFIRフィルタを構成しており、乗算器121の係数を変更することでその周波数特性が変化する。係数選択回路123は、あらかじめ用意した、あるいは、係数学習回路18で得られた係数グループ1あるいは係数グループ2をsel信号によって選択するものである。これにより、等化器10は、異なる周波数特性での等化処理が可能になる。

次に位相同期応答の異なるITR回路11の一実施例を図9に示す。図中、125は波形補完フィルタ、126は位相誤差検出器、127はデジタルフィルタ、128は積分器を示している。波形補完フィルタ125は非同期にサンプリングされたデジタル信号をもとに、積分器128で示されるサンプル位相の波形を補完する線形フィルタであって、具体的には、遅延回路130、乗算器131、加算器132のFIRフィルタから構成されている。乗算器131の補完係数は補完係数1−133、補完係数2−134によって与えられ、sel信号によって選択回路135で切り換えることで、その補完特性の変更が可能となる。位相誤差検出器126は従来のものと同一でデータ判定器136、遅延回路137、乗算器138、減算器139から構成される。得られた位相誤差は、乗算器140a,140b、加算器141、遅延回路142から構成されるデジタルフィルタ127と、加算器145、遅延回路146から構成される積分器128により平滑化され、積分器128の出力は、波形補完フィルタ125のサンプル位相を決定する。

ここで、sel信号によってその特性が変更可能となる回路ブロックの動作を説明する。

デジタルフィルタ127の周波数特性は、乗算器140a,140bの乗数によって決定され、係数グループ1あるいは係数グループ2を選択回路144によって選択することによって可変することができる。デジタルフィルタ127の伝達関数Hf(z)、および、ITR回路11の開ループ伝達関数Ho(z)は、乗算器140aの係数をA1、乗算器140bの係数をA2、ループゲインをKとすると、以下の式で表わされる。

（数３）
Hf(z)＝A1*{(1+A2/A1)−z}/(1−z) ……数３
Ho(z)＝K*Hf(z)/(1−z)
これらの周波数特性は、z＝exp(−j2πf/fs)を上記関数に代入することで得られる。ここで、fは周波数、fsはサンプリング周波数、jは虚数単位、exp( )は指数関数を表わす。以上のような構成のデジタルフィルタ127は、ラグリード特性を有するデジタルフィルタとして知られており、そのコーナ周波数は、係数A2/A1の比率によって決定される。比率A2/A1が高い場合、デジタルフィルタ127のコーナ周波数が高くなり、結果的にITR回路11の開ループ周波数特性Ho(z)のゼロクロス周波数も高くなる。開ループ周波数特性Ho(z)が高くなると、ITR回路11の位相同期応答追従性が向上するが、雑音に対するサンプリング誤差が大きくなる。したがって、再生信号のS/N低下による再リード動作では、位相同期を安定に追従させるため、係数比率A2/A1を小さめに設定する。

遅延回路142はサンプリング周波数と再生信号周波数との差に関するデータが記憶されている。通常のITR回路11は、PLO領域内で周波数／位相同期を完了させる。しかし、記録再生ヘッド53の回転数が変動し、サンプリング周波数と再生信号周波数との誤差が大きくなるとPLO領域内で周波数同期時間が確保できず、これ以降のデータ再生が不可能となる。そこで、この初期値であるF0、F1を選択回路143で選択することで、サンプリング周波数と再生信号周波数との差を同期可能な範囲まで低減し、PLO領域で周波数／位相同期を完了させる。

遅延回路146は波形補完フィルタ125で波形補完するサンプル位相を決定するものであって、通常は、上述と同様に、PLO領域内で周波数／位相同期を完了させる。しかし、再生波形の欠陥等により十分な長さのPLOデータがITR回路11に入力されない場合、PLO領域内での位相同期時間が確保できず、同様に、これ以降のデータ再生が不可能となる。そこで、この初期値であるP0、P1を選択回路147で選択することで、初期位相の変更が可能となる。適切な初期位相を与えると、ITR回路11はゼロフェーズスタートとなり、PLO領域の短縮が可能となる。サンプル位相の初期値を変更しながらFIFO6の再生データを位相同期することで、PLO領域が短くとも確実な位相同期が可能となる。さらに、PLO領域がなくともSYNC領域でSyncバイトが検出されるまでP0,P1の初期値を変更し、位相同期を行うことが可能である。これは、FIFO6にサンプリングデータが記憶されているために実現できるもので、従来の方法では実現不可能である。この方法によれば、PLO領域を削減することが可能でデータを記録する領域を拡大することが可能である。

選択回路135は波形補完フィルタ125の補完係数を変更するものであって、サンプリング周波数と再生信号周波数との誤差が大きくなると、データ補完による推定誤差が大きくなり、結果的にデータ復調性能の低下につながる。そこで、sel信号によって補完係数を変更し、データ補完精度の向上を図ることも可能となる。

以上述べた本実施例は、サンプリングの追い越し／追い越されによるクロック制御は考慮していないが、従来と同様の処理方法であるので、説明は省略する。

次に振幅同期応答の異なるAGC回路12の一実施例を図10に示す。図中、150は乗算器、151は振幅誤差検出器、152は乗算器、153は積分器を示している。振幅誤差検出器151は従来のものと同一のデータ判定器155、減算器156、乗算器157、遅延回路158、加算器159から構成され、出力信号と選択回路164で決定される目標振幅との振幅誤差を生成する。乗算器152は、振幅誤差を選択回路163で決定される乗数を乗じて、加算器160、遅延回路161から構成される積分器153に出力する。積分器153は、振幅誤差を積分することで誤差ゲインを算出し、乗算器150は、入力信号を誤差ゲイン倍してAGC回路12の出力とする。

これら一巡の動作は、通常、PLO領域内で完了し、遅延回路161に入力波形と目標振幅との誤差ゲインが与えられる。しかし、PLO領域内での欠陥等により振幅同期が完了しない場合、その後のユーザデータ再生が不可能となる。そこで、FIFO6からの再生データ時に、その初期値であるG00、G01を選択回路162で選択することで、初期誤差ゲインの変更が可能となる。適切な初期誤差ゲインを与えるとAGC回路12はゼロゲインスタートとなり、PLO領域の短縮が可能となる。

選択回路163で選択される乗数G0、G1は、たとえば、再生波形中の欠陥による振幅低下が大きくなった場合、欠陥以降の再生データも振幅低下によりデータエラーとなる可能性が高くなる。このため、FIFO6からの再生データ時に、乗算器152に与える乗数を小さくすることで欠陥以降のデータ再生を確実に行えるようになる。

選択回路164は目標振幅を変更するものであって、再生波形中の欠陥による振幅低下が発生した場合、目標振幅を通常の設定より下げてデータ再生することで欠陥以外のデータ再生性能の低下はあるものの、欠陥部分の振幅低下に対してデータ再生能力を高めることが可能となる。したがって、FIFO6からの再生データ時に、目標振幅を選択回路164で選択して再生することで、全体のデータ再生能力を高めることが可能となる。

次に上述したITR回路11、AGC回路12を用いた切替検出条件生成の一実施例を図11に示す。図中、165は選択回路、166は比較器、167は遅延回路、168は判定回路を示している。選択回路165は、ITR回路11の内部信号である位相誤差信号、補完周波数誤差と、AGC回路12の内部信号である振幅誤差のうち条件選択信号によって一つを選択し、誤差信号として比較器166に出力する。比較器166は、選択された誤差信号と所定のしきい値と比較し、誤差信号がしきい値以上の場合"1"、それ以外は"0"を出力するものとする。遅延回路167は比較器166の出力を各サンプルごとに記憶する。判定回路168は遅延回路167の出力から誤差信号の時間的経過を判断し、切替条件をアサートする。たとえば、しきい値以上の位相誤差、あるいは振幅誤差が連続した場合、位相同期外れや振幅同期外れが発生したと考え、判定回路168は遅延回路167の出力のうち"1"が連続することを検出し、切替条件をアクティブとする。また、補完周波数誤差がしきい値以上に異なる場合、判定回路168は周波数同期外れが発生したと判断し、同様に切替条件をアクティブとする。以上述べた切替条件は、たとえば、レジスタ20を介してマイコン55に通知される。

次にデータ復号性能の変更が可能なML回路13の一実施例を図12に示し説明する。図中、170はPRML復号回路、171はEPRML復号回路、172は比較器、173は選択回路を示している。通常状態では、sel信号は"0"であり、選択回路173はPRML復号回路170の復号結果を出力する。このとき、比較器172は、PRML復号回路170の判定マージンを示すメトリック値と既知のしきい値を比較し、メトリック値がしきい値以下になると、切替条件をアサートし、データ判定マージンが低下したことを、例えばマイコン55に通知する。この結果、マイコン55は、sel信号を"1としてFIFO6からの再生データを用いてEPRML復号回路171で復号し、その結果は選択回路173を介して出力される。選択回路173はEPRML復号回路171の復号結果を出力する。このような構成により、PRML復号回路170でのデータ再生が困難であると判断された場合、より低S/Nの信号でも所望のエラーレートで復号可能なEPRML復号回路171を使用することで、データ復号性能の向上が可能となる。

さらにより複雑なデータ復号性能の変更が可能な図13のその他の実施例をML回路13に示し説明する。図中、175、176はブランチメトリック生成回路、181は選択回路、182はACS回路、183はパスメモり、184は比較器を示している。ブランチメトリック生成回路175とブランチメトリック生成回路176は遅延回路177、乗算器178、加算器179、ブランチメトリック生成回路180とから構成されており、ブランチメトリック生成回路175はレスポンス1の特性、たとえばEEPRML(1,2,1)を、ブランチメトリック生成回路176はレスポンス2の特性、たとえばMEEPRML(2,2,1)を、それぞれ有する点が異なる。選択回路181は異なるレスポンスのブランチメトリック生成回路の出力を選択し、ACS回路182に出力する。ACS回路182では、ブランチメトリックをもとにパスの加算・比較・選択を行い、確からしいパスの選択情報をパスメモり183に出力する。パスメモり183は、パスの確からしさを時系列で判定し、もっとも確からしい復号結果を出力する。一方、比較器184は、ACS回路182のパスの加算・比較時のマージンであるメトリック値を既知のしきい値と比較し、メトリック値がしきい値以下になると、切替条件をアサートし、データ判定マージンが低下したことを、例えばマイコン55に通知する。この結果を上述のML回路と同様に、マイコン55はsel信号を"1として、FIFO6からの再生データを用いてデータ復号を行うように設定し、選択回路181はブランチメトリック生成回路176のブランチメトリックをACS回路182に出力する。以上述べた構成によってもデータ復号性能の異なる最尤復号回路が実現可能である。

本実施例では、相異なるレスポンスを選択するようにしたが、ブランチメトリック生成回路176のレスポンスがブランチメトリック生成回路175のレスポンスのk倍（k：有理数）であっても同様の処理で最尤復号回路を構成することができる。

次に最尤復号回路における他の切替条件生成回路の一実施例を図14に示し説明する。図中、185は遅延回路、186は自己相関演算回路、187は比較回路を示している。遅延回路185はML回路13の入力信号を遅延させた信号を記憶するものであって、時刻nの入力信号をx(n)とすると、自己相関演算回路186への入力信号は、入力x(n)、および、遅延回路185の出力x(n−1),...,x(n−4)となる。自己相関演算回路186は、以下に示す自己相関関数を算出し、再生信号の特性を判断する。ただし入力信号のDC成分は除去されているものとする。

（数４）
a(−j)＝{Σ(x(n)*x(n−j))/x(n)*x(n)}/N n＝0〜N−1, j＝0〜4 ……数４
自己相関関数は、等化器10の出力再生波形、および、雑音の相関を示したもので、この特性が既知のものと大きく異なると、ML回路13の再生性能が大幅に劣化する。そこで、比較回路187は、以上の自己相関関数から求められたa(−j)と、既知の自己相関関数との比較を行い、それらの誤差がしきい値以上であるかを判断し、その結果を切替条件としてマイコン55に出力する。このような構成によっても切替条件の生成回路を構成することが可能である。

次に検出条件が切替可能なSYNC検出器14の一実施例を図15に示し説明する。ここでは、Syncコードは、二つのSyncA、SyncBから構成されているものとする。190はSyncAの検出器、191はSyncBの検出器、192はシンク検出器、193は選択回路、194は論理和を示している。検出条件1は、SyncA、SyncBともに検出された場合をシンク検出条件とするものである。検出条件2はSyncA、あるいは、SyncBのどちらか一方が検出された場合をシンク検出条件とするものである。通常、選択回路193は検出条件1をシンク検出器192に与え、シンク検出器192は、SyncA検出回路190、SyncB検出回路191でそれぞれのSyncコードがともに検出された時のみSync検出出力をアサートする。この際、論理和回路194は、ともにシンクコードが検出されない場合、シンク未検出として切替条件をアサートし、マイコン55に通知する。この結果、sel信号は検出条件2を選択するように設定され、シンク検出器192は、SyncA検出回路190、SyncB検出回路191どちらか一方のシンク検出が行われた場合に、Sync検出出力をアサートする。以上のように、シンクの検出条件が切替可能なSYNC検出器14が構成可能となる。

次に切替条件を生成するデコーダ15の一実施例を図16に示し、説明する。図中、195はデコーダ、196はエンコーダ、197は比較器、198はRLL検出器、199は論理和を示している。エンコーダ196は上述したエンコーダ63と同じもので、説明の都合上符号を分けた。上述したとおりデータの記録動作は、エンコーダ63によって、例えば8ビットのバイトデータを9ビットの記録データに一対一に変換されてディスク54に記録される。一方、データの再生動作では、データ復号されたビット列からデコーダ195によって、たとえば、9ビットのビット列から8ビットのバイトデータに変換される。ここでデコード処理は、エンコーダ63の変換と一対一に対応したビット列からバイトデータヘの逆変換処理以外に、割り当てられないビット列を強制的にあるバイトデータに変換する逆変換処理とで構成される。データ復調時にエラーがなければ、デコーダ195は、入力されたビット列(例えば9ビットのビット列)を、エンコーダ63の逆変換で与えられるバイトデータに正しく変換する。したがって、デコーダ195で復調されたバイトデータを再度エンコーダ196で変調したビット列と入力されたビット列とは同じものとなる。一方、データ復調時にエラーがある場合、デコーダ195は、エンコーダ63で変換されたビット列と異なるビット列が入力されるため、入力ビット列を強制的に適当なバイトデータに変換する。変換されたバイトデータを再度エンコーダ196で変調したビット列と入力されたビット列とはむろん一致しない。したがって、データ復号時のエラーは、以上の入力ビット列とエンコーダ196の出力のビット列とを比較することで検出可能である。比較器197は、これらのビット列の比較を行い、論理和回路199を介してデータ復号エラーが発生したことを切替条件として出力する。

一方、RLL検出器198は、デコーダ15の入力データ列の"0"の連続長(0ランレングス)が既定値以上であるか否かを判断するものである。減算器113の出力である記録データは、あらかじめ0ランレングスが制限された、たとえば、7ビット以上の連続した"0"は発生しないようなコードが使用される。したがって、再生時にエラーが存在しなければ、デコーダ15の入力データ列も0ランレングスが制限されているはずである。RLL検出器198は、0ランレングスが既定値以上であった場合に論理和回路199を介して切替条件をアサートする。このように、切替条件を生成するデコーダ15の構成が可能である。

次にエラー訂正能力を変更可能なECC生成訂正回路57の一実施例を図17に示し、説明する。図中、200、201はECC訂正回路、202は選択回路、203はエラー検出回路を示している。ECC訂正回路200、ECC訂正回路201はエラー訂正可能なバイト数が異なるECC回路であって、たとえば、ECC訂正回路200は12バイトの訂正能力を有するECC訂正回路で、ECC訂正回路201は20バイトの訂正能力を有するECC訂正回路であったとする。通常状態では、sel信号が"0"であり、選択回路202は、ECC訂正能力が低いECC訂正回路200の訂正結果を出力するものとする。エラー検出回路203は、ECC訂正回路200では訂正不可能なエラーが存在したことを検出する回路であって、このような条件が発生した場合、切替条件としてマイコン55に通知する。切替条件がアサートされると、sel信号は"1"に設定され、エラー訂正能力の高いECC訂正回路201の訂正結果が出力される。このようにエラー訂正能力の異なるECC訂正回路を設け、これらを切り換えることでエラー訂正能力の変更が可能となる。

以上述べたAs補正回路8,DC補正回路9,等化器10,ITR回路11,AGC回路12,ML回路13,SYNC検出器14,デコーダ15,ECC生成訂正回路57によって、特性の異なる回路構成が実現される。結果的に、本発明の第一の目的は、これら回路ブロックを上述の図1に適用することで達成することが可能となる。具体的には、データエラーによってFIFOに記憶された再生信号をもとにデータ再生を行う。この時、磁気記録再生装置は即座に磁気記録媒体54上の再生信号を再生する必要がない。したがって、回路定数の変更で読み出しが可能な再生信号の場合、回転待ちを発生させることなくデータの再生が行われ、データアクセスの高速化が達成される。

さらに、FIFO6に記憶された再生信号によるデータ再生動作の起動は、図1ではECC生成訂正回路57のエラー訂正可否により行ったが、TA検出回路17によってTAが検出された場合や上述の各構成ブロック内での切替条件によっても同様の制御方法で実現できる。さらにこれら切替条件の発生状況を分析することで、最適な回路特性の変更部位を判断することが可能となる。たとえば、TA検出回路17でTAを検出した場合に等化器10の周波数特性を変更するよりは、DC補正回路9の特性を変更した方が適切に対処できることはいうまでもないことである。

以上述べたFIFO6を使ったデータ再生動作を実施するにあたって、図18に示すような処理方法が考えられる。図中、(a)はデータエラーを検出した場合、データ処理単位である1セクタ全体の再生処理をセクタの開始位置から、また、(b)はデータエラーが発生した領域の再生処理をその前後の再生データから処理するものである。さらに、(c)はデータエラーが発生した領域のみの再生データをFIFO6に記憶し、後にその領域のみのデータ再生を行うものである。図1の構成と関連づけてその動作を説明する。ここでは、データエラー発生を検出する条件、すなわち、切替条件として、TA検出回路17がセクタ中にTAを検出した場合について説明する。

まず、図18(a)について説明する。動作1の時刻は、通常のリード動作であって、FIFO6に入力されるデータ列を示している。記録再生ヘッド53の再生信号は、AD4でサンプリングされた後、サンプリングデータは、As補正回路8以降のデータ復号回路と同時に、FIFO6へ送出され、FIFO6ではセクタの先頭からサンプリングデータを記憶する。データ再生中にTA検出信号が本図に示すようなタイミングで発生した場合、TA検出信号の立ち上がりエッジでレジスタ20の内容がセットされ、TA発生が記憶される。マイコン55は、コントローラ51からの通知により一つのセクタ再生動作が完了した後、レジスタ20の内容を読み取り、現在処理したセクタにTAが発生したことを検知する。TAが発生した場合、動作2の時刻でFIFO6のデータを使ってデータ再生動作を行う。マイコン55は、FIFO6に記憶された再生信号を用いてデータ再生動作を行うため、sel信号をレジスタ20を介して'1'にセットする。この結果、上述した、例えば、等化器10の係数は、係数グループ1から係数グループ2に切替わり、その周波数特性が変更される。コントローラ51は、FIFO6の再生データを用いでデータ処理するため、リードゲートをアサートする。

FIFO6は、動作2の時刻で、記憶された再生信号を先頭から、すなわち、セクタの先頭から出力し、As補正回路8以降の回路でデータ復号される。復号されたデータは、前回復号したデータを破棄し、RAM56に再度記憶しつつ、ECC生成訂正回路57でデータのエラー検出/訂正を行う。これ以降の処理については上述した通りである。このような処理方法では、動作2の時刻でエラー発生後1セクタのデータを再度処理し直す必要があり処理時間の増加を伴うが、コントローラ51の処理方法が簡略化されるという特徴がある。

次に、(b)の処理方法について説明する。FIFO6は、動作1の時刻に示すように(a)と同様にセクタの先頭以降のサンプリングデータを記憶する。レジスタ20は、リードゲートアサート後からのTA検出信号の発生位置とそのパルス幅を記録する。このような回路は、図示するまでもなく、一般的なカウンタの組み合わせによって実現され、リードゲートアサート後、データ転送の基準となるビットクロック、あるいはバイトクロックをカウントし、TA検出信号発生時のカウント値から容易に誤りデータ範囲を求めることができる。動作1の時刻でリード動作が完了するとマイコン55はレジスタ20の内容を確認し、TAが発生したことを検知する。

その後、マイコン55は、sel信号を'1'にセットする。さらに、マイコン55は、レジスタ20に記録されたTA検出信号発生位置をもとに、FIFO6の再生データ出力開始位置をレジスタ20を介してFIFO6に設定する。この場合、FIFO6に設定する開始位置は、ITR回路11、AGC回路12の同期時間、あるいは、ML回路13の復号処理遅延時間を考慮して、TA検出信号発生位置より若干前に設定する。また、SYNC検出器14のバイト同期位置を基準にバイト区切り位置に対応したサンプリングデータの記憶位置からFIFO6の出力位置を決定する。以上のFIFO6の出力開始位置が設定された後、動作2の時刻でコントローラ51は再度リード動作を実行し、TAが発生した領域のサンプリングデータのみをAs補正回路8以降の回路でデータ復号を行う。コントローラ51は、TA信号発生位置と長さに対応した前回のバイトデータのみを、再生したデータで置き換え、RAM56に記憶する。動作2の再生データで一部のバイトデータを置換した動作1の再生データは、1セクタのデータを構成し、再度、1セクタのデータは、ECC生成訂正回路57でデータエラーの検出/訂正が行われる。以降は上述の動作である。この処理方法によれば、FIFO6、コントローラ51等のデータ処理方法は複雑になるものの、動作2の時刻では、TA発生位置のみのデータが復号されるため、その処理時間は方法(A)に比べて短縮することができる。

次に(c)の処理方法について説明する。記録再生ヘッド53の再生信号は、再生回路60でデータ復号された後、コントローラ51を介してRAM56に記憶される。この際、FIFO6は、TA検出信号がアサートされる少し前の時刻から、TA検出信号がネゲートされるまでのサンプリングデータを記憶する。レジスタ20は、方法(b)と同様に、TA検出信号の開始位置と長さを記憶する。ここで、TA検出信号アサート前のデータ記録長は、方法(b)と同様に、ITR回路11、AGC回路12の同期時間、SYNC検出器14のバイト区切り位置とから決定する。マイコン55は、レジスタ20の結果からTA発生の有無を検出し、コントローラ51に再度リード動作の実行を依頼する。コントローラ51はリードゲートをアサートし、As補正回路8以降のデータ復号回路は、動作2の時刻でFIFO6に記憶されたデータ、つまり、TA検出信号がアクティブな時刻におけるサンプリングデータのみを処理する。コントローラ51は、方法(b)と同様に、処理されたデータのみを動作1の時刻で再生したデータの一部と置き換え、RAM56に記憶する。ECC生成訂正回路57は、RAM56に記憶された1セクタのデータをもとに、データエラーの検出/訂正を行う。以降は、上述の動作と同じである。この処理方法は、方法(b)と同じ処理時間でTA発生位置のみのデータを復号できる。さらに、FIFO6のデータ記憶量は、TA発生長程度と、方法(a) (b)に比べて低減することが可能で回路規模の削減が可能となる。

以上述べたような図1の信号処理回路、および、処理手順によって、本発明の第一の目的を達成することが可能となる。

次に図1を使った等化器10の係数学習方法の一手順を以下に示す。本実施例における等化器10の係数学習方法は、従来、複数のセクタを何度も再生しながら係数学習を行っていたのに対し、FIFO6に記憶したサンプリングデータを用いて係数学習することを特徴とする。具体的には、トラック上の一つのセクタを再生するために、コントローラ51はリードゲートをアサートする。リードゲートがアサートされることにより、記録再生ヘッド53の再生信号は、上述のアナログ回路で信号処理された後、AD4でサンプリングデータに変換される。サンプリングデータは、FIFO6に記憶されながら、As補正回路8以降の回路によってデータ復号処理が行われる。この時、係数学習回路18は、ITR回路11の出力であるデジタルデータと、内部に有する等化目標との誤差をもとに、係数学習回路18の係数更新量を得て係数の更新を行う。一セクタの再生動作が完了すると、FIFO6はサンプリングデータの記憶を停止し、係数学習回路18は係数更新を一旦終了する。次に、マイコン55は、レジスタ20を介してsel信号を変更し、FIFO6の出力をAs補正回路8の入力に接続する。その後、コントローラ51はリードゲートをアサートする。FIFO6は、特定の位置に記憶されたサンプリングデータ以降のデータをAs補正回路8に出力する。係数学習回路18は、先の係数を初期値として係数更新動作を再開する。さらに、FIFO6に記憶された特定の位置のサンプリングデータまでが処理されると、コントローラ51はリードゲートをネゲートし、係数学習回路18は係数更新動作を一旦終了する。これに続き、コントローラ51はリードゲートを再度アサートし、以降、上述の係数学習動作を行う。以上のFIFO6のサンプリングデータを使った係数学習動作を規定回数行った後、記録再生ヘッド53からの再生動作を再び実行した後、FIFO6のサンプリングデータを使った係数学習動作を行う。このような動作を繰返し行うことで、等化器10の係数は係数学習回路18によって決定される。本実施例によれば、従来のセクタの再生信号を複数回読み込んで係数学習をする代わりに、FIFO6に記憶されたサンプリングデータを用いて係数学習動作を行うことで、係数学習時間の高速化が可能となる。

次に図1の磁気記録再生装置における磁気記録媒体54の欠陥領域の探索、および、その登録方法の一手順を示す。一般的な磁気記録再生装置では、磁気記録媒体54上の欠陥領域は、信号処理回路の回路定数を変更しながら複数のセクタを再生することでリードマージンの低いセクタを欠陥領域として判断する方式が採られている。このため、回路定数の変更回数分だけ、同一セクタを読み続ける必要がある。本実施例では、例えば、上述した係数学習方法と同じように、特定のセクタの再生信号は、FIFO6にサンプリングデータとして記憶され、As補正回路8以降の回路定数を変更しながらFIFO6のサンプリングデータを再生する。具体的には、トラック上の一つのセクタを再生するために、コントローラ51はリードゲートをアサートする。リードゲートがアサートされることにより、記録再生ヘッド53の再生信号は、上述のアナログ回路で信号処理された後、AD4でサンプリングデータに変換される。サンプリングデータは、FIFO6に記憶されながら、As補正回路8以降の回路によってデータ復号処理が行われる。一セクタの再生動作が完了すると、例えば、データエラーの有無がECC生成訂正回路57によって検出される。次に、RAM56はレジスタ20を介してsel信号を変更し、この結果FIFO6の出力はAs補正回路8に入力される。マイコン55は、As補正回路8以降の信号処理回路の特性を変更し、例えば、AGC回路12の目標振幅を変更してデータ再生動作の開始をコントローラ51に依頼する。コントローラ51が再びリードゲートをアサートすると、FIFO6のサンプリングデータを使って、As補正回路8以降の異なる特性によってデータ復号される。以上の手順を繰返し行い、得られたデータ復号結果から、マイコン55はセクタ中のデータエラー分布を解析し、磁気記録媒体54の欠陥領域の位置、および長さの情報を得る。これをもとに、欠陥領域の登録を行うことができる。このような処理手順によって、回路定数変更回数だけ毎回セクタを再生する必要がなく、最低でも一回の再生動作のみで欠陥領域の探索を行うことができ、欠陥領域の検索時間を短縮することができる。

次に、FIFO6の位置を変更したその他の信号処理回路の構成例を図2に示し説明する。図2は、FIFO6の位置を等化器10の出力に変更したものであって、図中、図1と同一のものには同符号を付した。adin入力信号は、記録再生ヘッド53からの再生信号を上述した回路で処理したアナログ信号である。AD4は、adin入力信号をリードシンセサイザ5の発生する入力信号とは非同期のサンプリングクロックでサンプリングされ、サンプリングデータとしてAs補正回路8に出力する。As補正回路8、DC補正回路9、等化器10は、上述の機能を実現するものであって、等化器10の出力には入力信号の符号間干渉を除去した信号が得られる。得られたデジタル信号は、選択回路7とFIFO6に同時に入力される。FIFO6には処理するセクタのサンプリングデータが先頭から記憶される。通常のデータ再生時には、レジスタ20のsel信号は例えば'0'に設定されており、選択回路7は等化器10の出力をITR回路11に入力するように制御されている。ITR回路11は、等化器10のデジタル信号をもとに周波数、位相の同期した補完データをデジタル的な演算によって処理し、さらにAGC回路12は、信号振幅を一定にするように制御する。得られた信号は、ML回路13で最尤復号され、mlout信号としてSYNC検出器14に出力される。

一方、ECC生成訂正回路57等でエラーが検出され再度リード動作が起動された時、sel信号は、マイコン55によってレジスタ20を介し、例えば'1'に設定される。この結果、ITR回路11には、FIFO6に記憶されたサンプリングデータが入力され、かつ、ITR回路11、AGC回路12、ML回路13のうち少なくともいずれかの特性が上述したような構成によって変更される。FIFO6に記憶されたサンプリングデータは、特性の異なるITR回路11、AGC回路12、ML回路13で処理された後、mlout信号としてSYNC検出器14に出力される。本実施例によっても、図1と同様の処理が実現され、本発明の第一の目的を達成することができる。

さらに、FIFO6を何れの位置に配置しても図1と同様の処理が可能なことが、図3によって理解される。図3は、その一実施例を示したもので、21、22、23、24、25は2to1の選択回路、26は6to1の選択回路を示している。その他図1と同一の機能は同符号を付している。各信号処理回路、As補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13の入力には、選択回路7、21、22、23、24、25が設けられ、さらに、FIFO6の入力には選択回路26が設けられている。それぞれの選択回路はすべて独立な選択信号によって制御されており、通常のリード動作では、AD4の出力は、As補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13によって直列に処理される。選択回路26は、これら信号処理回路のうちの何れか一つの出力を選択して、FIFO6は選択されたデジタル信号を記憶する。一方、リトライ時は、選択回路26で選択された信号処理回路の出力に接続される選択回路7、21、22、23、24、25のうちの一つだけがFIFO6の出力を選択するように制御される。例えば、通常のリード動作では選択回路26が選択した等化器10の出力を、リトライ時は選択回路23のみがFIFO6の出力をITR回路11に入力するように制御される。この例は図2と同様のデータ再生動作が実現されることは説明するまでもない。同様に、ML回路13のみの特性をリトライ時に変更する場合には、通常のリード動作では、選択回路26はAGC回路12の出力をFIFO6に記憶し、リトライ時は、選択回路25のみがFIFO6の出力を選択する。

以上述べた図2、図3のような一実施例によれば、データエラーが発生する要因ごとに、回路の処理動作範囲を切り替えることが可能となる。例えば、経験的に記録再生ヘッド53の再生信号の歪みによって位相同期が動作不良となり、この結果としてデータエラーが多発することが判っている場合、リトライ時に、FIFO6のサンプリングデータは、ITR回路11以降のデータ復号回路のみを動作させて処理すればよく、無関係な等化器10などを動作させる必要はない。よって、リトライ時に動作させる部位を絞ることで、不必要な電力の浪費を抑えることができる。

ここで、FIFO6の回路規模を削減する回路構成の一実施例を、図19に示し説明する。本実施例ではFIFO6の前後に演算回路を設け、FIFO6に記憶するビット数を削減するものであって、図中、210はデータ判定回路、211は加算器、212、214は遅延回路、213はシーケンサ、215は減算器を示している。FIFO回路の入力であるx(n)は、符号付きの２の補数表現のデジタルデータであって、磁気記録再生装置で使用されるチャネル特性から、例えば、Partial Response Class−4では(1,0,−1)の相関を有する。これは、入力信号にある時刻nに'1'が発生すると、時刻(n+1)には相関がなく、時刻(n+2)には、信号系列の組み合わせから'0'、あるいは'−1'が発生することを示している。このデータの相関を使って、FIFO6に記憶するビット数を削減する。データ判定回路210はx(n)のデータ判定を行い、x(n)>0.5で'1'、x(n)<−0.5で'−1'、それ以外を'0'として、シーケンサ213に出力する。シーケンサ213は、データ判定回路210の判定結果をもとにセクタ開始時のPLO領域の信号が(1,1,−1,1)の連続パターンであることから、このデータ列を検出してwcmd信号を出力する。このタイミングは、図20(a)に示すように、リードゲートがアサートされた後、(1,1,−1,−1)を検出して次の時刻でwcmd信号を出力する。遅延回路212は、wcmd信号のアサートによってクリアされた後、加算器211の出力y(n) を2クロック遅延させて加算器211に出力する。wcmd信号アサート後、y(n−2)は2クロック間に渡って'0'となる。加算器211は、入力x(n)とy(n−2)とを加算し、出力ynをFIFO6に出力する。以降このような動作を繰り返すと、加算器211の出力y(n)は、図20(a)のようになり、符号のない信号列となる。FIFO6へのデータの書き込み動作は、wcmd信号のアサート後に行われる。したがって、FIFO6に記憶されるデータのビット数は、例えば、入力x(n)のビット数を6ビットとすると、y(n) は5ビットとなり、1ビット削減することが可能となる。

一方、FIFO6からデータを読み出す場合、もとのx(n)と同じデータb(n)になる必要があり、データb(n)は、シーケンサ213と、FIFO6のデジタルデータa(n)と遅延回路214の出力a(n−2)とから復元される。シーケンサ213は、リードゲート信号を受けると、rcmd信号を発生し、遅延回路214をクリアする。減算器215は、FIFO6の読み出しデータa(n)と遅延回路214の出力a(n−2)とを減算し、データb(n)として出力する。この演算例を図20(b)に示す。rcmd信号アサート後、2クロック期間に渡り、a(n−2)は'0'となる。FIFO6の出力a(n)は、図20(a)のy(n)と同じであって、この信号からa(n−2)を減算することで、b(n)のようになる。このようにして求められたb(n)と図20(a)とを比較すると同一の数値が得られていることがわかる。

以上の動作を演算式で表すと、以下のようになる。

（数５）
y(n)＝x(n)+y(n−2) ……数５
b(n)＝a(n)−a(n−2)
y(n)＝a(n), y(n)−y(n−2)＝x(n) であることから、
b(n)＝x(n)+y(n−2)−x(n−2)−y(n−4)＝x(n)−x(n−2)+x(n−2)＝x(n)
以上の演算式から理解されるように、上述の回路を付加しても、b(n)とx(n)はともに等しFIFO6のビット数を削減による回路規模を低減しつつ、遅延させたサンプリングデータを出力することが可能となる。

以上述べた実施例における信号処理回路では、リトライ時に従来の回路を選択回路7等の回路によって切り換えて使用していた。しかしながら、このような構成では、磁気ディスク装置のように、連続したセクタを絶え間なく処理する様な場合、リトライ動作によってその処理が途絶えてしまう。例えば、連続する1セクタと2セクタをデータ復号する場合、1セクタにエラーが発生した場合、2セクタ目をデータ復号する代わりに、FIFO6の出力を用いて同一の信号処理回路を用いて1セクタ目のデータ復号を行うため、2セクタ目のデータ復号を中断する必要がある。したがって、2セクタ目のデータ復号は、回転待ちを経た後、実行されるため、アクセス時間の低下が発生する。図4は、これを回避するための信号処理回路の一実施例を示したもので、30はAs補正回路、31はDC補正回路、32は等化器、33はITR、34はAGC、35はMLを示しており、それぞれ対応するAs補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13とは特性が異なるが基本的な構成は同じである。36、37、38はそれぞれSYNC検出器14、デコーダ15、デスクランブラ16と同一の機能を有するが、説明のために異なる符号を付した。これらの動作を、1セクタと2セクタのデータが連続して処理される場合を例に説明する。ここでは、FIFO6のデータ記憶容量は、二つのセクタのサンプリングデータを記憶できるだけの容量を有することを前提とする。通常の動作では、最初に、1セクタ目のデータがAD4に入力され、AD4のデジタルデータは、As補正回路8を経てデスクランブラ16に出力されると同時に、FIFO6に記憶される。コントローラ51は、デスクランブラ16が出力する1セクタ目の再生データを、RAM56に記憶しつつ、ECC生成訂正回路57でエラー検出を行う。ここで、ECC生成訂正回路57によってデータエラーが検出された場合、続く2セクタ目のサンプリングデータは、As補正回路8以降の信号処理回路で処理されデスクランブラ16に再生データとして出力されるとともに、１セクタ目のデータに続き、FIFO6に記憶される。一方、先に記憶されたFIFO6の1セクタ目のサンプリングデータは、As補正回路30以降の信号処理回路によって復号され、デスクランブラ38に出力される。それぞれの信号処理回路は、特性が異なるのみでその動作は上述したものと同一であるので説明は省略する。コントローラ51は、デスクランブラ16から出力される2セクタ目のデータと、デスクランブラ38に出力される1セクタ目のデータとをRAM56上の別々の領域に記憶する。ECC生成訂正回路57は、2セクタ目のデータの誤りを検出した後、RAM56に記憶された1セクタ目のデータをもとに誤り検出を行う。仮に、2セクタ目のデータにも誤りが検出された場合、2セクタ目のサンプリングデータはFIFO6に記憶されている。2セクタ目のリード動作完了後、再度、FIFO6のサンプリングデータを用いてAs補正回路30以降の信号処理回路でデータ再生を行う。

このように、データエラーが検出されたセクタを別途処理する信号処理回路を設けることによって、一つまでのセクタエラーについてアクセス時間の低下のないデータ再生装置が構成される。さらに、三系統の信号処理回路を並列に設けることで、二つのセクタエラーまでに対応できることはいうまでもないことである。

以上、本実施例によれば、データエラーが発生しても通常のデータ処理を妨げることなく、また、データエラーが検出されたセクタの信号処理も並行して処理することが可能となるため、アクセス時間の低下が発生しない。

本実施例では並列に信号処理回路を設けたが、図5に示すような構成によっても同様の処理が実現される。図5は、リトライ時のデータ再生をソフトウェアで処理する構成の一実施例を示したもので、図中、図1と同一の機能は同符号を付した。説明の都合上、データエラーの有無は、ECC生成訂正回路57のデータエラー検出によって判断するものとする。記録再生ヘッド53からの再生信号は、上述の信号処理回路を経てAD4にadin信号として入力される。AD4は、リードシンセサイザ5の発生するサンプリングクロックによって、入力信号周波数とは非同期に入力されるadin信号をサンプリングし、サンプリングデータとしてFIFO6、及び、As補正回路8に出力する。As補正回路8以降のデータ復調処理は、上述したものと同じであるので、説明を省略する。デスクランブラ16に得られた再生データは、コントローラ51を介して、RAM56に一時的に蓄えられながら、ECC生成訂正回路57によってデータエラーを検出する。この結果、データエラーが発生した場合、ECC生成訂正回路57は、RAM56の内容とデータエラー検出とともに得られるシンドローム情報とを使ってデータ訂正を行う。エラー訂正範囲外のエラーが発生した場合、コントローラ51は、マイコン55に対し、FIFO6のデータを使ったデータ復号の処理を依頼する。マイコン55は、例えば、図21に示すような処理手順にしたがってデータ再生を行い、得られたデータをRAM56に記憶する。ECC生成訂正回路57は、マイコン55から送られるデータをもとに、再度データエラーの検出と、全データの処理完了後のエラー訂正を行う。ここで、マイコン55のソフト処理手順を図21を使って説明する。FIFO6には、セクタの先頭からのサンプリングデータが記憶されており、マイコン55はその一つずつを読み出して処理を行う。step1では、FIFO6のデータを読み込み、step2のデータ復号処理を行う。データ復号処理は、以下の処理で行われる。step100はサンプリングデータの上下非対称性を補正し、step101は波形の直流成分をフィルタで除去する。step102は等化処理を行い波形の符号間干渉を除去し、step103は非同期にサンプリングされた波形から同期した波形を補完する波形補完処理を行い、step104は振幅調整を行う。最終的に得られたデータを使って、step105は最尤復号処理を行う。このような処理を行った後、step3はバイト同期用の特定パターン(Sync)を検出し、Sync検出するまで上述の処理を繰り返す。Sync検出後、step4では、FIFO6からのサンプリングデータを読み込み、step5でデータ復号処理を行う。得られたデータをもとにstep6ではデコード処理し、step7はデスクランブル処理を行う。step8はコントローラ51を介してRAM56に再生したバイトデータを記憶する。step9は、FIFO6のデータを最後まで処理したか判定し、処理が完了するまで、step4からの処理を実行する。このような手順によってデータ復調を処理するが、これは、すでに明らかなように図4のAs補正回路30以降のデータ処理をソフトウェアで処理したものと同一である。したがって、ソフトウェアでリトライ再生動作を行う場合、step100、101、102、103、104、105のデータ再生特性を決定する各定数をAs補正回路8、DC補正回路9、等化器10、ITR回路11、AGC回路12、ML回路13での定数と変更する事で、データの復号が可能となる。とくに、本実施例で示したソフトウェアで処理するデータ復号方法は、各定数を容易に変更できるため、異なる定数の複数の組み合わせによってデータ復号を行うことができる。したがって、本実施例によれば、データを読み取れる確率が高くなる。

次に、メモリと信号処理回路を組み合わせた信号処理回路の一実施例を示す。

図22は、メモリと位相同期回路とを組み合わせた信号処理回路の例を示したもので、図中、220はRAM、221はRAM制御回路を示しており、その他、図1と同一のものは同符号を付した。本実施例では、メモリとITR回路とを組み合わせることで、位相同期を繰返し行うことで位相同期精度を向上させる方式を示すものである。AD4でサンプリングされたサンプリングデータは、As補正回路8、DC補正回路9、等化器10の信号処理回路で処理された後、RAM220に入力される。ITR回路11、RAM220、RAM制御回路221の具体的な構成例を図23に示す。図中、230、231、232、233はアドレス発生器を示している。等化器10の出力であるeqout信号は、二つに分けられたRAM220のうちのRAM234に入力され、アドレス発生器230で示されるアドレスに記憶される。書き込まれたデータは、一旦、アドレス発生器231のアドレスより読み出され、ITR回路11によって位相同期したデジタルデータに処理される。この時、ITR回路11で処理を行う際のワークエリアもアドレス発生器231で示されるアドレスを使用する。ITR回路11で生成されたデータは、再度、アドレス発生器232で示されるアドレスのRAM235に記憶され、再び、アドレス発生器233によって読み出され、agcin信号に出力する。agcin信号は、AGC回路12に出力されて振幅調整された後、ML回路13でデータ復号される。以上の構成で、アドレス発生器230とアドレス発生器233は、通常のFIFOを構成するためのアドレスカウンタとして作用しており、本実施例で示した位相同期精度を向上させる回路は、アドレス発生器231、232、ITR回路11で実現される。

具体的なアドレス生成手順を図24に示す。RAM220のアドレス管理は、RAM234のアドレスを管理しているwr_a、rd_a、RAM235のアドレスを管理しているwr_b、rd_bで行われている。また、RAM234のデータ構造は、eqout信号を記憶する変数raw_data、ITR回路11のワークエリア用変数に大別され、ITR回路11のワークエリア用変数は、例えば、図9におけるデジタルフィルタ127の記憶変数(遅延回路142の内容)である変数filter_internal、積分器128の記憶変数(遅延回路146の内容)である変数nco_internalから構成される。step1は各アドレスポインタの初期化処理を行っておりリードゲートアサート時にのみ実行される。このうちN_offsetは繰返し処理を行う処理遅延時間を示している。step2〜step6は、eqout信号が入力されるたびに処理される。step2は、eqout信号をwr_aで示される領域のraw_data変数に書き込み、step3は、rd_aで示されるデータをadc_inに出力する。step4は、fixed_start変数によってその処理を制御し、仮に、fixed_start変数が真の場合、rd_a、wr_bのアドレスはN_delayだけ減算され位置が戻される。さらに、rd_aからrd_a+N_area間のraw_dataをクリアし、nco_internalをfixed_ncoで固定する。これらの処理は、例えば、TA信号がアサートされた場合に、RAM234に記憶されたデータをもとに再度ITRによりデータ補完を行う準備をしている。step5では、rd_aで示されるアドレスをワークエリアとして、wr_bで示されるアドレスのRAM235に補完データを記憶する。step4、5により、rd_aからrd_a+N_area間のITR回路11ヘの入力データが'0'となるため、位相制御はホールドされ、結果的にITR回路11の出力は固定周期(fixed_ncoで示されるサンプリング間隔)でサンプリングされた補完データとなる。step6は、各アドレスポインタを更新する。step7は、ITR回路11の処理手順をプログラムで記述したものと等価であって、関数phase_error()は、入力データraw_dataから位相誤差filter_inを生成し、関数filter()は、得られた位相誤差と内部変数であるfilter_internalとを使って、補完周波数誤差nco_inを演算する。関数nco()は、得られた補完周波数誤差nco_inと内部変数であるnco_internalとを使って、サンプル位相phase_offsetを出力する。関数interpolater()は、phase_offsetで示されるサンプル位相と入力データから補完データを出力する。このようにアドレスポインタを制御することで、仮にITRの位相追従が不可能となった場合にも、位相追従が不可能になった時刻までさかのぼって再度データ処理を開始することができるようになる。

例えば、図25に示すような波形が信号処理回路に入力された場合について具体的な処理方法を説明する。入力波形は、データの一部に記録媒体欠落によるデータ欠陥を有する。この入力信号による位相同期応答は、条件(a)に示すように、時刻Aの欠陥波形が入力されるまでは安定しているが、時刻Aから時刻Bまでの間は欠陥波形によって不安定となる。時刻B以降入力波形が正常となったため位相同期応答はこれに追従し、時刻Cに位相同期が安定する。この場合、時刻Aから時刻Cまでがデータエラーとなる。時刻Bでは、例えば、上述の位相誤差を使ったデータエラー検出方法により時刻Cでデータエラーが検出されると、入力データを時刻Aであるτ(0)まで戻すため、変数N_delayをτ(0)に設定する。さらに、τ(0)からτ(1)に対応したN_areaを設定し、この間の位相同期をホールドする。τ(1)以降、位相同期が再開されるが、依然、欠陥波形が位相同期回路に入力されるためその位相同期応答は不安定となる。しかし、データエラー長は、時刻Bでの位相誤差が条件(a)に比べて小さいため短くなる(時刻Aから時刻T(1))。さらに、条件(c)は、位相同期のホールド時間をτ(1)からτ(2)に伸ばして、時刻Bでの位相変動量を抑えたのものである。以上のような位相同期のホールド期間であるN_area長を変更しながらエラーの有無を確認し、最終的に条件(d)のようになると、時刻Aから時刻Bまでの期間の位相同期がホールドされ、時刻B以降の位相変動は最小となる。このように位相同期の安定したデータ再生が可能となる。

本実施例では、位相同期のホールド期間を変更しながら、データ再生を行ったが、図26に示すような特別な位相同期回路を設けることで、さらに効率的なデータ再生処理が可能になる。図26は、その構成の一実施例を示したもので、図中、222はReverce ITR(RITRと略記する)を示し、ITR回路11への入力信号と逆順、すなわち、サンプル時刻が逆に向かうサンプリングデータをもとに、このような入力信号に対して補完データを生成するものである。その他の符号は図22と同一の機能を示している。AD4でサンプルされたサンプリングデータは、As補正回路8、DC補正回路9、等化器10で上述のような処理をされた後、RAM220に入力される。RAM220の具体的な構成は、図28に示すごとく、図23に対してRITR222の入出力を管理するアドレス発生器240と241を設けたものとなっている。アドレス発生器230、アドレス発生器231、アドレス発生器232、アドレス発生器233の生成するアドレスは上述したようにカウントアップ動作であるが、アドレス発生器240、アドレス発生器241はカウントダウンの動作を行う。これにより、ITR回路11に入力されるデジタルデータをx(0),x(1),x(2),x(3),....とすると、RITR222に入力されるデジタルデータは、アドレス発生器230で記憶したデータ順とは逆の方向、すなわち、...,x(3),x(2),x(1),x(0)が入力される。また、ITR回路11の出力をy(0),y(1),y(2),y(3),....とすると、RITR222の出力は、時間的に逆の信号を使って補完データを算出し、...,y(3),y(2),y(1),y(0)となる。具体的なRITR222の構成は後述する。ITR回路11で補完されたデータは、アドレス発生器232で示されるアドレスにまず入力される。一方、RITR222から出力される補完データは、データエラーがあったときのみ、アドレス発生器241で示されるアドレスに、先にアドレス発生器232で書き込まれた補完データを逆方向に書き換える。最終的にRAM235に残った補完データは、アドレス発生器233で読みだされ、agcin信号として出力される。

RITR222の具体的な構成は、図29に示される。基本的な構成は図9と同じであるが、補完係数1−133の補完係数を逆転した選択回路237を有する点が異なる。RITR222に入力される信号は時間的に逆転したサンプリングデータであるため、波形補完フィルタ125の補完係数選択回路237は、図9に示した補完係数1−133に対して時間的に線対称となる。波形補完フィルタ125で補完させたデータを使って位相誤差検出器126は位相誤差を演算により求める。ここで、波形補完フィルタ125の出力が時間的に逆転しているため、位相誤差検出器126は、図9の位相検出とは逆の検出を行う。すなわち、位相進みを位相遅れと判断する。しかし、127、積分器128の処理で得られたサンプル位相も位相方向が逆転しているため、全体の位相制御方向はなんら変わりない。以上の構成により時間的に逆転したサンプリングデータをもとに、補完データを生成することが可能となる。本実施例では、図9の補完係数1−133に対して、選択回路237を置き換えた構成として説明したが、補完係数1−133は直線位相のフィルタを構成することが多く元の係数が線対称となっているため、選択回路237で与えられる係数は、補完係数1−133等と同じでも良い。よって、RITR222はITR回路11と同じ回路によっても実現可能である。

以上、RITR222を使った1セクタのデータ再生動作を図30を用いて説明する。入力波形は、図25のそれと同一のものが入力されたものとする。ITR回路11の位相同期応答は、この入力信号によって条件(a)に示すような時刻Aから時刻Cまでの間が不安定となる。この結果、時刻Aから時刻Cまでがデータエラーとなる。データエラーの終了が図示しない他の手段によって時刻Cで検出されると、RITR222は、条件Bに示すように、時刻Cの位相同期情報を使って時刻Cから時刻Aにむかって補完データを演算し、位相が不安定と判断されるまでの時刻Aまでの補完データをRAM235に記憶する。このとき、時刻Cから時刻BまでのRITR222は、入力信号自体に欠陥がないためその位相同期応答は安定しており、正しい補完データを出力する。しかし、時刻Bから時刻Aは入力波形の欠陥波形によって位相同期応答が不安定となる。最終的にRAM235は、ITR回路11で生成された時刻A以前、時刻C以降の補完データと、RITR222で生成された時刻Aから時刻Cまでの補完データが記憶され、アドレス発生器233は、記憶された補完データをagcin信号として出力する。得られたagcin信号は、RITR222の補完データのうち時刻Bから時刻Cまでの補完データは正しく演算されている。このため、位相同期が不安定になることによるデータエラーは、時刻Aから時刻Bまでの期間に短縮される。また、RITR222を使った信号処理回路では、上述したような複数の繰返し処理が不要となるので短時間でのデータ復号が可能である。

本実施例では、時刻Cで位相同期応答が安定になる場合について示したが、欠陥波形によって位相同期が動作不能となる場合もある。これに対しては、図31のようなセクタフォーマットにすることでデータ復号性能の向上が図れる。図31のセクタフォーマットは、通常のデータ再生では、セクタの先頭よりPLO、SYNC、DATA、ECCの順に処理される。一方、データエラーが検出された場合、セクタの後方からの再生動作を可能にするため、ECCの後にSYNC、POST領域が付加されている。POST領域は、PLO領域と同程度以下の長さがあれば十分であって、POST領域内での位相同期が可能な長さを有するものとする。セクタの後方からの再生は、POST、SYNC、ECC、DATA、SYNC、PLOを読み取り、RITR222にてセクタ後方からすべての補完データを生成する。最終的にRAM235に記憶された補完データは、セクタの先頭から出力され、以降の回路でデータ復号処理が行われる。具体的な、データ処理方法を図32に示す。セクタの先頭からデータ復号を行った場合の位相同期応答は、時刻D以降の欠陥波形によって不安定となり、欠陥波形通過後も位相同期が安定にならず動作不能となる。次に、時刻Fまでデータ復号処理が進みデータエラーが検出されると、RITR222はRAM234に記憶されたサンプルデータを使って補完データの生成を開始する。RITR222は、まず、POST領域で位相同期を行った後、時刻Eを通過し時刻Dまでの補完データをRAM235に記憶する。時刻Dで再び、位相同期応答が不安定になると、ここで、RAM235への補完データの書込みを中止し、アドレス発生器233によってRAM235の補完データをセクタの先頭から読み出し、agcin信号として以降のデータ復号処理を行う。以上の処理により、位相同期が何らかの要因で誤動作し以降の位相同期が不可能となった場合にも、再度再生信号を読み込まなくともリトライ処理が可能となる。

本実施例ではPOST領域長はPLO領域長以下かあるいは同程度として説明したが、たとえば、POST領域長を1バイト以下、あるいは、なくとも同様の処理は実現可能である。具体的には、上述したITR回路11の初期値を変更しゼロフェーズスタートを実現する手段と同様に、RITR222のサンプル位相の初期値たとえば遅延回路146の初期値を変更しながら位相同期動作を実施することでRITR222もゼロフェーズスタートが可能である。この結果、位相同期を行う領域の削減が可能となる。

また、本実施例ではスクランブラ62について言及していないが、一般的なスクランブラ62は、記録時にシンクバイト以降のdata,ECC,POST領域をランダムなデータに変更する。本実施例で述べたデータフォーマット中のPOST領域はPLO領域と同様のデータである必要があり、スクランブラ62はPOST領域を除くdata,ECC領域をランダムなデータとして取り扱う必要がある。このため、スクランブラ62はdata,ECC領域とPOST領域とを判別する図31に示すようなスクランブル制御信号によって制御される。このような制御信号は、コントローラ51内部ではECC生成訂正回路57、RAM56を制御するために必要不可欠な信号であって、記録回路58に出力することは容易である。

以上の述べた実施例のほかに、図27に示すような構成によっても、同様の処理が実現できる。図中、223はRAM220と同じRAM、224,225はAGC回路12,ML回路13と同一の機能を示しており、説明の都合上付加した。AD4の出力であるサンプリングデータは、As補正回路8以降等化器10までの信号処理回路で処理される。等化器10の出力は、RAM220、RAM223に入力され、セクタの先頭から後方にむかってRAM220、ITR回路11、RAM制御回路221で処理される補完データをもとに、AGC回路12、ML回路13でデータ復号処理を行う。一方、RAM223、RAM制御回路221は、一度、セクタの先頭データからセクタの最終データまでを記憶した後、RITR222によってセクタの最終データから先頭データの方向に補完データを生成する。得られた補完データは、RAM制御回路221、RAM223によってセクタの先頭データから最終データの方向に出力され、AGC224、ML回路225でデータ復号処理を行う。ML回路13、ML回路225から得られた二つの復号データは、図4に示すようなML回路13、ML回路35の出力と等価であって、例えば、図4のSYNC検出器14、36の入力に接続することで、信号処理回路として機能する。

さらに、その他メモリを使用した信号処理回路の一実施例を図33に示す。図中、245は位相同期回路(VFO)を示しており、具体的な構成の説明は省略する。246はサンプリングクロック選択回路を示している。リードゲート信号は、記録再生ヘッド53からの再生信号を使ったヘッドリード動作時と、FIFO6のサンプリングデータを使った内部リトライリード動作時においてアサートされる。AD4のサンプリングクロックを決定するsel信号は、上記ヘッドリード動作のみ例えば"0"となり、それ以外の状態では、"1"になるものとする。AD4のサンプリングクロックは、sel＝"0"のとき（すなわちヘッドリード動作時）、VFO245の出力するクロックとなる。一方、ヘッドリード動作が完了し内部リトライリード動作となると、cksel＝"1"となり、AD4のサンプリングクロックは、リードシンセサイザ5の出力するクロックとなる。以降、ヘッドリード動作について各部の動作を説明する。

AD4は、上述の再生信号を処理されたアナログ信号をVFO245の発生するサンプリングクロックによってサンプリングする。VFO245は、AD4の出力であるサンプリングデータをAs補正回路8、DC補正回路9で処理したデジタルデータと、それを等化器10で等化したデジタルデータのどちらか一方を使って位相同期を行う。VFO245は、セクタ先頭にあるPLO領域にて、DC補正回路9の出力を使って位相引き込み動作を行った後、等化器10の出力を使ってPLO領域以降の位相追従動作を行う。

等化器10は、TA検出回路17、選択回路7、FIFO6に接続されており、TA検出回路17は上述のVGA2を制御し、信号振幅を一定にする。FIFO6は等化器10の出力であるデジタルデータをセクタ先頭から逐次記憶する。選択回路7は、sel信号＝"0"のため、等化器10の出力をML回路13に入力する。等化器10の出力は、ML回路13によってデータ復号され、SYNC検出器14以降のブロックによってデータ処理される。これらは上述の処理と同様であって説明は省略する。

ヘッドリード動作が完了し、例えば、ECC生成訂正回路57でセクタデータ中にエラーがあると判定された場合、sel信号＝"1"として、内部リトライリード動作を行う。この動作は、FIFO6に記憶されたデジタルデータをもとにデータの復号を行うもので、AD4の出力であるサンプリングデータを使って処理しない。このため、AD4のサンプリングクロックを入力する必要はないが、一般的にAs補正回路8以降の回路ブロックは、AD4のサンプリングクロックを使って動作することが多いため、ここでは、AD4のサンプリングクロックを切り替える構成とする。内部リトライリード動作では、FIFO6、ML回路13の回路ブロックはリードシンセサイザ5のクロックで動作する。FIFO6の出力は、当該処理セクタの先頭から、例えば、ML回路13の特性を変更し、データ復号されSYNC検出器14以降の回路によってデータ処理される。この動作によって、データエラーがなくなったとすれば、回転待ちを生じることなく、データ再生動作を行うことができる。

本実施例では、VFO245の位相同期応答が全セクタにわたって安定であればFIFO6のデジタルデータでデータ復調してもデータエラーの確率は低くなるが、VFO245が不安定で動作不能となった場合、この確率はきわめて高くなる。そこで、VFO245が動作不能となった場合にも、リトライ動作でのデータエラーを回避する一実施例を、図34に示し説明する。図中、上述したものと同一のものには、すべて同符号を付した。上述したヘッドリード動作は、sel信号＝"0"となり、AD4のサンプリングクロックはVFO245のクロックを、また、選択回路7は等化器10の出力をML回路13に出力するように制御され、上述した回路ブロックによって同様のデータ復号を行う。

ここで、ヘッドリード動作が完了し、VFO245の位相同期が動作不能となった結果として、例えば、ECC生成訂正回路57でセクタデータ中にエラーがあると判定された場合、sel信号＝"1"として、内部リトライリード動作を行う。FIFO6に記憶されたサンプリングデータは、位相同期が動作不能となったデジタルデータが記憶されている。これは、入力されたアナログ信号との位相同期がなされていないために、ML回路13でのデータ復調が正しく行われなかっただけであり、データそのものが欠落しているわけではない。そこで、ITR回路11、AGC回路12は、FIFO6に記憶されたサンプリングデータから位相、振幅ともに安定した補完データの推定を行う。補完データは、再度ML回路13によってデータ復号され以降の処理が行われる。この結果、データエラーがなくなったとすれば、回転待ちを生じることなく、データ再生動作を行うことができる。

次に、より低S/Nの信号を再生可能な信号処理回路の一実施例を図35に示し説明する。図中、250は平均化回路を示し、他のブロックは上述のものと同符号を付した。FIFO6に記憶されるサンプリングデータは、同一セクタの前回の読み出し信号を記憶したデータである。具体的には図36に示すように、FIFO6のサンプリングデータは回転する磁気記録媒体54に記憶された1トラック上の1セクタを記憶する。FIFO6に記憶するサンプリングデータは、例えば、シンクバイト検出以降のデジタルデータを記憶するものとする。次に、磁気記録媒体54が一回転して同一のセクタを再生すると、平均化回路250は、前回のリード動作で記憶したFIFO6のサンプリングデータと現在AGC回路12で出力しているデジタルデータと平均化してML回路13でデータ復号する。平均化は、シンクバイト検出以降のデジタルデータとFIFO6に記憶しているデジタルデータとを平均化するため、ML回路13に入力されるシンクバイト以降のデジタルデータは、同一セクタの同期加算処理が行わる。このため処理される信号振幅はそのままで、これに重畳する雑音のみが1/2の平方根だけ減衰し、結果的にML回路13に入力される信号S/Nは、3dB改善され、より低S/Nな信号の再生が可能となる。

次に、TAの除去回路の一実施例を図37に示し説明する。本実施例でも上述の2セクタのデータリード動作によってその処理を実行するものである。図中、255, 257は減算器、256はDA変換器を示しており、その他上述の機能は同一符号を付した。減算器255はAs補正回路8の出力からDC補正回路9の出力を減算して、As補正回路8の出力のDC成分、たとえば、TAベースライン信号を出力する。１回目のセクタリード動作でTAが検出された場合、TAベースライン信号が減算器255を介してFIFO6に記憶される。次に、２回目のセクタリード動作では、FIFO6に記憶されたデジタルデータであるTAベースライン信号をDA変換器256でアナログ信号に変換し、減算器257でアナログ信号の減算を行う。TAは一般的にその位置が固定されるため、減算器257の出力は、前回のリード動作で記憶されたTA波形と減算することで、AD4にはTAによるベースライン変動のない波形が入力される。この結果、TAによるベースライン変動がなく、等化器10以降の信号処理回路の誤動作によるデータ復号エラーが発生しなくなる。

図39は、本発明の記録回路58と再生回路60を一つのLSIに封止したリードチャネルLSIのチップレイアウトの一例を示したものである。本発明を使用したリードチャネルLSIのチップレイアウトには、FIFOの主要構成要素であるメモリ回路領域を、それとわかる程度の大きさで含んでいることが特徴である。従来のリードチャネルLSIのチップレイアウトでは、手配線でチップレイアウトを行うアナログ回路領域と、計算器等による自動レイアウトで行うデジタル回路領域のみから構成されるため、それとわかる程度の大きさのメモリ回路領域の判別は、チップ写真から容易に可能である。

本発明のFIFOを構成するメモリは、コンパクトなレイアウトを実現するため、ランダム回路で構成されるデジタル回路領域とは別に規則正しい配置が行われる。また、メモリの入出力ビット数や容量は、その用途が特化されていることから、従来のアナログ回路領域、デジタル回路領域に加え、本発明のメモリ領域の存在がチップ写真から容易に確認される。

具体的なメモリ回路の記憶容量は、ディスクの記録再生動作の基本であるセクタが550バイト程度であることから、16/17コードレートの変換によれば、4700サンプル程度の記憶容量となる。更に、ディスク装置に使用されるAD回路では、アナログ信号を6ビットのデジタル信号として出力するものが一般的であるため、これに接続されるメモリの入力ビット数も6ビットの整数倍となる。メモリの入出力ビット数は、AD回路のサンプリング周波数とメモリの動作速度の限界から決定される。転送速度が400Mbit/s程度の場合、一般的には4並列化された24ビットとなる。メモリも高速性が要求されるため、スタティクメモリ構成をとることが一般的である。

図40は、上述の記録回路58と再生回路60に加え、コントローラ51、RAM56、ECC生成/訂正回路57、マイコン55を一つのLSIに封止したデータ記録再生LSIのチップレイアウトの一例を示したものである。コントローラ51、ECC生成/訂正回路57、マイコン55の一部は、ランダム回路であるため上述のデジタル回路と同様に自動レイアウトが行われる。一方、RAM56は、FIFO6と同じメモリであるが、その容量と構造がに大きな違いがある。FIFO6は、数キロバイト程度の高速スタティックメモリ構成であり、RAM56は、数メガバイト程度のダイナミックメモリ構成となる。このため、回路規模の大きなデータ記録再生LSIのチップ写真からも、本発明のメモリ領域の存在が容易に確認される。

本発明の信号処理回路を使った磁気記録再生装置の構成図。本発明のその他の信号処理回路の構成図。本発明のその他の信号処理回路の構成図。本発明のその他の信号処理回路の構成図。本発明のその他の信号処理回路の構成図。本発明におけるAs補正回路の一実施例の構成図。本発明におけるDC補正回路の一実施例の構成図。本発明における等化回路の一実施例の構成図。本発明における補完形位相同期回路の一実施例の構成図。本発明における振幅調整回路の一実施例の構成図。本発明における切替条件生成回路の一実施例の構成図。本発明における最尤復号回路の一実施例の構成図。本発明における最尤復号回路のその他の構成図。本発明における最尤復号回路における切替条件生成回路の一実施例の構成図。本発明におけるシンク検出回路の一実施例の構成図。本発明におけるデコーダ回路の一実施例の構成図。本発明におけるエラー検出訂正回路の一実施例の構成図。 FIFOを使ったデータ処理方法の一例を示す図。本発明におけるFIFO回路の一実施例の構成図。 FIFO回路の入出力信号の一例を示す図。本発明におけるソフトウェア処理手順を示す図。本発明におけるRAMを使った信号処理回路の一実施例の構成図。本発明におけるRAM周辺回路の一実施例の構成図。 RAM制御手順の一例を示す図。図22における信号処理回路の動作例を示す図。本発明におけるRAMを使った信号処理回路のその他の構成図。本発明におけるRAMを使った信号処理回路のその他の構成図。本発明におけるRAM周辺回路のその他の構成図。本発明における逆補完形位相同期回路の一実施例の構成図。逆補完形位相同期回路の動作例を示す図。逆補完形位相同期回路を有するデータフォーマットを示す図。逆補完形位相同期回路のその他の動作例を示す図。本発明のその他の信号処理回路の構成図。本発明のその他の信号処理回路の構成図。本発明のその他の信号処理回路の構成図。図35における信号処理回路の動作概念図。本発明におけるTA除去回路の一実施例の構成図。一般的な磁気記録再生装置の構成図。本発明におけるリードチャネルLSIのチップレイアウトの一例の構成図。本発明におけるデータ記録再生LSIのチップレイアウトの一例の構成図。

符号の説明

1…HPF、2…可変ゲインアンプ、4…AD変換器、5…リードシンセサイザ、6…FIFO、7…選択回路、8…As補正回路、9…DC補正回路、10…等化回路、11…補完形位相同期回路、12…振幅補正回路、13…最尤復号回路、14…SYNC検出回路、15…デコーダ、16…デスクランブラ、18…係数学習回路、55…マイコン、57…ECC生成訂正回路、51…コントローラ、56…RAM、58…記録回路、60…再生回路、221…RAM制御回路、222…逆補完形位相同期回路。

Claims

回転する記録媒体上にユーザデータを記録するデータセクタにおいて、このデータセクタが、ビット同期を行う第一のビットシンク領域と、シンボルの同期を行う第一のシンボルシンク領域と、前記ユーザデータを符号化して記録する符号化ユーザデータ領域と、記録されたデータのエラー訂正およびエラー検出を行うエラー訂正検出領域と、第二のシンボルシンク領域と、第二のビットシンク領域との順で形成され、
前記第一のビットシンク領域でビット同期を行う第一の位相同期手段と、前記第一のシンボルシンク領域でシンボル同期を行う第一のシンボル同期手段とを用いて、前記ユーザデータ領域の復調、並びにエラー訂正・検出を行う第一のデータ復調手段と、
前記第一の位相同期、前記第一のシンボル同期手段で決定される波形サンプリングタイミングをもって、前記第一のビットシンク領域、前記第一のシンボルシンク領域、前記符号化ユーザデータ領域、前記エラー訂正検出領域、第二のシンボルシンク領域、第二のビットシンク領域を格納する記憶手段と、
前記記憶手段に格納された前記第二のビットシンク領域でビット同期を行う第二の位相同期手段と、前記記憶手段に格納された前記第二のシンボルシンク領域でシンボル同期を行う第二のシンボル同期手段とを用いて、前記記憶手段に格納された前記ユーザデータ領域の復調、並びに前記エラー訂正・検出を行う第二のデータ復調手段とを備えたデータ復調装置。
前記第一のビットシンク領域、もしくは前記第一のシンボルシンク領域の少なくとも一部が欠落していた場合、前記第二のビットシンク領域、もしくは前記第二のシンボルシンク領域のデータを用いて前記第二のデータ復調手段を動作させる請求項１に記載のデータ復調装置。